JP2008152855A - 半導体集積回路とその製造方法 - Google Patents

Abstract

【課題】高い製造歩留を可能とすると伴に、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキを補償すること。
【解決手段】ＳＲＡＭの情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで基板バイアス電圧Ｖｂｐ、ＶｂｎがＳＲＡＭメモリセルのＭＯＳトランジスタの基板（ウェル）に印加される。まず、ＳＲＡＭのＰＭＯＳとＮＭＯＳのトランジスタのしきい値電圧が測定される。測定結果に応じて、制御メモリＣｎｔ＿ＭＭ１、２の制御情報Ｃｎｔ＿Ｓｇ１、２がプログラムされる。プログラムにより基板バイアス電圧Ｖｂｐ、Ｖｂｎのレベルが調整されて、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキは、所定の誤差範囲に制御される。ＭＯＳトランジスタのソースに印加される動作電圧に対してＭＯＳトランジスタの基板には、逆バイアスまたは極めて浅い順バイアスの基板バイアス電圧が印加される。
【選択図】図１

Description

本発明は、半導体集積回路とその製造方法とに関し、特に高い製造歩留を可能とすると伴に、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキを補償するのに有益な技術に関するものである。

半導体デバイスの微細化によるショートチャンネル効果により、ＭＯＳトランジスタのしきい値電圧が低下すると伴に、サブスレッショルドリーク電流の増加が顕在化してきている。ＭＯＳトランジスタのしきい値電圧以下の特性がサブスレッショルド特性であり、ＭＯＳシリコン表面が弱反転状態のリーク電流がサブスレッショルドリーク電流と呼ばれる。このようなリーク電流を低減させる方法として、基板バイアス技術が良く知られている。ＭＯＳトランジスタが形成された半導体基板（ＣＭＯＳの場合には、ウェルと呼ばれる）に所定の基板バイアス電圧を印加することにより、サブスレッショルドリーク電流を低減することができる。

下記の非特許文献１には、アクティブモードとスタンドバイモードとで、基板バイアス電圧を切り換えることが記載されている。アクティブモードでは、ＣＭＯＳのＮＭＯＳのＰウェルに印加されるＮＭＯＳ基板バイアス電圧Ｖｂｎは、ＮＭＯＳのＮ型ソースに印加される接地電圧Ｖｓｓ（０ボルト）に設定される。また、ＣＭＯＳのＰＭＯＳのＮウェルに印加されるＰＭＯＳ基板バイアス電圧Ｖｂｐは、ＰＭＯＳのＰ型ソースに印加される電源電圧Ｖｄｄ（１．８ボルト）に設定される。サブスレッショルドリーク電流を低減するスタンドバイモードでは、ＣＭＯＳのＮＭＯＳのＮ型ソースに印加される接地電圧Ｖｓｓ（０ボルト）に対して、Ｐウェルに印加されるＮＭＯＳ基板バイアス電圧Ｖｂｎは逆バイアスの負電圧（−１．５ボルト）に設定される。また、ＣＭＯＳのＰＭＯＳのＰ型ソースに印加される電源電圧Ｖｄｄ（１．８ボルト）に対して、Ｎウェルに印加されるＰＭＯＳ基板バイアス電圧Ｖｂｐは逆バイアスの正電圧（３．３ボルト）に設定される。

また、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）では、高速化および低消費電力化が強く求められている。ＳＲＡＭの消費電力を低減するためには、電源電圧を低下させることが最も単純で効果が大きい方法である。しかし、低い電源電圧ではトランジスタの動作に必要な動作マージンが低下して、動作が不安定となる。

そこで、下記特許文献１には、ＳＲＡＭセルを構成するトランジスタの基板バイアス電圧を書き込み・読み出しの動作によって制御して、書き込み時の高速化と読み出し時の消費電力を低減する技術が開示されている。また、下記特許文献２には、前記特許文献１と同様に、書き込み・読み出しおよび記憶保持の各動作に応じて基板バイアス電圧を制御して、それぞれの動作に最適な基板バイアス電圧とすることで各動作の性能を向上させる技術が開示されている。あるいは、下記特許文献３には、スタンバイ時にＳＲＡＭメモリセルの基板バイアス電圧を制御して、リーク電流を低減する技術が開示されている。

Ｈｉｒｏｙｕｋｉ Ｍｉｚｕｎｏ ｅｔ ａｌ，"Ａ １８μＡ−Ｓｔａｎｄｂｙ−Ｃｕｒｒｅｎｔ １．８Ｖ ２００ＭＨｚ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｗｉｔｈ Ｓｅｌｆ Ｓｕｂｓｔｒａｔｅ−Ｂｉａｓｅｄ Ｄａｔａ−Ｒｅｔｅｎｔｉｏｎ Ｍｏｄｅ"， １９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＰＥＲＳ，ｐｐ．２８０−２８１，４６８． 特開平１１−３９８７９号 公報 特開２００４−３４９５３０号 公報 特開２００３−１３２６８３号 公報

前記非特許文献１に記載された従来の基板バイアス技術は、半導体デバイスの微細化によるＭＯＳトランジスタのしきい値電圧の低下によるスタンドバイモードのサブスレッショルドリーク電流を低減するものである。しかし、半導体デバイスの更なる微細化によって、ＭＯＳトランジスタのしきい値電圧のチップ間のバラツキが顕在化している。すなわち、ＭＯＳトランジスタのしきい値電圧が低すぎると、半導体集積回路がディジタル入力信号やアナログ入力信号の信号処理を行うアクティブモードでの動作消費電力が著しく増大してしまう。逆に、ＭＯＳトランジスタのしきい値電圧が高すぎると、半導体集積回路がディジタル入力信号やアナログ入力信号の信号処理を行うアクティブモードでの動作速度が著しく低下してしまう。その結果、ＭＯＳＬＳＩの製造に際してのＭＯＳトランジスタのしきい値電圧のプロセスウィンドウが極めて狭く、ＭＯＳＬＳＩの製造歩留が著しく低くなってしまう。

一方、本発明に先立って、本発明者等はＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）を内蔵するシステムＬＳＩの開発に従事した。一方、ＳＲＡＭメモリセルの消費電力を削減するために、ＳＲＡＭメモリセルはＣＭＯＳで構成される。すなわち、メモリセルでは、駆動ＭＯＳはプルダウンＮＭＯＳで構成され、負荷ＭＯＳはプルアップＰＭＯＳで構成される。メモリセルの情報記憶ノードとデータ線との間の転送ＭＯＳは、ＰＭＯＳよりも高いコンダクタンスが得やすいＮＭＯＳにより構成される。

また、本発明に先立って、本発明者等はＣＭＯＳで構成されたＳＲＡＭの製造プロセスバラツキによって転送ＮＭＯＳのしきい値電圧が低すぎるとＳＲＡＭメモリセルからの正常な読み出しが不可能となり、負荷ＰＭＯＳのしきい値電圧の絶対値が低すぎるとＳＲＡＭメモリセルへの正常な書き込みが不可能となると言う問題に遭遇した。逆に、ＣＭＯＳで構成されたＳＲＡＭのＮＭＯＳやＰＭＯＳのしきい値電圧が高すぎると、ＳＲＡＭの低電源電圧動作が不可能となる。その結果、ＳＲＡＭ製造に際してのＣＭＯＳのＮＭＯＳやＰＭＯＳのしきい値電圧のプロセスウィンドウが極めて狭く、ＣＭＯＳ・ＳＲＡＭの製造歩留が著しく低くなつてしまう。

一方、ＬＳＩ（Large Scale Integrated circuit:大規模集積回路）では、低消費電力化のため、またＬＳＩ中のトランジスタの微細化のために、ＬＳＩの電源電圧は低下する傾向となっている。例えば、９０ｎｍプロセスでは、電源電圧１．２ボルトで動作するＬＳＩが製造される。しかし、電源電圧が低下すると、ＳＲＡＭの書き込み・読み出しの動作時の動作安定性が低下して、動作が困難となる。メモリセルを構成する各トランジスタの駆動能力すなわち電流が低下すると、書き込み、読み出しの安定性および動作速度の各性能が低下する。前記特許文献１と前記特許文献２では、メモリセルを構成するトランジスタの基板バイアス電圧を制御することで、メモリセル内のトランジスタの駆動力を適切に設定して、メモリセルの書き込み・読み出し時の動作安定性を向上させている。しかし、前記特許文献１、２に記載された技術では、基板バイアス電圧の変更が必要となる。一方、現在のＳＲＡＭでは書き込みや読み出しのアクセス動作は、低速ＳＲＡＭでは１０ｎＳｅｃ程度で完了して、高速ＳＲＡＭでは１ｎＳｅｃ程度で完了することが要求される。しかし、このような高速アクセスが要求されている状況では、前記特許文献１、２に記載された基板バイアス電圧の変更技術を採用することは困難な状況である。これは、大きな寄生抵抗や大きな寄生容量を持つ基板のバイアス電圧を短時間に所望の値に変化させることは、大変困難であるためである。また、逆に基板バイアス電圧の変化が完了してからアクセス動作を開始させると、現在のＳＲＡＭでは許容できないアクセス速度となってしまう。さらに、現在のＳＲＡＭメモリセルのレイアウトでは、全てのメモリセルの基板ノードは、１つのウエルで構成されているので、全て共通に電気的に接続されている。また、この基板ノードを分割するためのアイソレーション領域は大きなチップ占有面積となり、ＬＳＩチップ面積が増大するという問題がある。さらに、大きい寄生容量を有する基板ノードの基板バイアス電圧の変化には、大容量の充放電による大きな電力消費の問題が付随すると言う問題がある。

前記特許文献３には、ＳＲＡＭメモリセルのトランジスタの基板バイアス電圧を制御することでトランジスタのしきい値電圧Ｖｔｈを上昇させて非動作時の消費電力低減を実現している、しかし、本発明に先立った本発明者等による検討によって、９０ｎｍプロセス以降の微細プロセスでは、前記特許文献３に記載された技術を適用することは困難なことが明らかとされた。すなわち、９０ｎｍプロセス以降の微細プロセスでは、しきい値電圧Ｖｔｈの更なる低下と、トランジスタごとのしきい値電圧Ｖｔｈのバラツキが大きくなる。従って、ＳＲＡＭ全体のリーク電流が大きくなり、スタンバイ時のみならず書き込みや読み出しの回路動作時にもリーク電流の増大により消費電力が大きくなるという問題が明らかとされた。

従って、本発明の目的とするところは、高い製造歩留を可能とすると伴に、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキを補償することにある。

本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

即ち、本発明の代表的な半導体集積回路では、ＣＭＯＳ・ＳＲＡＭでアクティブ基板バイアス技術が採用される。アクティブ基板バイアス技術では、半導体集積回路のＳＲＡＭの情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで基板バイアス電圧がＭＯＳトランジスタの基板に印加される。このアクティブ基板バイアス技術では、まず、ＭＯＳトランジスタのしきい値電圧が測定される。もし、しきい値電圧のバラツキが大きければ、基板バイアス電圧のレベルを調整してバラツキを所定の誤差範囲に制御するものである。ＭＯＳトランジスタのソースに印加される動作電圧に対してＭＯＳトランジスタの基板（ウェル）には、逆バイアスまたは極めて浅い順バイアスの基板バイアス電圧が印加される。このようにして、アクティブ基板バイアス技術を採用することにより、高い製造歩留を可能とすると伴に、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明によれば、高い製造歩留を可能とすると伴に、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。

《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路（Ｃｈｉｐ）は、ＣＭＯＳ内蔵ＳＲＡＭをチップ内部に含む。前記ＣＭＯＳ内蔵ＳＲＡＭのメモリセルは、一対の駆動ＮＭＯＳ（Ｑｎ１、Ｑｎ２）と、一対の負荷ＰＭＯＳ（Ｑｐ１、Ｑｐ２）と、一対の転送ＮＭＯＳ（Ｑｎ３、Ｑｎ４）とを含む。前記半導体集積回路は、少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで前記ＣＭＯＳ内蔵ＳＲＡＭの複数のＰＭＯＳ（Ｑｐ１、Ｑｐ２）のＮウェルと複数のＮＭＯＳ（Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４）のＰウェルとにＰＭＯＳ基板バイアス電圧（Ｖｂｐ）とＮＭＯＳ基板バイアス電圧（Ｖｂｎ）とをそれぞれ供給する内蔵ＳＲＡＭ用制御スイッチ（Ｃｎｔ＿ＳＷ）を含む。前記半導体集積回路は、前記内蔵ＳＲＡＭ用制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＰＭＯＳの前記Ｎウェルと前記複数のＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵ＳＲＡＭ用制御情報（Ｃｎｔ＿Ｓｇ１、Ｓｇ２）を格納する内蔵ＳＲＡＭ用制御メモリ（Ｃｎｔ＿ＭＭ１、ＭＭ２）とを更に含む（図１参照）。

従って、前記実施の形態によれば、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧が低すぎる値の場合には、前記制御メモリに格納される前記制御情報を低しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧に対して逆バイアスの前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とが前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとにそれぞれ供給される。その結果、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧は低すぎる値から適切な値に増加することができる。

前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧が適正な値の場合には、前記制御メモリに格納される前記制御情報を適正しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧と略同一の電圧レベルの前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とが前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとにそれぞれ供給される。その結果、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧は、適正な値に維持され、アクティブモードでの動作消費電力も適正な値に維持されることができる。

前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧が高すぎる値の場合には、前記制御メモリに格納される前記制御情報を高しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧に対して順バイアスの前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とが前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとにそれぞれ供給される。その結果、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧は高すぎる値から適切な値に低下して、アクティブモードでの動作速度を向上することができる。

このようにして、前記実施の形態によれば、高い製造歩留を可能とすると伴に、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。

好適な実施の形態による半導体集積回路では、前記制御メモリは不揮発性メモリである。前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である（図６参照）。

従って、前記好適な実施の形態によれば、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧が低いか高いかの判別を１度実行するたけで、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧のバラツキを補償することができる。

より好適な実施の形態による半導体集積回路では、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのソースに第１動作電圧（Ｖｄｄ）が供給され、前記駆動ＮＭＯＳのソースに第２動作電圧（Ｖｓｓ）が供給される。前記半導体集積回路は、前記第１動作電圧よりも高レベルである前記ＰＭＯＳ基板バイアス電圧を発生する第１電圧発生部（ＣＰ＿Ｐ）と、前記第２動作電圧よりも低レベルである前記ＮＭＯＳ基板バイアス電圧を発生する第２電圧発生部（ＣＰ＿Ｎ）とを含む（図１３参照）。

従って、前記より好適な実施の形態によれば、削減された動作電圧供給端子で前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とを生成することができる。

具体的な一つの実施の形態による半導体集積回路では、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのソースに第１動作電圧が供給され、前記駆動ＮＭＯＳのソースに第２動作電圧が供給される。前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は逆バイアスに設定されている。前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は逆バイアスに設定されている。前記第１動作電圧よりも高いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは高しきい値電圧で低リーク電流の状態に制御される。前記第２動作電圧よりも低いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは高しきい値電圧で低リーク電流の状態に制御される（図５参照）。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのソースに第１動作電圧が供給され、前記駆動ＮＭＯＳのソースに第２動作電圧が供給される。前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は順バイアスに設定されている。前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は順バイアスに設定されている。前記第１動作電圧よりも低いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは低しきい値電圧で高リーク電流の状態に制御される。前記第２動作電圧よりも高いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは低しきい値電圧で高リーク電流の状態に制御される（図１７、図１８参照）。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記制御スイッチは、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルに前記ＰＭＯＳ基板バイアス電圧を供給する第１制御スイッチ（Ｐ＿Ｃｎｔ）と、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳの前記Ｐウェルに前記ＮＭＯＳ基板バイアス電圧を供給する第２制御スイッチ（Ｎ＿Ｃｎｔ）とを含む。前記制御メモリは、第１制御メモリ（Ｃｎｔ＿ＭＭ１）と、第２制御メモリ（Ｃｎｔ＿ＭＭ２）とを含む。前記第１制御メモリは、少なくとも前記アクティブモードの間に前記第１制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルに前記ＰＭＯＳ基板バイアス電圧を供給するか否かを示す第１制御情報（Ｃｎｔ＿Ｓｇ１）を格納する。前記第２制御メモリは、少なくとも前記アクティブモードの間に前記第２制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳの前記Ｐウェルに前記ＮＭＯＳ基板バイアス電圧を供給するか否かを示す第２制御情報（Ｃｎｔ＿Ｓｇ２）を格納する（図１参照）。

従って、前記更に他の具体的な一つの実施の形態によれば、ＣＭＯＳ内蔵ＳＲＡＭのＰＭＯＳとＮＭＯＳとの両方のＭＯＳトランジスタのしきい値電圧の独立したバラツキに対して独立に補償することができる（図２参照）。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのリーク電流特性をセンスする第１センス回路（Ｉｄｄ＿Ｓｅｎｓｅ）と、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳのリーク電流特性をセンスする第２センス回路（Ｉｓｓ＿Ｓｅｎｓｅ）と、制御ユニット（Ｃｏｎｔ）とをチップ内部に含む。前記制御ユニットは、測定された前記ＰＭＯＳと前記ＮＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する（図２１参照）。

従って、前記更に他の具体的な一つの実施の形態によれば、ＬＳＩの長時間の過酷なストレスによる経時変化等によるＣＭＯＳ内蔵ＳＲＡＭのＰＭＯＳとＮＭＯＳのしきい値電圧の変動が、補償されることができる。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＰＭＯＳは、ＳＯＩ構造のＰＭＯＳである。前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＮＭＯＳは、ＳＯＩ構造のＮＭＯＳである。前記複数のＰＭＯＳのソースとドレインと前記複数のＮＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成される。前記複数のＰＭＯＳの前記Ｎウェル（Ｎ＿Ｗｅｌｌ）と前記複数のＮＭＯＳの前記Ｐウェル（Ｐ＿Ｗｅｌｌ）とは、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板（Ｐ＿Ｓｕｂ）中に形成されている（図２２）。

従って、前記更に他の具体的な一つの実施の形態によれば、ドレインとウェルとの間の容量を低減でき、高速・低消費電力のＳＲＡＭを提供することができる。

〔２〕別の観点による半導体集積回路は、内蔵ＳＲＡＭをチップ内部に含む。前記内蔵ＳＲＡＭのメモリセルは、一対の駆動ＭＯＳ（Ｑｎ１、Ｑｎ２）と、一対の負荷素子（Ｑｐ１、Ｑｐ２）と、一対の転送ＭＯＳ（Ｑｎ３、Ｑｎ４）とを含む。前記半導体集積回路は、前記内蔵ＳＲＡＭの複数の複数のＭＯＳ（Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４）のウェルにＭＯＳ基板バイアス電圧（Ｖｂｎ）を供給する制御スイッチ（Ｃｎｔ＿ＳＷ）を含む。前記半導体集積回路は、少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで前記制御スイッチから前記内蔵ＳＲＡＭの前記複数のＭＯＳの前記ウェルに前記ＭＯＳ基板バイアス電圧を供給するか否かを示す制御情報（Ｃｎｔ＿Ｓｇ１、Ｓｇ２）を格納する制御メモリ（Ｃｎｔ＿ＭＭ１、ＭＭ２）とを更に含む（図１参照）。

前記実施の形態によれば、高い製造歩留を可能とすると伴に、ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。

好適な実施の形態による半導体集積回路では、前記制御メモリは不揮発性メモリである。前記内蔵ＳＲＡＭの前記ＭＯＳのしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である（図６参照）。

より好適な実施の形態による半導体集積回路では、前記内蔵ＳＲＡＭの前記ＭＯＳのソースに動作電圧が供給される。前記半導体集積回路は、前記動作電圧よりも大きなレベルである前記ＭＯＳ基板バイアス電圧を発生する電圧発生部を含む。

従って、前記より好適な実施の形態によれば、削減された動作電圧供給端子で前記ＭＯＳ基板バイアス電圧を生成することができる。

具体的な一つの実施の形態による半導体集積回路では、前記内蔵ＳＲＡＭの前記ＭＯＳのソースに動作電圧が供給される。前記内蔵ＳＲＡＭの前記ＭＯＳの前記ソースに供給される動作電圧に対して前記ウェルに供給される前記ＭＯＳ基板バイアス電圧は逆バイアスに設定されている。前記動作電圧よりも大きなレベルに設定された前記ＭＯＳ基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記ＭＯＳは高しきい値電圧で低リーク電流の状態に制御される（図５参照）。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記内蔵ＳＲＡＭの前記ＭＯＳのソースに動作電圧が供給される。前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される前記動作電圧に対して前記ウェルに供給される前記ＭＯＳ基板バイアス電圧は順バイアスに設定されている。前記動作電圧よりも小さなレベルに設定された前記ＭＯＳ基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記ＭＯＳは低しきい値電圧で高リーク電流の状態に制御される（図１７、図１８参照）。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記内蔵ＳＲＡＭの前記ＭＯＳのリーク電流特性をセンスするセンス回路と、制御ユニットとをチップ内部に含む。前記制御ユニットは、測定された前記ＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する（図２１参照）。

従って、前記更に他の具体的な一つの実施の形態によれば、ＬＳＩの長時間の過酷なストレスによる経時変化等による内蔵ＳＲＡＭのＭＯＳとしきい値電圧の変動が、補償されることができる。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記内蔵ＳＲＡＭの前記複数のＭＯＳは、ＳＯＩ構造のＭＯＳである。前記複数のＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成される。前記複数のＭＯＳの前記ウェル（Ｐ＿Ｗｅｌｌ）は、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板（Ｐ＿Ｓｕｂ）中に形成されている（図２２）。

従って、前記更に他の具体的な一つの実施の形態によれば、ドレインとウェルとの間の容量を低減でき、高速・低消費電力のＳＲＡＭを提供することができる。

〔３〕本発明の他の実施の形態に係る半導体集積回路の製造方法は、ＣＭＯＳ内蔵ＳＲＡＭ（ＳＲＡＭ Ｃｅｌｌｓ）と、制御スイッチ（Ｃｎｔ＿ＳＷ）と、制御メモリ（Ｃｎｔ＿ＭＭ）とを含む半導体集積回路のチップ（Ｃｈｉｐ）を含むウェーハーを準備するステップを含む（図２３のステップ９１）。前記ＣＭＯＳ内蔵ＳＲＡＭの少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで、前記制御スイッチは前記ＣＭＯＳ内蔵ＳＲＡＭのＰＭＯＳ（Ｑｐ１）のＮウェル（Ｎ＿Ｗｅｌｌ）とＮＭＯＳ（Ｑｎ１）のＰウェル（Ｐ＿Ｗｅｌｌ）とにＰＭＯＳ基板バイアス電圧（Ｖｂｐ）とＮＭＯＳ基板バイアス電圧（Ｖｂｎ）とをそれぞれ供給する。前記制御メモリは、不揮発性メモリであり、少なくとも前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報（Ｃｎｔ＿Ｓｇ１、２）を不揮発的に格納する。

前記製造方法は、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧を測定するステップを含む（図２３のステップ９２、９３）。

前記製造方法は、前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定するステップを含む（図２３のステップ９４、９６）。

前記製造方法は、前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップを含む（図２３のステップ９４、９６）。

好適な実施の形態による半導体集積回路の製造方法は、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのしきい値電圧を測定するステップを含む（図２３のステップ９２）。

前記製造方法は、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳのしきい値電圧を測定するステップを含む（図２３のステップ９３）。

前記製造方法は、前記測定された前記ＰＭＯＳの前記しきい値電圧がターゲットよりも低いか否かを判定するステップを含む（図２３のステップ９４）。

前記製造方法は、前記測定された前記ＮＭＯＳの前記しきい値電圧がターゲットよりも低いか否かを判定するステップを含む（図２３のステップ９６）。

前記製造方法は、前記ＰＭＯＳの前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップを含む（図２３のステップ９５）。

前記製造方法は、前記ＮＭＯＳの前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップを含む（図２３のステップ９７）。

《実施の形態の説明》
次に、実施の形態について更に詳述する。

《半導体集積回路の構成》
図１は、本発明の１つの実施の形態による半導体集積回路を示す回路図である。同図において、半導体集積回路のチップＣｈｉｐは、（スタティックランダムアクセスメモリ）ＳＲＡＭを含んでいる。ｎ行とｍ列とにマトリックス状に配置された複数のセルＣｅｌｌ００…Ｃｅｌｌｎｍのそれぞれは、１ビットのＳＲＡＭメモリセルである。また、半導体集積回路のチップＣｈｉｐは、ＳＲＡＭの特性バラツキを補償するための制御メモリＣｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２と、制御スイッチＣｎｔ＿ＳＷとを含んでいる。制御スイッチＣｎｔ＿ＳＷは、ＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとを含んでいる。

《ＳＲＡＭメモリセルの構成》
例えば、１ビットのＳＲＡＭメモリセルＣｅｌｌ００は、電源電圧Ｖｄｄにソースが接続されたＰＭＯＳのＱｐ１、Ｑｐ２と、接地電圧Ｖｓｓにソースが接続されたＮＭＯＳのＱｎ１、Ｑｎ２と、ワード線ＷＬ０にゲートが接続されたＮＭＯＳのＱｎ３、Ｑｎ４とを含んでいる。ＰＭＯＳのＱｐ１、Ｑｐ２は一対の負荷トランジスタとして動作して、ＮＭＯＳのＱｎ１、Ｑｎ２は一対の駆動トランジスタとして動作して、ＮＭＯＳのＱｎ３、Ｑｎ４は一対の転送トランジスタとして動作する。負荷ＰＭＯＳのＱｐ１のドレインと駆動ＮＭＯＳのＱｎ１のドレインとは一方の記憶保持ノードＮ１に接続され、負荷ＰＭＯＳのＱｐ２のドレインと駆動ＮＭＯＳのＱｎ２のドレインとは他方の記憶保持ノードＮ２に接続されている。負荷ＰＭＯＳのＱｐ１のゲートと駆動ＮＭＯＳのＱｎ１のゲートとは他方の記憶保持ノードＮ２に接続され、負荷ＰＭＯＳのＱｐ２のゲートと駆動ＮＭＯＳのＱｎ２のゲートとは一方の記憶保持ノードＮ１に接続されている。その結果、ワード線ＷＬ０が非選択レベルである低レベルで一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４がオフの間の情報保持モードでは、一対の記憶保持ノードＮ１、Ｎ２の記憶情報が保持されることができる。

情報書き込みモードでは、ワード線ＷＬ０が選択レベルである高レベルに駆動され、一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４がオン状態となる。一対のデータ線ＤＬ０、／ＤＬ０の情報が一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４を介して一対の記憶保持ノードＮ１、Ｎ２に書き込まれる。

情報読み出しモードでも、ワード線ＷＬ０が選択レベルである高レベルに駆動され、一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４がオン状態となる。一対の記憶保持ノードＮ１、Ｎ２に保持されている一対の保持データは一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４を介して一対のデータ線ＤＬ０、／ＤＬ０に読み出されることができる。

《ＳＲＡＭメモリセルの動作限界》
図２は、ＳＲＡＭメモリセルのＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とのばらつきに依存するＳＲＡＭメモリセルの電気的特性を示す図である。同図の横軸はＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）を示し、同図の縦軸はＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜を示している。また、同図には、ＳＲＡＭメモリセルの読み出し動作の限界線Ｌｉｍ＿Ｒｄと書き込み動作の限界線Ｌｉｍ＿Ｗｒも示している。更に、同図で、領域Ｒｅ１、Ｒｅ２、Ｒｅ３、Ｒｅ４からなるひし形はＳＲＡＭメモリセルのＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とのばらつきの分布を示している。

《読み出し動作の限界》
ＳＲＡＭメモリセルのしきい値電圧の分布が図２の読み出し動作の限界線Ｌｉｍ＿Ｒｄの下に位置するとＳＲＡＭメモリセルからの正常な読み出しが可能となり、ＳＲＡＭメモリセルのしきい値電圧の分布が図２の読み出し動作の限界線Ｌｉｍ＿Ｒｄの上に位置するとＳＲＡＭメモリセルからの正常な読み出しが不可能となる。ＳＲＡＭメモリセルのしきい値電圧の分布が図２の読み出し動作の限界線Ｌｉｍ＿Ｒｄの上に位置することは、領域Ｒｅ２や領域Ｒｅ４のようにＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が低すぎることに対応している。尚、領域Ｒｅ４はＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜も低すぎる状態となっており、領域Ｒｅ２はＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜は適切な値となっているものである。領域Ｒｅ２や領域Ｒｅ４のようにＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が低すぎると、ＳＲＡＭメモリセルの読み出し動作で一対の記憶保持ノードＮ１、Ｎ２の一方の低レベルの記憶情報の破壊が生じる。これは、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）の低下により、一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４の電流が過大となることに起因する。すなわち、データ線ＤＬ０、／ＤＬ０からの電流が転送ＭＯＳトランジスタを介して低レベルの記憶保持ノードに流入するので、低レベルの記憶情報の破壊が生じるものである。従って、図２の領域Ｒｅ２や領域Ｒｅ４で読み出し動作の限界線Ｌｉｍ＿Ｒｄの上に位置するＭＯＳＬＳＩのチップは、本発明の以前では不良品として破棄されていた。

《書き込み動作の限界》
また、ＳＲＡＭメモリセルのしきい値電圧の分布が図２の書き込み動作の限界線Ｌｉｍ＿Ｗｒの上に位置するとＳＲＡＭメモリセルからの正常な書き込みが可能となり、ＳＲＡＭメモリセルのしきい値電圧の分布が図２の書き込み動作の限界線Ｌｉｍ＿Ｗｒの下に位置するとＳＲＡＭメモリセルからの正常な書き込みが不可能となる。ＳＲＡＭメモリセルのしきい値電圧の分布が図２の書き込み動作の限界線Ｌｉｍ＿Ｗｒの下に位置することは、領域Ｒｅ３や領域Ｒｅ４のようにＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が低すぎることに対応している。尚、領域Ｒｅ４はＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）も低すぎる状態となっており、領域Ｒｅ３はＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）は適切な値となっているものである。領域Ｒｅ３や領域Ｒｅ４のようにＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が低すぎると、ＳＲＡＭメモリセルの書き込み動作で記憶保持ノードへの低レベルの書き込みができなくなる。これは、ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜の低下により、一対の負荷ＰＭＯＳＱｐ１、Ｑｐ２の電流が過大となることに起因する。すなわち、ＳＲＡＭメモリセルの書き込み時には一対の記憶保持ノードＮ１、Ｎ２に、一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４を介して一対のデータ線ＤＬ０、／ＤＬ０の情報が伝達される。特に、低レベル側情報が伝達されることにより、ＳＲＡＭメモリセルに新しい情報が書き込まれることができる。しかし、一対の負荷ＰＭＯＳＱｐ１、Ｑｐ２の電流が過大となることにより、低レベル側情報が伝達されなくなってしまう。従って、図２の領域Ｒｅ３や領域Ｒｅ４で書き込み動作の限界線Ｌｉｍ＿Ｗｒの下に位置するＭＯＳＬＳＩのチップは、本発明の以前では不良品として破棄されていた。

《制御メモリと制御スイッチ》
本発明の１つの実施の形態による半導体集積回路のチップＣｈｉｐでは、ＳＲＡＭの特性バラツキを補償するための制御メモリＣｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２と制御スイッチＣｎｔ＿ＳＷとは、極めて重要な補償機能を実行する。

本発明の１つの実施の形態では、ＳＲＡＭの特性バラツキを補償する前に、補償されるべきチップをウエーハから選別するものである。この補償されるべきチップは、図２の領域Ｒｅ２、Ｒｅ４で読み出し動作の限界線Ｌｉｍ＿Ｒｄの上に位置する低しきい値電圧Ｖｔｈ（Ｎ）のチップと、図２の領域Ｒｅ３、Ｒｅ４で書き込み動作の限界線Ｌｉｍ＿Ｗｒの下に位置する低しきい値電圧｜Ｖｔｈ（Ｐ）｜のチップである。

《制御メモリへのプログラム》
ウエーハ選別で選別された低しきい値電圧Ｖｔｈ（Ｎ）のチップの制御メモリＣｎｔ＿ＭＭ２にはＮＭＯＳ低しきい値電圧情報がプログラムされ、ウエーハ選別で選別された低しきい値電圧｜Ｖｔｈ（Ｐ）｜のチップ制御メモリＣｎｔ＿ＭＭ１にはＰＭＯＳ低しきい値電圧情報がプログラムされる。この低しきい値電圧情報がプログラムされたＭＯＳＬＳＩのチップＣｈｉｐの動作開始の初期時には、Ｃｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ１、Ｃｎｔ＿Ｓｇ２は例えばローレベルの接地電圧Ｖｓｓ（ＧＮＤ）となる。

《制御スイッチの構成》
まず、ＰＭＯＳ制御部Ｐ＿Ｃｎｔは、ＰＭＯＳのＱｐｃ＿１、ＰＭＯＳのＱｐｃ＿２、インバータＩｎｖ＿ｐにより構成されている。ＰＭＯＳ制御部Ｐ＿Ｃｎｔでは、ＰＭＯＳのＱｐｃ＿１のソースには電源電圧Ｖｄｄが印加され、ＰＭＯＳのＱｐｃ＿２のソースには電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１が印加されている。ＰＭＯＳのＱｐｃ＿１のドレインとＰＭＯＳのＱｐｃ＿２のドレインとは、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルＮ＿Ｗｅｌｌに接続されている。

また、ＮＭＯＳ制御部Ｎ＿Ｃｎｔは、ＮＭＯＳのＱｎｃ＿１、ＮＭＯＳのＱｎｃ＿２、インバータＩｎｖ＿ｎにより構成されている。ＮＭＯＳ制御部Ｎ＿Ｃｎｔでは、ＮＭＯＳのＱｎｃ＿１のソースには接地電圧Ｖｓｓが印加され、ＮＭＯＳのＱｎｃ＿２のソースには接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１が印加される。ＮＭＯＳのＱｎｃ＿１のドレインとＮＭＯＳのＱｎｃ＿２のドレインとは、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルＰ＿Ｗｅｌｌに接続されている。

《制御スイッチによる基板バイアス電圧の制御》
制御メモリＣｎｔ＿ＭＭ１、２の出力信号Ｃｎｔ＿Ｓｇ１、２がハイレベルとなると、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿１がオンとなりＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿１がオンとなる。すると、電源電圧ＶｄｄがＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加され、接地電圧ＶｓｓがＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルＰ＿ＷｅｌｌにNＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。一方、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースと駆動ＮＭＯＳＱｎ１、Ｑｎ２のソースとには、電源電圧Ｖｄｄと接地電圧Ｖｓｓとがそれぞれ供給されている。従って、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースとＮウェルＮ＿Ｗｅｌｌとには電源電圧Ｖｄｄが共通に印加され、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２のソースとＰウェルＰ＿Ｗｅｌｌとには接地電圧Ｖｓｓが共通に印加されている。

制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１がハイレベルからローレベルとなると、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿２がオンとなる。すると、電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１が、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加される。ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースには電源電圧Ｖｄｄが印加されているので、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースに印加された電源電圧Ｖｄｄに対して、ＮウェルＮ＿Ｗｅｌｌに印加されている高いＮウェルバイアス電圧Ｖｐ＿１は逆バイアスとなる。その結果、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２は、低しきい値電圧から高しきい値電圧｜Ｖｔｈ（Ｐ）｜に制御されることができる。

制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２がハイレベルからローレベルとなると、ＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿２がオンとなる。すると、接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１が、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルＰ＿ＷｅｌｌにＮＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２のソースには接地電圧Ｖｓｓが印加されているので、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２のソースに印加された接地電圧Ｖｓｓに対して、ＰウェルＰ＿Ｗｅｌｌに印加されている低いＰウェルバイアス電圧Ｖｎ＿１は逆バイアスとなる。その結果、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は、低しきい値電圧から高しきい値電圧Ｖｔｈ（Ｎ）に制御されることができる。

図３は、制御メモリＣｎｔ＿ＭＭ１、２の出力信号Ｃｎｔ＿Ｓｇ１、２のレベル変化によるＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＰＭＯＳ基板バイアス電圧ＶｂｐとＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＮＭＯＳ基板バイアス電圧Ｖｂｎの変化を示す図である。図３の左から右に変化することで、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２は低しきい値電圧から高しきい値電圧｜Ｖｔｈ（Ｐ）｜に制御され、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は、低しきい値電圧から高しきい値電圧Ｖｔｈ（Ｎ）に制御されることができる。

図４は、制御メモリＣｎｔ＿ＭＭ１、２の出力信号Ｃｎｔ＿Ｓｇ１、２のレベル変化によって図２で読み出し動作の限界線Ｌｉｍ＿Ｒｄと書き込み動作の限界線Ｌｉｍ＿Ｗｒとに近接した領域Ｒｅ２、Ｒｅ３、Ｒｅ４に対応するチップＣｈｉｐ２、Ｃｈｉｐ３、Ｃｈｉｐ４に印加される基板バイアス電圧Ｖｂｐ、Ｖｂｎを示す図である。図２で読み出し動作の限界線Ｌｉｍ＿Ｒｄと書き込み動作の限界線Ｌｉｍ＿Ｗｒとに近接していない領域Ｒｅ１に対応するチップＣｈｉｐ１では、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とは適切な値となっている。従って、領域Ｒｅ１に対応するチップＣｈｉｐ１では、ＰＭＯＳ基板バイアス電圧Ｖｂｐは電源電圧Ｖｄｄに設定され、ＮＭＯＳ基板バイアス電圧Ｖｂｎは接地電圧Ｖｓｓに設定されている。図２で読み出し動作の限界線Ｌｉｍ＿Ｒｄに近接した領域Ｒｅ２、Ｒｅ４に対応するチップＣｈｉｐ２、Ｃｈｉｐ４では、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が低しきい値電圧の状態となっている。これらのチップＣｈｉｐ２、Ｃｈｉｐ４では、制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２がローレベルとなる。従って、接地電圧Ｖｓｓよりも低レベル（−０．５Ｖ）のＮＭＯＳ基板バイアス電圧Ｖｂｎが印加されるＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は、低しきい値電圧から高しきい値電圧Ｖｔｈ（Ｎ）に制御されることができる。図２で書き込み動作の限界線Ｌｉｍ＿Ｗｒに近接した領域Ｒｅ３、Ｒｅ４に対応するチップＣｈｉｐ３、Ｃｈｉｐ４では、ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が低しきい値電圧の状態となっている。これらのチップＣｈｉｐ３、Ｃｈｉｐ４では、制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１がローレベルとなる。従って、電源電圧Ｖｄｄ（１．２Ｖ）よりも高レベル（１．７Ｖ）のＰＭＯＳ基板バイアス電圧Ｖｂｐが印加されるＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２は、低しきい値電圧から高しきい値電圧｜Ｖｔｈ（Ｐ）｜に制御されることができる。

図５は、図４で説明した制御メモリＣｎｔ＿ＭＭ１、２と制御スイッチＣｎｔ＿ＳＷとを利用したチップへの基板バイアス電圧の印加により、チップの動作時の実効的なしきい値電圧が適正な値に制御される結果、ＭＯＳＬＳＩの製造歩留まりが向上する様子を示す図である。同図に示すように、図２で読み出し動作の限界線Ｌｉｍ＿Ｒｄに近接した領域Ｒｅ２、Ｒｅ４に対応するチップＣｈｉｐ２、Ｃｈｉｐ４では、動作開始後にＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）は実効的にΔＶｔｈ（Ｎ）増加する。従って、Ｃｈｉｐ２、Ｃｈｉｐ４の全てのＳＲＡＭメモリセルは、正常な読み出し動作を行うことが可能となる。また、図２で書き込み動作の限界線Ｌｉｍ＿Ｗｒに近接した領域Ｒｅ３、Ｒｅ４に対応するチップＣｈｉｐ３、Ｃｈｉｐ４では、動作開始後にＰＭＯＳのしきい値電圧の絶対値|Ｖｔｈ（Ｐ）｜は実効的にΔ|Ｖｔｈ（Ｐ）｜増加する。従って、Ｃｈｉｐ３、Ｃｈｉｐ４の全てのＳＲＡＭメモリセルは、正常な書き込み動作を行うことが可能となる。

《制御メモリの例》
図６は、図１に示したＬＳＩのチップＣｈｉｐの制御メモリＣｎｔ＿ＭＭ１、２の構成の例を示す回路図である。図６（ａ）は、最も単純な制御メモリＣｎｔ＿ＭＭ１、２であり、制御メモリＣｎｔ＿ＭＭ１、２は電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列に接続されたヒューズＦＳと抵抗Ｒとにより構成されている。図６（ｂ）は、若干複雑な制御メモリＣｎｔ＿ＭＭ１、２である。この制御メモリＣｎｔ＿ＭＭ１、２は、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列に接続されたＰＭＯＳのＱｍｐ＿１、ヒューズＦＳ、抵抗Ｒ、ＮＭＯＳのＱｍｎ＿１と、４個のインバータＩｎｖ＿ｍ１…ｍ４と、ＣＭＯＳアナログスイッチＳＷ＿ｍ１とで構成されている。図６（ａ）の制御メモリＣｎｔ＿ＭＭ１、２のヒューズＦＳをカットする場合には、カットのための高い電源電圧Ｖｄｄを印加することにより、ヒューズＦＳが溶断される。図６（ｂ）の制御メモリＣｎｔ＿ＭＭのヒューズＦＳをカットする場合には、高レベルの制御信号Ｓｔを印加すると伴にカットのための高い電源電圧Ｖｄｄを印加することにより、ヒューズＦＳが溶断される。図６（ａ）の制御メモリＣｎｔ＿ＭＭ１、２は、ヒューズＦＳがされると、その後のＬＳＩのチップＣｈｉｐの動作開始の初期時の制御メモリＣｎｔ＿ＭＭ１、２の出力信号Ｃｎｔ＿Ｓｇはローレベルの接地電圧ＧＮＤとなる。逆に、図６（ａ）の制御メモリＣｎｔ＿ＭＭ１、２は、ヒューズＦＳが図９のフローでカットされなければ、その後のＬＳＩのチップＣｈｉｐの動作開始初期時の出力信号Ｃｎｔ＿Ｓｇはハイレベルの電源電圧Ｖｄｄとなる。図６（ｂ）の制御メモリＣｎｔ＿ＭＭ１、２も、ヒューズＦＳがカットされると、ハイレベルの起動信号Ｓｔに応答して動作開始初期時の制御メモリＣｎｔ＿ＭＭ１、２のラッチ出力信号Ｃｎｔ＿Ｓｇはローレベルの接地電圧ＧＮＤとなる。逆に、図６（ｂ）の制御メモリＣｎｔ＿ＭＭ１、２は、ヒューズＦＳがカットされなければ、ハイレベルの起動信号Ｓｔに応答して動作開始初期時のラッチ出力信号Ｃｎｔ＿Ｓｇはハイレベルの電源電圧Ｖｄｄとなる。

≪ＳＲＡＭメモリセルのしきい値電圧の測定≫
図７は、ウエーハ上に配置された本発明の１つの実施の形態による半導体集積回路の複数のチップＣｈｉｐのＳＲＡＭメモリセルのしきい値電圧の測定を説明する図である。同図において、図１に示した半導体集積回路のチップＣｈｉｐは、ＳＲＡＭ以外に、不揮発性メモリとしてのＥＥＰＲＯＭと、中央処理ユニットＣＰＵとを含んでいる。不揮発性メモリとしてのＥＥＰＲＯＭは、フラッシュメモリで構成されるとともに、本発明の１つの実施の形態で極めて重要なＳＲＡＭの特性バラツキを補償するための制御メモリＣｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２を含んでいる。

図１に示した半導体集積回路のチップＣｈｉｐには、外部テスタ装置ＡＴＥが接続されている。外部テスタ装置ＡＴＥは、チップＣｈｉｐに電源電圧Ｖｄｄと接地電圧Ｖｓｓとを供給する電源Ｖｓ、チップＣｈｉｐに流れる電流を測定する電流計Ａｍｔｒ、チップＣｈｉｐのＥＥＰＲＯＭに書き込みを行う制御ユニットＣｏｎｔを含んでいる。外部テスタ装置ＡＴＥは、電流計Ａｍｔｒに流れる全てのＳＲＡＭメモリセルのトータルリーク電流の電流値から、１個のチップＣｈｉｐを図２の４つの領域Ｒｅ１、Ｒｅ２、Ｒｅ３、Ｒｅ４の１つの領域に分類する。領域Ｒｅ２に分類されたチップＣｈｉｐのＥＥＰＲＯＭの制御メモリＣｎｔ＿ＭＭ１には、ＮＭＯＳ低しきい値電圧情報がプログラムされる。領域Ｒｅ３に分類されたチップＣｈｉｐのＥＥＰＲＯＭの制御メモリＣｎｔ＿ＭＭ２には、ＰＭＯＳ低しきい値電圧情報がプログラムされる。領域Ｒｅ４に分類されたチップＣｈｉｐのＥＥＰＲＯＭの制御メモリＣｎｔ＿ＭＭ１と制御メモリＣｎｔ＿ＭＭ２には、ＮＭＯＳ低しきい値電圧情報とＰＭＯＳ低しきい値電圧情報がそれぞれプログラムされる。

図２３は、図１に示した半導体集積回路のウエーハーテストとウエーハープロセスとのフローを含む半導体集積回路の製造方法を説明する図である。

まず、図２３のステップ９１でウエーハーテストが開始されると、ＳＲＡＭメモリセルの負荷ＰＭＯＳの電流測定のステップ９２でＬＳＩのチップＣｈｉｐの電源電圧Ｖｄｄと接地電圧Ｖｓｓとに予め接続された図７に示す外部テスタＡＴＥによって１個のＬＳＩのチップＣｈｉｐのＰＭＯＳのリーク電流が測定される。

次に、ＳＲＡＭメモリセルの駆動ＮＭＯＳと転送ＮＭＯＳの電流測定のステップ９３で、ＬＳＩのチップＣｈｉｐの電源電圧Ｖｄｄと接地電圧Ｖｓｓとに予め接続された図７に示す外部テスタＡＴＥによって、１個のＬＳＩのチップＣｈｉｐのＮＭＯＳのリーク電流が測定される。

判定のステップ９４にて、ステップ９２で測定されたＰＭＯＳのリーク電流が設計目標値より大きいか否かが、外部テスタＡＴＥによって判定される。判定のステップ９４で測定されたＰＭＯＳのリーク電流が設計目標値より大きいと外部テスタＡＴＥによって判定されると、チップＣｈｉｐのＳＲＡＭメモリセルのＰＭＯＳトランジスタのしきい値電圧Ｖｔｈが設計目標値よりも大幅に低いと言うことになる。

この場合には、ＳＲＡＭメモリセルのＰＭＯＳトランジスタトランジスタのしきい値電圧Ｖｔｈを低Ｖｔｈから高Ｖｔｈに変更するために、次のステップ９５で図１の制御メモリＣｎｔ＿ＭＭ１の不揮発性メモリ素子としてのヒューズＦＳをカットしてＰＭＯＳトランジスタに基板バイアスを印加するようにする。逆に、判定のステップ９４で測定されたＰＭＯＳのリーク電流が設計目標値より小さいと外部テスタＡＴＥによって判定されると、チップＣｈｉｐのＳＲＡＭメモリセルのＰＭＯＳトランジスタのしきい値電圧Ｖｔｈが設計目標値より高いと言うことになる。この場合には、ＳＲＡＭメモリセルのＰＭＯＳトランジスタ高Ｖｔｈに変更する必要が無いために、次のＬＳＩのチップＣｈｉｐのＳＲＡＭメモリセルのＰＭＯＳのリーク電流の測定ステップ９２と判別ステップ９４との処理に移行する。

判定のステップ９６にて、ステップ９３で測定されたＮＭＯＳのリーク電流が設計目標値より大きいか否かが、外部テスタＡＴＥによって判定される。判定のステップ９６で測定されたＮＭＯＳのリーク電流が設計目標値より大きいと外部テスタＡＴＥによって判定されると、チップＣｈｉｐのＳＲＡＭメモリセルのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈが設計目標値よりも大幅に低いと言うことになる。この場合には、ＳＲＡＭメモリセルのＮＭＯＳトランジスタトランジスタのしきい値電圧Ｖｔｈを低Ｖｔｈから高Ｖｔｈに変更するために、次のステップ９７で図１の制御メモリＣｎｔ＿ＭＭ２の不揮発性メモリ素子としてのヒューズＦＳをカットしてＮＭＯＳトランジスタに基板バイアスを印加するようにする。逆に、判定のステップ９６で測定されたＮＭＯＳのリーク電流が設計目標値より小さいと外部テスタＡＴＥによって判定されると、チップＣｈｉｐのＳＲＡＭメモリセルのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈが設計目標値より高いと言うことになる。この場合には、ＳＲＡＭメモリセルのＮＭＯＳトランジスタ高Ｖｔｈに変更する必要が無いために、次のＬＳＩのチップＣｈｉｐのＳＲＡＭメモリセルのＮＭＯＳのリーク電流の測定ステップ９３と判別ステップ９６との処理に移行する。

図２３に示した多数個のチップを含むＬＳＩウェーハテストが完了すると、１枚のウェーハの多数のチップのそれぞれの制御メモリＣｎｔ＿ＭＭ１、２のヒューズＦＳはカットの状態とされているか、非カットの状態とされている。

≪ＳＲＡＭメモリセルのしきい値電圧のより好適な測定≫
図８は、図１に示した半導体集積回路のチップＣｈｉｐのＳＲＡＭメモリセルＣｅｌｌ００の内部のリーク電流の経路を説明する図である。このリーク電流は、ＭＯＳトランジスタのゲート・ソース電圧がしきい値電圧Ｖｔｈよりも低い場合に、ドレインに流れるサブスレショルドリーク電流である。まず、負荷ＰＭＯＳＱｐ１、Ｑｐ２のオフ側のＰＭＯＳに負荷リーク電流ｌｅａｋ＿ＬＤが流れ、転送ＮＭＯＳＱｎ３、Ｑｎ４の一方に転送リーク電流ｌｅａｋ＿ＴＲが流れ、駆動ＮＭＯＳＱｎ１、Ｑｎ２のオフ側のＮＭＯＳに駆動リーク電流ｌｅａｋ＿ＤＲが流れる。これらのサブスレショルドリーク電流の大きさは、ＭＯＳトランジスタのしきい値電圧が小さいほど、大きくなる。負荷ＰＭＯＳＱｐ１、Ｑｐ２のオフ側のＰＭＯＳに負荷リーク電流ｌｅａｋ＿ＬＤは、ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が小さいほど、大きくなる。転送ＮＭＯＳＱｎ３、Ｑｎ４の一方に転送リーク電流ｌｅａｋ＿ＴＲと駆動ＮＭＯＳＱｎ１、Ｑｎ２のオフ側のＮＭＯＳに駆動リーク電流ｌｅａｋ＿ＤＲとは、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が小さいほど、大きくなる。

この図８に示したＳＲＡＭメモリセルＣｅｌｌ００内部のリーク電流ｌｅａｋ＿ＬＤ、ｌｅａｋ＿ＴＲ、ｌｅａｋ＿ＤＲの値は、ＳＲＡＭメモリセルの内部の電源電圧Ｖｄｄのレベルと接地電圧Ｖｓｓのレベルとに応答して複雑な依存性を有している。

図９は、図１に示した半導体集積回路のチップＣｈｉｐのＳＲＡＭメモリセル内部のリーク電流のセル内部の電源電圧Ｖｄｄと接地電圧Ｖｓｓのレベルに対する依存性を説明する図である。図１０は、外部電源電圧Ｅｘｔ＿Ｖｄｄと外部接地電圧Ｅｘｔ＿ＶｓｓとからＳＲＡＭメモリセルの内部電源電圧Ｖｄｄと内部接地電圧Ｖｓｓとを生成する内部電源電圧生成部Ｖｄｄ＿Ｇｅｎ、内部接地電圧生成部Ｖｓｓ＿Ｇｅｎを含む本発明の１つの実施の形態による半導体集積回路を説明する図である。図９の左の通常動作モードＮｏｒｍでは、ＳＲＡＭメモリセル内部の電源電圧Ｖｄｄは１．２ボルトに設定され、ＳＲＡＭメモリセル内部の接地電圧Ｖｓｓはゼロボルトに設定される。この通常動作モードＮｏｒｍでは、ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）の値に応じたリーク電流ｌｅａｋ＿ＬＤ、ｌｅａｋ＿ＴＲ、ｌｅａｋ＿ＤＲが流れる。

図９の中央のＰＭＯＳのしきい値電圧の測定期間Ｔｅｓｔ＿ＰＭＯＳでは、ＳＲＡＭメモリセル内部の電源電圧Ｖｄｄは１．２ボルトに維持される一方、セル内部の接地電圧Ｖｓｓは図１０の内部接地電圧生成部Ｖｓｓ＿Ｇｅｎによりゼロボルトから０．５ボルトに上昇される。それに対して、ＳＲＡＭ外部のＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳＱｎｃ＿１を介して、ゼロボルトに設定された外部接地電圧ＶｓｓがＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルＰ＿ＷｅｌｌにNＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。その結果、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のしきい値電圧は高しきい値電圧Ｖｔｈ（Ｎ）に制御されるので、ＮＭＯＳのリーク電流ｌｅａｋ＿ＴＲ、ｌｅａｋ＿ＤＲが実質的に無視できるレベルに低減される。従って、同図の中央のＰＭＯＳのしきい値電圧の測定期間Ｔｅｓｔ＿ＰＭＯＳでＳＲＡＭメモリセルアレーのトータルリーク電流を測定すれば、ＳＲＡＭメモリセルアレーの負荷ＰＭＯＳＱｐ１、Ｑｐ２のトータル負荷リーク電流ｌｅａｋ＿ＬＤを測定することができる。

次に、図９の右のＮＭＯＳのしきい値電圧の測定期間Ｔｅｓｔ＿ＮＭＯＳでは、ＳＲＡＭメモリセル内部の接地電圧Ｖｓｓはゼロボルトに維持される一方、メモリセル内部の電源電圧Ｖｄｄは図１０の内部電源電圧生成部Ｖｄｄ＿Ｇｅｎにより１．２ボルトから０．７ボルトに低下される。それに対して、ＳＲＡＭ外部のＰＭＯＳ制御部Ｐ＿ＣｎｔのＮＭＯＳＱｐｃ＿１を介して、１．２ボルトに設定された外部電源電圧ＶｄｄがＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加される。その結果、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のしきい値電圧の絶対値は高しきい値電圧｜Ｖｔｈ（Ｐ）｜に制御されるので、ＰＭＯＳのリーク電流ｌｅａｋ＿ＬＤが実質的に無視できるレベルに低減される。従って、同図の右のＮＭＯＳのしきい値電圧の測定期間Ｔｅｓｔ＿ＮＭＯＳでＳＲＡＭメモリセルアレーのトータルリーク電流を測定すれば、駆動ＮＭＯＳＱｎ１、Ｑｎ２のトータル駆動リーク電流ｌｅａｋ＿ＤＲと転送ＮＭＯＳＱｎ３、Ｑｎ４のトータル転送リーク電流ｌｅａｋ＿ＴＲとの和の電流を測定することができる。

≪ＳＲＡＭメモリセルのレイアウト≫
図１１は、図１に示した半導体集積回路のＳＲＡＭメモリセルのデバイス平面構造のレイアウト図である。図１１には、３個のＳＲＡＭメモリセルＣｅｌｌ００、Ｃｅｌｌ０１、Ｃｅｌｌ０２が示されている。図１１の中央には、ＮウェルＮ＿Ｗｅｌｌが配置され、ＮウェルＮ＿ＷｅｌｌにはＳＲＡＭメモリセルＣｅｌｌ００の一対の負荷ＰＭＯＳＱｐ１、Ｑｐ２が配置されている。図１１の左には、一方のＰウェルＰ＿Ｗｅｌｌが配置され、一方のＰウェルＰ＿ＷｅｌｌにはＳＲＡＭメモリセルＣｅｌｌ００の一方の駆動ＮＭＯＳＱｎ１と一方の転送ＮＭＯＳＱｎ３が配置されている。一方の負荷ＰＭＯＳＱｐ１のドレインと一方の駆動ＮＭＯＳＱｎ１のドレインと他方の負荷ＰＭＯＳＱｐ２のゲートとは、一方の記憶保持ノードＮ１としての配線領域（破線Ｎ１）に電気的に接続される。図１１の右には、他方のＰウェルＰ＿Ｗｅｌｌが配置され、他方のＰウェルＰ＿ＷｅｌｌにはＳＲＡＭメモリセルＣｅｌｌ００の他方の駆動ＮＭＯＳＱｎ２と他方の転送ＮＭＯＳＱｎ４が配置されている。他方の負荷ＰＭＯＳＱｐ２のドレインと他方の駆動ＮＭＯＳＱｎ２のドレインと一方の負荷ＰＭＯＳＱｐ１のゲートとは、一方の記憶保持ノードＮ２としての配線領域（破線Ｎ２）に電気的に接続される。

図１２は、図１１に示した半導体集積回路のＳＲＡＭメモリセルのＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿ＷｅｌｌへのＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎとの供給を説明する図である。図１２の左の上下には、ＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎとを供給するための金属配線が配置されている。この金属配線には、基板バイアス電圧供給セルＢＢＳＵＰが接続され、基板バイアス電圧供給セルＢＢＳＵＰに通常のＳＲＡＭメモリセルＣＥＬＬが接続されている。図１２に示した通常のＳＲＡＭメモリセルＣＥＬＬは、図１１に示したＳＲＡＭメモリセルＣｅｌｌ００と全く同様に構成されている。

基板バイアス電圧供給セルＢＢＳＵＰの中央のＮウェルＮ＿Ｗｅｌｌにはコンタクトが形成され、このコンタクトを介して中央のＮウェルＮ＿Ｗｅｌｌは横方向に配置されたＰＭＯＳ基板バイアス電圧Ｖｂｐ（破線）と電気的に接続される。基板バイアス電圧供給セルＢＢＳＵＰの中央のＮウェルＮ＿Ｗｅｌｌと通常のＳＲＡＭメモリセルＣＥＬＬの中央のＮウェルＮ＿Ｗｅｌｌとは、一体に構成されている。従って、通常のＳＲＡＭメモリセルＣＥＬＬの中央のＮウェルＮ＿Ｗｅｌｌに、図１２の左の金属配線からＰＭＯＳ基板バイアス電圧Ｖｂｐが供給されることができる。

基板バイアス電圧供給セルＢＢＳＵＰの左のＰウェルＰ＿Ｗｅｌｌにはコンタクトが形成され、このコンタクトを介して左のＰウェルＰ＿Ｗｅｌｌは横方向に配置されたＮＭＯＳ基板バイアス電圧Ｖｎｐ（破線）と電気的に接続される。基板バイアス電圧供給セルＢＢＳＵＰの左のＰウェルＰ＿Ｗｅｌｌと通常のＳＲＡＭメモリセルＣＥＬＬの左のＰウェルＰ＿Ｗｅｌｌとは、一体に構成されている。従って、通常のＳＲＡＭメモリセルＣＥＬＬの左のＰウェルＰ＿Ｗｅｌｌに、図１２の左の金属配線からＮＭＯＳ基板バイアス電圧Ｖｎｐが供給されることができる。

基板バイアス電圧供給セルＢＢＳＵＰの右のＰウェルＰ＿Ｗｅｌｌにはコンタクトが形成され、このコンタクトを介して右のＰウェルＰ＿Ｗｅｌｌは横方向に配置されたＮＭＯＳ基板バイアス電圧Ｖｎｐ（破線）と電気的に接続される。基板バイアス電圧供給セルＢＢＳＵＰの右のＰウェルＰ＿Ｗｅｌｌと通常のＳＲＡＭメモリセルＣＥＬＬの右のＰウェルＰ＿Ｗｅｌｌとは、一体に構成されている。従って、通常のＳＲＡＭメモリセルＣＥＬＬの右のＰウェルＰ＿Ｗｅｌｌに、図１２の左の金属配線からＮＭＯＳ基板バイアス電圧Ｖｎｐが供給されることができる。

≪オンチップ電圧生成部≫
図１３は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。図１３に示す半導体集積回路が、図１に示す半導体集積回路と相違するのは、正電圧生成部ＣＰ＿Ｐと負電圧生成部ＣＰ＿Ｎとを含むことである。正電圧生成部ＣＰ＿Ｐは、電源電圧Ｖｄｄが供給されることにより、電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１を形成する。生成された高いＮウェルバイアス電圧Ｖｐ＿１は、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルＮ＿Ｗｅｌｌに供給されることができる。負電圧生成部ＣＰ＿Ｎは、接地電圧Ｖｓｓが供給されることにより、接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１を形成する。生成された高い低いＰウェルバイアス電圧Ｖｎ＿１は、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルＰ＿Ｗｅｌｌに供給されることができる。その結果、図１３に示す半導体集積回路は、図１に示す半導体集積回路によりも外部端子数を削減することができる。正電圧生成部ＣＰ＿Ｐと負電圧生成部ＣＰ＿Ｎとはチャージポンプ回路で構成されることができるが、スイッチングレギュレータ等のＤＣ・ＤＣコンバータでも構成されることができる。

≪より複雑な基板バイアス電圧制御≫
図１４は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。図１４に示す半導体集積回路が、図１に示す半導体集積回路と相違するのは、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳにウェルバイアス電圧Ｖｐ＿１、Ｖｎ＿１を印加するか否かを、制御メモリＣｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２で独立して設定できることである。また、制御メモリＣｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ、Ｃｎｔ＿Ｓｇ２も複数のビットとなっており、その結果、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳに印加されるウェルバイアス電圧Ｖｐ＿１、Ｖｎ＿１も、多値電圧となっている。

図１５は、図１４に示す半導体集積回路において、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのしきい値電圧の値に応じてＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳに印加されるＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎの値が制御されることを示す図である。

図１６は、図１４に示す半導体集積回路の制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔの構成を示す図である。

図１６（ａ）に示すように、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿Ｃｎｔは、図１４の制御メモリＣｎｔ＿ＭＭ１を構成する制御メモリＣｎｔ＿ＭＭ１１、Ｃｎｔ＿ＭＭ１２により制御される。また、図１６（ｂ）に示すように、制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部Ｎ＿Ｃｎｔは、図１４の制御メモリＣｎｔ＿ＭＭ２を構成する制御メモリＣｎｔ＿ＭＭ２１、Ｃｎｔ＿ＭＭ２２により制御される。図１６（ａ）に示すように、ＰＭＯＳ制御部Ｐ＿Ｃｎｔは、制御メモリＣｎｔ＿ＭＭ１１、Ｃｎｔ＿ＭＭ１２により制御されるＰＭＯＳＱｐｃ＿１、Ｑｐｃ＿２、Ｑｐｃ＿３、Ｑｐｃ＿４を含む。また、ＰＭＯＳ制御部Ｐ＿Ｃｎｔは、正電圧生成部ＣＰ＿Ｐと、インバータＩｎｖ＿ｐ１、Ｉｎｖ＿ｐ２と、分圧抵抗Ｒｐ１、Ｒｐ２、Ｒｐ３とを含む。分圧抵抗Ｒｐ１の一端には半導体集積回路の入出力ユニット用電源電圧Ｖｄｄ＿ＩＯの２．５ボルトが供給され、分圧抵抗Ｒｐ３の他端にはＳＲＡＭメモリセル用の電源電圧Ｖｄｄの１．２ボルトが供給されている。図１６（ｂ）に示すように、ＮＭＯＳ制御部Ｎ＿Ｃｎｔは、制御メモリＣｎｔ＿ＭＭ２１、Ｃｎｔ＿ＭＭ２２により制御されるＮＭＯＳＱｎｃ＿１、Ｑｎｃ＿２、Ｑｎｃ＿３、Ｑｎｃ＿４を含む。また、ＮＭＯＳ制御部Ｎ＿Ｃｎｔは、負電圧生成部ＣＰ＿Ｎと、インバータＩｎｖ＿ｎ１、Ｉｎｖ＿ｎ２と、分圧抵抗Ｒｎ１、Ｒｎ２とを含む。分圧抵抗Ｒｎ１の一端には接地電圧Ｖｓｓのゼロボルトが供給され、分圧抵抗Ｒｎ２の他端には負の電源電圧Ｖｄｄの−０．８ボルトが供給されている。

図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１４に示す半導体集積回路のＳＲＡＭメモリセルのＰＭＯＳＱｐ１、Ｑｐ２のしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．３ボルトであると判定されたとする。ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．３ボルトの時には、ＰＭＯＳのリーク電流は１００の極めて大きな状態となる。このＰＭＯＳの極めて大きなリーク電流を低減するため、制御メモリＣｎｔ＿ＭＭ１１には“１”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ１２には“０”が不揮発的にプログラムされる。図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１４に示す半導体集積回路のＳＲＡＭメモリセルのＮＭＯＳＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のしきい値電圧Ｖｔｈ（Ｎ）が略０．３ボルトであると判定されたとする。ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が略０．３ボルトの時には、ＮＭＯＳのリーク電流は１００の極めて大きな状態となる。このＮＭＯＳの極めて大きなリーク電流を低減するため、制御メモリＣｎｔ＿ＭＭ２１には“１”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ２２には“０”が不揮発的にプログラムされる。

すると、図１６（ａ）のＰＭＯＳ制御部Ｐ＿ＣｎｔではＰＭＯＳＱｐｃ＿１、Ｑｐｃ＿２、Ｑｐｃ＿３、Ｑｐｃ＿４は、それぞれオフ、オン、オン、オフに制御される。分圧抵抗Ｒｐ１、Ｒｐ２の間の２．０ボルトの分圧電圧が、ＰＭＯＳＱｐｃ＿３を介して正電圧生成部ＣＰ＿Ｐの入力に供給される。正電圧生成部ＣＰ＿Ｐの出力の２．０ボルトの電圧が、ＰＭＯＳＱｐｃ＿２を介してＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐとして得られる。ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースには１．２ボルトの電源電圧Ｖｄｄが印加されているので、負荷ＰＭＯＳＱｐ１、Ｑｐ２は高しきい値電圧で低リーク状態に制御される。

また、図１６（ｂ）のＮＭＯＳ制御部Ｎ＿ＣｎｔではＮＭＯＳＱｎｃ＿１、Ｑｎｃ＿２、Ｑｎｃ＿３、Ｑｎｃ＿４は、それぞれオン、オフ、オフ、オンに制御される。負の電源電圧Ｖｄｄの−０．８ボルトの電圧が、ＮＭＯＳＱｎｃ＿４を介して負電圧生成部ＣＰ＿Ｎの入力に供給される。負電圧生成部ＣＰ＿Ｎの出力の−０．８ボルトの電圧が、ＮＭＯＳＱｎｃ＿１を介してＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルに供給されるＮＭＯＳ基板バイアス電圧Ｖｂｎとして得られる。ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のソースには０ボルトの接地電圧Ｖｓｓが印加されているので、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は高しきい値電圧で低リーク状態に制御される。

図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１４に示す半導体集積回路のＳＲＡＭメモリセルのＰＭＯＳＱｐ１、Ｑｐ２のしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．４ボルトであると判定されたとする。ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．４ボルトの時には、ＰＭＯＳのリーク電流は１０の比較的大きな状態となる。このＰＭＯＳの比較的大きなリーク電流を低減するため、制御メモリＣｎｔ＿ＭＭ１１には“１”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ１２には“１”が不揮発的にプログラムされる。図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１４に示す半導体集積回路のＳＲＡＭメモリセルのＮＭＯＳＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のしきい値電圧Ｖｔｈ（Ｎ）が略０．４ボルトであると判定されたとする。ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が略０．４ボルトの時には、ＮＭＯＳのリーク電流は１０の比較的大きな状態となる。このＮＭＯＳの比較的大きなリーク電流を低減するため、制御メモリＣｎｔ＿ＭＭ２１には“１”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ２２には“１”が不揮発的にプログラムされる。

すると、図１６（ａ）のＰＭＯＳ制御部Ｐ＿ＣｎｔではＰＭＯＳＱｐｃ＿１、Ｑｐｃ＿２、Ｑｐｃ＿３、Ｑｐｃ＿４は、それぞれオフ、オン、オフ、オンに制御される。分圧抵抗Ｒｐ２、Ｒｐ３の間の１．６ボルトの分圧電圧が、ＰＭＯＳＱｐｃ＿４を介して正電圧生成部ＣＰ＿Ｐの入力に供給される。正電圧生成部ＣＰ＿Ｐの出力の１．６ボルトの電圧が、ＰＭＯＳＱｐｃ＿２を介してＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐとして得られる。ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースには１．２ボルトの電源電圧Ｖｄｄが印加されているので、負荷ＰＭＯＳＱｐ１、Ｑｐ２は比較的高しきい値電圧で比較的低リーク状態に制御される。

また、図１６（ｂ）のＮＭＯＳ制御部Ｎ＿ＣｎｔではＮＭＯＳＱｎｃ＿１、Ｑｎｃ＿２、Ｑｎｃ＿３、Ｑｎｃ＿４は、それぞれオン、オフ、オン、オフに制御される。分圧抵抗Ｒｎ１、Ｒｎ２の間の負の電圧の−０．４ボルトの電圧が、ＮＭＯＳＱｎｃ＿３を介して負電圧生成部ＣＰ＿Ｎの入力に供給される。負電圧生成部ＣＰ＿Ｎの出力の−０．４ボルトの電圧が、ＮＭＯＳＱｎｃ＿１を介してＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルに供給されるＮＭＯＳ基板バイアス電圧Ｖｂｎとして得られる。ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のソースには０ボルトの接地電圧Ｖｓｓが印加されているので、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は比較的高しきい値電圧で比較的低リーク状態に制御される。

図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１４に示す半導体集積回路のＳＲＡＭメモリセルのＰＭＯＳＱｐ１、Ｑｐ２のしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．５ボルトであると判定されたとする。ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．５ボルトの時には、ＰＭＯＳのリーク電流は１の小さな状態となる。この時には、制御メモリＣｎｔ＿ＭＭ１１には“０”が不揮発的にプログラムされる。図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１４に示す半導体集積回路のＳＲＡＭメモリセルのＮＭＯＳＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のしきい値電圧Ｖｔｈ（Ｎ）が略０．５ボルトであると判定されたとする。ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が略０．５ボルトの時には、ＮＭＯＳのリーク電流は１の小さな状態となる。この時には、制御メモリＣｎｔ＿ＭＭ２１には“０”が不揮発的にプログラムされる。

すると、図１６（ａ）のＰＭＯＳ制御部Ｐ＿ＣｎｔではＰＭＯＳＱｐｃ＿１、Ｑｐｃ＿２は、それぞれオン、オフに制御される。１．２ボルトの電源電圧Ｖｄｄが、ＰＭＯＳＱｐｃ＿１を介してＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐとして得られる。ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースには１．２ボルトの電源電圧Ｖｄｄが印加されているので、負荷ＰＭＯＳＱｐ１、Ｑｐ２には基板バイアス電圧は印加されない。

また、図１６（ｂ）のＮＭＯＳ制御部Ｎ＿ＣｎｔではＮＭＯＳＱｎｃ＿１、Ｑｎｃ＿２は、それぞれオフ、オンに制御される。０ボルトの接地電圧Ｖｓｓが、ＮＭＯＳＱｎｃ＿２を介してＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルに供給されるＮＭＯＳ基板バイアス電圧Ｖｂｎとして得られる。ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のソースには０ボルトの接地電圧Ｖｓｓが印加されているので、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４には基板バイアス電圧は印加されない。

≪順バイアスの基板バイアス電圧制御≫
図１７は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。図１７に示す半導体集積回路が、図１４に示す半導体集積回路と相違するのは、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのしきい値電圧が高いと判定されると、高いしきい値電圧を低いしきい値電圧に変化させるために順バイアスの基板バイアス電圧が印加されることである。

図１８は、図１７に示す半導体集積回路において、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのしきい値電圧の値に応じてＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳに印加されるＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎの値が制御されることを示す図である。

図１９は、図１７に示す半導体集積回路の制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔの構成を示す図である。

図１９（ａ）に示すように、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿Ｃｎｔは、図１７の制御メモリＣｎｔ＿ＭＭ１１、Ｃｎｔ＿ＭＭ１２により制御される。また、図１９（ｂ）に示すように、制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部Ｎ＿Ｃｎｔは、図１７の制御メモリＣｎｔ＿ＭＭ２１、Ｃｎｔ＿ＭＭ２２により制御される。図１９（ａ）に示すように、ＰＭＯＳ制御部Ｐ＿Ｃｎｔは、制御メモリＣｎｔ＿ＭＭ１１、Ｃｎｔ＿ＭＭ１２により制御されるＰＭＯＳＱｐｃ＿１、Ｑｐｃ＿２、Ｑｐｃ＿３、Ｑｐｃ＿４を含む。また、ＰＭＯＳ制御部Ｐ＿Ｃｎｔは、正電圧生成部ＣＰ＿Ｐと、インバータＩｎｖ＿ｐ１、Ｉｎｖ＿ｐ２と、分圧抵抗Ｒｐ１、Ｒｐ２、Ｒｐ３とを含む。分圧抵抗Ｒｐ１の一端には半導体集積回路の入出力ユニット用電源電圧Ｖｄｄ＿ＩＯの２．５ボルトが供給され、分圧抵抗Ｒｐ３の他端にはＳＲＡＭメモリセル用の基準電圧Ｖｒｅｆの０．９ボルトが供給されている。図１９（ｂ）に示すように、ＮＭＯＳ制御部Ｎ＿Ｃｎｔは、制御メモリＣｎｔ＿ＭＭ２１、Ｃｎｔ＿ＭＭ２２により制御されるＮＭＯＳＱｎｃ＿１、Ｑｎｃ＿２、ＰＭＯＳＱｐｃ＿１を含む。また、ＮＭＯＳ制御部Ｎ＿Ｃｎｔは、負電圧生成部ＣＰ＿Ｎと、正電圧生成部ＣＰ＿Ｐと、インバータＩｎｖ＿ｎ１、Ｉｎｖ＿ｐ１と、ＡＮＤ回路ＡＮＤ＿ｎ１、ＮＡＮＤ回路ＮＡＮＤ＿ｎ１、分圧抵抗Ｒｎ１、Ｒｎ２とを含む。分圧抵抗Ｒｎ１の一端には電源電圧Ｖｄｄの１．２ボルトが供給され、分圧抵抗Ｒｎ２の他端には接地電圧Ｖｓｓのゼロボルトが供給されている。

図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１７に示す半導体集積回路のＳＲＡＭメモリセルのＰＭＯＳＱｐ１、Ｑｐ２のしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．２５ボルトであると判定されたとする。ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．２５ボルトの低しきい値電圧の時には、低しきい値電圧のＰＭＯＳのリーク電流は１０００の極めて大きな状態となる。この低しきい値電圧のＰＭＯＳの極めて大きなリーク電流を低減するため、制御メモリＣｎｔ＿ＭＭ１１には“１”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ１２には“０”が不揮発的にプログラムされる。図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１７に示す半導体集積回路のＳＲＡＭメモリセルのＮＭＯＳＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のしきい値電圧Ｖｔｈ（Ｎ）が略０．２５ボルトであると判定されたとする。ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が略０．２５ボルトの低しきい値電圧の時には、低しきい値電圧のＮＭＯＳのリーク電流は１０００の極めて大きな状態となる。この低しきい値電圧のＮＭＯＳの極めて大きなリーク電流を低減するため、制御メモリＣｎｔ＿ＭＭ２１には“１”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ２２には“１”が不揮発的にプログラムされる。

すると、図１９（ａ）のＰＭＯＳ制御部Ｐ＿ＣｎｔではＰＭＯＳＱｐｃ＿１、Ｑｐｃ＿２、Ｑｐｃ＿３、Ｑｐｃ＿４は、それぞれオフ、オン、オン、オフに制御される。分圧抵抗Ｒｐ１、Ｒｐ２の間の１．７ボルトの分圧電圧が、ＰＭＯＳＱｐｃ＿３を介して正電圧生成部ＣＰ＿Ｐの入力に供給される。正電圧生成部ＣＰ＿Ｐの出力の１．７ボルトの電圧が、ＰＭＯＳＱｐｃ＿２を介してＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐとして得られる。ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースには１．２ボルトの電源電圧Ｖｄｄが印加されているので、負荷ＰＭＯＳＱｐ１、Ｑｐ２は高しきい値電圧で低リーク状態に制御される。

また、図１９（ｂ）のＮＭＯＳ制御部Ｎ＿ＣｎｔではＮＭＯＳＱｎｃ＿１、Ｑｎｃ＿２、ＰＭＯＳＱｐｃ＿１は、それぞれオン、オフ、オフに制御される。負の基準電圧Ｖｒｅｆの−０．５ボルトの電圧が、ＮＭＯＳＱｎｃ＿１を介してＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルに供給されるＮＭＯＳ基板バイアス電圧Ｖｂｎとして得られる。ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のソースには０ボルトの接地電圧Ｖｓｓが印加されているので、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は高しきい値電圧で低リーク状態に制御される。

図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１７に示す半導体集積回路のＳＲＡＭメモリセルのＰＭＯＳＱｐ１、Ｑｐ２のしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．４ボルトの比較的高しきい値電圧であると判定されたとする。ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．４ボルトの比較的高しきい値電圧の時には、比較的高しきい値電圧のＰＭＯＳのリーク電流は３０の比較的小さな状態となる。この時には、制御メモリＣｎｔ＿ＭＭ１１には“１”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ１２には“１”が不揮発的にプログラムされる。図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１７に示す半導体集積回路のＳＲＡＭメモリセルのＮＭＯＳＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のしきい値電圧Ｖｔｈ（Ｎ）が略０．４ボルトの比較的高しきい値電圧であると判定されたとする。ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が略０．４ボルトの比較的高しきい値電圧の時には、比較的高しきい値電圧のＮＭＯＳのリーク電流は３０の比較的小さな状態となる。この時には、制御メモリＣｎｔ＿ＭＭ２１には“０”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ２２には“１”が不揮発的にプログラムされる。

すると、図１９（ａ）のＰＭＯＳ制御部Ｐ＿ＣｎｔではＰＭＯＳＱｐｃ＿１、Ｑｐｃ＿２、Ｑｐｃ＿３、Ｑｐｃ＿４は、それぞれオフ、オン、オフ、オンに制御される。分圧抵抗Ｒｐ２、Ｒｐ３の間の１．２ボルトの分圧電圧が、ＰＭＯＳＱｐｃ＿４を介して正電圧生成部ＣＰ＿Ｐの入力に供給される。正電圧生成部ＣＰ＿Ｐの出力の１．２ボルトの電圧が、ＰＭＯＳＱｐｃ＿２を介してＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐとして得られる。ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースには１．２ボルトの電源電圧Ｖｄｄが印加されているので、負荷ＰＭＯＳＱｐ１、Ｑｐ２には、基板バイアス電圧は印加されない。

また、図１９（ｂ）のＮＭＯＳ制御部Ｎ＿ＣｎｔではＮＭＯＳＱｎｃ＿１、Ｑｎｃ＿２、ＰＭＯＳＱｐｃ＿１は、それぞれオフ、オン、オフに制御される。０ボルトの接地電圧Ｖｓｓが、ＮＭＯＳＱｎｃ＿２を介してＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルに供給されるＮＭＯＳ基板バイアス電圧Ｖｂｎとして得られる。ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のソースには０ボルトの接地電圧Ｖｓｓが印加されているので、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４には、基板バイアス電圧は印加されない。

図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１７に示す半導体集積回路のＳＲＡＭメモリセルのＰＭＯＳＱｐ１、Ｑｐ２のしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．５ボルトの高しきい値電圧であると判定されたとする。ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が略０．５ボルトの高しきい値電圧の時には、高しきい値電圧のＰＭＯＳのリーク電流は１の小さな状態となる。この時には、制御メモリＣｎｔ＿ＭＭ１１には“０”が不揮発的にプログラムされる。図７で説明したようなＳＲＡＭメモリセルのしきい値電圧の測定により、図１７に示す半導体集積回路のＳＲＡＭメモリセルのＮＭＯＳＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のしきい値電圧Ｖｔｈ（Ｎ）が略０．５ボルトの高しきい値電圧であると判定されたとする。ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が略０．５ボルトの高しきい値電圧の時には、ＮＭＯＳのリーク電流は１の小さな状態となる。この時には、制御メモリＣｎｔ＿ＭＭ２１には“１”が不揮発的にプログラムされ、制御メモリＣｎｔ＿ＭＭ２２には“０”が不揮発的にプログラムされる。

すると、図１９（ａ）のＰＭＯＳ制御部Ｐ＿ＣｎｔではＰＭＯＳＱｐｃ＿１、Ｑｐｃ＿２は、それぞれオン、オフに制御される。０．９ボルトの基準電圧Ｖｒｅｆが、ＰＭＯＳＱｐｃ＿１を介してＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐとして得られる。ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースには１．２ボルトの電源電圧Ｖｄｄが印加されているので、負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルには順バイアスの基板バイアス電圧が印加される。その結果、負荷ＰＭＯＳＱｐ１、Ｑｐ２は、高しきい値電圧から低しきい値電圧に制御される。

また、図１９（ｂ）のＮＭＯＳ制御部Ｎ＿ＣｎｔではＮＭＯＳＱｎｃ＿１、Ｑｎｃ＿２、ＰＭＯＳＱｐｃ＿１は、それぞれオフ、オフ、オンに制御される。分圧抵抗Ｒｎ１、Ｒｎ２の間の０．３ボルトの分圧電圧が、正電圧生成部ＣＰ＿Ｐの入力に供給される。正電圧生成部ＣＰ＿Ｐの出力の０．３ボルトの電圧が、ＰＭＯＳＱｐｃ＿１を介してＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐとして得られる。ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のソースには０ボルトの接地電圧Ｖｓｓが印加されているので、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルには順バイアスの基板バイアス電圧が印加される。その結果、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は、高しきい値電圧から低しきい値電圧に制御される。

《オンチップのリーク電流測定と経時変化の補償》
図２０と図２１とは、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図２０と図２１とに示すＭＯＳＬＳＩのチップは、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのリーク電流の測定をオンチップで可能にするものである。図２０と図２１とに示すＭＯＳＬＳＩのチップは、ウエーハー製造の段階でＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのリーク電流の測定が測定される。このウエーハー製造の段階でのリーク電流の測定結果に従って、不揮発性メモリ素子であるＥＥＰＲＯＭの制御メモリＣｎｔ＿ＭＭ１、ＭＭ２に不揮発的なプログラムが行われる。その結果、ウエーハー製造の段階でのＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのしきい値電圧のバラツキが、既に説明したように、補償されることができる。

しかし、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのしきい値電圧の値は、ＬＳＩの長時間の過酷なストレスによる経時変化によって変動するものである。図２１に示すＭＯＳＬＳＩのチップでは、不揮発性メモリ素子であるＥＥＰＲＯＭに格納されたメンテナンスプログラムに従って制御ユニットＣｏｎｔは、オンチップで定期的にＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのリーク電流を測定する。ＰＭＯＳのリーク電流は外部電源Ｅｘｔ＿ＶｄｄとＰＭＯＳのソースとの間に接続された第１センス回路Ｉｄｄ＿Ｓｅｎｓｅにより測定され、ＮＭＯＳのリーク電流は外部接地Ｅｘｔ＿ＶｓｓとＮＭＯＳのソースとの間に接続された第２センス回路Ｉｓｓ＿Ｓｅｎｓｅにより測定されることができる。制御ユニットＣｏｎｔは、測定されたＰＭＯＳとＮＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい補償データを不揮発性メモリ素子であるＥＥＰＲＯＭの制御メモリＣｎｔ＿ＭＭ１、ＭＭ２に不揮発的にプログラムする。その結果、ＬＳＩの長時間の過酷なストレスによる経時変化によるコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳとＮＭＯＳのしきい値電圧の変動が、補償されることができる。

図２０に示すＭＯＳＬＳＩのチップでは、外部電源Ｅｘｔ＿ＶｄｄとＳＲＡＭ内部電源電圧Ｖｄｄとの間に電源スイッチＶｄｄ＿ＳＷが接続され、外部接地Ｅｘｔ＿ＶｓｓとＳＲＡＭ内部接地電圧Ｖｓｓとの間に接地スイッチＶｓｓ＿ＳＷが接続されている。電源スイッチＶｄｄ＿ＳＷはＰＭＯＳＱｐ１０、Ｑｐ１１、Ｑｐ１２を含み、接地スイッチＶｓｓ＿ＳＷはＮＭＯＳＱｎ１０、Ｑｎ１１、Ｑｎ１２を含んでいる。電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０は制御信号ＯＮ＿Ｖｄｄによりオン・オフ制御され、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０も制御信号ＯＮ＿Ｖｓｓによりオン・オフ制御される。電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１１はダイオード接続され、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１１もダイオード接続されている。電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１２のゲートは接地電圧Ｖｓｓに接続され、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１１のゲートも電源電圧Ｖｄｄに接続されている。

ＳＲＡＭメモリセルの情報保持動作や書き込み動作や読み出し動作の通常動作の期間には、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０に供給される制御信号ＯＮ＿Ｖｄｄはローレベルに設定され、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０に供給される制御信号ＯＮ＿Ｖｓｓはハイレベルに設定されている。従って、通常動作の期間には、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０と接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０とはオン状態に制御される。

ＳＲＡＭメモリセルのＰＭＯＳのリーク電流を測定するＰＭＯＳリーク電流測定動作の期間には、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０に供給される制御信号ＯＮ＿Ｖｄｄはローレベルに設定され、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０に供給される制御信号ＯＮ＿Ｖｓｓはローレベルに設定される。従って、ＰＭＯＳリーク電流測定動作の期間には、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０はオン状態に制御され、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０はオフ状態に制御される。従って、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１１、Ｑｎ１２の比較的高いインピーダンスにより、ＳＲＡＭ内部接地電圧Ｖｓｓの電圧レベルは０ボルトの外部接地Ｅｘｔ＿Ｖｓｓから０．５ボルト程度の電圧に上昇する。一方、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０の比較的低いインピーダンスにより、ＳＲＡＭ内部電源電圧Ｖｄｄの電圧レベルは１．２ボルトの外部電源Ｅｘｔ＿Ｖｄｄのレベルに設定される。従って、図２０に示すＭＯＳＬＳＩでは、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０はオン状態に制御して、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０はオフ状態に制御することにより、図９の測定時間Ｔｅｓｔ＿ＰＭＯＳと同様にＳＲＡＭメモリセルアレーの負荷ＰＭＯＳＱｐ１、Ｑｐ２のトータル負荷リーク電流を測定することができる。

ＳＲＡＭメモリセルのＮＭＯＳのリーク電流を測定するＮＭＯＳリーク電流測定動作の期間には、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０に供給される制御信号ＯＮ＿Ｖｄｄはハイレベルに設定され、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０に供給される制御信号ＯＮ＿Ｖｓｓはハイレベルに設定される。従って、ＰＭＯＳリーク電流測定動作の期間には、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０はオフ状態に制御され、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０はオン状態に制御される。従って、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｐ１０の比較的低いインピーダンスにより、ＳＲＡＭ内部接地電圧Ｖｓｓの電圧レベルは０ボルトの外部接地Ｅｘｔ＿Ｖｓｓのレベルに設定される。一方、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１１、Ｑｐ１２の比較的高いインピーダンスにより、ＳＲＡＭ内部電源電圧Ｖｄｄの電圧レベルは１．２ボルトの外部電源Ｅｘｔ＿Ｖｄｄから０．７ボルト程度の電圧に低下する。従って、図２０に示すＭＯＳＬＳＩでは、電源スイッチＶｄｄ＿ＳＷのＰＭＯＳＱｐ１０はオフ状態に制御して、接地スイッチＶｓｓ＿ＳＷのＮＭＯＳＱｎ１０はオン状態に制御することにより、図９の測定時間Ｔｅｓｔ＿ＮＭＯＳと同様にＳＲＡＭメモリセルアレーの駆動ＮＭＯＳＱｎ１、Ｑｎ２のトータル駆動リーク電流と転送ＮＭＯＳＱｎ３、Ｑｎ４のトータル転送リーク電流との和の電流を測定することができる。

《ＳＯＩデバイス》
図２２は、本発明の更に他の１つの実施の形態による半導体集積回路の断面構造を示す図である。図２２に示すＭＯＳＬＳＩは、ＳＯＩ構造を採用している。尚、ＳＯＩは、Silicon-On-Insulatorの略である。

図２２に示すように、ＳＯＩ構造は、例えばＰ型のシリコン基板Ｐ＿Ｓｕｂを下層に有する。下層のシリコン基板Ｐ＿Ｓｕｂの表面にはＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとが形成される。尚、ＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとの間には、絶縁物素子分離領域としてのＳＴＩ層が形成されている。尚、ＳＴＩは、Shallow Trench Isolationの略である。

ＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとが形成されたシリコン基板Ｐ＿Ｓｕｂの表面には、薄い絶縁膜（Insulator）が形成されている。

この薄い絶縁膜（Insulator）の上には、シリコン（Silicon）層が形成される。シリコン層の左には、ＰＭＯＳＱｐ１の高不純物濃度のＰ型ソース領域とＰ型ドレイン領域と超低ドーズ量に制御されたN型チャンネル領域とが形成される。シリコン層の右には、ＮＭＯＳＱｎ１の高不純物濃度のN型ソース領域とＮ型ドレイン領域と超低ドーズ量に制御されたＰ型チャンネル領域とが形成される。

薄い絶縁膜としての酸化膜は、シリコン層に埋め込まれているので、薄い絶縁膜は埋め込み酸化膜（Buried Oxide、BOX）と呼ばれる。ＰＭＯＳＱｐ１の超低ドーズ量に制御されたN型チャンネル領域は完全に空乏化され、ＮＭＯＳＱｎ１の超低ドーズ量に制御されたＰ型チャンネル領域も完全に空乏化される。従って、ＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とは、完全空乏化（fully-depleted、FD）のＳＯＩトランジスタである。この完全空乏化ＳＯＩトランジスタのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１のしきい値電圧は、バックゲートと呼ばれる薄い絶縁膜の直下のＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌの基板バイアス電圧により制御されることができる。このような、BOX FD-SOIトランジスタはドレインとウェルとの間の接合容量を大幅に削減することができるので、高速・低消費電力のＣＭＯＳ・ＳＲＡＭに最適である。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本発明はＳＲＡＭを含むシステムＬＳＩにも適用することもできる。また、本発明はシステムＬＳＩ以外にも、マイクロプロセッサやベースバンド信号処理ＬＳＩの種々の用途の半導体集積回路を高い製造歩留で製造すると伴にアクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減する際に広く適用することができる。

図１は、本発明の１つの実施の形態による半導体集積回路を示す回路図である。 図２は、ＳＲＡＭメモリセルのＮＭＯＳのしきい値電圧とＰＭＯＳのしきい値電圧とのばらつきに依存するＳＲＡＭメモリセルの電気的特性を示す図である。 図３は、図１の制御メモリの出力信号のレベル変化によるＳＲＡＭメモリセルの負荷ＰＭＯＳのＰＭＯＳ基板バイアス電圧とＳＲＡＭメモリセルの駆動ＮＭＯＳ、転送ＮＭＯＳのＮＭＯＳ基板バイアス電圧の変化を示す図である。 図４は、図１の制御メモリの出力信号のレベル変化によって図２で読み出し動作の限界線と書き込み動作の限界線とに近接した領域に対応するチップに印加される基板バイアス電圧を示す図である。 図５は、図４で説明した制御メモリと制御スイッチとを利用したチップへの基板バイアス電圧の印加により、チップの動作時の実効的なしきい値電圧が適正な値に制御される結果、ＭＯＳＬＳＩの製造歩留まりが向上する様子を示す図である。 図６は、図１に示したＬＳＩのチップの制御メモリの構成の例を示す回路図である。 図７は、ウエーハ上に配置された本発明の１つの実施の形態による半導体集積回路の複数のチップのＳＲＡＭメモリセルのしきい値電圧の測定を説明する図である。 図８は、図１に示した半導体集積回路のチップのＳＲＡＭメモリセルの内部のリーク電流の経路を説明する図である。 図９は、図１に示した半導体集積回路のチップのＳＲＡＭメモリセル内部のリーク電流のセル内部の電源電圧と接地電圧Ｖｓｓに対する依存性を説明する図である。 図１０は、外部電源電圧と外部接地電圧とからＳＲＡＭメモリセルの内部電源電圧と内部接地電圧とを生成する内部電源電圧生成部、内部接地電圧生成部を含む本発明の１つの実施の形態による半導体集積回路を説明する図である。 図１１は、図１に示した半導体集積回路のＳＲＡＭメモリセルのデバイス平面構造のレイアウト図である。 図１２は、図１１に示した半導体集積回路のＳＲＡＭメモリセルのＮウェルとＰウェルへのＰＭＯＳ基板バイアス電圧ＶＮＭＯＳ基板バイアス電圧との供給を説明する図である。 図１３は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。 図１４は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。 図１５は、図１４に示す半導体集積回路において、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのしきい値電圧の値に応じてＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳに印加されるＰＭＯＳ基板バイアス電圧とＮＭＯＳ基板バイアス電圧の値が制御されることを示す図である。 図１６は、図１４に示す半導体集積回路の制御スイッチのＰＭＯＳ制御部とＮＭＯＳ制御部の構成を示す図である。 図１７は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。 図１８は、図１７に示す半導体集積回路において、ＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳのしきい値電圧の値に応じてＳＲＡＭメモリセルのＰＭＯＳとＮＭＯＳに印加されるＰＭＯＳ基板バイアス電圧とＮＭＯＳ基板バイアス電圧の値が制御されることを示す図である。 図１９は、図１７に示す半導体集積回路の制御スイッチのＰＭＯＳ制御部とＮＭＯＳ制御部の構成を示す図である。 図２０は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。 図２１は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。 図２２は、本発明の更に他の１つの実施の形態による半導体集積回路の断面構造を示す図である。 図２３は、図１に示した半導体集積回路のウエーハーテストとウエーハープロセスとのフローを含む半導体集積回路の製造方法を説明する図である

符号の説明

Ｃｈｉｐ チップ
ＳＲＡＭ Ｃｅｌｌｓ ＳＲＡＭメモリセル
Ｑｐ１、Ｑｐ２ 負荷ＰＭＯＳ
Ｑｎ１、Ｑｎ２ 駆動ＮＭＯＳ
Ｑｎ３、Ｑｎ４ 転送ＮＭＯＳ
ＷＬ０ ワード線
ＤＬ０、／ＤＬ０ データ線
Ｎ＿Ｗｅｌｌ Ｎウェル
Ｐ＿Ｗｅｌｌ Ｐウェル
Ｃｎｔ＿ＭＭ 制御メモリ
Ｃｎｔ＿ＳＷ 制御スイッチ
Ｐ＿Ｃｎｔ ＰＭＯＳ制御部
Ｎ＿Ｃｎｔ ＮＭＯＳ制御部
Ｑｐｃ１、Ｑｐｃ２ ＰＭＯＳ
Ｑｎｃ１、Ｑｎｃ２ ＮＭＯＳ
Ｖｄｄ 電源電圧
Ｖｓｓ 接地電圧
Ｖｐ＿１ Ｎウェルバイアス電圧
Ｖｎ＿１ Ｐウェルバイアス電圧
Ｖｂｐ ＰＭＯＳ基板バイアス配線
Ｖｂｎ ＮＭＯＳ基板バイアス配線

Claims (17)

1. ＣＭＯＳ内蔵ＳＲＡＭをチップ内部に含み、
   前記ＣＭＯＳ内蔵ＳＲＡＭのメモリセルは、一対の駆動ＮＭＯＳと、一対の負荷ＰＭＯＳと、一対の転送ＮＭＯＳとを含み、
   少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで前記ＣＭＯＳ内蔵ＳＲＡＭの複数のＰＭＯＳのＮウェルと複数のＮＭＯＳのＰウェルとにＰＭＯＳ基板バイアス電圧とＮＭＯＳ基板バイアス電圧とをそれぞれ供給する内蔵ＳＲＡＭ用制御スイッチを含み、
   前記内蔵ＳＲＡＭ用制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＰＭＯＳの前記Ｎウェルと前記複数のＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵ＳＲＡＭ用制御情報を格納する内蔵ＳＲＡＭ用制御メモリとを更に含む半導体集積回路。
2. 前記制御メモリは不揮発性メモリであり、
   前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である請求項１に記載の半導体集積回路。
3. 前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのソースに第１動作電圧が供給され、
   前記駆動ＮＭＯＳのソースに第２動作電圧が供給され、
   前記第１動作電圧よりも高レベルである前記ＰＭＯＳ基板バイアス電圧を発生する第１電圧発生部と、前記第２動作電圧よりも低レベルである前記ＮＭＯＳ基板バイアス電圧を発生する第２電圧発生部とを含む請求項２に記載の半導体集積回路。
4. 前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのソースに第１動作電圧が供給され、前記駆動ＮＭＯＳのソースに第２動作電圧が供給され、
   前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は逆バイアスに設定され、
   前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は逆バイアスに設定され、
   前記第１動作電圧よりも高いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは高しきい値電圧で低リーク電流の状態に制御され、
   前記第２動作電圧よりも低いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは高しきい値電圧で低リーク電流の状態に制御される請求項２に記載の半導体集積回路。
5. 前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのソースに第１動作電圧が供給され、前記駆動ＮＭＯＳのソースに第２動作電圧が供給され、
   前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は順バイアスに設定され、
   前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は順バイアスに設定され、
   前記第１動作電圧よりも低いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは低しきい値電圧で高リーク電流の状態に制御される。前記第２動作電圧よりも高いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは低しきい値電圧で高リーク電流の状態に制御される請求項２に記載の半導体集積回路。
6. 前記制御スイッチは、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルに前記ＰＭＯＳ基板バイアス電圧を供給する第１制御スイッチと、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳの前記Ｐウェルに前記ＮＭＯＳ基板バイアス電圧を供給する第２制御スイッチとを含み、
   前記制御メモリは、少なくとも前記アクティブモードの間に前記第１制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルに前記ＰＭＯＳ基板バイアス電圧を供給するか否かを示す第１制御情報を格納する第１制御メモリと、少なくとも前記アクティブモードの間に前記第２制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳの前記Ｐウェルに前記ＮＭＯＳ基板バイアス電圧を供給するか否かを示す第２制御情報を格納する第２制御メモリとを含む請求項２に記載の半導体集積回路。
7. 前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのリーク電流特性をセンスする第１センス回路と、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳのリーク電流特性をセンスする第２センス回路と、制御ユニットとをチップ内部に含み、
   前記制御ユニットは、測定された前記ＰＭＯＳと前記ＮＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する請求項２に記載の半導体集積回路。
8. 前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＰＭＯＳは、ＳＯＩ構造のＰＭＯＳであり、
   前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＮＭＯＳは、ＳＯＩ構造のＮＭＯＳであり、
   前記複数のＰＭＯＳのソースとドレインと前記複数のＮＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成され、
   前記複数のＰＭＯＳの前記Ｎウェルと前記複数のＮＭＯＳの前記Ｐウェルとは、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板中に形成されている請求項２に記載の半導体集積回路。
9. 内蔵ＳＲＡＭをチップ内部に含み、
   前記内蔵ＳＲＡＭのメモリセルは、一対の駆動ＭＯＳと、一対の負荷素子と、一対の転送ＭＯＳとを含み、
   前記内蔵ＳＲＡＭの複数のＭＯＳのウェルにＭＯＳ基板バイアス電圧を供給する制御スイッチと、
   少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで前記制御スイッチから前記内蔵ＳＲＡＭの前記複数のＭＯＳの前記ウェルに前記ＭＯＳ基板バイアス電圧を供給するか否かを示す制御情報を格納する制御メモリとを更に含む半導体集積回路。
10. 前記制御メモリは不揮発性メモリであり、
    前記内蔵ＳＲＡＭの前記ＭＯＳのしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である請求項９に記載の半導体集積回路。
11. 前記内蔵ＳＲＡＭの前記ＭＯＳのソースに動作電圧が供給され、
    前記動作電圧よりも大きなレベルである前記ＭＯＳ基板バイアス電圧を発生する電圧発生部を含む請求項１０に記載の半導体集積回路。
12. 前記内蔵ＳＲＡＭの前記ＭＯＳのソースに動作電圧が供給され、
    前記内蔵ＳＲＡＭの前記ＭＯＳの前記ソースに供給される動作電圧に対して前記ウェルに供給される前記ＭＯＳ基板バイアス電圧は逆バイアスに設定され、
    前記動作電圧よりも大きなレベルに設定された前記ＭＯＳ基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記ＭＯＳは高しきい値電圧で低リーク電流の状態に制御される請求項１０に記載の半導体集積回路。
13. 前記内蔵ＳＲＡＭの前記ＭＯＳのソースに動作電圧が供給され、
    前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される前記動作電圧に対して前記ウェルに供給される前記ＭＯＳ基板バイアス電圧は順バイアスに設定され、
    前記動作電圧よりも小さなレベルに設定された前記ＭＯＳ基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記ＭＯＳは低しきい値電圧で高リーク電流の状態に制御される請求項１０に記載の半導体集積回路。
14. 前記内蔵ＳＲＡＭの前記ＭＯＳのリーク電流特性をセンスするセンス回路と、制御ユニットとをチップ内部に含み、
    前記制御ユニットは、測定された前記ＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する請求項１０に記載の半導体集積回路。
15. 前記内蔵ＳＲＡＭの前記複数のＭＯＳは、ＳＯＩ構造のＭＯＳであり、
    前記複数のＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成され、
    前記複数のＭＯＳの前記ウェルは、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板中に形成されている請求項１０に記載の半導体集積回路。
16. ＣＭＯＳ内蔵ＳＲＡＭと、制御スイッチと、制御メモリとを含む半導体集積回路のチップを含むウェーハーを準備するステップを含む半導体集積回路の製造方法であって、
    前記ＣＭＯＳ内蔵ＳＲＡＭの少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで、前記制御スイッチは前記ＣＭＯＳ内蔵ＳＲＡＭのＰＭＯＳのＮウェルとＮＭＯＳのＰウェルとにＰＭＯＳ基板バイアス電圧とＮＭＯＳ基板バイアス電圧とをそれぞれ供給して、
    前記制御メモリは、不揮発性メモリであり、少なくとも前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報を不揮発的に格納するものであり、
    前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧を測定するステップと、
    前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定するステップと、
    前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップとを含む半導体集積回路の製造方法。
17. ＣＭＯＳ内蔵ＳＲＡＭと、制御スイッチと、制御メモリとを含む半導体集積回路のチップを含むウェーハーを準備するステップを含む半導体集積回路の製造方法であって、
    前記ＣＭＯＳ内蔵ＳＲＡＭの少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで、前記制御スイッチは前記ＣＭＯＳ内蔵ＳＲＡＭのＰＭＯＳのＮウェルとＮＭＯＳのＰウェルとにＰＭＯＳ基板バイアス電圧とＮＭＯＳ基板バイアス電圧とをそれぞれ供給して、
    前記制御メモリは、不揮発性メモリであり、少なくとも前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報を不揮発的に格納するものであり、
    前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳのしきい値電圧を測定するステップと、
    前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＮＭＯＳのしきい値電圧を測定するステップと、
    前記製造方法は、前記測定された前記ＰＭＯＳの前記しきい値電圧がターゲットよりも低いか否かを判定するステップと、
    前記測定された前記ＮＭＯＳの前記しきい値電圧がターゲットよりも低いか否かを判定するステップと、
    前記ＰＭＯＳの前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップと、
    前記ＮＭＯＳの前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップとを含む半導体集積回路の製造方法。

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