TWI663820B - 電荷泵電路以及具備電荷泵電路的半導體裝置 - Google Patents

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Abstract

本發明的目的是提高電荷泵電路的效率。在電荷泵電路中，包括二極體接法電晶體和電容器的基本電路串聯連接。其中在至少一個電晶體設置背閘極，使該背閘極與電荷泵電路的任何節點連接。例如，在電荷泵電路是升壓型且電晶體是n通道型時，使最終級電晶體的背閘極與電荷泵電路的輸出節點連接。使其他級電晶體的背閘極與電荷泵電路的輸入節點連接。由此，可以提高最終級基本電路的電壓保持能力，並且其他級的電晶體的臨界電壓的上升得到抑制，因此可以提高變換效率。

Description

電荷泵電路以及具備電荷泵電路的半導體裝置
本發明的一個實施例係關於一種物體、方法或製造方法。或者，本發明的一個實施例係關於一種製程(process)、機器(machine)、產品(manufacture)或物質組成(composition of matter)。本發明的一個實施例係關於一種半導體裝置、其驅動方法或其製造方法。尤其是，本發明的一個實施例係關於一種電荷泵電路以及具備電荷泵電路的半導體裝置。
在本說明書中，半導體裝置是指利用半導體特性的裝置並是指包含半導體元件(電晶體、二極體等)的電路及具有該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，積體電路、具有積體電路的晶片是半導體裝置的一個例子。顯示裝置、發光裝置、照明設備以及電子裝置等有時具有半導體裝置。
作為電壓產生電路，已知使用電容器以及二極體接法電晶體的電荷泵電路(例如，專利文獻1)。電荷泵電路是可以不使用線圈而產生比輸入電壓高或低的電壓的電路，因此容易將其與處理器或記憶體等一起集成在一個IC晶片上。
已知其通道由In-Ga-Zn氧化物(In-Ga-Zn-O)等氧化物半導體(OS)層形成的電晶體(以下，稱為OS電晶體)。已知：氧化物半導體的能帶間隙比矽大，因此OS電晶體的關態電流(off-state current)極小。已提出了利用OS電晶體的關態電流小的特性的各種各樣的半導體裝置。例如，在專利文獻2中記載有電荷泵電路。在非專利文獻1中記載有非揮發性記憶體。在非專利文獻2中記載有CPU(中央處理器)。
[專利文獻1]日本專利申請公開第2000-270541號公報
[專利文獻2]日本專利申請公開第2011-171700號公報
[非專利文獻1]S.Nagatsuka et.al.，”A 3bit/cell Nonvolatile Memory with Crystalline In-Ga-Zn-O TFT”、Tech.Dig.International Memory Workshop(IMW)，2013、pp.188-199
[非專利文獻2]H.Kobayashi et al.，”Processor with 4.9-μs Break-even Time in Power Gating Using Crystalline In-Ga-Zn-Oxide Transistor，”COOL Chips XVI，2013，SessionVI-1
需要如處理器等半導體裝置的低耗電量化。因此，為符合需求，希望有能量消耗少的高效率電荷泵電路。已有如下技術：藉由停止電源閘控或時脈閘控等不需要的電路工作，以便縮減半導體裝置的耗電量。但是在停止電路工作的期間中，如果需要從電荷泵電路對該電路供應電壓，則使電荷泵電路進行工作。
藉由增高OS電晶體的臨界電壓(以下，有時稱為臨界值或Vth)，可以更有效地利用其低關態電流的特性。例如，在非專利文獻1所公開的記憶體中，藉由使OS電晶體關閉來保持資料。當OS電晶體的Vth低時，有可能在電荷保持期間中，電荷透過OS電晶體的源極和汲極洩漏出去，而丟失保持在記憶單元中的資料。反之，藉由增高OS電晶體的Vth，可以提高記憶單元的保持特性。
另一方面，現狀，難以藉由添加摻雜劑控制氧化物半導體的導電型。就是說，還沒實現藉由對通道形成區域添加摻雜劑調整OS電晶體的臨界電壓。在本發明人等的研究中發現：與Si電晶體的Vth相比，OS電晶體的Vth容易依據製造條件而發生變動。
可以在比Si電晶體高的溫度下使用OS電晶體。圖30A和圖30B示出測量所製的電晶體的溫度特性 的結果。圖30A示出OS電晶體的測量結果，圖30B示出Si電晶體的測量結果。在-25℃、50℃、150℃的溫度(Tmp)下，測量閘極電壓VG-汲極電流ID特性以及閘極電壓VG-場效移動率μFE特性。將測量時的汲極電壓VD設定為1V。
在該OS電晶體中，通道長度L是0.45μm，通道寬度W是10μm，閘極絕緣層的等效氧化膜厚度Tox是20nm。在該Si電晶體中，L是0.35μm，W是10μm，Tox是20nm。
OS電晶體的氧化物半導體層使用In-Ga-Zn類氧化物製造，Si電晶體使用SOI型單晶矽晶圓製造。
根據圖30A和圖30B可知：OS電晶體在汲極電流開始流過的閘極電壓的溫度依賴性小，即與單晶Si電晶體大致相同。OS電晶體的關態電流與溫度無關而是測量下限以下。另一方面，單晶Si電晶體的關態電流特性大幅度地依賴於溫度。圖30B的測量結果示出在150℃時單晶Si電晶體的關態電流增大，而電流的開關比沒有變得充分大。
於是，本發明的一個實施例的目的之一是提供一種新穎的電荷泵電路。或者，本發明的一個實施例的目的之一是提供一種其電壓轉換效率得到提高的電荷泵電路。或者，本發明的一個實施例的目的之一是提供一種可 以在高溫度環境下使用的電荷泵電路。或者，本發明的一個實施例的目的之一是提供一種確保OS電晶體的製造方法的彈性的電荷泵電路。
或者，本發明的一個實施例的目的之一是提供一種新穎的半導體裝置。例如，本發明的一個實施例的目的之一是提供一種確保OS電晶體的製造方法的彈性的半導體裝置。或者，本發明的一個實施例的目的之一是一種實現低耗電量化的半導體裝置。本發明的一個實施例的目的之一是提供一種在暴露於高溫度環境下之後也可以進行工作的半導體裝置。或者，本發明的一個實施例的目的之一是提供一種具備OS電晶體的新穎半導體裝置。
注意，多個目的的記載不妨礙各目的的存在。本發明的一個實施例並不一定必須達到所有上述目的。上述列舉的目的以外的目的是從說明書、圖式、申請專利範圍等的記載自然得知的，而有可能成為本發明的一個實施例的目的。
本發明的一個實施例是一種從第一電壓產生第二電壓的電荷泵電路，該電荷泵電路包括被輸入第一電壓的第一輸入端子、輸出第二電壓的第一輸出端子以及在第一輸入端子和第一輸出端子之間串聯連接的k級(k是2以上的整數)的基本電路。基本電路包括第二輸入端子、連接到下一級基本電路的第二輸入端子的第二輸出端子、由閘極和汲極互相連接的電晶體構成的二極體以及具有第一端子及第二端子的電容器。二極體的陽極與第二輸 出端子連接，二極體的陰極與第二輸入端子連接，電容器的第一端子與第二輸出端子連接。在第一級至第k-1級基本電路中，彼此相鄰的2級電容器的第二端子被輸入其相位彼此相反的時脈信號，第k級基本電路的電容器的第二端子被輸入第三電壓。在k級基本電路的至少一個中，電晶體包括背閘極，背閘極與第一輸入端子、第一輸出端子及該電晶體的汲極中的任一個連接。
本發明的一個實施例是一種從第一電壓產生第二電壓的電荷泵電路，該電荷泵電路包括被輸入第一電壓的第一輸入端子、輸出第二電壓的第一輸出端子以及在第一輸入端子和第一輸出端子之間串聯連接的k級(k是2以上的整數)的基本電路。基本電路包括第二輸入端子、連接到下一級基本電路的第二輸入端子的第二輸出端子、由閘極和汲極互相連接的電晶體構成的二極體以及具有第一端子及第二端子的電容器。二極體的陽極與第二輸入端子連接，二極體的陰極與第二輸出端子連接，電容器的第一端子與第二輸出端子連接。在第一級至第k-1級基本電路中，彼此相鄰2級中電容器的第二端子被輸入其相位彼此相反的時脈信號，第k級基本電路的電容器的第二端子被輸入第三電壓。在k級基本電路的至少一個中，電晶體包括背閘極，背閘極與第一輸入端子、第一輸出端子及該電晶體的汲極中的任一個連接。
在這些實施例中，電晶體也可以是通道形成在氧化物半導體中的電晶體。
本發明的一個實施例是一種具有根據這些方式的電荷泵電路的半導體裝置。
例如，在本說明書等中，當明確地記載“X與Y連接”時，包括：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，還包括圖式或內文所示的連接關係以外的其他元件的連接關係，而不侷限於指定的連接關係，例如圖式或文章所示的連接關係。
這裡，X和Y為目標物(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
在X與Y電連接的情況下，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件、負載等)。另外，開關具有控制導通和關閉的功能。換言之，藉由使開關成為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並改變電流路徑的功能。
在X與Y在功能上連接的情況下，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或 電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y是在功能上連接的。
此外，當明確地記載“X與Y連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確地記載“電連接”時，與簡單地明確記載“連接”的情況相同。
注意，例如，在電晶體的源極(或第一端子等)藉由(或沒有藉由)Z1與X電連接，電晶體的汲極(或第二端子等)藉由(或沒有藉由)Z2與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表現為如下。
例如，可以表現為“X、Y、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“電晶體 的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，依次設置X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y而連接”。藉由使用與這種例子相同的表現方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。注意，這種表現方法只是一個例子而已，不侷限於上述表現方法。在此，X、Y、Z1及Z2為目標物(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
另外，即使在電路圖上獨立的構成要素互相電連接，也有一個構成要素兼有多個構成要素的功能的情況。例如，當將佈線的一部分也用作電極時，一個導電膜兼有佈線和電極的兩個構成要素的功能。因此，本說明書中的“電連接”在其範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
根據本發明的一個實施例可以提供一種新穎的半導體裝置。根據本發明的一個實施例可以提供一種其電壓轉換效率得到提高的電荷泵電路。或者，根據本發明的一個實施例可以提供一種可以在高溫度環境下使用的電荷泵電路。或者，根據本發明的一個實施例可以提供一種確保高度彈性的OS電晶體的製造方法的電荷泵電路。根 據本發明的一個實施例可以提供一種在暴露於高溫度環境下之後也可以進行工作的半導體裝置。或者，根據本發明的一個實施例可以提供一種具備OS電晶體的新穎半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施例並不需要具有所例示效果的所有。關於本發明的一個實施例，根據說明書中的記載及圖式，除上述之外的目的、效果及新穎特徵將會顯而易見，並且根據說明書、圖式、申請專利範圍等的描述可以抽出上述以外的效果。
11-17、21-23、41-43、51、52、61、62‧‧‧電荷泵電路
200、201‧‧‧RFID標籤
210‧‧‧輸入/輸出部
211‧‧‧整流電路
212‧‧‧限幅電路
213‧‧‧解調變電路
214‧‧‧調變電路
220‧‧‧類比部
221‧‧‧電源電路
222‧‧‧電壓檢測電路
223‧‧‧重設電路
224‧‧‧緩衝器電路
225‧‧‧振盪電路
226‧‧‧電壓產生電路(VBGGENC)
227‧‧‧旗標保持電路
230‧‧‧邏輯部
240‧‧‧記憶部
250‧‧‧天線
260‧‧‧電路部
在圖式中：圖1A至圖1C是示出降壓型電荷泵電路的結構例子的電路圖；圖2A至圖2D是示出降壓型電荷泵電路的結構例子的電路圖；圖3A至圖3C是示出降壓型電荷泵電路的結構例子的電路圖；圖4A至圖4C是示出升壓型電荷泵電路的結構例子的電路圖；圖5A和圖5B分別是示出使用p通道型電晶體的降壓型和升壓型電荷泵電路的結構例子的電路圖； 圖6A和圖6B是示出降壓型電荷泵電路的結構例子的電路圖；圖7是示出RFID標籤的結構的一個例子的方塊圖；圖8A和圖8B分別是示出輸入/輸出部的整流電路和限幅電路、解調變電路和調變電路的結構例子的電路圖；圖9A是示出電源電路的方塊圖，圖9B是示出電壓產生電路(PSBIAS)的電路圖，並且圖9C是示出電壓產生電路(LDO)的電路圖；圖10是示出電壓產生電路(PSBIAS)的結構的一個例子的電路圖；圖11是示出電壓產生電路(LDO)的結構的一個例子的電路圖；圖12A是示出電壓檢測電路的結構的一個例子的電路圖，並且圖12B是示出比較器(COPM)的結構的一個例子的電路圖；圖13A和圖13B分別是示出重設電路和示出緩衝器電路的類比部的結構例子的電路圖；圖14A是示出振盪電路的結構的一個例子的電路圖，並且圖14B是示出電壓產生電路(OSCBIAS)的結構的一個例子的電路圖；圖15是示出電壓產生電路(OSCBIAS)的結構的一個例子的電路圖；圖16A是示出電壓產生電路(VBGGENC)的結構的一個例子的電路圖，並且圖16B是示出位準轉移器電路的 結構的一個例子的電路圖；圖17是示出電壓產生電路(VBGGENC)的結構的一個例子的電路圖；圖18A至圖18C示出旗標保持電路的結構例子的電路圖；圖19是示出邏輯部的結構的一個例子的方塊圖；圖20是示出記憶部的結構的一個例子的方塊圖；圖21是示出記憶單元陣列的結構的一個例子的電路圖；圖22是示出記憶部的工作例子的時序圖；圖23是示出記憶單元陣列的結構的一個例子的電路圖；圖24是示出記憶部的工作例子的時序圖；圖25是示出RFID標籤的結構的一個例子的方塊圖；圖26是示出振盪電路的結構的一個例子的電路圖；圖27是示出負偏壓電路的結構的一個例子的電路圖；圖28A是示出RFID標籤的管芯(die)的結構的一個例子的剖面圖，並且圖28B是示出OS電晶體的結構的一個例子的剖面圖；圖29A至圖29F是說明RFID標籤的使用例子的圖；圖30A和圖30B分別是示出測量OS電晶體和單晶Si電晶體的溫度特性的測量結果的圖表； 圖31A是所試製的RFID標籤的外觀照片，圖31B是該標籤的管芯的顯微鏡照片，並且圖31C是該管芯的示意性方塊圖；圖32A是CAAC-OS記憶部中的記憶單元的電路圖，並且圖32B是該記憶部的工作的時序圖；圖33是CAAC-OS電晶體的閘極電壓VG-汲極電流ID特性；圖34是CAAC-OS電晶體的關態電流的阿瑞尼氏圖線；圖35是CAAC-OS記憶部中的記憶單元的示意性剖面圖；圖36是所試製的RFID標籤的保持測試結果(130℃)；圖37是所試製的CAAC-OS記憶體模組的保持測試結果(150℃)；圖38A和圖38B分別是RFID標籤的以無線的寫入時間測試結果(圖38A：所製造的OS記憶體標籤；圖38B：EEPROM標籤)。
[實施例]
以下參照圖式對本發明的實施例進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不 脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施例所記載的內容中。
另外，在用於說明發明的實施例的圖式中，有時相同部分或具有相同功能的部分用相同的符號表示，並省略重複說明。
實施例1
在本實施例中，作為半導體裝置的一個例子，說明電荷泵電路。
在電荷泵電路包括各具有二極體及電容器多個串聯連接的基本電路。在電荷泵電路是降壓型的情況下，各基本電路的輸入端子是二極體的陰極，其輸出端子是二極體的陽極。因此，以正向電流從電荷泵電路的電壓輸出端子向電壓輸入端子流過的方式串聯連接多個二極體。相反，在電荷泵電路是升壓型的情況下，以正向電流從電壓輸入端子向電壓輸出端子流過的方式串聯連接多個二極體。
作為二極體應用其閘極和汲極相互連接的電晶體，即二極體接法電晶體。
在降壓型電荷泵電路和升壓型電荷泵電路中，各電容器的一個端子與基本電路的輸出端子連接。在此，將電容器的兩個端子中的與基本電路的輸出端子連接的端子稱為第一端子，將另一個端子稱為第二端子。以 下，電荷泵電路具有k級(k是2以上的整數)的基本電路。
k級基本電路的輸入端子都與上一級輸出端子連接。第一至第k-1級基本電路用作電壓產生部。最終級(第k級)基本電路用作輸出部。電壓產生部具有產生低於或高於輸入電壓的電壓的功能。輸出部具有保持並輸出產生在電壓產生部中的電壓的功能。
在電壓產生部中，奇數級電容器的第二端子被輸入時脈信號，偶數級電容器的第二端子被輸入其相位與該時脈信號相反的反轉時脈信號。因此，基本電路的輸出端子藉由電容器被輸入時脈信號或反轉時脈信號。
最終級(第k級)基本電路的電容器的第二端子被施加固定電壓。例如，該第二端子被供應接地電位、低電源電壓等。
一般而言，電位或電壓的值是相對的。因此，接地電位的值並不一定限於0伏特。
根據時脈信號的電壓位準，電壓產生部的奇數級電晶體和偶數級電晶體互相交替地導通並關閉，由此進行相對應的級中的電容器的充電及放電。因此，越靠近最終級的基本電路的輸出端子的電壓越低或越高。產生在電壓產生部的電壓保持在最終級(第k級)基本電路的電容器中。當供應時脈信號後經過一定期間時，輸出部的輸出端子的電壓變為固定，而該電壓作為輸出電壓從電荷泵電路被輸出。
在本實施例中，藉由控制電荷泵電路所具有的k個電晶體中的至少一個電晶體的背後通道的電壓，提高電荷泵電路的性能。明確而言，在電晶體中設置背閘極，且施加負偏壓或正偏壓。因此，背閘極連接到電荷泵電路的任何一個節點(佈線、電極、端子)。由此，可以不擴大電路規模或不使用其他電壓產生電路而控制電晶體的背後通道的電壓。
當在基本電路的電晶體中設置背閘極時，使背閘極連接於被施加與上述電晶體的源極相同的電壓、高於源極的電壓或低於源極的電壓的節點，即可。
以下，參照圖式說明電荷泵電路的更具體的結構例子。在此，作為一個例子，電荷泵電路中的基本電路的級數是5級。此外，電晶體是n通道型電晶體。注意，以下說明幾個結構例子，但是當然可以適當地組合這些結構例子。
〈〈降壓型電荷泵電路〉〉
以下，說明降壓型電荷泵電路的結構例子。圖1A至圖1C、圖2A至圖2D是示出Dickson電荷泵電路的結構例子的電路圖。圖3A至圖3C是示出Cockcroft-Walton電荷泵電路的結構例子的電路圖。
〈結構例子1〉
如圖1A所示那樣，電荷泵電路11包括5個電晶體 M1至M5以及5個電容器C1至C4和Cout。電壓產生部11a包括第一至第四級基本電路(M1至M4、C1至C4)，輸出部11b包括第五級基本電路(M5、Cout)。在此，電晶體M1至M5是n通道型電晶體。
電晶體M1至M5串聯連接在輸入端子in與輸出端子out之間，其閘極和汲極都互相連接。電晶體M1至M5的汲極分別連接於電容器C1至C4及Cout的第一端子。
在電壓產生部11a中，奇數級電容器C1、電容器C3的第二端子被輸入時脈信號CLK，偶數級電容器C2、電容器C4的第二端子被輸入時脈信號CLKB。時脈信號CLKB是使時脈信號CLK的相位相反而成的反轉時脈信號。就是說，在電壓產生部11a中，奇數級基本電路的輸出端子藉由電容器被輸入CLK，偶數級基本電路的輸出端子藉由電容器被輸入CLKB。
輸出部11b的電容器Cout的第二端子被施加固定電壓VL。
注意，在以下的說明中，有時將時脈信號CLK簡稱為信號CLK或CLK等。這可以應用於其它信號、電壓、電路、元件及佈線等。
電荷泵電路11具有產生降低輸入到輸入端子in的電壓VIN而成的電壓VOUT並輸出電壓VOUT的功能。當將電荷泵電路11用作負電壓的產生電路時，例如，將VIN及VL分別設定為接地電位(GND)或0V即 可。此時，在電荷泵電路11中，藉由僅供應時脈信號CLK、CLKB，產生負電壓。
(關於背閘極)
當電晶體的Vth增高時，電荷泵電路的電壓轉換效率(降壓率、升壓率)降低。電晶體的洩漏電流的增加導致保持在電容器中的電荷的丟失，因此電荷泵電路的效率降低，並電荷泵電路的啟動變慢。於是，在根據本實施例的電荷泵電路中，在電晶體M1至M5中設置背閘極，對該些背閘極施加電壓，來控制Vth。這些背閘極與電荷泵電路11中的任何一個節點連接。在電荷泵電路11中，電晶體M1至M4的背閘極與節點Na1連接，電晶體M5的背閘極與節點Nb5連接。
節點Na1相當於第一級基本電路的輸入端子，還相當於輸入端子in。節點Nb5相當於第五級基本電路的輸出端子，在此還相當於輸出端子out。
電晶體M1至M4的背閘極與電荷泵電路11中的電壓最高的節點Na1連接。就是說，電晶體M1至M4的各個背閘極被施加高於源極的電壓(正偏壓)。因此，與不對背閘極施加電壓的情況相比，可以降低電晶體M1至M4的Vth，因此可以提高電晶體M1至M4的電流驅動特性。
因為電壓產生部11a的轉換效率(降壓率)得到提高，所以可以縮減電壓產生部11a中的級數。由 此，可以縮小電荷泵電路11的尺寸，而可以降低耗電量。並且，可以使電荷泵電路11的啟動快。
電晶體M5的背閘極與電荷泵電路11中的電壓最低的節點Nb5連接。電晶體M5的背閘極被施加低於其閘極、源極和汲極的電壓。就是說，電晶體M5的背閘極被施加負偏壓，而可以增高Vth(向正方向偏移)。由此，在電晶體M5應該處於關閉狀態時可以確實地使其處於關閉狀態，而可以抑制從電容器Cout的電荷洩漏。
其結果是，從輸出部11b輸出的電壓VOUT的變動得到抑制，而可以提高電荷泵電路11的效率。另外，因為可以減小電容器Cout的電容值，所以可以縮小電荷泵電路11的尺寸。
如上所述，在電荷泵電路11中，電壓產生部11a具有重視電晶體M1至M4的電流驅動特性的提高和改善的結構，輸出部11b具有重視電晶體M5的關閉狀態下的洩漏電流的降低的結構。
〈結構例子2〉
在圖1B的電荷泵電路12中，電壓產生部12a的結構與電荷泵電路11的電壓產生部11a不同。輸出部12b的結構與輸出部11b的結構相同。
在電壓產生部12a的各基本電路中，其電晶體的背閘極與各基本電路中的電壓最低的節點連接。電晶體M1至M4的背閘極都與各別的基本電路的輸出端子連 接。就是說，電晶體M1至M4的閘極和背閘極都與汲極連接。
因此，在電晶體M1至M4中，閘極和背閘極被施加相同電壓，而與不對背閘極施加電壓的情況相比，可以提高開啟狀態下的電流驅動特性。背閘極被施加低於源極的電壓(負偏壓)，因此可以增高電晶體M1至M4的Vth(向正方向偏移)。因此，可以降低二極體接法電晶體M1至M4的反向電流，而從電容器C1至C4的電荷的洩漏得到抑制。由此，可以減小電容器C1至C4的電容值，而可以縮小電荷泵電路12的尺寸。
如此，電壓產生部12a可以得到電晶體M1至M4的電流驅動特性的提高和洩漏電流的降低這兩個效果。
〈結構例子3〉
在圖1C的電荷泵電路13中，電壓產生部13a的結構與電壓產生部12a不同，且包括輸出部13b的結構與輸出部12b的結構相同。
與電壓產生部12a相比，電壓產生部13a具有進一步重視降低電晶體M1至M4的洩漏電流的結構。電晶體M1至M4的背閘極與電荷泵電路13的電壓最低的節點Nb5連接。電晶體M1至M4的背閘極被施加低於其閘極、源極及汲極的電壓，因此與電壓產生部12a相比，可以使電晶體M1至M4的Vth向正電壓方向進一步偏移 (向正方向偏移)。
〈結構例子4〉
在圖1A至圖1C的電荷泵電路11至13中，電壓產生部都包括具有相同連接結構的基本電路，但是也可以使一部分的基本電路的連接結構不同。圖2A至圖2D示出這種結構例子。
圖2A的電荷泵電路14是電荷泵電路11的變形例子。輸出部14b的結構與輸出部11b的結構相同。電壓產生部14a與電壓產生部11a的不同之處在於：電晶體M1的背閘極與節點Nb5連接。由此，可以降低電壓產生部14a的第一級基本電路的洩漏電流。就是說，在電荷泵電路14中，第一級和最終級基本電路具有重視抑制電壓變動的結構，其他級基本電路具有重視電流驅動特性的結構。
也可以使電壓產生部14a的最終級(在此，為第4級)基本電路的電晶體的背閘極與節點Nb5連接。圖2B示出這種結構例子。在電荷泵電路15的電壓產生部15a中，電晶體M1、電晶體M4的背閘極與節點Nb5連接，電晶體M2、電晶體M3的背閘極與節點Na1連接。輸出部15b的結構與輸出部14b的結構相同。
圖2C的電荷泵電路16是電荷泵電路12的變形例子。輸出部16b的結構與輸出部12b的結構相同。電壓產生部16a的結構的一部分與電壓產生部12a的結構不 同，電晶體M1的背閘極與節點Nb5連接。與電荷泵電路12相比，電荷泵電路16具有可以進一步抑制第一級基本電路的輸出端子的電壓變動的結構。
圖2D的電荷泵電路17是電荷泵電路16的變形例子。輸出部17b的結構與輸出部16b的結構相同。電壓產生部17a的結構的一部分與電壓產生部16a的結構不同，電晶體M2、電晶體M3的背閘極與節點Na1連接。
〈結構例子5〉
在圖1A至圖2D中，示出Dickson電荷泵電路的結構例子，但是藉由改變電容器C1至C4的連接方法可以形成Cockcroft-Walton電荷泵電路。圖3A至圖3C示出其例子。
圖3A的電荷泵電路21對應於將電荷泵電路11改為Cockcroft-Walton電荷泵電路的電路。電荷泵電路21包括電壓產生部21a及輸出部21b。電荷泵電路21和電荷泵電路11的相同之處在於：第一至第四級基本電路的輸出端子藉由電容器C1至C4被施加CLK或CLKB。電荷泵電路21和電荷泵電路11的不同之處在於：奇數級電容器C1和電容器C3串聯連接，並且偶數級電容器C2和電容器C4串聯連接。
圖3B和圖3C分別示出將Dickson電荷泵電路12、電荷泵電路13改為Cockcroft-Walton電荷泵電路22和23的電路圖。電荷泵電路22、電荷泵電路23也分 別包括電壓產生部22a、電壓產生部23a以及輸出部22b、輸出部23b。
〈〈升壓型電荷泵電路〉〉
在使用n通道型電晶體的升壓型電荷泵電路中，各基本電路的輸入端子用作n通道型電晶體的汲極，其輸出端子用作源極。與在降壓型電荷泵電路中同樣地，在升壓型電荷泵電路中在電晶體M1至M5中的至少一個設置背閘極，並且使背閘極與汲極、節點Na1和節點Nb5中的任何一個連接即可。
以下，參照圖4A至圖4C說明升壓型電荷泵電路的結構例子。
〈結構例子6〉
圖4A的電荷泵電路41對應於將圖1A的電荷泵電路11改為升壓型電荷泵電路。例如，將輸入電壓VIN設定為時脈信號CLK的最大電壓或高電源電壓VDD等即可。輸出端子out輸出高於VDD的電壓VOUT。
電荷泵電路41也包括電壓產生部41a及輸出部41b。在電壓產生部41a中，電晶體M1至M4的背閘極與電荷泵電路41中的電壓最高的節點Nb5連接。電晶體M5的背閘極與電荷泵電路41中的電壓最低的節點Na1連接。
〈結構例子7〉
圖4B的電荷泵電路42對應於將圖1B的電荷泵電路12改為升壓型電荷泵電路。電荷泵電路42也包括電壓產生部42a及輸出部42b。輸出部42b的結構與輸出部41b的結構相同。在電壓產生部42a中，電晶體M1至M4的背閘極與各基本電路的輸入端子連接。就是說，電晶體M1至M4的閘極及背閘極與汲極連接。
〈結構例子8〉
圖4C的電荷泵電路43對應於將圖1C的電荷泵電路13改為升壓型電荷泵電路。電荷泵電路43也包括電壓產生部43a及輸出部43b。輸出部43b的結構與輸出部41b的結構相同。在電壓產生部43a中，電晶體M1至M5的背閘極與電荷泵電路43中的電壓最低的節點Na1連接。
〈結構例子9〉
雖然在圖1A至圖4C中，在構成電荷泵電路的電壓產生部及輸出部的所有電晶體M1至M5中設置背閘極，但是也可以採用在一部分電晶體中不設置背閘極的結構。
〈結構例子10〉
背閘極與節點Na1、節點Nb5及相對應的電晶體的汲極(基本電路的輸出端子或輸入端子)中的任何一個連接，但是與背閘極連接的節點不侷限於此。例如，背閘極 也可以與設置有該電晶體的基本電路的前一級或後一級的輸出端子(或輸入端子)連接。
越後級基本電路的輸出端子的電壓在降壓型電荷泵電路中越降低，並且在升壓型電荷泵電路中越增高。藉由利用該性質，使背閘極與可以對電晶體的背後通道施加負偏壓的節點或可以施加正偏壓的節點連接，即可。
〈〈使用p通道型電晶體的電荷泵電路〉〉
在圖1A至圖4C中示出使用n通道型電晶體的電荷泵電路的結構例子，但是使用p通道型電晶體也可以得到具有相同功能的電荷泵電路。在二極體接法p通道型電晶體中，汲極是陰極，源極是陽極。當降低p通道型電晶體的Vth(向負方向偏移)時，對背閘極供應負偏壓(低於源電壓的電壓)。當增高Vth時，(向正方向偏移)時，對背閘極供應正偏壓(高於源電壓的電壓)。在各基本電路中，根據想要提高的特性，決定與背閘極連接的節點。
〈結構例子11〉
以下，圖5A和圖5B示出使用p通道型電晶體的電荷泵電路的結構例子。在圖5A和圖5B中，例示出Dickson電荷泵電路，但是也可以採用Cockcroft-Walton電荷泵電路。
(降壓型)
圖5A的電荷泵電路51是降壓型電荷泵電路，即將電荷泵電路14(圖2A)的電晶體M1至M5改為p通道型電晶體M11至M15的例子。
在電壓產生部51a中，電晶體M11的背閘極與節點Na1連接，電晶體M12至M14的背閘極與節點Nb5連接。輸出部51b中的電晶體M15的背閘極與節點Na1連接。
在電荷泵電路51中，節點Na1是電壓最高的節點。可以對電晶體M11的背閘極及電晶體M15的背閘極施加正偏壓，而可以使它們的Vth向正方向偏移。
另一方面，在電荷泵電路51中，節點Nb5是電壓最低的節點。可以對電晶體M12至電晶體M14的背閘極施加負偏壓，而可以使它們的Vth向負方向偏移。由此，在電壓產生部51a中，可以抑制第一級基本電路的洩漏電流，並且藉由在第二至第四級基本電路中降低Vth可以改善電壓轉換效率。
(升壓型)
圖5B的電荷泵電路52是升壓型電荷泵電路，即將電荷泵電路42(圖4B)的電晶體M1至M5改為p通道型電晶體的例子。
在電壓產生部52a中，電晶體M11至M14的背閘極與汲極連接。在輸出部52b中，電晶體M15的背 閘極也與汲極連接。另外，電晶體M15的背閘極與節點Nb5連接。
〈結構例子12〉
在結構例子1至結構例子11中，參照圖式對具有5級基本電路的電荷泵電路的例子進行說明，但是根據本發明的一個實施例的電荷泵電路當然不侷限於基本電路的級數是5級的電荷泵電路，而具有2級以上的基本電路即可。圖6A示出具有3級基本電路的電荷泵電路的結構例子，圖6B示出具有9級基本電路的電荷泵電路的結構例子。
圖6A的電荷泵電路61是電荷泵電路11(圖1A)的變形例子。電荷泵電路61與電荷泵電路11的不同之處在於：電壓產生部的基本電路的級數是2級。輸出部的結構與電荷泵電路11的輸出部11b的結構相同。
圖6B的電荷泵電路62也是電荷泵電路11的變形例子。電荷泵電路62包括電晶體M1至M9以及電容器C1至C8、Cout。電荷泵電路62與電荷泵電路11的不同之處在於：電壓產生部的基本電路的級數是8級。輸出部的結構與電荷泵電路11的輸出部11b的結構相同。
當然，結構例子1(電荷泵電路11)以外的電荷泵電路中的基本電路的級數也可以同樣地改變。
〈〈電晶體〉〉
對電荷泵電路的電晶體沒有特別的限制，而可以使用構成使用該電荷泵電路的半導體裝置的電晶體製造。例如，可以使用其通道由Si、SiC、Ge等第14族元素構成的半導體形成的電晶體(例如，Si電晶體)或OS電晶體構成電荷泵電路。構成通道的半導體(包括氧化物半導體)的結晶性也可以是單晶、多晶、非晶等。
OS電晶體的氧化物半導體的能帶間隙比由Si、Ge等第14族元素構成的半導體寬(3.0eV以上)，因此起因於熱激發的洩漏電流小，並且關閉狀態下的洩漏電流(稱為關態電流)極小。
藉由減少成為電子予體(施體)的水分或氫等雜質且減少氧缺陷，可以使氧化物半導體i型(本質半導體)化或無限趨近於i型化。在此，將上述氧化物半導體稱為高度純化氧化物半導體。藉由使用高度純化氧化物半導體形成通道，可以使以通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm左右。
OS電晶體的每通道寬度1μm的關態電流較佳為100zA以下。由於關態電流越小越好，因此該正規化的關態電流較佳為10zA/μm以下，更佳為1zA/μm以下，進一步較佳為10yA/μm以下。
OS電晶體的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。此外，氧化物半導體較佳為包含用來降低電特性的偏差的穩定劑的元素。作為上述元素，有Ga、Sn、Hf、Al、Zr等。作為構成OS電晶體的氧化物半 導體，典型為In-Ga-Zn類氧化物、In-Sn-Zn類氧化物。在實施例3中，將對氧化物半導體進行更詳細的說明。
藉由使用關態電流極小的電晶體，電荷泵電路可以在待命狀態(時脈信號停止的狀態下)可以保持輸出電壓。就是說，在組裝有電荷泵電路的半導體裝置中進行時脈閘控時，可以同時停止對電荷泵電路供應時脈信號。
使用電荷泵電路11(圖1A)說明上述工作。在供應信號CLK、CLKB之後且經過一定期間時，輸出部11b的電容器Cout所保持的電壓為固定，而輸出電壓VOUT變穩定。當進行時脈閘控時，在電晶體M5的背閘極被施加電壓VOUT的狀態下，停止CLK、CLKB的供應。
由於電晶體M5的Vth向正方向偏移，因此可以在停止CLK、CLKB的供應的狀態下確實地使電晶體M5處於關閉狀態。另外，因為電晶體M5是OS電晶體而具有極小關態電流，在停止CLK、CLKB的供應的狀態時來自電晶體M5的洩漏電流極小。就是說，在停止CLK、CLKB的供應之後的長期間中，電荷泵電路11可以保持並輸出電壓VOUT。
藉由將OS電晶體用於輸出部11b的電晶體M5，可以降低輸出節點(Nb5)的電壓的變動。由此，可以減小輸出節點的電容器Cout的電容值，而可以縮小電荷泵電路的尺寸。並且，可以抑制各電容器的電荷洩漏， 因此可以縮短電荷泵電路的啟動時間。
如此，藉由利用背閘極控制Vth，可以提供一種有效地利用OS電晶體的關態電流特性的電荷泵電路。另外，由於利用背閘極的Vth控制，而OS電晶體的製造方法的彈性得到提高，因此可以容易將使用OS電晶體的電荷泵電路適用於各種半導體裝置。
本實施例可以與其他實施例適當地組合而實施。
實施例2
在本實施例中，說明能夠進行無線通訊的半導體裝置、具備電荷泵電路的半導體裝置等。
可以將實施例1的電荷泵電路用作各種半導體裝置的電壓產生電路或電壓供應電路。藉由利用電荷泵電路產生負電壓或高於從電源電路供應的電壓的電壓，可以容易將驅動電壓互相不同的各種電路集成在同一基板上或組裝在一個IC晶片中。
在包括OS電晶體的半導體裝置中，藉由對背閘極施加電壓控制OS電晶體的Vth，可以提高製造條件的彈性。在包括OS電晶體的電路中，作為產生施加到OS電晶體的背閘極的電壓的電路可以使用實施例1的電荷泵電路。以下，作為具備包括OS電晶體的電路和電荷泵電路的半導體裝置的具體例子，說明RFID(Radio Frequency Identification：射頻識別)標籤。RFID標籤被 稱為RFID、RF標籤、ID標籤、IC標籤、IC晶片、無線標籤、電子標籤、無線IC標籤等。
利用RFID技術的無線通訊系統由無線通訊裝置(詢問器)和資料載體(詢答器)構成，並且以無線在兩者之間發送並接收資料。詢答器是RFID標籤。詢問器(interrogator)是指讀取器/寫入器、行動電話、個人電腦等能夠以無線進行信號的發送和接收的裝置，在此利用讀取器/寫入器作為代表。
RFID標籤根據電源供應方式被分類，即分為安裝有電池的主動型和沒有安裝電池的被動型。被動型RFID標籤具有從天線所接收的通信信號產生工作電壓的功能。也有半被動型RFID標籤，即將電池安裝在被動型RFID標籤中，而可以從電池和天線所接受的信號的兩者得到電力的RFID標籤。
另外，RFID標籤根據通信工作原理被分類。主要方式是兩個，即電磁感應方式和電波方式。在電磁感應方式中，使用長波帶(小於135kHz)或短波帶(13.56MHz)等載波頻率。在電波方式中，使用UHF帶(典型的是900MHz帶)、微波帶(例如，2.45GHz)等載波頻率。根據載波頻率，RFID標籤的天線結構不同。
在此，作為RFID標籤的一個例子，說明電波方式的被動型RFID標籤。當然，根據本實施例的RFID標籤不侷限於該通信方式及供電方式的示例。
〈〈RFID標籤的結構例子1〉〉
圖7是示出RFID標籤的結構例子的方塊圖。RFID標籤200是被動型並採用UHF帶作為其通信頻帶。RFID標籤200包括天線250和電路部260。電路部260具有對天線250所接收的信號進行處理的功能、根據所接收的信號產生回應資料的功能、將回應資料從天線250輸出作為載波的功能等。電路部260集成在一個IC晶片上，是被稱為RFID晶片等的半導體裝置。如圖7所示那樣，電路部260例如包括輸入/輸出部(IN/OUT)210、類比部220、邏輯部230以及記憶部240。
〈輸入/輸出部〉
輸入/輸出部210包括整流電路211、限幅電路212、解調變電路213及調變電路214。圖8A是示出整流電路211及限幅電路212的結構例子的電路圖。圖8B是示出解調變電路213及調變電路214的結構例子的電路圖。
整流電路211是對來自天線250的輸入信號(載波ANT)進行整流來產生電壓VIN的電路。將電壓VIN用作電路(類比部220、邏輯部230、記憶部240)的電動勢。在圖8A的例子中，當將ANT的振幅電壓設定為VANT時，VIN與2(VANT-VF)幾乎相同。
限幅電路212是用來防止電壓VIN變大電壓的保護電路。
解調變電路213是用來解調天線250所接收 的載波ANT的電路。解調變電路213產生被解調的信號DEMOD_OUT並從輸入/輸出部210輸出該信號。
調變電路214是用來將從邏輯部230發送的響應資料(數位信號)MOD_OUT疊加在載波ANT的電路。在此，作為調變方式採用ASK(Amplitude Shift Keying：幅移鍵控)方式。調變電路214根據MOD_OUT(調變波)調變載波ANT，將被調變波從天線250發送。
〈〈類比部〉〉
類比部220包括電源電路221、電壓檢測電路222、重設電路223、緩衝器電路224、振盪電路225、VBGGENC 226及旗標保持電路227(圖7)。類比部220是類比信號處理電路，並具有產生電路(類比部220、邏輯部230、記憶部240)的工作電壓的功能、產生時脈信號的功能、將被解調的調變信號傳送到邏輯部230的功能等。
〈電源電路〉
圖9A是示出電源電路221的結構例子的方塊圖。電源電路221是產生電路(類比部220、邏輯部230、記憶部240)的工作電壓的電路。在此，電源電路221從電壓VIN產生4個工作電壓(VDD_LOGIC、VDD_OSC、VDD_MEM、VDD_OS)。電源電路221包括：從VIN產生偏壓電壓BIAS及參考電壓REF的電壓產生電路 (PSBIAS)；以及從電壓BIAS及REF產生工作電壓的4個電壓產生電路LDO1至LDO4。
圖9B是示出PSBIAS結構的一個例子的電路圖。圖10是示出PSBIAS的結構的一個例子的電路圖。在圖10所示的PSBIAS中，藉由減少或增加由點劃線圍繞的部分中的電晶體的個數，可以調整從PSBIAS輸出的參考電壓REF的大小。
圖9C是示出LDO的結構的一個例子的電路圖。LDO是作為電壓產生電路LDO1至LDO4安裝在電源電路221中的電路。在LDO中，藉由適當地設定連接到輸出端子的電容器的電容值、電阻的電阻值、電晶體的通道寬度等，可以使該LDO的輸出電壓(Vldo)變化。在此，在LDO1至LDO4中產生的電壓的關係是如下：VDD_OS>VDD_MEM>VDD_OSC>VDD_LOGIC。
圖11示出LDO的其他結構的一個例子。在圖11所示的LDO中，輸出電壓Vldo的調整可以藉由調整構成LDO的元件的尺寸等來進行。例如，改變電晶體Mld1的通道寬度、電晶體Mld2的通道寬度、電阻Rld1的電阻值和電容器Cld1的電容值中的至少一個即可。另外，有時意圖性地不設置電阻Rld1。
〈電壓檢測電路〉
圖12A是示出電壓檢測電路222的結構的一個例子的電路圖。電壓檢測電路222是具有如下功能的電路，即檢 測出VIN是否大於規定值及小於規定值，產生對應檢測結果的數位信號的功能。將該數位信號用作使邏輯部230工作的觸發信號。輸入到電壓檢測電路222的比較器的電壓BIAS、REF是從電源電路221的PSBIAS輸入的。在圖12A的例子中，電壓檢測電路222包括兩個比較器COMP，該比較器產生並輸出信號VIN_SENSE_R、VIN_SENSE_W。圖12B示出比較器COMP的結構的一個例子。
〈重設電路〉
重設電路223具有監視產生在電源電路221中的電壓並產生對邏輯部230進行重設的重設信號的功能。圖13A是示出重設電路223的結構的一個例子的電路圖。在該例子中，重設電路223檢測出工作電壓VDD_LOGIC的上升，產生重設信號INI_RES。
〈緩衝器電路〉
緩衝器電路224是用來將由解調變電路213解調並抽出的串列資料(DEMOD_OUT)傳送到邏輯部230的電路。圖13B是示出緩衝器電路224的結構的一個例子的電路圖。在緩衝器電路224中，DEMOD_OUT在第一級反相器被放大，在第二級反相器轉換為具有能夠輸入到邏輯部230的振幅的信號DEMOD_SIG0，而被輸入到邏輯部230。
〈振盪電路〉
振盪電路225是從產生在電源電路221的電壓信號(VDD_OSC)產生基準時脈信號(ORIGIN_CLK)的電路。圖14A示出振盪電路225的結構的一個例子，圖14B示出振盪電路225中的產生偏壓電壓(BIASP、BIASN)的電壓產生電路(OSCBIAS)的結構的一個例子。圖15示出OSCBIAS的其他結構的一個例子。在圖15中，藉由改變以點劃線圍繞的部分中的電晶體的個數，可以調整偏壓電壓BIASP的值。
〈電壓產生電路：VBGGENC〉
電壓產生電路(VBGGENC)226是具有產生在記憶部240中使用的負電壓VBG的功能的電路。圖16A是示出VBGGENC 226的結構的一個例子的電路圖。VBGGENC 226包括位準轉移器300、反相器301、反相器302及電荷泵電路303。圖16B是示出位準轉移器300的結構的一個例子的電路圖。
位準轉移器300、反相器301和反相器302構成產生電荷泵電路303所使用的時脈信號BG_CLK、BG_CLKB的電路。位準轉移器300從ORIGIN_CLK產生兩個時脈信號clk1、clk2。clk1和clk2的相位相反。clk1和clk2在反相器301、反相器302被放大，作為BG_CLK、BG_CLKB被輸入到電荷泵電路303。
作為電荷泵電路303，適用電荷泵電路12(圖1B)。當然，也可以使用其他結構例子的降壓型電荷泵電路。在被供應BG_CLK、BG_CLKB的期間，電荷泵電路303產生並輸出電壓VBG。在此，作為電荷泵電路303的二極體，使用二極體接法OS電晶體。由此，VBGGENC226在不被供應BG_CLK、BG_CLKB的期間也可以長期間保持VBG，並且在該期間也可以對記憶部240繼續供應VBG。
圖17示出電壓產生電路(VBGGENC)的其他結構例子。電壓產生電路(VBGGENC)305與VBGGENC 226的不同之處在於：電荷泵電路306及位準轉移器電路307的電路結構。電荷泵電路306是電荷泵電路22(圖3B)的變形例子，並包括電晶體M1至M9及電容器C1至C7。藉由作為電晶體M1至M9採用OS電晶體，VBGGENC 305在不被供應BG_CLK、BG_CLKB的期間也可以長期間保持VBG，並且在該期間也可以對記憶部240繼續供應VBG。
〈旗標保持電路〉
旗標保持電路227是用來保持旗標資料的電路。旗標是示出RFID標籤200的狀態的資料。根據國際標準規格，旗標的狀態維持期間被決定。在此，示出以ISO/IEC18000-6C為準的旗標保持電路227的結構例子。
在旗標保持電路227中，具有用來保持各旗 標資料的保持電路。圖18A至圖18C是示出這些保持電路的結構的一個例子的電路圖。圖18A示出一段時間旗標(session flag)0(S0)的旗標保持電路311。圖18B示出S1的旗標保持電路312。圖18C示出S2、S3及SL(Selected)的旗標保持電路313。旗標保持電路227至少具備5個旗標保持電路。
在旗標保持電路311至313中，將旗標資料(F_DATA)保持在電容器C31中作為電壓。各電路311至313的輸出資料(S0_OUT、S1_OUT、S2_OUT、S3_OUT、SL_OUT)被設置在旗標保持電路227中的邏輯電路進行邏輯運算，其結果被輸入到邏輯部230作為F_OUT。
對旗標保持電路311至313的旗標資料寫入藉由利用信號F_WRITE使電晶體M31導通來進行。旗標資料的消除藉由使電晶體M31關閉並且經過電晶體M31的源極和汲極使電容器C31放電來進行。F_WRITE、F_DATA是從邏輯部230輸入的信號。
因為旗標保持電路311至313被構成為類比電路，所以在停止工作電壓的供應之後也可以不使用時脈信號而進行按照規格的旗標資料的保持及消除。
〈〈邏輯部〉〉
圖19是示出邏輯部230的結構的一個例子的方塊圖。邏輯部230包括時脈產生電路(CLKGENC)331、解 碼器電路332、CRC電路333、亂數發生電路(RNDNGENC)334、輸出信號產生電路(MODOUTC)335、選擇器電路336及CRC暫存器337。
控制器330是控制邏輯部230整體的電路。控制器330與旗標保持電路(FLAG)227的輸入及輸出連接。CLKGEN C331具有從ORIGIN_CLK產生邏輯部230所使用的時脈信號的功能。CLKGENC 331例如可使用分頻電路形成。
解碼器電路332是進行DEMOD_SIG0的解碼的電路。將被解碼的信號輸入到控制器330、CRC電路333。CRC電路333是根據來自解碼器電路332的輸入信號算出CRC(循環冗餘校驗：Cyclic Redundancy Check)碼的電路。CRC電路333所算出的CRC符號被輸出到控制器330。
CRC暫存器337是用作儲存CRC符號的CRC區域的暫存器。通常，CRC區域準備在記憶部240的記憶體影像中。在非接觸通信規格中，被要求在啟動時算出CRC符號。因此，只在具有能夠對記憶部240寫入資料的電力時，可以使RFID標籤200工作。就是說，只在進行可以得到充分的電動勢的近距離通信時，可以使RFID標籤200做出回應。於是，在邏輯部230中作為CRC區域設置其寫入電力少於記憶部240的暫存器。由此，可以降低啟動時的工作電壓，而可以延長RFID標籤200的通信距離。
RNDNGENC 334根據控制器330的控制產生亂數。該亂數被輸出到控制器330及MODOUTC 335。MODOUTC 335根據控制器330的控制產生回應資料MOD_OUT。
向記憶部240的CRC暫存器337存取經過選擇器電路336進行。控制器330及MODOUTC 335對選擇器電路336輸出存取要求信號。選擇器電路336根據存取要求對記憶部240或CRC區域寫入儲存資料或者從記憶部240或CRC區域讀出儲存資料。
〈〈記憶部〉〉
圖20是示出記憶部240的結構的一個例子的方塊圖。記憶部240包括控制單元360、行解碼器電路361、行驅動器電路362、列驅動器電路363以及記憶單元陣列370。
控制單元360是記憶部240的控制電路，並具有根據邏輯部230的存取要求產生控制電路(361至363)的控制信號的功能。電路(361至363)具有根據控制單元360的控制信號產生驅動記憶單元陣列370的驅動信號的功能。
〈記憶單元的結構例子1〉
記憶單元陣列370是在其中以陣列狀配置有多個記憶單元的電路。圖21是示出記憶單元陣列370的結構的一 個例子的電路圖。在圖21中，典型地示出〔2j-1,2k-1〕至〔2j,2k〕(j、k是1以上的整數)這4個記憶單元380。
記憶單元380包括電晶體M70至電晶體M72、電容器C70。在此，電晶體M70是n通道型OS電晶體。電晶體M71、電晶體M72是p通道型Si電晶體。節點FN是將資料作為電荷保持的記憶單元陣列370的資料容納部，在該例子中，相當於電晶體M72的閘極。
在記憶單元陣列370中，對應於記憶單元380的排列而配置有佈線(WWL、RWL、CNODE、SL、WBL、RBL)。記憶單元380與相對應的列及行的佈線連接。另外，設置有佈線BGL作為記憶單元陣列370的公共佈線。BGL與記憶單元380中的電晶體M70的背閘極連接。
WWL和RWL分別用作寫入字線、讀出字線，並且它們都與行驅動器電路362連接。CNODE用作供應對電容器C70施加的電壓的佈線。
SL用作源極線，並且每2列設置SL。WBL用作寫入位元線，並是被列驅動器電路363供應寫入到記憶單元380的儲存資料的佈線。RBL用作讀出位元線，並是被輸出從記憶單元380讀出的儲存資料的佈線。SL、WBL及RBL與列驅動器電路363連接。
RBL的輸出與反相器CINV連接。因為在從RBL讀出的信號的電壓位準與寫入資料的電壓位準之間的 高位準與低位準的關係彼此相反，所以設置反相器CINV。在圖21的例子中，在寫入資料的電壓處於低位準時RBL的電壓處於高位準，並且在寫入資料的電壓處於高位準時RBL的電壓處於低位準。佈線OE、OEB是對CINV供應電壓的佈線。CINV的輸出信號(儲存資料)是從佈線DO輸出的。
電容器C70用作節點FN的電荷保持用電容器。電容器C70的一個端子與節點FN連接，另一個端子與佈線CNODE連接。佈線CNODE與行驅動器電路362連接。在可以由記憶單元380的佈線間電容器而保持節點FN的電荷的情況下，也可以不設置電容器C70和佈線CNODE。
藉由使電晶體M70導通，節點FN被施加對應於資料值(“0”、“1”)的電壓。藉由使電晶體M70關閉，節點FN處於電浮動狀態，記憶單元380處於資料保持狀態。因為電晶體M70是OS電晶體，所以電晶體M70的關閉狀態下的流過源極和汲極之間的洩漏電流極小。因此，記憶單元380可以不進行更新工作以年為單位(例如10年間左右)保持資料，記憶單元380可以用作非揮發性記憶單元。藉由對背閘極施加VBG使電晶體M70的Vth向正方向偏移，因此在資料保持狀態下，可以進一步確實地對電晶體M70的閘極施加小於Vth的電壓，而可以得到資料保持錯誤得到抑制的非揮發性記憶單元380。
因此，即使在RFID標籤200沒有接收電波的狀態下，也可以在記憶部240中保持資料。以下，參照圖22詳細地說明記憶部240的工作。
在其通道部具有氧化物半導體層的電晶體中，在利用關態電流極小的特性的記憶體電路的情況下，在保持資料的期間電晶體有時被繼續供應一定的電壓。例如，電晶體的閘極有時被繼續供應完全使電晶體關閉的電壓。或者，電晶體的背閘極有時被繼續供應電晶體的臨界電壓發生偏移而電晶體處於常截止狀態的電壓。在此情況下，在保持資料的期間，記憶體電路被供應電壓，但是電流幾乎不流過，因此幾乎不耗電。因為幾乎不耗電，所以即使記憶體電路被供應一定的電壓，也可以說記憶體電路實質上具有非揮發性。
〈記憶單元陣列(記憶部)的工作例子1〉
圖22是示出記憶單元陣列370(記憶部240)的工作的一個例子的時序圖。明確而言，在圖22中示出輸入到記憶單元陣列370的信號波形，還示出包括在記憶單元陣列370的佈線及節點的高位準(“H”)和低位準(“L”)的電壓。在該例子中，CNODE、SL和BGL被施加固定電壓。
在期間T1，記憶部240處於待命狀態(Stdby)。待命狀態是指在RFID標籤200中產生VIN的狀態，此時記憶部240處於資料保持狀態。WWL、 WBL及RBL處於低位準，並且RWL處於高位準。當記憶單元380被寫入“1”時FN的電壓是“H”，並且在記憶單元380被寫入“0”時FN的電壓是“L”。
期間T2是寫入工作期間。要寫入資料的行的WWL變為“H”，由此使電晶體M70導通，節點FN與WBL連接。當寫入“1”時，WBL變為“H”，FN也變為“H”。另一方面，當寫入“0”時，WBL是“L”，FN變為“L”。藉由使WWL變為“L”並且使電晶體M70關閉，資料寫入工作結束，記憶單元380處於待命狀態。
在期間T3(待命期間)，電晶體M70從導通切換為關閉，節點FN的電壓以電晶體M70的臨界電壓量降低。電晶體M70的關閉狀態下的洩漏電流不是完全零，因此在節點FN中保持“1”的資料時，直到再次被寫入“1”的資料為止，如虛線所示那樣節點FN的電壓逐漸降低。如上所述，藉由對背閘極施加負電壓VBG，使電晶體M70的Vth向正方向偏移，因此其洩漏電流變極小，在節點FN中，可以以年為單位(例如，10年間左右)保持可識別為“1”的電壓。
期間T4是讀出工作期間。讀出資料的行的RWL變為“L”，該行的電晶體M71導通。其他行的RWL維持“H”。在記憶單元380中儲存“1”時，電晶體M72處於關閉狀態，RBL維持“L”。在記憶單元380中儲存“0”時電晶體M72也處於導通狀態，因此由於電 晶體M71、電晶體M72而RBL與SL連接，其電壓位準變為“H”。讀出到RBL的信號的電壓位準被反相器CINV反轉並輸出到佈線DO。
在期間T5中，記憶部240處於待命狀態，節點FN或佈線的電壓的位準與期間T1相同。
(電源遮斷期間)
如上所述，即使在RFID標籤200沒有產生電動勢的狀態下，VBGGENC 226也可以對記憶部240繼續供應負電壓VBG。因此，即使在電源遮斷狀態下也可以控制電晶體M70的Vth，因此節點FN的電壓變動也與期間T3、期間T5的待命狀態相同。就是說，藉由適當地設定電容器C70的電容值或VBG的值等，在電源遮斷狀態下記憶部240也可以以年為單位(例如，10年間左右)保持資料。
〈記憶單元的結構例子2、工作例子2〉
圖23示出記憶單元陣列的其他結構例子。圖23示出的記憶單元陣列371是記憶單元陣列370的變形例子。記憶單元陣列371與記憶單元陣列370的不同之處在於：共同使用佈線WBL和佈線RBL，即包括一個佈線BL。就是說，在圖21的例子中設置有寫入用和讀出用的兩個位元線，在圖23的例子中設置有一個位元線。
圖24是示出記憶單元陣列371的工作例子的 時序圖。如圖24所示那樣，可以與記憶單元陣列370同樣地驅動記憶單元陣列371。BL具有WBL和RBL兩者的功能。在寫入工作期間(T2)中，在對記憶單元380寫入“1”時BL變為“H”，在對記憶單元380寫入“0”時BL維持“L”。在讀出工作期間(T4)，在記憶單元380儲存“1”時，電晶體M72處於關閉狀態，因此BL維持“L”。在儲存單元380儲存“0”時，電晶體M72也處於導通狀態，因此由於電晶體M71、電晶體M72連接BL至SL，其電壓位準變為“H”。讀出到BL的信號的邏輯值被反相器CINV反轉並輸出到佈線DO。
〈記憶單元的其他結構例子〉
記憶部240的記憶單元陣列的結構不侷限於圖21、圖23所示的例子。記憶部240只要包括具備控制電荷保持部(節點FN)與供應寫入資料的佈線(位元線)之間的導通狀態的OS電晶體的記憶單元即可。以下舉出幾個記憶單元的其他結構例子。
例如，在記憶單元380中，作為電晶體M71和電晶體M72可以使用n通道型Si電晶體。按行設置有CNODE，但是在供應固定電壓(GND)的情況下，如BGL那樣，也可以在記憶單元陣列370、記憶單元陣列371中可由不同行共用CNODE。SL也是同樣的。也可以不設置電晶體M71共同使用字線作為寫入用和讀出用。如一般的DRAM記憶單元那樣，也可以在記憶單元中只 設置電晶體M70和電容器C70。
〈〈RFID標籤的其他結構例子〉〉
以下，說明RFID標籤200的其他變形例子。圖25是示出RFID標籤的結構的一個例子的方塊圖。
在RFID標籤200中，在電源電路221中從所接收的信號產生電壓，在電壓產生電路(VBGGENC)226中使用上述電壓產生邏輯部230所使用的負電壓VBG。如圖25所示那樣，RFID標籤201包括具有能夠保持負電壓VBG的功能的電路(負偏壓電路426)代替VBGGENC。RFID標籤201包括具有與振盪電路225不同的結構的振盪電路425。
圖26是示出振盪電路425的結構的一個例子的電路圖。振盪電路425具有從振盪電路225(圖14A)中省略連接到信號ORIGIN_CLK的輸出節點的反相器的電路結構。
圖27是示出負偏壓電路426的結構的一個例子的電路圖。負偏壓電路426包括保護電路316、電容器部317及電路318。
在負偏壓電路426中，在輸出端子(out)與被供應接地電位的佈線之間連接於電容器部317。該電容器部317可以保持輸出端子(out)的電位，在此，包括串聯連接的電容器Cbg1及電容器Cbg2。電容器部317的結構不侷限於圖27的例子，也可以具有包括一個電容器 的結構。藉由將多個電容器串聯及/或並聯連接，可以構成電容器部317。
電容器部317的輸入節點藉由電路318與輸入端子(in)連接。電路318是有整流作用的電路。電路318發揮整流作用，以便使電流從輸入端子(in)向輸出端子(out)(電容器部317的輸入節點)流過。例如，電路318可以包括一個二極體或串聯連接的多個二極體。在此，電路318包括二極體接法電晶體Mbg1及電晶體Mbg2。電晶體Mbg1及電晶體Mbg2具有連接到其閘極的背閘極。
保護電路316用作保護連接到負偏壓電路426的電路避免受到ESD(靜電放電)的影響的ESD保護電路。在此，保護電路316具有二極體接法電晶體Mbg3。電晶體Mbg3的源極或汲極被輸入電壓VDD或接地電位(GND)。
在RFID標籤201的製造過程中，對輸入端子(in)施加負電壓對電容器(Cbg1、Cbg2)進行充電。在電容器(Cbg1、Cbg2)中，保持輸出端子(out)的電壓(VBG)。電壓VBG是負電壓。將保持在負偏壓電路426的電壓VBG施加到記憶部的記憶單元陣列(370或371)。
藉由使用OS電晶體構成電晶體(Mbg1、Mbg2)，可以抑制電荷從電容器(Cbg1、Cbg2)洩漏。由此，無論是RFID標籤201的接收狀態如何，都可以利 用負偏壓電路426對記憶部240施加VBG。
[效果]
因為根據本實施例的RFID標籤具備使用OS電晶體的負電壓產生電路(VBGENC)及記憶體(以下，稱為OS記憶體)，所以例如發揮如下效果。
(1)因為對OS記憶體的寫入藉由使OS電晶體導通進行，所以不需要如快閃記憶體(EEPROM)所需的用來對浮動閘極注入電荷的高電壓。藉由使用OS記憶體，可以以低電壓驅動記憶部，因此可以提供可以進行長距離通信的RFID標籤。
(2)可以提供與只由Si電晶體構成的RFID標籤相比，在高溫度環境下可以使用的RFID標籤。
RFID標籤使用記憶部所儲存的資料進行工作。如上所述，OS電晶體的關態電流在150℃以上也幾乎不發生變動，在圖30A所示的例子中，小於測定下限。就是說，OS記憶體在100℃以上的高溫度環境下也可以保持資料。因此，雖然RFID標籤在高溫度環境下難以進行通信，但是藉由安裝OS記憶體不丟失記憶部所儲存的資料。因此，即使在暴露於高溫度環境下之後，只要在Si電晶體能夠工作的環境下使用RFID標籤，也可以進行通信。將在實施例1中清楚地描述上述內容。
(3)安裝在RFID標籤的OS記憶體是具有利用OS電晶體的導通/關閉改寫資料的結構的記憶體，因 此與使用浮動閘極的EEPROM相比，不容易劣化。因此，RFID標籤是非常適合於頻繁改寫記憶部240的資料的以高頻率進行通信的系統。
(4)因為在圖7所示的RFID標籤200中，可以從所接收的信號產生用來提高OS記憶體的保留(retention)特性的VBG，所以與RFID標籤201相比RFID標籤200具有如下優點。例如，生產性得到提高，並且可以使生產時的檢驗步驟簡化。並且，可以抑制ESD破壞所導致的良率的降低。可以避免電路部260的結構複雜化。
如RFID標籤201那樣，當在其內部不產生負電壓VBG時，在RFID標籤中設置VBG保持用電容器。此時，在製造時需要對該電容器供應負電壓的步驟。另外，需要確認電容器是否被供應一定負電壓的步驟。另一方面，RFID標籤200的電路部260不需要供應負電壓的步驟或對該供應步驟的檢驗步驟。
另外，為了對電容器供應負電壓，需要在RFID標籤的電路部中設置用來使與負電壓的供應源連接的輸入端子。因為該端子是用來施加低於GND的負電壓的端子，所以在因ESD等而被施加負高電壓時，該負高電壓直接施加到電容器，導致電容器的破壞。為了保護端子避免受到這種負高電壓的影響，作為電路部整體措施對負電壓的ESD對策，所以有可能導致電路部的結構的複雜化。另一方面，在RFID標籤200中，如圖7所示那 樣，在電路部260中可以作為取出端子只設置用來與天線250連接的端子。
本實施例可以與其他實施例適當地組合而實施。
實施例3
在本實施例中，說明RFID標籤200的具體裝置結構。
〈〈電路部260的裝置結構〉〉
圖28A是示出RFID標籤200的電路部260的裝置結構的一個例子的剖面圖。圖28A所示的管芯600相當於構成電路部260的IC晶片的管芯。圖28A典型地示出構成VBGGENC 226的元件的剖面結構。注意，圖28A不是沿著特定的切斷線的管芯600的剖面圖，而是用來說明管芯600(電路部260)的疊層結構的圖。
在此，使用半導體基板製造管芯600。作為半導體基板，使用塊狀單晶矽晶圓601。用於製造管芯600的底板的基板不侷限於塊狀單晶矽晶圓，可以使用各種各樣的半導體基板。例如，也可以使用具有單晶矽層的SOI型半導體基板。
電晶體Mp1、電晶體Mn1是構成反相器301的Si電晶體。電晶體Mp1是p通道型電晶體，電晶體Mn1是n通道型電晶體。作為構成電荷泵電路303的元 件，在圖28A中示出第一級基本電路(電晶體M1、電容器C1)。藉由在位準轉移器300等由Si電晶體構成的電路上層疊電荷泵電路303，可以降低因在電路部260安裝VBGGENC 226而導致的面積開銷。
在記憶部240中，也在Si電晶體(M71、M72)上層疊有構成記憶單元380的OS電晶體M70和電容器C70。因此，可以縮小記憶部240的尺寸，並且可以實現記憶部240的高密度化。
可以藉由各種各樣CMOS製程在單晶矽晶圓601上形成電晶體Mp1、電晶體Mn1。絕緣層610是用來使電晶體Mp1和電晶體Mn1電分離的絕緣物。覆蓋電晶體Mp1、電晶體Mn1形成有絕緣層611。在絕緣層611上形成有導電體635至637。在形成於絕緣層611的開口中形成有導電體631至634，如圖所示那樣，導電體631至634使電晶體Mp1、電晶體Mn1與導電體635至637連接。導電體635和導電體637用作對反相器301供應VDD_OS、GND的佈線。導電體636用作反相器301的輸出端子。
在電晶體Mp1和電晶體Mn1上藉由佈線製程(BEOL：back end of the line，後段製程)形成有一層或兩層以上的佈線層。在此，絕緣層612至614和導電體641至646形成三層的佈線層。
覆蓋導電體646形成絕緣層615。在絕緣層615上形成有電晶體M1和電容器C1。
電晶體M1包括氧化物半導體(OS)層660、導電體(672、673、682、683)。在OS層660中存在有通道形成區域。導電體682用作閘極電極，導電體683用作背閘極電極。導電體672、導電體673分別用作汲極電極、源極電極。由導電體692連接導電體682與導電體672。導電體682隔著絕緣層617與OS層660重疊。導電體683隔著絕緣層616與OS層660重疊。絕緣層617用作閘極絕緣層，絕緣層616用作背閘極一側的閘極絕緣層。
電容器C1是MIM型電容元件，並作為電極包括導電體672及導電體681，作為電介質(絕緣膜)包括絕緣層617。導電體671用作用來使電容器C1與反相器301連接的電極並與導電體646連接。在此，電容器C1在電晶體M1的製程中製造，但是也可以在電晶體Mp1和電晶體Mn1的製程中製造。
覆蓋電晶體M1、電容器C1形成有用作鈍化膜的絕緣層618。覆蓋絕緣層618形成有絕緣層619。在絕緣層619上形成有導電體691及導電體692。由導電體691連接導電體671與電容器C1的電極(導電體681)。由導電體692連接電晶體M1的閘極電極(導電體682)與汲極電極(導電體672)。
絕緣層610至619可以使用單層絕緣膜或兩層以上的絕緣膜形成。作為構成這些絕緣層610至619的絕緣膜，可以舉出由氧化鋁、氧化鎂、氧化矽、氧氮化 矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等構成的膜。可以利用濺射法、CVD法、MBE法、ALD法或PLD法形成這些絕緣膜。作為構成絕緣層610至619的膜，可以形成聚醯亞胺或丙烯酸等樹脂膜。
注意，在本說明書中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
導電體631至637、641至646、671至673、681、682、691、692可以利用單層導電膜或兩層以上的導電膜形成。作為這些導電膜，可以利用鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹等金屬膜。也可以使用以這些金屬為成分的合金膜及化合物膜、含有磷等雜質元素的多晶矽膜等。
構成管芯600的Si電晶體(Mp1、Mn1)和OS電晶體(M1等)的結構不侷限於圖28A所示的結構。例如，OS電晶體也可以採用圖28B所示的結構。在圖28B的例子中，電晶體M1還設置有OS層661。在圖28B的情況下，也在OS層660中形成通道形成區域。
為了製造圖28B的電晶體M1，在形成導電體671至673之後，層疊用作OS層661的單層或多層氧化物半導體膜、用作絕緣層617的絕緣膜以及用作導電體681、導電體682的導電膜。然後，使用用來對該導電膜進行蝕刻的光阻遮罩對該疊層膜進行蝕刻，由此形成OS 層661、絕緣層617、導電體681、導電體682。在電容器C1中，除去不被導電體681覆蓋的區域的絕緣層617。
〈〈氧化物半導體〉〉
以下，說明用於OS電晶體的氧化物半導體。
OS電晶體的通道形成區域較佳為使用高度純化的氧化物半導體(purified OS)形成。高度純化OS是指藉由減少成為電子予體(施體)的水分或氫等雜質且減少氧缺陷得到的氧化物半導體。如此，藉由使氧化物半導體高度純化，可以使其導電型本質化或實質上本質化。注意，“實質上本質化”是指氧化物半導體的載子密度低於1×1017/cm3。載子密度較佳低於1×1015/cm3，更佳低於1×1013/cm3。
藉由使用高度純化OS形成通道形成區，可以使在室溫下的OS電晶體的標準化關態電流降低到幾yA/μm至幾zA/μm左右。
在氧化物半導體中，氫、氮、碳、矽以及除了主要成分以外的金屬元素都是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽在氧化物半導體中形成雜質能階。該雜質能階成為陷阱，有時使OS電晶體的電特性劣化。較佳為降低氧化物半導體層中或與其他層的介面中的雜質濃度。
為了使氧化物半導體本質化或實質上本質化，將其高度純化至以下雜質濃度的程度即可。下列雜質 濃度是利用SIMS(Secondary Ion Mass Spectrometry：二次離子質譜分析法)得到的值，該值是示出氧化物半導體層的某個深度或氧化物半導體的某個區域中的值。高度純化OS是指具有其雜質濃度的程度為如下的部分的氧化物半導體。
例如，當雜質為矽時，其濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於1×1018atoms/cm3。
例如，當雜質為氫時，其濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。
例如，當雜質為氮時，其濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，若包含結晶的氧化物半導體以高濃度包含矽或碳時，有時會使氧化物半導體的結晶性降低。為了防止氧化物半導體層的結晶性降低，例如，使矽濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於1×1018atoms/cm3。例如，使碳濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於1×1018atoms/cm3。
作為OS電晶體的氧化物半導體，可以使用： 氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比例沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。根據所需的電特性(場效移動率、臨界電壓等)形成合適的組成的氧化物半導體即可。
例如，可以使用其原子個數比為In：Ga：Zn=1：1：1、In：Ga：Zn=1：3：2、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或接近於上述組成的氧化物。注意，在本說明書中，氧化物半導體的原子個數比作為誤差包括±20%的變動。
例如，構成OS電晶體的通道的氧化物半導體膜可以利用濺射法來形成。
例如，作為用來形成In-Ga-Zn類氧化物膜的靶材，較佳為使用原子個數比為In：Ga：Zn=1：1：1、5：5：6、4：2：3、3：1：2、1：1：2、2：1：3、1：3：2、1：3：4、1：6：4或3：1：4的In-Ga-Zn類氧化物靶材。藉由使用上述靶材形成In-Ga-Zn類氧化物半導體膜，使氧化物半導體膜中容易形成結晶部。此外，上述靶材的填充率較佳為90%以上，更佳為95%以上。藉由使用填充率高的靶材，可以形成緻密的氧化物半導體膜。
例如，作為用來形成In-Zn類氧化物膜的靶材，較佳為使用原子個數比為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)的In-Zn類氧化物靶材。該原子個數比更佳為In：Zn=1.5：1至15：1(換算為莫耳數比則為In2O3：ZnO=3：4至15：2)。例如，作為用來形成In-Zn類氧化物膜的靶材，當原子個數比為In：Zn：O=X：Y：Z時，較佳為滿足Z>1.5X+Y的關係。藉由將Zn的比率設定在上述範圍內，可以提高In-Zn類氧化物膜的移動率。
〈氧化物半導體膜的結構〉
下面說明可以適用於OS電晶體的OS層的氧化物半導體膜的結構。
在本說明書中，六方晶系包括三方晶系和菱 方晶系。
注意，在結晶結構的說明中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的情況。因此也包括角度為-5°以上且5°以下的情況。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的情況。“垂直”是指兩條直線形成的角度為80°以上且100°以下的情況。因此也包括85°以上且95°以下的角度的情況。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的情況。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
〈CAAC-OS膜〉
下面，詳細說明CAAC-OS膜。
CAAC-OS膜是包含多個c軸配向的結晶部的氧化物半導體膜之一。藉由利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野像及繞射圖案的複合分析影像(也稱為高解析度平面TEM影像)，可以確認到多個結晶部。但是，即使觀察高解析度平面TEM影像也無法確認到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易產生起因於晶界的電子移動率的降低。
當從與樣本面大致平行的方向觀察CAAC-OS膜的高解析度剖面TEM影像時，可以確認到在結晶部中金屬原子排列為層狀。各金屬原子層具有反映被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀，並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，當從大致垂直於樣本面的方向觀察CAAC-OS膜的高解析度平面TEM影像時，可以確認到在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
在CAAC-OS膜的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS膜的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點。
藉由觀察剖面TEM影像以及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
注意，CAAC-OS膜所包含的結晶部的尺寸幾乎都是可以收容在一個邊長短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納在一個邊長短於10nm、短於5nm或短於3nm的立方體內的尺寸。但是，有時包含在CAAC-OS膜中的多 個結晶部聯結，從而形成一個大結晶區。例如，在平面TEM影像中有時會觀察到2500nm2以上、5μm2以上或1000μm2以上的結晶區。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，在藉由out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜的情況下，在繞射角度(2θ)為31°附近有時出現峰值。由於該峰值歸屬於InGaZnO4結晶的(009)面，所以可以確認到CAAC-OS膜的結晶具有c軸配向性並且c軸在大致垂直於CAAC-OS膜的被形成面或頂面的方向上配向。
另一方面，在藉由從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜的情況下，在2θ為56°附近有時出現峰值。該峰值歸屬於InGaZnO4結晶的(110)面。在此，假設樣本是InGaZnO4的單晶氧化物半導體膜，在將2θ固定為56°附近的狀態下，一邊以樣本面的法線向量為軸(軸)旋轉樣本一邊進行分析(掃描)，此時觀察到六個歸屬於等價於(110)面的結晶面的峰值。另一方面，在該樣本是CAAC-OS膜的情況下，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸在平行於被形成面或頂面的法線向量的方向上配向。因此，在上述剖面TEM影像中觀察到的排列為 層狀的各金屬原子層相當於平行於結晶的ab面的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸在平行於CAAC-OS膜的被形成面或頂面的法線向量的方向上配向。由此，例如，在藉由蝕刻等改變CAAC-OS膜的形狀的情況下，有時結晶的c軸未必平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，在CAAC-OS膜中，c軸配向的結晶部分的分佈未必均勻。例如，在CAAC-OS膜的結晶部藉由從CAAC-OS膜的頂面附近產生的結晶生長而形成的情況下，有時頂面附近的c軸配向的結晶部的比例會高於被形成面附近。另外，在添加有雜質的CAAC-OS膜中，添加有雜質的區域變質而有時CAAC-OS膜中的c軸配向結晶部所占的比例根據區域不同。
注意，在藉由out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜的情況下，除了2θ為31°附近的峰值之外，有時還觀察到2θ為36°附近的峰值。2θ為36°附近的峰值意味著不具有c軸配向性的結晶包括在CAAC-OS膜的一部分中。較佳的是，CAAC-OS膜在2θ為31°附近出現峰值並在2θ為36°附近不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽以及過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，與氧的鍵合力比構成氧化物半導體膜的金屬元素強的矽等元素因為會從氧化 物半導體膜中奪取氧而打亂氧化物半導體膜的原子排列，導致結晶性下降。另外，由於鐵或鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以若其被包含在氧化物半導體膜內，也會打亂氧化物半導體膜的原子排列，導致結晶性下降。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時會成為載子陷阱，或因俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高。
在使用CAAC-OS膜的OS電晶體中，起因於可見光或紫外光的照射的電特性的變動小而可靠性高。
CAAC-OS膜例如可以使用金屬氧化物多晶靶材利用濺射法形成。當離子碰撞到該靶材時，有時包含在 靶材中的結晶區會沿著a-b面劈開，成為具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子而剝離。此時，該平板狀或顆粒狀的濺射粒子保持結晶狀態到達基板，於是可以形成CAAC-OS膜。
藉由減少成膜時的雜質混入CAAC-OS膜，可以抑制因雜質導致的結晶狀態的損壞。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，在藉由增高成膜時的基板加熱溫度而使平板狀或顆粒狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。例如，基板加熱溫度為100℃以上且740℃以下，較佳為200℃以上且500℃以下即可。
另外，藉由增高成膜氣體中的氧比例並使電力最佳化，可以減輕成膜時的電漿損傷。例如，可以將成膜氣體中的氧比例設定為30vol.%以上，較佳為設定為100vol.%。
〈多晶氧化物半導體膜〉
接下來，對多晶氧化物半導體膜進行說明。
在多晶氧化物半導體膜的TEM影像中，可以觀察到晶粒。在TEM影像中，多晶氧化物半導體膜中含有的晶粒的粒徑大多為2nm以上且300nm以下、3nm以 上且100nm以下或5nm以上且50nm以下。另外，在多晶氧化物半導體膜的TEM影像中，有時觀察到晶界。
多晶氧化物半導體膜包含多個晶粒，並且，在該多個晶粒之間結晶定向有時不同。另外，使用XRD裝置對多晶氧化物半導體膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的多晶氧化物半導體膜時，有時在2θ為31°或36°等附近時出現峰值。
由於多晶氧化物半導體膜具有高結晶性，因此有時具有高電子移動率。所以，使用多晶氧化物半導體膜的電晶體具有高場效移動率。
注意，在多晶氧化物半導體膜中，雜質有時偏析在晶界。另外，多晶氧化物半導體膜的晶界成為缺陷能階。多晶氧化物半導體膜的晶界有可能成為載子陷阱或載子發生源，因此，與使用CAAC-OS膜的電晶體相比，有時使用多晶氧化物半導體膜的電晶體的電特性變動大，而成為可靠性低的電晶體。
〈微晶氧化物半導體膜〉
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部及觀察不到明確的結晶部的區域。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下 的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(也稱為選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小(例如，1nm以上且30nm以下)的電子射線的電子繞射(也稱為奈米束電子繞射)時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶 氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
因此，nc-OS膜有時具有比CAAC-OS膜高的載子密度。載子密度高的氧化物半導體膜有時具有高電子移動率。因此，使用nc-OS膜的電晶體有時具有較高的場效移動率。此外，因為nc-OS膜有時具有比CAAC-OS膜高的缺陷態密度，所以有時具有較多的載子陷阱。因此，有時與使用CAAC-OS膜的電晶體相比，使用nc-OS膜的電晶體的電特性變動較大，而成為可靠性低的電晶體。注意，因為nc-OS膜即使包含較多的雜質也可以形成，所以與CAAC-OS層相比容易形成。因此，有時根據用途較佳為使用nc-OS膜。因此，有時能夠高生產率地製造具有使用nc-OS膜的電晶體的半導體裝置。
〈非晶氧化物半導體膜〉
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形狀態的氧化物半導體膜。
在使用高解析度TEM觀察的非晶氧化物半導體膜的影像中，觀察不到結晶部。
使用XRD裝置利用out-of-plane法分析對非晶氧化物半導體膜進行結構分析時，檢測不到表示結晶面 的峰值。另外，在非晶氧化物半導體層膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
非晶氧化物半導體膜是以高濃度包含氫等雜質的氧化物半導體膜。此外，非晶氧化物半導體膜是缺陷態密度較高的氧化物半導體膜。
雜質濃度高且缺陷態密度高的氧化物半導體膜是載子陷阱或載子發生源多的氧化物半導體膜。
因此，有時非晶氧化物半導體膜與nc-OS膜相比，載子密度更高。由此，使用非晶氧化物半導體膜的電晶體容易具有常導通電特性。因此，有時可以適當地將非晶氧化物半導體膜用於需要常導通電特性的電晶體。非晶氧化物半導體膜具有高的缺陷態密度，因此有時具有多載子陷阱。因此，與使用CAAC-OS膜或nc-OS膜形成通道的電晶體相比，使用非晶氧化物半導體膜形成通道的電晶體的電特性變動大，而成為可靠性低的電晶體。
接著，對單晶氧化物半導體膜進行說明。
單晶氧化物半導體膜是具有低雜質濃度和低的缺陷態密度(氧缺陷少)的氧化物半導體膜。由此，可以降低載子密度。因此，使用單晶氧化物半導體膜的電晶體很少具有常導通電特性。另外，由於單晶氧化物半導體膜具有低雜質濃度和低的缺陷態密度，因此有時具有很少的載子陷阱。由此，使用單晶氧化物半導體膜的電晶體的電 特性變動小，而成為可靠性高的電晶體。
此外，氧化物半導體膜的缺陷越少其密度越高。此外，氧化物半導體膜的結晶性越高其密度越高。另外，當氧化物半導體膜中的氫等雜質的濃度越低其密度越高。單晶氧化物半導體膜具有比CAAC-OS膜高的密度。另外，CAAC-OS膜具有比微晶氧化物半導體膜高的密度。另外，多晶氧化物半導體膜具有比微晶氧化物半導體膜高的密度。另外，微晶氧化物半導體膜具有比非晶氧化物半導體膜高的密度。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物理性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)膜。
在使用高解析度TEM觀察的amorphous-like OS膜的影像中，有時觀察到空洞。此外，在使用高解析度TEM觀察的a-like OS膜的影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。a-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生晶化。
此外，amorphous-like OS膜及nc-OS膜的結晶部的大小的測量可以使用高解析度TEM影像進行。例如，InGaZnO4的結晶具有層狀結構，在In-O層之間具 有兩個Ga-Zn-O層。InGaZnO4的結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從結晶結構分析求出其值，即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域，每個晶格條紋都對應於InGaZnO4的結晶的a-b面。
有時氧化物半導體膜根據結構具有不同膜密度。例如，當得到某種氧化物半導體膜的組成時，藉由比較該氧化物半導體膜的膜密度與具有相同組成的單晶氧化物半導體膜的膜密度，可以推測該氧化物半導體膜的結構。例如，amorphous-like OS膜的膜密度為單晶氧化物半導體膜的膜密度的78.6%以上且小於92.3%。另外，例如，nc-OS膜的膜密度及CAAC-OS膜的膜密度是單晶氧化物半導體膜的膜密度的92.3%以上且小於100%。注意，本來形成具有相同組成物的單晶氧化物半導體膜的膜密度的小於78%膜密度的氧化物半導體膜是很難的。
關於上述內容，將使用具體例子進行說明。在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO4的膜密度是6.357g/cm3。因此，例如，在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，amorphous-like OS膜的膜密度是5.0g/cm3以上且小於5.9g/cm3，nc-OS膜的膜密度及 CAAC-OS膜的膜密度是5.9g/cm3以上且小於6.3g/cm3。
有時沒有存在具有相同組成的單晶氧化物半導體膜。此時，藉由以任意比率組合其組成相互不同的單晶氧化物半導體膜，可以算出相當於具有所希望的組成的單晶氧化物半導體膜的膜密度。藉由根據組合其組成相互不同的單晶氧化物半導體膜時的比例進行加重平均來計算出具有所希望的組成的單晶氧化物半導體膜的膜密度即可。注意，較佳為組合儘量少種類單晶氧化物半導體膜計算出膜密度。
利用單層或兩層以上的多層氧化物半導體膜形成電晶體M1的OS層660及OS層661。當採用兩層以上氧化物半導體膜形成OS層660、OS層661時，例如可以包括非晶氧化物半導體膜、amorphous-like OS膜、微晶氧化物半導體(nc-OS)膜和CAAC-OS膜中的兩種以上。
〈OS電晶體的其他結構例子〉
例如，在圖28A的電晶體M1中，使用構成元素互相不同的氧化物以兩層氧化物半導體膜形成OS層660。此時，下層是In-Zn類氧化物膜，上層是In-Ga-Zn類氧化物膜。或者，也可以下層和上層都使用In-Ga-Zn類氧化物膜形成。
例如，在使用In-Ga-Zn類氧化物膜形成上層和下層時，可以使用原子數比為In：Ga：Zn=1：1：1、5：5：6或 3：1：2的氧化物膜形成一個層，可以使用原子數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4或1：9：6的氧化物膜形成另一個層。
在圖28B中，可以作為OS層660採用兩層結構並且作為OS層661採用單層結構，由此使用三層結構的氧化物半導體膜形成電晶體M1。此時，既可以使用構成元素不同的氧化物半導體膜形成三層的全部或一部分的構成，又可以使用構成元素都相同的氧化物半導體膜形成三層。
例如，當使用In-Ga-Zn類氧化物膜形成OS層660及OS層661時，可以使用原子數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4或1：9：6的氧化物膜形成OS層660的下層和OS層661，並且可以使用原子數比為In：Ga：Zn=1：1：1、5：5：6或3：1：2的氧化物膜形成OS層660的上層。
本實施例可以與其他實施例適當地組合。
實施例4
在本實施例中，說明RFID標籤的使用例子。
RFID標籤的用途廣泛。作為其用途，例如可以設置在物品諸如鈔票、硬幣、有價證券類、無記名債券類、證書類(駕駛證、居民卡等，參照圖29A)、包裝用容器類(包裝紙、瓶子等，參照圖29C)、儲存介質(DVD軟體、錄影帶等，參照圖29B)、車輛類(自行車 等，參照圖29D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、智慧手機、行動電話、鐘錶、手錶)等，或者可以設置在各種物品的裝運標籤(參照圖29E和圖29F)等。
RFID標籤2000以貼合在表面上或者嵌入的方式固定到物品。例如，RFID標籤嵌入在書本的紙張裡，或者嵌入在包裝的有機樹脂中以在每個物品中固定。RFID標籤2000而言，因為實現了尺寸小、厚度薄以及重量輕，所以在固定到物品中以後也不會影響到所述物品本身的設計性。另外，由RFID標籤2000可以對鈔票、硬幣、有價證券類、無記名債券類或證書類等賦予認證功能，而且藉由利用該認證功能可以防止對其的偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中提供RFID標籤2000，提高檢測系統、倉庫管理系統等系統的運行效率。另外，藉由在車輛類中安裝RFID標籤2000，可以提高安全性。
作為RFID標籤2000，例如可以適用根據實施例2的RFID標籤。因此，RFID標籤2000也可以在高溫度環境下保持資料，因此可以使用RFID標籤2000開發暴露於高溫度環境下的物品的個體識別管理系統。作為這種物品，可以舉出被進行高溫殺菌處理的物品(例如，手術器械、餐具、炊具、實驗器械、衣服等)。
例如，在手術器械(手術刀、鑷子、鉗子等鋼制零件)安裝RFID標籤2000。然後，利用讀取器/寫入器將安裝的器械的種類等個體識別資訊、使用履歷資訊、關於洗滌/殺菌資訊等寫入到RFID標籤2000。即使利用高壓水蒸氣對手術器械進行殺菌處理，也不丟失RFID標籤2000中的資料。由此，藉由使用RFID標籤2000的個體識別系統，可以高效地且適當地管理手術器械並可以適當地廢棄手術器械。
示例1
[概要]
試製安裝有使用C-Axis Aligned Crystalline氧化物半導體(CAAC-OS)的記憶體的RFID標籤(無線IC標籤)。藉由Si和氧化物半導體的混合製程製造RFID標籤。確認到所試製的RFID標籤能夠進行高速寫入儲存工作。在進行假設130℃，30分鐘且300次以上的殺菌處理高溫度實驗之後，也所試製的標籤保持資料，由此確認到所試製的RFID適合於醫療用途。在本示例中，示出藉由安裝使用氧化物半導體的記憶體，可以提供按照國際標準規格的RFID標籤。以下，進行詳細說明。
近年來，在醫療領域中對RFID的要求得到增高。例如，有在醫療器械上貼合RFID標籤並進行管理的用途。需要對醫療器械進行利用高壓釜的130℃高溫殺菌 處理，因此RFID標籤為其資料保持特性被要求對溫度具有高可靠性。雖然安裝有FeRAM(Ferroelectric Random Access Memory：鐵電隨機存取記憶體)作為可以進行高速寫入的非揮發性記憶體的RFID標籤已商品化，但是沒有保證高溫度下的資料保持。作為安裝在應付高壓釜的標籤的非揮發性記憶體，一般的是進行低速寫入的EEPROM。
如圖30A所示那樣，通道形成在CAAC-OS層中的電晶體(以下，有時稱為CAAC-OS電晶體)具有良好的高溫度環境下的溫度可靠性。另外，如實施例2所示那樣，將CAAC-OS電晶體用於記憶單元，可以實現非揮發性記憶體。以下，將這種記憶體稱為CAAC-OS記憶體。由於CAAC-OS電晶體具有高溫度環境下的高可靠性並且CAAC-OS記憶體可以進行高速寫入，因此可以提供一種非常適合於醫療用途並具有高可靠性的RFID標籤。
〈〈安裝有CAAC-OS記憶體的RFID標籤〉〉
〈RFID標籤〉
圖31A是試製的RFID標籤700的外觀照片。圖31B是RFID標籤700的管芯的光學顯微鏡照片。圖31C是該RFID標籤700的方塊圖。
所試製的RFID標籤700的電路結構與RFID標籤201(圖25)相同。在圖31C中，使輸入輸出部包括在類比部720中。RFID標籤700包括類比部720、邏輯 部730、CAAC-OS記憶部740以及天線750。在圖31C中示出類比部720的主要電路。類比部720包括整流電路711、數據機715、電源電路721、電壓檢測電路722、重設電路723、振盪電路724及負偏壓電路726。數據機715包括調變電路和解調變電路。
表1示出RFID標籤700的主要規格。載波頻率為920MHz(UHF帶)，通訊協定為ISO/IEC18000-6 Type C。管芯尺寸為5.0×5.0mm2。使用In-Ga-Zn氧化物(IGZO)膜形成OS電晶體的氧化物半導體層。
〈CAAC-OS記憶體〉
圖32A是CAAC-OS記憶部740的記憶單元的電路圖。圖32B示出CAAC-OS記憶部740的工作的時序圖。CAAC-OS記憶部740的工作與RFID標籤201中的記憶部240相同(參照圖24)。
CAAC-OS記憶部740的記憶單元陣列具有與記憶單元陣列371(圖23)相同的電路結構。如圖32A所示那樣，記憶單元780包括CAAC-OS電晶體M80、Si電晶體M81、Si電晶體M82及電容器C80。CAAC-OS電晶體M80的設計規格(technology)為0.8μm。CAAC-OS電晶體M80呈現圖33所示的VG-ID特性以及圖34所示的關態電流特性。
在圖33中，橫軸表示前閘極的電壓VG，縱軸表示源極和汲極之間的電流ID。CAAC-OS電晶體M80的前閘極是指與WWL連接的閘極。圖33的資料是對電晶體M80的汲極施加1.8V的電壓VD，對背閘極施加-5V的VBG時測量的結果。
圖34的阿瑞尼氏圖線是藉由長期間監視電容器的電位，根據電位的變化算出關態電流的方法來得到的(參照文獻K.Kato et al.,Jpn.J.Appl.Phys.,vol.51,no.2,021201,Feb.2012.)。
利用如圖35所示那樣的可以層疊CAAC-OS裝置層781和Si裝置層782的混合製程製造RFID標籤700的管芯。圖35是RFID標籤700的管芯的示意剖面圖，典型地示出CAAC-OS記憶部740中的記憶單元780 的示意剖面結構。這種混合製程是對RFID標籤的小面積化有效的。
CAAC-OS記憶部740的工作與RFID標籤201中的記憶部240相同(參照圖24)。如圖32B所示那樣，藉由CAAC-OS電晶體M80將電荷蓄積在電容器C81進行寫入。藉由檢測出BL的電壓進行讀出。如圖34所示那樣，CAAC-OS電晶體的85℃下的關態電流極小，即每通道寬度1μm的關態電流為35.7yA(y=10-24)，因此長時間保持蓄積在電容器C80的電荷。假設因該關態電流而蓄積在電容器C80的電荷不斷丟失，也可以估計為85℃下的記憶單元780的電荷保持期間是10年左右。因此，可以將CAAC-OS記憶部740看作非揮發性記憶體。
〈〈試驗結果〉〉
圖36示出130℃環境下的RFID標籤700的保持試驗結果。如圖36所示那樣，可以確認到：在130℃下在經過254小時之後RFID標籤700保持寫入資料。這相當於已經過利用高壓釜的130℃殺菌處理508次，足以實用。在上述保持試驗之後，對RFID標籤700的以無線的寫入時間進行試驗。圖38A和圖38B示出其結果。圖38A示出所試製的RFID標籤700(OS記憶體標籤)的試驗結果，其寫入時間為3.5ms。圖38B示出使用EEPROM的一般標籤(EEPROM標籤)的試驗結果，其寫入時間為18.5ms。可以確認到：在130℃下的保持試驗之後，也 RFID標籤700的寫入速度比安裝有EEPROM的RFID標籤的寫入速度高。
製造具有與安裝在RFID標籤700的CAAC-OS記憶部740的結構相同的結構的CAAC-OS記憶體模組，進行150℃環境下的保持試驗。圖37示出其結果。根據該結果可知：在150℃環境下在經過200小時之後，該記憶體模組保持寫入資料。基於圖34所示的關態電流的結果，在150℃環境下保持寫入資料200小時相當於在85℃環境下保持寫入資料10年間。
藉由進一步減小安裝在RFID標籤的CAAC-OS電晶體的關態電流，可以進一步提高CAAC-OS記憶體的保持特性。藉由縮小CAAC-OS電晶體，可以縮小RFID標籤。在本發明人等的研究中，確認到設計規格為100nm的CAAC-OS電晶體的特性。藉由使用設計規格為180nm的Si電晶體，可以將安裝有CAAC-OS記憶體的RFID標籤的管芯尺寸縮小為1.0×1.0mm2以下。
〈〈總論〉〉
在本示例中，試製安裝有CAAC-OS記憶體的RFID標籤。該RFID標籤可以進行高速的記憶體寫入工作，並可以進行按照國際標準的工作。而且，確認到所製造的RFID標籤經過300次以上的130℃、30分鐘的高溫殺菌處理也保持資料，證實所試製的RFID標籤適合於醫療用途。

Claims (7)

  1. 一種半導體裝置，包括：第一電源電路；第二電源電路；以及包括第一電晶體的記憶部，該第一電晶體包括閘極電極、背閘極電極、以及介於該閘極電極與該背閘極電極間的通道部中的第一氧化物半導體層，其中，該第一電源電路係配置以自第一電壓產生第二電壓，且將該第二電壓供應至該第二電源電路及該記憶部，其中，該第二電源電路係配置以自該第二電壓產生第三電壓，且將該第三電壓供應至該記憶部，以及其中，該背閘極電極係配置以被供應該第三電壓。
  2. 一種半導體裝置，包括：第一電源電路；第二電源電路；以及包括第一電晶體的記憶部，該第一電晶體包括閘極電極、背閘極電極、在介於該閘極電極與該背閘極電極間的通道部中的第一氧化物半導體層，其中，該第一電源電路係配置以自第一電壓產生第二電壓，且將該第二電壓供應至該第二電源電路及該閘極電極，以及其中，該第二電源電路係配置以自該第二電壓產生第三電壓，且將該第三電壓供應至該背閘極電極。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中，該第二電源電路包括電荷泵電路，以及其中，該電荷泵電路包括第二電晶體，該第二電晶體包括在通道部中的第二氧化物半導體層。
  4. 根據申請專利範圍第1或2項之半導體裝置，該第一氧化物半導體層包括銦、鋅、及鎵之至少一者。
  5. 根據申請專利範圍第3項之半導體裝置，該第二氧化物半導體層包括銦、鋅、及鎵之至少一者。
  6. 根據申請專利範圍第3項之半導體裝置，該電荷泵電路為升壓型電荷泵電路。
  7. 根據申請專利範圍第3項之半導體裝置，該電荷泵電路為降壓型電荷泵電路。
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