JP5651630B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
近年、メモリセルトランジスタの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置がある。ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ、且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリストリングスと呼ばれる。
特開２００２−２３１８３４号公報
高品質な不揮発性半導体記憶装置を提供する。
実施形態の不揮発性半導体装置は、基板と、前記基板に対して垂直な第１の方向に、第１の絶縁層及び第１の電極層が交互に複数積層される構造を有する積層体と、前記第１の方向に沿って、前記第１の絶縁層及び前記第１の電極層を貫通する第１の貫通孔の内壁に形成された第２の絶縁層と、前記第２の絶縁層の表面に形成された中間層と、前記中間層の表面に形成された第３の絶縁層と、前記第３の絶縁層の表面に形成され、前記第１の方向に沿って延伸する柱状の第１の半導体領域と、を備えている。前記中間層は、前記第１の電極層に前記第１の方向に直交する第２の方向で隣接する位置に、炭素を主成分として含有する電荷蓄積領域を備え、前記第１の絶縁層に前記第２の方向で隣接する位置に、前記第１の方向に沿って隣接する複数の前記電荷蓄積領域を電気的に分断する絶縁領域を備えている。
図１は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示すブロック図である。 図２は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示す鳥瞰図である。 図３は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示す斜視図である。 図４は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示す断面図である。 図５は、第１の実施形態に係るメモリセルトランジスタの基本的な構成を模式的に示す断面図である。 図６は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示す回路図である。 図７は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示す他の断面図である。 図８は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示す平面図である。 図９は、第１の実施形態に係る不揮発性半導体記憶装置の動作において、各電極及び配線に印加する電位を示す図である。 図１０は、本実施形態に係る不揮発性半導体記憶装置１００の製造方法を模式的に示したフローチャートである。 図１１（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１１（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図１２（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１２（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図１３（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１３（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図１４（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１４（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図１５（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１５（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図１６（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１６（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図１７（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１７（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図１８（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１８（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図１９（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図１９（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図２０（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図２０（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図２１（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図２１（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図２２（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図２２（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図２３（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図２３（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図２４（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図２４（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図２５（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図であり、図２５（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。 図２６は、電荷蓄積膜である炭素を主成分とする薄膜の好適な組成の範囲を示す表である。 図２７は、第３の実施形態に係る不揮発性半導体記憶装置の基本的な製造工程の一部を示す断面図である。 図２８は、第３の実施形態に係る不揮発性半導体記憶装置の基本的な製造工程の一部を示す断面図である。 図２９は、第３の実施形態に係る不揮発性半導体記憶装置の基本的な製造工程の一部を示す断面図である。 図３０は、第４の実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示すブロック図である。 図３１は、第４の実施形態に係るメモリセルアレイの基本的な構成について模式的に示したブロック図である。 図３２は、図３１に示される複数のメモリブロックのうち、１つのメモリブロックの回路例を示している。 図３３は、第４の実施形態に係るメモリセルアレイの基本的な構成について模式的に示した平面図である。 図３４は、図３３においてＡ−Ａ線に沿った断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
（第１の実施形態）
以下に、第１の実施形態に係る不揮発性半導体記憶装置について説明する。
＜１．１ 構造＞
＜１．１．１ 不揮発性半導体記憶装置の構造の全体構造＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図を示している。
図１に示すように、三次元積層ＮＡＮＤ型フラッシュメモリ１００は、メモリセルトランジスタ領域１２と、カラムデコーダ２と、データ入出力バッファ３と、データ入出力端子４と、ロウデコーダ５と、制御回路６と、制御信号入力端子７と、ソース線制御回路８と、バックゲート制御回路９と、を備えている。
メモリセルトランジスタ領域１２は、複数のブロックを備えている。複数のブロックはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のメモリセルとを備えている。
カラムデコーダ２は、メモリセルトランジスタ領域１２内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータ記憶回路（図示せず）等を有している。カラムデコーダ２は、ビット線ＢＬを介してメモリセルトランジスタ領域１２中のメモリセルＭＴのデータを読み出したり、ビット線ＢＬを介して該メモリセルＭＴの状態を検出したり、ビット線ＢＬを介して該メモリセルＭＴに書き込み制御電圧を印加して該メモリセルＭＴに書き込みを行う。
また、カラムデコーダ２は、カラムデコーダ２内のデータ記憶回路を選択し、このデータ記憶回路に読み出されたメモリセルＭＴのデータを、データ入出力バッファ３を介してデータ入出力端子４から外部（ホスト）へ出力する。
データ入出力バッファ３は、データ入出力端子４からデータを受信し、カラムデコーダ２によって選択された該データ記憶回路に記憶される。また、データ入出力バッファ３は、データ入出力端子４を介して外部にデータを出力する。
データ入出力端子４は、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスを受信する。
ロウデコーダ５は、データの読み出し動作、書き込み動作、或いは消去動作時に、何れかのブロックＢＬＫを選択し、残りのブロックＢＬＫを非選択とする。つまり、ロウデコーダ５は、メモリセルアレイ１のワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。
ソース線制御回路８は、メモリセルトランジスタ領域１２に接続されている。ソース線制御回路８は、ソース線ＳＬの電圧を制御する。
バックゲート制御回路９は、後述するメモリセルトランジスタ領域１２内のバックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
制御回路６は、メモリセルトランジスタ領域１２、カラムデコーダ２、データ入出力バッファ３、ロウデコーダ５、ソース線制御回路８、及びバックゲート制御回路９を制御する。制御回路６には、例えば電源電圧の昇圧を行う電圧発生回路６−１が含まれているものとする。制御回路６は、電圧発生回路６−１により電源電圧を必要に応じて昇圧し、昇圧した電圧をカラムデコーダ２、データ入出力バッファ３、ロウデコーダ５、ソース線制御回路８、及びバックゲート制御回路９に印加する。
制御回路６は、外部から制御信号入力端子７を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子４からデータ入出力バッファ３を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路６は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルトランジスタ領域１２の各部に供給する。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示した鳥瞰図である。
図２に示すように、不揮発性半導体記憶装置（三次元積層ＮＡＮＤフラッシュ・メモリ）１００は、メモリセルトランジスタ領域１２、複数のワード線ＷＬ、複数の選択ゲートＳＧ、複数のソース線ＳＬ、およびバックゲートＢＧ等を備えている。
なお、本実施形態の一例として、制御回路は、メモリセルトランジスタ領域１２（メモリ・セル・アレイ）の外側に配置されている。
メモリセルトランジスタ領域１２には、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬ、バックゲートＢＧ、および複数の選択ゲートＳＧが設けられている。このメモリセルトランジスタ領域１２において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタが配置されている。なお、図２において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
ロウデコーダ５は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ロウデコーダ５とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず異なるレベルの配線層に形成されていてもよい。また、図示せぬカラムデコーダ２は、ビット線ＢＬに印加する電圧を制御する。
ソース線制御回路８は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線制御回路８は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
バックゲート制御回路９は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
＜１．１．２ メモリセルトランジスタ領域の構成＞
続いて、メモリセルトランジスタ領域１２について詳細に説明する。
図３は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、図４は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。また、図５は、本実施形態に係るメモリセルトランジスタの基本的な構成を模式的に示す断面図であり、図６は、本実施形態に係る不揮発性半導体記憶装置を例示する回路図である。更に、図７は、本実施形態に係る不揮発性半導体記憶装置を例示する他の断面図であり、図８は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
なお、図７においては、制御ゲート電極が２４層設けられている例を示しているが、図３乃至図６においては、図を見易くするために、４層の制御ゲート電極のみを示している。また、図３、図７及び図８においては、図を見易くするために、シリコン基板及び導電部分のみを示し、絶縁部分は図示を省略している。特に、図８においては、シリコン基板、バックゲート、制御ゲート電極及びＵ字シリコン部材のみを示している。更に、図６は、制御ゲート電極を共有する１対のメモリストリングを示している。
本実施形態に係る不揮発性半導体記憶装置は、シリコンピラーと制御ゲート電極との交差部分にメモリトランジスタが設けられた一括加工型の３次元積層型記憶装置において、１対のシリコンピラーによりＵ字ピラーが構成されており、各制御ゲート電極にはシリコンピラーが２列ずつ貫通しており、Ｕ字ピラーを構成する１対のシリコンピラーは相互に異なる制御ゲート電極を貫いており、且つ、メモリセルトランジスタ領域１２が複数のブロックに分かれているため、ブロック端部及びブロック間において適当な終端処理がなされている。以下、この不揮発性半導体記憶装置の構成を詳細に説明する。
図３及び図４に示すように、本実施形態に係る不揮発性半導体記憶装置には、例えばシリコン基板１１が設けられている。シリコン基板１１には、メモリセルトランジスタが形成されるメモリセルトランジスタ領域１２と、周辺回路が形成される周辺回路領域（図示せず）とが形成されている。周辺回路領域は、メモリセルトランジスタ領域１２の周囲に配置されている。尚、必ずしも周辺回路領域は、メモリセルトランジスタ領域１２の周囲に配置される必要はなく、例えばメモリセルトランジスタ領域１２の下方に設けられても良い。この場合、シリコン基板１１には周辺回路領域が形成され、その上にメモリセルトランジスタ領域１２が形成される。
メモリセルトランジスタ領域１２においては、シリコン基板１１上に絶縁層１０が設けられており、その上に導電層、例えば、ポリシリコン膜１３が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上には、それぞれ複数の絶縁層２１と、電極層２２とが交互に積層されている。そして、それぞれ複数の絶縁層２１、及び電極層２２により、積層体ＭＬが構成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
電極層２２は例えばポリシリコンにより形成されている。積層体ＭＬにおけるＸ方向中央部においては、電極層２２はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。上方、すなわち、Ｚ方向から見て、各層の電極層２２は同じパターンでパターニングされている。なお、後述するように、積層体ＭＬにおけるＸ方向両端部においては、電極層２２はＹ方向に沿っては分断されておらず、１対の櫛状の形状をなしている。一方、絶縁層２１は例えばシリコン酸化物（ＳｉＯ２）からなり、電極層２２同士を絶縁する層間絶縁層として機能する。
積層体ＭＬ上には、絶縁層２３、導電層２４及び絶縁層２５がこの順に成膜されている。導電層２４は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、最上層の制御ゲート電極ＣＧの直上域に２本ずつ設けられている。すなわち、選択ゲート電極ＳＧは制御ゲート電極ＣＧと同じ方向（Ｘ方向）に延びているが、配列周期は半分である。なお、後述するように、選択ゲート電極ＳＧには、ビット線側の選択ゲート電極ＳＧｂとソース線側の選択ゲート電極ＳＧｓとがある。
絶縁層２５上には絶縁層２６が設けられており、絶縁層２６上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された最上層の制御ゲート電極ＣＧのうち、１つおきの制御ゲート電極ＣＧの直上域に配置されている。また、絶縁層２６上には、ソース線ＳＬを覆うように絶縁層２７が設けられており、絶縁層２７上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属層により形成されている。
そして、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール２８が形成されている。各貫通ホール２８は各段の制御ゲート電極ＣＧを貫き、下端はバックゲートＢＧに到達している。また、貫通ホール２８はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極ＣＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール２８は、同一の制御ゲート電極ＣＧを貫いている。また、Ｙ方向における貫通ホール２８の配列周期は、制御ゲート電極ＣＧの配列周期の半分である。これにより、Ｙ方向に配列された貫通ホール２８は２個で１組となり、同じ組に属する貫通ホール２８は同じ制御ゲート電極ＣＧを貫いている。
また、バックゲートＢＧの上層部分内には、１本の貫通ホール２８の下端部を、この貫通ホール２８から見てＹ方向に１列分離隔した他の１本の貫通ホール２８の下端部に連通させるように、連通孔２９が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール２８と、それらを相互に連通させる連通孔２９とにより、１本の連続したＵ字孔３０が形成されている。積層体ＭＬ内には、複数本のＵ字孔３０が形成されている。
Ｕ字孔３０の内面上には、ＯＣＯ膜（Oxide Carbon Oxide film：酸化物、炭素を主成分とする薄膜を含む膜、及び酸化物膜の三層構造の膜）３１が設けられている。ＯＣＯ膜３１においては、外側から順に、絶縁性の中間絶縁層３２、中間層３３、トンネル絶縁層３４が積層されている。中間絶縁層３２はバックゲートＢＧ、制御ゲート電極ＣＧ及び絶縁層２１に接している。中間絶縁層３２及びトンネル絶縁層３４は、例えばシリコン酸化物からなる。中間層３３は、例えばシリコン酸化物からなる絶縁領域３３ａと、炭素を主成分とする薄膜からなる電荷蓄積領域３３ｂとを有している。具体的には、電荷蓄積領域３３ｂは、制御ゲート電極ＣＧの制御により、後述するシリコンピラー３６から電荷蓄積領域３３ｂ内に電荷を移動させることができるように、制御ゲート電極ＣＧにＹ方向及びＸ方向で隣接する位置に設けられている。
この電荷蓄積領域３３ｂは、電荷蓄積領域３３ｂの抵抗が低抵抗であれば、フローティングゲートＦＧとして機能し、電荷蓄積領域３３ｂの抵抗が高抵抗であれば、チャージトラップ型の電荷蓄積膜として機能する。つまり、電荷蓄積領域３３ｂは、低抵抗または高抵抗であることが望ましい。
また、中間絶縁層３２は、電荷蓄積領域３３ｂがフローティングゲートＦＧとして機能する場合は、電極間絶縁層として機能し、電荷蓄積領域３３ｂがチャージトラップ型の電荷蓄積層として機能する場合は、ブロック絶縁層として機能する。
また、Ｕ字孔３０の内部には、例えば不純物がドープされた半導体材料（ポリシリコン）が埋め込まれている。これにより、Ｕ字孔３０の内部には、Ｕ字シリコン部材３５が設けられている。Ｕ字シリコン部材３５のうち、貫通ホール２８内に位置する部分はシリコンピラー３６となっており、連通孔２９内に位置する部分は接続部材３７となっている。シリコンピラー３６の形状はＺ方向に延びる柱状であり、例えば円柱状である。また、接続部材３７の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材３５を構成する２本のシリコンピラー３６及び１本の接続部材３７は一体的に形成されており、従って、Ｕ字シリコン部材３５は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材３５は、ＯＣＯ膜３１によってバックゲートＢＧ及び制御ゲート電極ＣＧから絶縁されている。ここでは、シリコンピラー３６及び接続部材３７を、不純物がドープされた半導体材料として説明しているが、必ずしもこれに限らない。
また、絶縁層２３、選択ゲート電極ＳＧ及び絶縁層２５には、複数の貫通ホール３８が形成されている。各貫通ホール３８は各貫通ホール２８の直上域に形成されており、各貫通ホール２８に連通されている。ここで、選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール３８は、同一の選択ゲート電極ＳＧを貫いている。また、Ｙ方向における貫通ホール３８の配列周期は、選択ゲート電極ＳＧの配列周期と同じであり、配列の位相も同じである。従って、Ｙ方向に配列された複数本の貫通ホール３８は、選択ゲート電極ＳＧと１対１で対応し、相互に異なる選択ゲート電極ＳＧを貫いている。
貫通ホール３８の内面上には、ゲート絶縁層４０が形成されている。また、貫通ホール３８の内部には、例えばポリシリコンが埋め込まれており、シリコンピラー３９となっている。シリコンピラー３９の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー３９の下端部は、その直下域に形成されたシリコンピラー３６の上端部に接続されている。更に、シリコンピラー３９は、ゲート絶縁層４０によって制御ゲート電極ＳＧから絶縁されている。そして、Ｕ字シリコン部材３５と、その上端部に接続された１対のシリコンピラー３９により、Ｕ字ピラー４１が構成されている。
以下、Ｕ字ピラー４１と、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ、ソース線ＳＬ及びビット線ＢＬとの位置関係を説明する。
Ｕ字ピラー４１は、Ｙ方向において隣り合う１対のシリコンピラー３９及び３６が、接続部材３７によって相互に接続されて構成されている。一方、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ及びソース線ＳＬはＸ方向に延びており、ビット線ＢＬはＹ方向に延びている。そして、Ｕ字ピラー４１と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー４１に属する１対のシリコンピラー３６、すなわち、接続部材３７によって相互に接続された２本のシリコンピラー３６は、相互に異なる制御ゲート電極ＣＧを貫いている。一方、Ｙ方向において隣り合う２本のＵ字ピラー４１に属する２本のシリコンピラー３６であって、隣り合う２本のシリコンピラー３６は、共通の制御ゲート電極ＣＧを貫いている。
また、Ｙ方向に配列された複数本のシリコンピラー３９は相互に異なる選択ゲートＳＧを貫いており、従って、各Ｕ字ピラー４１に属する１対のシリコンピラー３９も、相互に異なる選択ゲート電極ＳＧを貫いている。一方、Ｘ方向に配列された複数本のＵ字ピラー４１は、共通の１対の選択ゲートＳＧを貫いている。
更に、各Ｕ字ピラー４１に属する１対のシリコンピラー３９のうち、１本のシリコンピラー３９は絶縁層２６内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー３９は絶縁層２６及び２７内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー４１は、ビット線ＢＬとソース線ＳＬとの間に接続されている。図３乃至図６においては、Ｕ字ピラー４１が貫く選択ゲート電極ＳＧのうち、ビット線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｂと表記し、ソース線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｓと表記する。そして、Ｘ方向に配列されたＵ字ピラー４１は、共通のソース線に接続され、相互に異なるビット線ＢＬに接続されている。ここで、Ｘ方向におけるＵ字ピラー４１の配列周期は、ビット線ＢＬの配列周期と同じであるため、Ｘ方向において、Ｕ字ピラー４１とビット線ＢＬとは１対１で対応している。一方、Ｙ方向に配列されたＵ字ピラー４１は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。
図５に示すように、不揮発性半導体記憶装置１００においては、シリコンピラー３６がチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能することにより、シリコンピラー３６と制御ゲート電極ＣＧとの交差部分に、縦型のメモリトランジスタ４２が形成される。各メモリトランジスタ４２は、シリコンピラー３６と制御ゲート電極ＣＧとの間に配置された電荷蓄積領域３３ｂに電子を蓄積することにより、メモリセルトランジスタとして機能する。制御ゲート電極ＣＧに対応して設けられているこの電荷蓄積領域３３ｂは、ｚ方向において、絶縁領域３３ａによって、電気的に分離されている。そのため、電荷蓄積領域３３ｂが炭素を主成分とする膜で形成されている場合でも、他のメモリセルトランジスタ４２の電荷蓄積領域３３ｂに電荷が移動することがない。
そして、図３乃至図５に示すように、積層体ＭＬ内には、複数本のシリコンピラー３６がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタ４２が、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
また、シリコンピラー３９と選択ゲート電極ＳＧとの交差部分には、シリコンピラー３９をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁層４０をゲート絶縁層とした選択トランジスタ４３が形成される。この選択トランジスタ４３も、上述のメモリトランジスタ４２と同様に、縦型トランジスタである。
更に、接続部材３７とバックゲートＢＧとの間には、ＯＣＯ膜３１が介在するため、接続部材３７をチャネルとし、バックゲートＢＧをゲート電極とし、ＯＣＯ膜３１をゲート絶縁層としたバックゲートトランジスタ４４が形成される。すなわち、バックゲートＢＧは、電界によって接続部材３７の導通状態を制御する電極として機能する。
この結果、図３に示すように、各Ｕ字ピラー４１に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリング４５が構成される。メモリストリング４５においては、両端部に選択トランジスタ４３が設けられ、中央部にバックゲートトランジスタ４４が設けられ、各選択トランジスタ４３とバックゲートトランジスタ４４との間に、電極層２２の積層数と同数のメモリトランジスタ４２が直列に接続される。すなわち、積層体ＭＬ内に３次元的に配列された複数のメモリトランジスタ４２は、Ｕ字シリコン部材３５毎にメモリストリング４５としてまとめられる。
そして、図６及び図７に示すように、不揮発性半導体記憶装置１００のメモリセルトランジスタ領域１２は、複数のブロック５０に分けられている。以下、ブロック５０と各導電部材との位置関係について説明する。
図６及び図７に示すように、メモリセルトランジスタ領域１２において設定された複数のブロック５０は、Ｙ方向に沿って配列されている。そして、不揮発性半導体記憶装置に設けられた導電部材のうち、Ｘ方向に延びる導電部材、すなわち、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧと、Ｚ方向に延びるＵ字ピラー４１は、ブロック５０毎に組分けされている。また、ＸＹ平面に沿って形成されているバックゲートＢＧは、ブロック５０毎に分割されており、相互に電気的に分離されている。一方、Ｙ方向に延びるビット線ＢＬは、全てのブロック５０を通過するように延びており、全てのブロック５０で共有されている。更にまた、シリコン基板１１におけるブロック５０間の領域には、素子分離層５９が形成されている。
また、各ブロック５０に属する制御ゲート電極ＣＧは、更に２つのグループに組分けされている。すなわち、制御ゲート電極ＣＧは、ソース線ＳＬの直下域に配置され、上端部がソース線ＳＬに接続されたシリコンピラーによって貫かれた制御ゲート電極ＣＧ（図６、図７では「制御ゲート電極ＣＧｓ」と表記する）と、ソース線ＳＬの直下域から外れた領域に配置され、上端部がビット線ＢＬに接続されたシリコンピラーによって貫かれた制御ゲート電極ＣＧ（図６、図７では「制御ゲート電極ＣＧｂ」と表記する）とに分かれている。そして、制御ゲート電極ＣＧｓと制御ゲート電極ＣＧｂとはＹ方向に沿って交互に配列されており、制御ゲート電極ＣＧｓ同士は共通接続されており、制御ゲート電極ＣＧｂ同士も共通接続されている。また、制御ゲート電極ＣＧｓと制御ゲート電極ＣＧｂとは電気的に分離されている。
具体的には、図６及び図７に示すように、電極層２２（図３参照）は、積層体ＭＬのＸ方向両端部においてはＹ方向に沿って分断されておらず、Ｙ方向に延びる切込が断続的に形成されている。これにより、各ブロック５０において、電極層２２は相互に噛み合った１対の櫛状のパターンに分割されており、それぞれ、制御ゲート電極ＣＧｓ及び制御ゲート電極ＣＧｂとなっている。なお、図５においては、図を簡略化するために、制御ゲート電極ＣＧｓの櫛の歯は３本とし、制御ゲートＣＧｂの櫛の歯は２本としているが、本実施形態はこれに限定されず、櫛の歯の数はより多くてもよい。
そして、各ブロック５０のＹ方向における端部に配置されたシリコンピラー３６は、下端部が接続部材３７に接続されていない。このため、このシリコンピラー３６はメモリストリング４５を構成しておらず、データの記憶に寄与しないダミーのシリコンピラー３６ｄ（以下、「ダミーピラー」ともいう）となっている。ダミーピラー３６ｄの直下域には、バックゲートＢＧは設けられておらず、また、シリコン基板１１には素子分離層５９が形成されている。
＜１．２ 動作＞
次に、上述の如く構成された本実施形態に係る不揮発性半導体記憶装置１００の動作について説明する。図９は、本実施形態に係る不揮発性半導体記憶装置１００の動作において、各電極及び配線に印加する電位を示す図である。
以下の説明では、メモリトランジスタ４２はｎチャネル型の電界効果トランジスタであるものとする。また、メモリトランジスタ４２において、電荷蓄積領域３３ｂに電子が蓄積され、閾値が正にシフトした状態を値「０」とし、電荷蓄積領域３３ｂに電子が蓄積されておらず、閾値がシフトしていない状態を値「１」とする。更に、制御ゲート電極の層数は４であるものとし、データの書込及び読出の対象となるメモリトランジスタ４２（以下、「選択セル」という）は、上端部がビット線ＢＬに接続されたシリコンピラーにおける下から３段目のメモリトランジスタであるものとする。すなわち、下から３層目の制御ゲート電極ＣＧｂが選択セルのゲート電極となる。
＜１．２．１ 書込動作＞
データの書込は、１ブロックずつ順番に、Ｘ方向に配列された複数個の選択セルに対して同時に行う。図３に示すように、これらの複数個の選択セルは、相互に異なるメモリストリング４５に属しているが、同一の制御ゲート電極ＣＧを共有している。また、これらの選択セルが属する複数本のメモリストリング４５は、相互に異なるビット線ＢＬに接続されているが、共通の選択ゲート電極ＳＧを貫いており、共通のソース線ＳＬに接続されている。
先ず、書込対象となるメモリトランジスタ４２（選択セル）が属するメモリストリング４５（以下、「選択ストリング」という）のＹ座標を選択する。具体的には、図６に示すように、選択ストリングの選択ゲート電極ＳＧｂに対して選択ゲート電位Ｖｓｇを印加し、選択ゲート電極ＳＧｓに対してオフ電位Ｖｏｆｆを印加する。また、非選択のメモリストリング４５の選択ゲート電極ＳＧｂ及びＳＧｓに対してオフ電位Ｖｏｆｆを印加する。オフ電位Ｖｏｆｆとは、そのゲート電極が構成するトランジスタがオフ状態となるような電位であり、例えば、基準電位Ｖｓｓである。基準電位Ｖｓｓは、例えば接地電位（０Ｖ）である。選択ゲート電位Ｖｓｇとは、その選択ゲート電極ＳＧが構成する選択トランジスタ４３の導通状態が、シリコンピラーの電位（ボディ電位）によって決定されるような電位であり、例えば、基準電位Ｖｓｓよりも高い電位である。更に、バックゲートＢＧの電位はオン電位Ｖｏｎとする。オン電位Ｖｏｎとは、そのゲート電極が構成するトランジスタがオン状態となるような電位であり、例えば、電源電位Ｖｄｄ（例えば、３．０Ｖ）である。
これにより、選択ストリングのビット線側の選択トランジスタ４３は、ビット線ＢＬの電位によってオン状態とオフ状態とが切り替わる状態となり、ソース線側の選択トランジスタ４３はオフ状態となる。また、非選択のメモリストリング４５の選択トランジスタ４３は全てオフ状態となる。更に、全てのメモリストリング４５のバックゲートトランジスタ４４がオン状態となる。
次に、ビット線ＢＬのうち、値「０」を書き込む選択セルが接続されたビット線ＢＬには基準電位Ｖｓｓ（例えば、０Ｖ）を印加し、値「１」を書き込む選択セルが接続されたビット線ＢＬには電源電位Ｖｄｄ（例えば、３．０Ｖ）を印加する。一方、全てのソース線ＳＬに電源電位Ｖｄｄを印加する。
この状態で、選択ストリングにおける選択セルの位置を選択する。具体的には、選択セルを構成する制御ゲート電極ＣＧ、例えば、下から３層目の制御ゲート電極ＣＧｂの電位を書込電位Ｖｐｇｍ（例えば、１８Ｖ）に昇圧させ、それ以外の制御ゲート電極ＣＧ、すなわち、３段目以外の制御ゲート電極ＣＧｂ及び全ての制御ゲート電極ＣＧｓの電位を中間電位Ｖｐａｓｓ（例えば、１０Ｖ）とする。このとき、３層目の制御ゲート電極ＣＧｂ同士は互いに接続されているため、非選択のメモリストリングにおいても、３層目の制御ゲート電極ＣＧｂには書込電位Ｖｐｇｍが印加される。書込電位Ｖｐｇｍは、シリコンピラー３６から電荷蓄積領域３３ｂに対して電子を注入することができる十分に高い電位であり、基準電位Ｖｓｓ及び選択ゲート電位Ｖｓｇよりも高い電位である。すなわち、Ｖｓｓ＜Ｖｓｇ＜Ｖｐｇｍである。また、中間電位Ｖｐａｓｓは基準電位Ｖｓｓよりは高い電位であるが、書込電位Ｖｐｇｍよりは低い電位である。すなわち、Ｖｓｓ＜Ｖｐａｓｓ＜Ｖｐｇｍである。
これにより、値「０」を書き込む選択セルについては、ビット線ＢＬの電位が基準電位Ｖｓｓ（例えば、０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ４３のソース電位とゲート電位との電位差が閾値を超え、この選択トランジスタ４３はオン状態となる。この結果、選択セルのボディ電位Ｖｂｏｄｙは基準電位Ｖｓｓに近くなる。また、選択セルの制御ゲート電極ＣＧの電位は書込電位Ｖｐｇｍ（例えば、１８Ｖ）である。従って、選択セルにおけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は十分に大きくなり、この電位差によって高温の電子が生成され、シリコンピラー３６からトンネル絶縁層３４を介して電荷蓄積領域３３ｂに注入される。これにより、この選択セルに値「０」が書き込まれる。
一方、値「１」を書き込む選択セルについては、ビット線ＢＬの電位が正電位Ｖｄｄ（例えば、３．０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ４３のソース電位とゲート電位との電位差は小さく、この選択トランジスタ４３はバックゲート効果によりオフ状態となる。これにより、シリコンピラー３６はフローティング状態となり、選択セルのボディ電位Ｖｂｏｄｙは、中間電位Ｖｐａｓｓ（例えば、１０Ｖ）が印加された制御ゲート電極ＣＧとのカップリングにより、高い値に維持される。このため、選択セルにおける制御ゲート電極ＣＧ３の書込電位Ｖｐｇｍ（例えば、１８Ｖ）とボディ電位Ｖｂｏｄｙとの差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積領域３３ｂに電子は注入されない。この結果、この選択セルに値「１」が書き込まれる。
また、非選択のメモリストリング４５においては、両端部の選択トランジスタ４３が共にオフ状態となるため、シリコンピラー３６の電位はフローティング状態となる。この場合、シリコンピラー３６のボディ電位Ｖｂｏｄｙは、制御ゲート電極ＣＧに印加する電位及びその昇圧レートと、選択ゲート電極の電位とにより制御することができ、高い電位に維持することができる。この結果、メモリトランジスタ４２におけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積領域３３ｂには電子が注入されず、元の値が保持される。
このように、本実施形態においては、選択トランジスタの導通状態を制御して書き込む行（Ｙ座標）を選択し、Ｘ方向に配列されたメモリストリング４５の行単位で順番にデータを書き込む。このとき、制御ゲート電極の電位は、ブロック単位で制御される。このため、書込時のディスターブは、ブロック内のメモリストリングにデータを書き込むために必要な時間の合計量を考慮すればよいことになる。これにより、ブロックサイズを調整することにより、ディスターブ時間を制御することが可能となる。
＜１．２．２ 読出動作＞
図６に示すように、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ４４をオン状態とする。また、選択ストリングの選択ゲート電極ＳＧｓ及びＳＧｂにオン電位Ｖｏｎ（例えば、３．０Ｖ）を印加して、選択トランジスタ４３をオン状態とする。一方、非選択のメモリストリング４５の選択ゲート電極ＳＧｓ及びＳＧｂにはオフ電位Ｖｏｆｆ（例えば、０Ｖ）を印加して、選択トランジスタ４３をオフ状態とする。
そして、選択セルの制御ゲート電極ＣＧ、すなわち、下から３層目の制御ゲート電極ＣＧｂに対して、選択セルの値によって導通状態が異なるような電位を印加する。この電位は、選択セルの値が「０」、すなわち、電荷蓄積領域３３ｂに電子が蓄積されていて閾値が正にシフトしている場合はボディに電流が流れず、選択セルの値が「１」、すなわち、電荷蓄積領域３３ｂに電子が蓄積されておらず閾値がシフトしていなければボディに電流が流れるような電位であり、例えば、基準電位Ｖｓｓ（例えば、０Ｖ）である。また、選択セル以外のメモリトランジスタ４２を構成する制御ゲート電極に対して、これらのメモリトランジスタ４２がその値によらずオン状態となるような読出電位Ｖｒｅａｄ（例えば、４．５Ｖ）を印加する。
この状態で、各ビット線ＢＬに電位Ｖｂｌ（例えば、０．７Ｖ）、各ソース線ＳＬに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。この結果、選択セルの値が「１」であれば選択ストリングに電流が流れ、選択セルの値が「０」であれば選択ストリングに電流が流れない。従って、ビット線ＢＬから選択ストリングを介してソース線ＳＬに流れる電流を検出するか、ビット線ＢＬの電位降下を検出することにより、選択セルの値を読み出すことができる。なお、非選択のメモリストリング４５については、選択トランジスタ４３がオフ状態であるため、メモリトランジスタ４２に記憶された値に拘わらず、電流は流れない。
＜１．２．３ 消去動作＞
データの消去はブロック単位で行う。
図６に示すように、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ４４をオン状態とする。また、消去対象となるブロック（以下、「選択ブロック」ともいう）の全ての制御ゲート電極ＣＧに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。更に、ビット線ＢＬ及びソース線ＳＬの電位を消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）に昇圧する。更にまた、選択ゲート電極ＳＧｂ及びＳＧｓに消去電位Ｖｅｒａｓｅよりも低い選択ゲート電位Ｖｓｇを印加する。すなわち、Ｖｓｇ＜Ｖｅｒａｓｅとする。
これにより、ビット線ＢＬ及びソース線ＳＬの電位は消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）となり、選択ゲート電極ＳＧｂ及びＳＧｓの電位は選択ゲート電位Ｖｓｇとなるため、ビット線ＢＬと選択ゲート電極ＳＧｂとの電位差、及び、ソース線ＳＬと選択ゲート電極ＳＧｓとの電位差によるバンド間トンネリングによってホール電流が発生し、シリコンピラー３６の電位、すなわち、ボディ電位が昇圧する。一方、消去対象となるブロック（選択ブロック）の制御ゲート電極ＣＧには基準電位Ｖｓｓ（例えば、０Ｖ）が印加されているため、シリコンピラー３６と制御ゲート電極ＣＧとの間の電位差により、ホールがメモリトランジスタ４２の電荷蓄積領域３３ｂに注入され、電荷蓄積領域３３ｂ内の電子が対消滅する。この結果、データが消去される。なお、ホール電流の注入によりボディ電位が上昇するため、電荷蓄積領域３３ｂに十分なホールを注入するためには、消去電位Ｖｅｒａｓｅと選択ゲート電位Ｖｓｇとの電位差を十分にとる必要がある。
一方、消去対象としないブロック（非選択のブロック）においては、選択ゲート電極ＳＧｂ及びＳＧｓの電位をビット線ＢＬ及びソース線ＳＬの電位に近い電位まで昇圧させて、ビット線ＢＬ又はソース線ＳＬに接続された拡散層と選択ゲート電極ＳＧｂ又はＳＧｓとの間の電界を弱め、ホール電流が発生しないようにする。又は、制御ゲート電極ＣＧの電位をシリコンピラー３６と同時に昇圧させて、シリコンピラー３６内のホールが電荷蓄積領域３３ｂに注入されないようにする。これにより、非選択のブロックにおいては、メモリトランジスタ４２に既に書き込まれている値がそのまま保持される。
＜１．３ 製造方法＞
次に、図４、図１０〜図２３を用いて、本実施形態に係る不揮発性半導体記憶装置１００の製造方法の一例について説明する。
図１０は、本実施形態に係る不揮発性半導体記憶装置１００の製造方法を模式的に示したフローチャートである。図１１（ａ）〜図２５（ａ）は、本実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｚ−Ｙ平面に沿った断面図である。また、図１１（ｂ）〜図２５（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の基本的な製造方法を例示する、Ｘ−Ｙ平面に沿った平面図である。
［ステップＳ１００１］
先ず、図１１（ａ）及び（ｂ）に示すように、シリコン基板１１を用意する。このシリコン基板１１には、メモリセルトランジスタ領域１２が設定されており、メモリセルトランジスタ領域１２の周囲には周辺回路領域（図示せず）が設定されている。そして、シリコン基板１１の上層部分の所定の領域に、素子分離層を形成する。このとき、後の工程でダミーピラー３６ｄ（図４参照）が形成される予定の領域にも、素子分離層５９（図４参照）を形成する。次に、周辺回路領域において、高耐圧トランジスタのための厚膜ゲート絶縁層と低耐圧トランジスタのための薄膜ゲート絶縁層を作り分ける。このとき、メモリセルトランジスタ領域１２においても、シリコン基板１１上に絶縁層１０を形成する。次に、絶縁層１０上に、導電層として、膜厚が２００ｎｍ程度のポリシリコン膜１３を堆積させる。
次に、図１２（ａ）及び（ｂ）に示すように、メモリセルトランジスタ領域１２において、ポリシリコン膜１３の上層部分に対してフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、ポリシリコン膜１３の上面にＹ方向に延びる短冊状の溝５２を複数本形成する。溝５２はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。溝５２は、ポリシリコン膜１３の上面に形成された凹部である。
次に、図１３（ａ）及び（ｂ）に示すように、例えば、ＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）等によりボロン（不純物）を含まないノンドープのアモルファスシリコン層５６を堆積させることにより、ポリシリコン膜１３上に犠牲膜５３を成膜する。このとき、犠牲膜５３は溝５２内にも埋め込まれる。次に、犠牲膜５３及びポリシリコン膜１３を例えばフォトリソグラフィ及びＲＩＥにより加工する。これにより、メモリセルトランジスタ領域１２においてポリシリコン膜１３はブロック５０（図７参照）毎に分断され、各ブロック５０にポリシリコン膜１３からなる平板状のバックゲートＢＧを形成されると共に、周辺回路領域においてポリシリコン膜１３からなるゲート電極が形成される。
その後、周辺回路領域において、シリコン酸化物からなるスペーサを形成し、イオン注入を行って拡散層を形成する。次に、周辺回路領域において、層間絶縁層を堆積させ、平坦化し、上面がポリシリコン膜１３の上面と同じ高さになるようにリセスする。次に、犠牲膜５３をリセスして、ポリシリコン膜１３上から除去し、溝５２の内部のみに犠牲膜５３を残留させる。
［ステップＳ１００２］
次に、図１４（ａ）及び（ｂ）に示すように、例えばＣＶＤ（chemical vapor deposition）等を用いて、ポリシリコン膜１３及び犠牲膜５３上に、保護膜２１となる例えばシリコン酸化膜を形成する。続いて、シラン（ＳｉＨ４）ガスとシラン及び三塩化ホウ素（ＢＣｌ３）の混合ガスとを交互に用いたＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）によって、保護膜２１上に、厚さ３０ｎｍ〜５０ｎｍ程度の制御ゲート電極となるボロン（不純物）を含むアモルファスシリコン層５５と、厚さ３０ｎｍ〜５０ｎｍ程度のボロン（不純物）を含まないノンドープのアモルファスシリコン層５６と、を少なくとも２層以上堆積して積層体ＭＬを形成する。なお、アモルファスシリコン層５５のボロン濃度は５×１０２０ａｔｏｍ／ｃｍ３〜２×１０２１ａｔｏｍ／ｃｍ３程度である。また、アモルファスシリコン層５６及びアモルファスシリコン層５５を形成する工程では、三塩化ホウ素のガスのオンオフを制御することで、装置を交換することなく同一の成膜装置内でアモルファスシリコン層５６及びアモルファスシリコン層５５を形成することができる。続いて、ハードマスクとなるアモルファスカーボン層（不図示）を堆積する。
［ステップＳ１００３］
次に、図１５（ａ）及び（ｂ）に示すように、該アモルファスカーボン層１１０をマスクとして用いて、ＲＩＥ等の異方性エッチングによって、積層体ＭＬをエッチングして、積層体ＭＬに溝（スリット）５７を形成する。溝５７は、接続部材３７に接続された２本のシリコンピラー３６の間の領域をつなぐようにＸ方向に延び、最下層の保護膜２１まで到達するように形成する。
このとき、図７及び図８に示すように、溝５７は、電極層２２を相互に噛み合った１対の櫛状のパターンに分断するように形成する。すなわち、積層体ＭＬのＸ方向中央部においては、溝５７はＸ方向に延びるように形成する。これにより、電極層５５を、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。このとき、Ｙ方向における接続部材３７間の領域の直上域には、溝５７を形成しない。これにより、各制御ゲート電極ＣＧは、Ｙ方向に沿って配列された２本のシリコンピラー３６によって貫通される。また、積層体ＭＬのＸ方向両端部においては、溝５７はＸ方向には延ばさずに、Ｙ方向に断続的に延びるように形成する。これにより、積層体ＭＬのＸ方向中央部においてＹ方向に沿って交互に配置された制御ゲート電極ＣＧｂ及びＣＧｓが、積層体ＭＬのＸ方向の各端部において、それぞれ共通接続される。
［ステップＳ１００４］
次に、図１６（ａ）及び（ｂ）に示すように、溝５７内にシリコン窒化膜を埋め込むことで、犠牲膜５８が形成される。この犠牲膜５８は、後述する工程においてアモルファスシリコン層５５を支える。そして、例えばＲＩＥにより、積層体ＭＬにＺ方向に延びる複数本の貫通ホール２８を一括で形成する。このとき、貫通ホール２８はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。また、貫通ホール２８の底部は溝５２内に埋め込まれた犠牲膜５３の両端部に到達するようにする。これにより、各犠牲膜５３に対して、それぞれＹ方向において隣り合う２本の貫通ホール２８を到達させる。
［ステップＳ１００５］
次に、図１７（ａ）及び（ｂ）に示すように、アモルファスシリコン層５５とアモルファスシリコン層５６及び犠牲膜５３との選択エッチングが可能な薬液、例えばアルカリ系の薬液により、アモルファスシリコン層５６及び犠牲膜５３のみを選択的にエッチングする。より具体的には、コリン液を用い、アルカリの選択比を利用してノンドープ領域であるアモルファスシリコン層５６及び犠牲膜５３のみを選択的にエッチングする。これにより、アモルファスシリコン層５６及び犠牲膜５３が除去される。このとき、犠牲膜１１２がアモルファスシリコン層１０６を支えるため、アモルファスシリコン層１０６は所定の位置に保持されている。また、犠牲膜５３が除去されることにより、連通孔２９が形成され、連通孔２９とその両端部に連通された２本の貫通ホール２８により、１本の連続したＵ字孔３０が形成される。
［ステップＳ１００６］
次に、図１８（ａ）及び（ｂ）に示すように、後に中間絶縁層３２及び層間絶縁層２１の一部となる絶縁層５９として、シリコン酸化膜を、全面に堆積する。これにより、絶縁層５９は、Ｕ字孔３０内に形成される。より具体的には、絶縁層５９は、アモルファスシリコン層５５、ポリシリコン膜１３、及び保護膜２１の露出している面上に形成される。
続いて、図１９（ａ）及び（ｂ）に示すように、後に電荷蓄積領域３３ｂとなる電荷蓄積膜６０として、炭素を主成分とする薄膜（例えばアモルファスカーボン）を、ＣＶＤ法によって、全面に堆積する。これにより、電荷蓄積膜６０は、Ｕ字孔３０内の絶縁層５９、及び犠牲膜５８上に形成される。その結果、電荷蓄積膜６０は、Ｚ方向で互いに隣接するアモルファスシリコン層５５上に形成された絶縁層５９の間に埋め込まれる。
続いて、図２０（ａ）及び（ｂ）に示すように、トンネル絶縁層３４として、シリコン酸化膜を、全面に堆積する。これにより、トンネル絶縁層３４は、Ｕ字孔３０内の電荷蓄積膜６０上に形成される。
続いて、図２１（ａ）及び（ｂ）に示すように、全面にアモルファスシリコンを堆積させる。これにより、Ｕ字孔３０内のトンネル絶縁層３４上にアモルファスシリコンが埋め込まれ、Ｕ字シリコン部材３５が形成される。Ｕ字シリコン部材３５は、貫通ホール２８内に埋め込まれた１対のシリコンピラー３６と、連通孔２９内に埋め込まれた１本の接続部材３７とから構成される。
［ステップＳ１００７］
次に、図２２（ａ）及び（ｂ）に示すように、ＲＩＥ等によって、少なくともアモルファスシリコン層５５間に形成された電荷蓄積膜６０の一部が露出するように、犠牲膜５８を除去する。この際、保護膜２１がエッチングされても良い。積層体ＭＬを例えばＲＩＥによって加工し、積層体ＭＬに溝５７−２を形成する。溝５７−２は、接続部材３７に接続された２本のシリコンピラー３６の間の領域をつなぐようにＸ方向に延び、最下層の絶縁層２１まで到達するように形成する。このＲＩＥの際、絶縁層５９間に挟まれている電荷蓄積膜６０の一部がＲＩＥのエッチングガスに曝される。該エッチングガスとして、酸素を含むエッチングガスを用いることにより、エッチングガスに晒された電荷蓄積膜６０はＣＯ２に変換される。その結果、電荷蓄積膜６０をエッチングガスに晒す時間を調整することで、所望の位置にのみ電荷蓄積膜６０を残すことが可能である。本実施形態では、アモルファスシリコン層５５に、絶縁層５９に挟まれた電荷蓄積膜６０、及びＺ方向で連続している電荷蓄積膜６０を、Ｘ−Ｙ平面方向で近接する部分にのみ電荷蓄積膜６０を残すように除去する。除去されずに残った電荷蓄積膜６０は、電荷蓄積領域３３ｂとなり、電荷蓄積膜６０が除去された部分は、空隙６１となる。
［ステップＳ１００８］
次に、図２３（ａ）及び（ｂ）に示すように、ＡＬＤ（Atomic Layer Deposition）法等を用いて、積層体ＭＬ上に絶縁層２３を堆積させて平坦化する。これにより、空隙６１内及び溝５７−２内に、層間絶縁層、電極間絶縁層の一部として機能する絶縁層６２として、シリコン酸化膜が形成される。そのため、各ゲートに孤立した電荷蓄積領域３３ｂが形成される。具体的には、Ｚ方向でアモルファスシリコン層５５に挟まれた絶縁層５９及び絶縁層６２が層間絶縁層２１となる。また、Ｚ方向で電荷蓄積領域３３ｂの間に埋め込まれた絶縁層６２は、絶縁領域３３ａとなり、これにより、絶縁領域３３ａ及び電荷蓄積領域３３ｂを有する中間層３３が形成される。また、Ｘ−Ｙ平面に平行な方向で電荷蓄積領域３３ｂ及びアモルファスシリコン層５５に挟まれた絶縁層５９と、この絶縁層５９にＺ方向で挟まれた絶縁層６２とを、中間絶縁層３２とする。この後、次に、温度が例えば６００℃程度である熱処理を行い、アモルファスシリコン層５５を結晶化させて、制御ゲート電極ＣＧとなるポリシリコン層２２を形成することができる。
これにより、半導体基板を含む基板（シリコン基板）１１の上方には、シリコン基板１１に垂直な円柱状の半導体領域３６が形成される。そして、半導体領域３６の側面、すなわち周囲にはトンネル絶縁層３４が形成される。トンネル絶縁層３４の側面には電荷蓄積領域（電荷蓄積膜）３３ｂを含む中間層３３が形成され、電荷蓄積領域３３ｂの側面には中間絶縁層３２が形成される。中間絶縁層３２の側面には、ボロン（Ｂ）を含み、且つシリコン基板１１に対して平行な平板状の複数の制御ゲート電極２２が接して形成され、中間絶縁層３２及び制御ゲート電極２２の表面には層間絶縁層２２が形成される。ここでは、炭素を主成分とする薄膜を電荷蓄積領域３３ｂとして用いているので、電荷蓄積領域３３ｂは、例えばフローティングゲート電極として機能する。
［ステップＳ１００９］
次に、図２４（ａ）及び（ｂ）に示すように、例えば、絶縁層２３上に、導電層２４を形成し、導電層２４上にレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとしたエッチングとレジスト膜のスリミングとを繰り返すことにより、積層体ＭＬを階段状に加工する。これにより、上方（Ｚ方向）から見て、各段の制御ゲート電極ＣＧのＸ方向両端部がそれより上段の制御ゲート電極ＣＧによって覆われなくなり、後の工程において、上方から各段の制御ゲート電極ＣＧに対してコンタクトを形成することが可能となる。次に、階段状に加工した積層体ＭＬを覆うように、例えばシリコン窒化物からなるエッチングストッパ膜（図示せず）を成膜し、その上に層間絶縁層（図示せず）を形成し、上面を平坦化する。これにより、積層体ＭＬの周囲が層間絶縁層によって埋め込まれる。
そして図２５に示すように、導電層２４上に絶縁層２５を形成する。そして、絶縁層２５、導電層２４及び絶縁層２３を貫通し、積層体ＭＬ内の貫通ホール２８の上端に到達するように、貫通ホール３８を形成する。
次に、全面に絶縁層を堆積させ、アモルファスシリコンを堆積させる。そして、アモルファスシリコン及び絶縁層をエッチバックして、貫通ホール３８内にのみ残留させる。これにより、貫通ホール３８の内面上にゲート絶縁層４０が形成されると共に、アモルファスシリコンが埋め込まれる。次に、温度が例えば６００℃の熱処理を行い、貫通ホール３８内のアモルファスシリコンを結晶化させてポリシリコンとする。そして、このポリシリコンに対して、ヒ素（Ａｓ）を例えば加速電圧を４０ｋｅＶ、ドーズ量を３×１０１５ｃｍ−２としてイオン注入し、ドレイン拡散層（図示せず）を形成する。これにより、貫通ホール３８内にシリコンピラー３９が形成される。シリコンピラー３９はシリコンピラー３６に接続される。また、上述した熱処理の際に、アモルファスシリコン層５５を結晶化させても良い。
次に、絶縁層２５及び導電層２４に対してＲＩＥ等の加工を行い、Ｙ方向において隣り合うシリコンピラー３９間の領域に、Ｘ方向に延びる溝５２を形成する。これにより、導電層２４をＹ方向に沿って分断し、Ｘ方向に延びる複数本の選択ゲート電極ＳＧを形成する。
次に図４に示すように、絶縁層２３上及び絶縁層２５上に絶縁層２６を形成し、絶縁層２６内にソースプラグＳＰを埋設すると共に、絶縁層２６上にＸ方向に延びるソース線ＳＬを形成する。このとき、ソース線ＳＬはソースプラグＳＰを介して、一部のシリコンピラー３９のドレイン拡散層に接続される。また、積層体ＭＬの周囲に設けられた層間絶縁層（図示せず）に、上方から各制御ゲート電極ＣＧ及び各選択ゲート電極ＳＧに接続されるコンタクト（図示せず）を形成する。次に、絶縁層２６上に、ソース線ＳＬを覆うように絶縁層２７を形成する。次に、絶縁層２７及び１９内にビットプラグＢＰを埋設すると共に、絶縁層２７上にＹ方向に延びるビット線ＢＬを形成する。このとき、ビット線ＢＬはビットプラグＢＰを介して、残りのシリコンピラー３９のドレイン拡散層に接続される。これにより、不揮発性半導体記憶装置１００が製造される。
＜１．４ 第１の実施形態に係る作用効果＞
上述した第１の実施形態によれば、不揮発性半導体記憶装置１００は、基板１１と、基板１１に対して垂直な第１の方向（Ｚ方向）に、第１の絶縁層２１及び第１の電極層２２が交互に複数積層される構造を有する積層体ＭＬと、を有している。また、不揮発性半導体記憶装置１００は、第１の方向に沿って、第１の絶縁層２１及び第１の電極層２２を貫通する第１の貫通孔２８の内壁に形成された第２の絶縁層３２と、第２の絶縁層３２の表面に形成された中間層３３と、中間層３３の表面に形成された第３の絶縁層３４と、第３の絶縁層３４の表面に形成され、第１の方向に沿って延伸する柱状の第１の半導体領域３６と、を備えている。そして、不揮発性半導体記憶装置１００は、基板１１及び積層体ＭＬの間に設けられた第２の電極層ＢＧと、第２の電極層ＢＧに形成されて、少なくとも第１の方向に直交する第３の方向に沿って形成された第２の貫通孔２９と、第３の方向に沿って延伸する柱状の第２の半導体領域３７と、を備えている。そして、中間層３３は、第１の電極層２２に第１の方向に直交する第２の方向で隣接する位置に、炭素を主成分として含有する電荷蓄積領域３３ｂを備え、第１の絶縁層２１に第２の方向で隣接する位置に、第１の方向に沿って隣接する複数の電荷蓄積領域３３ｂを電気的に分断する絶縁領域３３ａを備えている。また、第２の絶縁層３２、中間層３３、及び第３の絶縁層３４は、第２の貫通孔２９の内壁に形成され、第２の半導体領域３７は、第２の貫通孔２９内に形成された第３の絶縁層３４の表面に形成されている。
このように、メモリセルトランジスタＭＴの電荷蓄積層として機能する電荷蓄積領域３３ｂは、Ｚ方向において絶縁領域３３ａによって電気的に分断されている。
ところで、中間層３３を、電荷トラップ型のＳｉＮ等の窒化物やＨｆＯ２等の酸化物等からなる電荷蓄積絶縁層とし、各メモリセルトランジスタ間において、該電荷蓄積絶縁層が連続している構成が考えられる。このような構成の場合、Ｚ方向で隣接する二つの制御ゲート電極間の電荷蓄積絶縁層に電荷が蓄積されたり、電荷蓄積絶縁層に蓄積させた電荷が、Ｚ方向の膜中を移動してしまったり等の問題が生じることがある。
しかしながら、上述したように、電荷蓄積領域３３ｂは、Ｚ方向において絶縁領域３３ａによって電気的に分断されている。このため、書き込みや消去等の動作モードによっても、電荷が電荷蓄積領域３３ｂ間の絶縁領域３３ｂに蓄積され、電荷蓄積領域３３ｂに蓄積させた電荷が、他の電荷蓄積領域３３ｂに移動してしまう等の問題を抑制することができる。よって、それらが原因の誤書き込み等の発生を抑制することができる。これにより、データの保持特性に優れた不揮発性の半導体記憶装置をえることが可能となる。
（第２の実施形態）
次に、図２６を用いて、第２の実施形態について説明する。ここでは、上述した第１の実施形態と同様の構成で、電荷蓄積領域３３ｂ（電荷蓄積膜６０）である炭素を主成分とする薄膜の好適な組成について説明する。図２６は、電荷蓄積膜６０である炭素を主成分とする薄膜の好適な組成の範囲を示す表である。尚、基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
＜２．０ 実験方法＞
ところで、以下に説明する電荷蓄積膜６０である炭素を主成分とする薄膜の好適な組成は、分析用のサンプルを形成することで、決定している。この分析用のサンプルは実際の不揮発性半導体記憶装置の構造とは異なり、サンプルとして形成された電荷蓄積膜６０は、組成の分析を容易にするために、他の膜で覆われていない。ところで、第１の実施形態で説明したような不揮発性半導体記憶装置を製造する場合、電荷蓄積膜６０を形成した後に、更に様々な膜を形成している。そのため、電荷蓄積領域３３ｂ（電荷蓄積膜６０）は、様々な温度（温度履歴）下に晒されることになる。
この、電荷蓄積膜６０の好適な組成を導出する方法としては、まずデバイス作成に用いた条件と同じ条件にて、シリコン基板上にそれぞれの単膜を成膜する。そして、不揮発性半導体記憶装置１００を形成する際の温度履歴の模擬として、Ｎ２雰囲気中にて、７５０℃、１ｍｉｎ.のアニールを１回のみ行う。その後、ＩＣＰ（Inductively Coupled Plasma : 誘導結合プラズマ法）、ＲＢＳ／ＨＦＳ（Rutherford Backscattering Spectrometry : ラザフォード後方散乱分析、およびHydrogen Forward Scattering : 水素前方散乱分析）、ＸＰＳ（X-ray photoelectron spectroscopy : X線光電子分光法）等を用いることで、電荷蓄積膜６０の組成を検査する。その結果として、図２６に示すようなデータが得られる。
＜２．１ 好適な範囲について＞
図２６に示す表において、電荷蓄積膜６０中の窒素と酸素の量は、いずれの条件においても合計で２０％以下であることを前提とする。そこで図２６に示す結果に基づいて、組成を整理すると、以下に示す組成の範囲が好適であることがわかる。すなわち、電荷蓄積膜６０は、炭素（Ｃ）、Ｓｉ、及び水素（Ｈ）、または炭素（Ｃ）、Ｓｉ、水素（Ｈ）と、窒素（Ｎ）、または酸素（Ｏ）から選ばれる少なくともいずれか１種類以上の元素とを含むとする。そして、その組成範囲をＳｉｘ（ＣａＮｂＯｃ）ｙＨｚとした場合、その範囲が５≦ｘ≦４０、２０≦ｙ≦６０、５≦ｚ≦６５、５０≦ａ≦１００、０≦ｂ≦２０、０≦ｃ≦４の範囲が好適であることがわかる。
＜２．２ 生成条件等＞
本実施形態では、ＣＶＤ法を用いて電荷蓄積膜６０を成膜した。他にスパッタ法などを用いて、電荷蓄積膜６０を成膜することも可能である。炭素を主成分とする膜（電荷蓄積膜６０）を成膜する場合、ＣＶＤ法では、炭化水素（ＣＨ）系のガスを反応ガスとして用いることが多いが、この場合、成膜の条件によっては、電荷蓄積膜６０中に水素Ｈが残留することがある。この水素の残留量は、成膜条件により異なるが、０．０１ ａｔ．％から２０ ａｔ．％の範囲で可変させることができる。また、添加する元素を含むガスを反応ガスに混合することにより、電荷蓄積膜６０中に所望の元素を添加することができる。なお、反応ガスはアセチレン（Ｃ２Ｈ２）、プロピレン（Ｃ３Ｈ６）等の炭化水素系が用いられ、水素、窒素、酸素などを用いて一部反応させて、電荷蓄積膜６０中に添加が可能であり、またキャリアガスであるＨｅ、Ａｒ、窒素等を用いて添加元素の導入も可能である。ＣＶＤ法にはいつくかの方法があるが、プラズマＣＶＤ（ＰＥＣＶＤ）を用いることで、比較的低温で電荷蓄積膜６０を成膜することができるため好適である。
また、ＣＶＤにより形成された電荷蓄積膜６０の電気抵抗率は、成膜条件により、１０−３ ［Ω・cm]のオーダーからそれ以上になる。電荷蓄積膜６０の電気抵抗率は、特に成膜温度には敏感で、成膜温度が低い場合には高抵抗な膜が得られる。炭素のみでは薄膜形成後のアニール等により、膜の電気抵抗率を下げることは実質的には難しい。もし行うとすれば少なくとも１０００℃以上の加熱が必要であり、素子の他の部分へのダメージとなる恐れが非常に高い。Ｓｉを含む膜の場合には、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、テトラメチルシラン（Ｓｉ（ＣＨ３）４）、ＴＭＳ)等が反応ガスとして用いられる。
一方、スパッタ法で電荷蓄積膜６０を成膜する場合には、グラファイト等からなるスパッタリングターゲットを不活性ガスを用いてスパッタすることで行われる。この不活性ガスとしては、Ａｒ等が用いられるため、電荷蓄積膜６０中に水素は残留しない。水素を添加する場合には、反応ガスとして、水素、もしくは水素を含むガスを反応ガスに混合するなどして実施される。なお、ターゲットに添加したい元素を混合することが可能であり、これらを用いて膜中に添加することができる。スパッタ法もいつくかの方法があるが、マグネトロンスパッタが量産性に優れる。グラファイトを主成分とするスパッタリングターゲットを用いれば、ＤＣ、ＲＦスパッタ法のいずれでも成膜が可能である。添加元素やその量により、電気抵抗が高い材料になることもあるが、このような場合にはＲＦスパッタ法を用いることができる。スパッタ法により形成された薄膜の電気抵抗率は、成膜条件により、１０−１〜１０−２［Ω・cm]のオーダーからそれ以上になる。やはり成膜温度には敏感で、成膜温度が低い場合には高抵抗な膜が得られる。Ｓｉを含む膜の場合には、スパッタリングターゲットとしてＳｉＣ、またはＳｉとＣの混合体などが用いられる。
＜２．３ 第２の実施形態の作用効果＞
上述する第２の実施形態によれば、電荷蓄積膜６０は、炭素（Ｃ）、Ｓｉ、及び水素（Ｈ）、または炭素（Ｃ）、Ｓｉ、水素（Ｈ）と、窒素（Ｎ）、または酸素（Ｏ）から選ばれる少なくともいずれか１種類以上の元素とを含むことが好適である。そして、その組成範囲をＳｉｘ（ＣａＮｂＯｃ）ｙＨｚとした場合、その範囲が５≦ｘ≦４０、２０≦ｙ≦６０、５≦ｚ≦６５、５０≦ａ≦１００、０≦ｂ≦２０、０≦ｃ≦４の範囲とすることが更に好適である。また、上述した各種の方法で電荷蓄積膜６０を形成することにより、所望の電気抵抗値を得ることが可能である。そして、電荷蓄積膜６０の抵抗が低抵抗であればある程、フローティングゲートＦＧとして用いる場合に好適であり、また、電荷蓄積膜６０の抵抗が高抵抗であればある程、チャージトラップ型の電荷蓄積膜として用いる場合に好適である。つまり、電荷蓄積膜６０は、低抵抗または高抵抗であることが望ましい。
（第３の実施形態）
次に、図２７〜図２９を用いて、第３の実施形態に係る不揮発性半導体記憶装置について説明する。第３の実施形態では、炭素を主成分とする薄膜（電荷蓄積膜６０）上に膜べり防止用の保護膜３４−２を形成する場合について説明する。図２７〜図２９は、第３の実施形態に係る不揮発性半導体記憶装置の基本的な製造工程の一部を示す断面図である。尚、基本的な構成及び基本的な動作は、上述した第１及び第２の実施形態と同様である。従って、上述した第１及び第２の実施形態で説明した事項及び上述した第１及び第２の実施形態から容易に類推可能な事項についての説明は省略する。
＜３．１ 保護膜の構成＞
まず、保護膜３２−２の構成について説明する。
図２７に示すように、中間絶縁層３３と、トンネル絶縁層３４との間に、膜厚が１〜２ｎｍ程度の保護膜３４−２が設けられている。この保護膜３４−２は、主にトンネル絶縁層３４を形成する際に、中間絶縁層３３の電荷蓄積領域３３ｂの酸化を保護する為に用いられる。そのため、この保護膜３４−２は、酸化されにくい材料でできている。保護膜３４−２としては、ＳｉＮ、ＳｉＣ、若しくはＣＮ等の材料が好適である。保護膜３４−２は、電荷蓄積領域３３ｂ、及びトンネル絶縁層３４の間に形成されるため、トラップ密度も高く、電荷蓄積特性も良好である。
＜３．２ 保護膜の製造方法＞
次に、保護膜３４−２の製造方法について説明する。
図２８に示すように、電荷蓄積層６０を形成した後（図１９参照）、例えば、電荷蓄積層６０上に保護膜３４−２として、酸化されにくい材料、例えばＣＮを形成する場合は、電荷蓄積層６０の表面を１〜２ｎｍ程度、窒化することで、電荷蓄積層６０上に保護膜３４−２を形成することができる。
そして、図２８に示すように、保護膜３４−２上に、トンネル絶縁層３４として、シリコン酸化物を形成する。このシリコン酸化膜は、酸素プラズマ、もしくは酸素ラジカル等の酸化雰囲気中で形成される。この場合、保護膜３２−２は、酸化されにくい材料で形成されているので、酸化雰囲気中に晒される場合に、電荷蓄積膜６０の酸化を抑制することができる。その後、図２１〜図２５までの工程を行うことで、図２７に示す不揮発性半導体記憶装置を形成することができる。
尚、ここでは、電荷蓄積膜６０の表面領域を窒化することにより、保護膜３４−２を形成しているが、必ずしもこれに限らず、電荷蓄積膜６０上に、直接保護膜３４−２を堆積することで、形成しても良い。
＜３．３ 第３の実施形態の作用効果＞
上述した第３の実施形態によれば、不揮発性半導体記憶装置１００は、電荷蓄積領域３３ｂと第３の絶縁層３４との間にＳｉＮ、ＳｉＣ、若しくはＣＮを有する第４の絶縁層３４−２を更に備えている。
炭素を主成分とする電荷蓄積膜６０の表面上に、トンネル絶縁層３４としてシリコン酸化物を形成する場合、電荷蓄積膜６０の膜べりが発生することある。これは炭素を主成分とする電荷蓄積膜６０上にシリコン酸化物を成膜する際に、酸素プラズマ、もしくは酸素ラジカル等を用いる為、電荷蓄積膜６０が除去されてしまうからと考えられる。これにより、電荷蓄積膜６０の表面が除去されてしまい、所望の膜厚が得られないという問題もあった。
そこで、電荷蓄積膜６０上に酸化されにくい材料を有する保護膜３４−２を形成することで、トンネル絶縁層３４を形成する場合においても、電荷蓄積膜６０は酸化雰囲気中に晒されることはない。これにより、高品質な電荷蓄積領域３３ｂを形成することが可能となる。
（第４の実施形態）
次に、図３０〜図３４を用いて、第４の実施形態に係る不揮発性半導体記憶装置について説明する。第４の実施形態では、平面型のいわゆるフローティングゲート型のＮＡＮＤフラッシュメモリの電荷蓄積層に、炭素を主成分とする膜を適用した例について説明する。
＜４．１ ＮＡＮＤ型フラッシュメモリの全体構成＞
図３０を用いて、第４の実施形態に係るＮＡＮＤ型フラッシュメモリ３００の構成を概略的に説明する。図３０は、第４の実施形態に係るＮＡＮＤ型フラッシュメモリ３００の基本的な構成を模式的に示すブロック図である。
図３０に示すように、ＮＡＮＤ型フラッシュメモリ３００は、メモリセルアレイ７１と、カラムデコーダ７２と、データ入出力バッファ７３と、データ入出力端子７４と、ロウデコーダ７５と、制御回路７６と、制御信号入力端子７７と、ソース線制御回路７８と、ウェル制御回路７９と、を備えている。
メモリセルアレイ７１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＬとを含む。このメモリセルアレイ７１は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセル等とも称す）ＭＴがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルトランジスタＭＴは、例えば、制御ゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルトランジスタＭＴは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
カラムデコーダ７２は、メモリセルアレイ７１内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータ記憶回路（図示せず）等を有している。カラムデコーダ７２は、ビット線ＢＬを介してメモリセルアレイ７１中のメモリセルトランジスタＭＴのデータを読み出したり、ビット線ＢＬを介して該メモリセルトランジスタＭＴの状態を検出したり、ビット線ＢＬを介して該メモリセルトランジスタＭＴに書き込み制御電圧を印加して該メモリセルトランジスタＭＴに書き込みを行う。
また、カラムデコーダ７２は、カラムデコーダ７２内のデータ記憶回路を選択し、このデータ記憶回路に読み出されたメモリセルトランジスタＭＴのデータを、データ入出力バッファ７３を介してデータ入出力端子７４から外部（ホスト）へ出力する。
データ入出力バッファ７３は、データ入出力端子７４からデータを受信し、カラムデコーダ７２によって選択された該データ記憶回路に記憶される。また、データ入出力バッファ７３は、データ入出力端子７４を介して外部にデータを出力する。
データ入出力端子７４は、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスを受信する。
ロウデコーダ７５は、データの読み出し動作、書き込み動作、或いは消去動作時に、何れかのブロックＢＬＫを選択し、残りのブロックＢＬＫを非選択とする。つまり、ロウデコーダ７５は、メモリセルアレイ７１のワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。
ソース線制御回路７８は、メモリセルアレイ７１に接続されている。ソース線制御回路７８は、ソース線ＳＬの電圧を制御する。
ウェル制御回路７９は、メモリセルアレイ７１に接続されている。このウェル制御回路７９は、メモリセルトランジスタＭＴが形成される半導体基板（ウェル）の電圧を制御するようになっている。
制御回路７６は、メモリセルアレイ７１、カラムデコーダ７２、データ入出力バッファ７３、ロウデコーダ７５、ソース線制御回路７８、及びウェル制御回路７９を制御する。制御回路７６には、例えば電源電圧の昇圧を行う電圧発生回路７６−１が含まれているものとする。制御回路７６は、電圧発生回路７６−１により電源電圧を必要に応じて昇圧し、昇圧した電圧をカラムデコーダ７２、データ入出力バッファ７３、ロウデコーダ７５、及びソース線制御回路７８に印加する。
制御回路７６は、外部から制御信号入力端子７７を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子７４からデータ入出力バッファ７３を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７６は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ７１の各部に供給する。
＜４．２ メモリセルアレイの概要＞
次に、第４の実施形態に係るメモリセルアレイ７１の基本的な構成について概略的に説明する。図３１は、実施形態に係るメモリセルアレイ７１の基本的な構成について模式的に示したブロック図である。また、図３２は、図３１に示される複数のメモリブロックのうち、１つのメモリブロックの回路例を示している。
図３１に示すように、メモリセルアレイ７１は、複数のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍ（ｍは１以上の整数である）から構成される。複数のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍは、ビット線ＢＬ方向（カラム方向）に並んで配置される。
図３２に示すように、１つのメモリブロックは、ワード線ＷＬ方向（ロウ方向）に並んだ複数のＮＡＮＤセル（セルユニット、またはＮＡＮＤストリングス等とも称す）を含む。
１つのＮＡＮＤセルは、直列接続される複数のメモリセルトランジスタ（単にメモリセルとも称す）ＭＴと、一端のメモリセルトランジスタＭＴのドレインに接続される選択ゲートトランジスタＳＴ１と、他端のメモリセルのソースに接続される選択ゲートトランジスタＳＴ２とを含む。
メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁層を介在して形成された電荷蓄積層と、電荷蓄積層上に形成されたゲート絶縁層と、更にゲート絶縁層上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択ゲートトランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択ゲートトランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択ゲートトランジスタＳＴ２のドレイン領域に接続されている。
ビット線ＢＬ０〜ＢＬｑ−１（ｑは１以上の整数である）は、選択ゲートトランジスタＳＴ１のドレインと接続される。ソース線ＳＬは、選択ゲートトランジスタＳＴ２のソースに接続される。尚、ビット線ＢＬ０〜ＢＬｑ−１についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。また、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
ワード線ＷＬ０〜ＷＬｎ−１（ｎは１以上の整数である）は、ＷＬ方向に延び、ＷＬ方向に隣接するメモリセルで共有接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ７を区別しない場合には、単にワード線ＷＬと呼ぶことがある。
セレクトゲート線ＳＧＤ、ＳＧＳはそれぞれ、メモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極で共有接続される。
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
続いて、図３３を用いて上記構成のメモリセルアレイ７１の平面図について説明する。
図３３に示すように、ｐ型半導体基板中にはビット線ＢＬ方向に沿ったストライプ形状の素子領域ＡＡ（active area）が、ビット線ＢＬ方向に直交するワード線ＷＬ方向に沿って複数設けられている。隣接する素子領域ＡＡ間にはビット線ＢＬ方向に延びる素子分離領域ＳＴＩ（shallow trench isolation）が形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
半導体基板上には、複数の素子領域ＡＡを跨ぐようにして、ワード線ＷＬ方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。
ビット線ＢＬ方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
ビット線ＢＬ方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、ビット線ＢＬ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。
また、ビット線ＢＬ方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
次に、図３４を用いて、上記構成のメモリセルアレイ７１の断面構成について説明する。図３４は、図３３においてＡ−Ａ線に沿った断面図を示している。
図３４に示すように、ｐ型半導体基板（p-substrate）２００の表面領域内にｎ型ウェル領域（n-well）２０１、更にｎ型ウェル領域２０１上にｐ型ウェル領域（p-well）２０２が形成されている。尚、これらのｐ型半導体基板２００、ｎ型ウェル領域２０１、及びｐ型ウェル領域２０２を単に半導体基板２００〜２０２と称しても良い。
ｐ型ウェル領域２０２の活性領域ＡＡ上に、トンネル絶縁層２０４として機能する例えば、シリコン酸化膜が形成され、トンネル絶縁層２０４上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート構造が形成されている。メモリセルトランジスタＭＴにおけるトンネル絶縁層２０４は、電子がトンネルするトンネル膜として機能する。
メモリセルトランジスタＭＴのゲート構造は、積層構造を有する。すなわち、トンネル絶縁層２０４上に形成された電荷蓄積膜２０５、電荷蓄積膜２０５上に形成された絶縁層２０６、及び絶縁層２０６上に形成された電極層２０７を備えている。電荷蓄積膜２０５は、電荷を蓄積する電荷蓄積層として機能し、また絶縁層２０６は、電荷蓄積膜２０５に電荷を閉じこめるように機能する。また電極層２０７は、制御ゲート（ワード線ＷＬ）として機能する。また、メモリセルトランジスタＭＴの間に空隙部２０９、いわゆるエアギャップが形成されている。尚、電荷蓄積膜２０５は、上述の第２の実施形態で示した炭素（Ｃ）を主成分とする材料によって形成されている。電荷蓄積膜２０５をフローティングゲートＦＧとして用いる場合は、第２の実施形態で説明したように電気抵抗率の低い状態がより好適である。組成的には炭素の含有量が他の元素の含有量よりも多い方が好適である。また、絶縁層２０６は、酸化膜や窒化膜などの積層膜からなると更に好適である。
以下、メモリセルトランジスタＭＴにおける電荷蓄積膜２０５、絶縁層２０６、及び電極層２０７を、それぞれ電荷蓄積膜２０５、ゲート絶縁層２０６、及び制御ゲート電極２０７と呼ぶことがある。電荷蓄積膜２０５は、メモリセルトランジスタＭＴ毎に分離され、ゲート絶縁層２０６及び制御ゲート電極２０７はワード線ＷＬ方向で隣接するメモリセルトランジスタＭＴ間で共通に接続されている。すなわち、各メモリセルトランジスタＭＴの制御ゲート電極層２０７は、ワード線に沿った方向において、隣接する素子分離領域を跨いで、隣接する活性領域ＡＡ間で共通接続されている。
選択トランジスタＳＴ１、ＳＴ２のゲート構造は、トンネル絶縁層２０４上に形成された電荷蓄積膜２０５、電荷蓄積膜２０５の一部上に形成された絶縁層２０６、及び絶縁層２０６上と電荷蓄積膜２０５の一部上とに形成された電極層２０７を備えている。選択トランジスタＳＴ１、ＳＴ２のゲート構造において、電荷蓄積膜２０５の一部は、電極層２０７と電気的に接続されている。そして、ここでは便宜上、電極層２０７をゲート電極２０７とも称す。選択トランジスタＳＴ１、ＳＴ２においては、ゲート電極２０７はワード線ＷＬ方向で隣接するもの同士で共通接続されている。そして、ゲート電極２０７が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。
またゲート電極間に位置するｐ型半導体基板２００表面内には、ｎ＋型不純物拡散層２０３が形成されている。ｎ＋型不純物拡散層２０３は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層２０３及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。
更にｐ型半導体基板２００上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁層２０８が形成されている。層間絶縁層２０８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）２０３に達するコンタクトプラグＣＰ２が形成されている。
また層間絶縁層２０８中には、ドレイン側の選択トランジスタＳＴの不純物拡散層（ドレイン）２０３に達するコンタクトプラグＣＰ１が形成されている。
（変形例等）
尚、上述した第１の実施形態では、絶縁領域３３ａをシリコン酸化膜として説明したが、これに限らず、Ｚ方向でメモリセルトランジスタ毎に電荷蓄積領域３３ｂを電気的に分断できるものであれば、どのような構成でも良く、例えば空隙部であっても良い。
また、図示していないが、制御ゲート電極ＣＧ側の中間絶縁層３２と電荷蓄積領域３３ｂとの間にＳｉＮ、ＳｉＣもしくはＣＮを配置しても良い。この場合、電荷蓄積特性を向上させることができる。
また、第１〜第３の実施形態で説明した不揮発性半導体記憶装置１００において、炭素を主成分とする電荷蓄積領域３３ｂとして、カーボン・ナノ・チューブ（ＣＮＴ）を用いても良い。この場合、ＣＮＴのみを用いても良いし、ＳｉＯ２中にＣＮＴを分散させる構造でも良い。
また、第４の実施形態において、電荷蓄積膜２０５の上下界面や電荷蓄積膜２０５の側面をＳｉＮ、ＳｉＣもしくはＣＮ等の酸化されにくい保護膜で覆っても良い。これは、電荷蓄積膜２０５が、製造プロセス中に、酸化雰囲気にさらされる場合や、酸化膜と接する場合において、該保護膜で電荷蓄積層２０５を覆うことによって、電荷蓄積膜２０５の劣化を抑制する事ができる。電荷蓄積膜２０５の上下界面に該保護膜を形成する場合は、ＳｉＮ等の材料を用いることがより好適である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
２…カラムデコーダ、 ３…データ入出力バッファ、
４…データ入出力端子、 ５…ロウデコーダ、 ６…制御回路
６−１…電圧発生回路、 ７…制御信号入力端子
８、ソース線制御回路、 ９…バックゲート制御回路、１０…絶縁層
１１…シリコン基板、 １２…メモリセルトランジスタ領域
１３…ポリシリコン膜、 ２１…絶縁層、 ２２…電極層
２３…絶縁層、 ２４…導電層、 ２５…絶縁層
２６…絶縁層、 ２７…絶縁層、 ２８…貫通ホール
２９…連通孔、 ３０…Ｕ字孔、 ３１…絶縁膜
３２…中間絶縁層、 ３３…中間層、 ３３ａ…絶縁領域
３３ｂ…電荷蓄積領域、 ３４…トンネル絶縁層
３５…Ｕ字シリコン部材、 ３６…シリコンピラー
３６ｄ…シリコンピラー、 ３６ｄ…ダミーピラー
３６…半導体領域、 ３７…接続部材、 ３８…貫通ホール
３９…シリコンピラー、 ４０…ゲート絶縁層
４１…Ｕ字ピラー、 ４２…メモリトランジスタ、 ４３…選択トランジスタ
４４…バックゲートトランジスタ、 ４５…メモリストリング
５０…ブロック、 ５２…溝、 ５３…犠牲膜、 ５５…電極層
５６…アモルファスシリコン層、 ５７…溝、 ５８…犠牲膜
５９…素子分離膜、 ６０…電荷蓄積層、 ６１…空隙
６２…絶縁層、 ７１…メモリセルアレイ、 ７２…カラムデコーダ
７３…データ入出力バッファ、 ７４…データ入出力端子
７５…ロウデコーダ、 ７６…制御回路、 ７６―１…電圧発生回路
７７…制御信号入力端子、 ７８…ソース線制御回路、 ７９…ウェル制御回路
１００…不揮発性半導体記憶装置、 １０６…アモルファスシリコン層
１１０…アモルファスカーボン層、 １１２…犠牲膜、 ２００…半導体基板
２０１…ウェル領域、 ２０２…ウェル領域、 ２０３…不純物拡散層
２０４…トンネル絶縁層、 ２０５…電荷蓄積層、 ２０６…ゲート絶縁層
２０７…制御ゲート電極、 ２０８…層間絶縁層、 ２０９…空隙部
３００…ＮＡＮＤ型フラッシュメモリ。

Claims (6)

  1. 基板と、
    前記基板に対して垂直な第１の方向に、第１の絶縁層及び第１の電極層が交互に複数積層される構造を有する積層体と、
    前記第１の方向に沿って、前記第１の絶縁層及び前記第１の電極層を貫通する第１の貫通孔の内壁に形成された第２の絶縁層と、
    前記第２の絶縁層の表面に形成された中間層と、
    前記中間層の表面に形成された第３の絶縁層と、
    前記第３の絶縁層の表面に形成され、前記第１の方向に沿って延伸する柱状の第１の半導体領域と、
    前記基板及び前記積層体の間に設けられた第２の電極層と、
    前記第２の電極層に形成されて、少なくとも前記第１の方向に直交する第３の方向に沿って形成された第２の貫通孔と、
    前記第３の方向に沿って延伸する柱状の第２の半導体領域と、
    前記中間層と前記第３の絶縁層との間にＳｉＮ、ＳｉＣ、若しくはＣＮを有する第４の絶縁層と、
    を備え、
    前記中間層は、前記第１の電極層に前記第１の方向に直交する第２の方向で隣接する位置に、炭素を主成分として含有し、更に水素、シリコン、窒素、及び酸素から少なくとも一つ以上を含む電荷蓄積領域を備え、前記第１の絶縁層に前記第２の方向で隣接する位置に、前記第１の方向に沿って隣接する複数の前記電荷蓄積領域を電気的に分断する絶縁領域を備え、
    前記第２の絶縁層、前記中間層、及び前記第３の絶縁層は、前記第２の貫通孔の内壁に形成され、
    前記第２の半導体領域は、前記第２の貫通孔内に形成された第３の絶縁層の表面に形成されることを特徴とする不揮発性半導体記憶装置。
  2. 基板と、
    前記基板に対して垂直な第１の方向に、第１の絶縁層及び第１の電極層が交互に複数積層される構造を有する積層体と、
    前記第１の方向に沿って、前記第１の絶縁層及び前記第１の電極層を貫通する第１の貫通孔の内壁に形成された第２の絶縁層と、
    前記第２の絶縁層の表面に形成された中間層と、
    前記中間層の表面に形成された第３の絶縁層と、
    前記第３の絶縁層の表面に形成され、前記第１の方向に沿って延伸する柱状の第１の半導体領域と、
    を備え、
    前記中間層は、前記第１の電極層に前記第１の方向に直交する第２の方向で隣接する位置に、炭素を主成分として含有する電荷蓄積領域を備え、前記第１の絶縁層に前記第２の方向で隣接する位置に、前記第１の方向に沿って隣接する複数の前記電荷蓄積領域を電気的に分断する絶縁領域を備えていることを特徴とする不揮発性半導体記憶装置。
  3. 前記電荷蓄積領域と前記第３の絶縁層との間にＳｉＮ、ＳｉＣ、若しくはＣＮを有する第４の絶縁層を更に備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記電荷蓄積領域は更に、水素、シリコン、窒素、及び酸素から少なくとも一つ以上を含むことを特徴とする、請求項２または３に記載の不揮発性半導体記憶装置。
  5. 前記電荷蓄積領域は、カーボンナノチューブを含むことを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
  6. 前記基板及び前記積層体の間に設けられた第２の電極層と、
    前記第２の電極層に形成されて、少なくとも前記第１の方向に直交する第３の方向に沿って形成された第２の貫通孔と、
    前記第３の方向に沿って延伸する柱状の第２の半導体領域と、
    を更に備え、
    前記第２の絶縁層、前記中間層、及び前記第３の絶縁層は、前記第２の貫通孔の内壁に形成され、
    前記第２の半導体領域は、前記第２の貫通孔内に形成された第３の絶縁層の表面に形成されることを特徴とする請求項２乃至５のいずれか一項に記載の不揮発性半導体記憶装置。
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