CN104766866B - 3d闪存沟道的制造方法 - Google Patents

3d闪存沟道的制造方法 Download PDF

Info

Publication number
CN104766866B
CN104766866B CN201510174637.7A CN201510174637A CN104766866B CN 104766866 B CN104766866 B CN 104766866B CN 201510174637 A CN201510174637 A CN 201510174637A CN 104766866 B CN104766866 B CN 104766866B
Authority
CN
China
Prior art keywords
raceway groove
dielectric layer
side wall
manufacture method
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510174637.7A
Other languages
English (en)
Other versions
CN104766866A (zh
Inventor
唐兆云
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN201510174637.7A priority Critical patent/CN104766866B/zh
Publication of CN104766866A publication Critical patent/CN104766866A/zh
Application granted granted Critical
Publication of CN104766866B publication Critical patent/CN104766866B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提出了一种3D闪存沟道的制造方法，在形成第一沟道介质层和沟道硅后，刻蚀减薄第一沟道介质层暴露出沟道硅的侧壁，接着在沟道硅的侧壁形成侧墙，并且侧墙的厚度大于第一沟道介质层的宽度，从而在后续进行刻蚀时由侧墙保护第一沟道介质层不被过刻蚀，避免第一沟道介质层过刻蚀引起的性能下降等问题，并且相比于现有技术还能够减少刻蚀光罩的使用，有利于进行大量生产。

Description

3D闪存沟道的制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D闪存沟道的制造方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存。
3D NAND闪存的沟道及通孔连线均采用深通孔方式形成，并且均采用重叠(Overlay)曝光方式开孔，以形成深通孔。然而，在采用上述方式形成深通孔时，通常会存在曝光偏移，导致刻蚀通孔时会伤害位于顶层选择管拐角处的介质层，从而使形成的闪存Vt控制不稳，性能下降。
具体的，请参考图1，图1为现有技术中3D闪存形成沟道的剖面示意图，包括沟道硅10、位于沟道硅10两侧的介质层，所述介质层为氧化硅-氮化硅-氧化硅的薄膜组合(ONO)，即包括第一氧化硅21、第二氮化硅22和第三氧化硅23，沟道形成在绝缘层30中，在后续进行涂覆光阻并曝光形成图案化的光阻40后，由于工艺存在误差，导致CD出现偏移，暴露出沟道中的介质层，在进行刻蚀时，则会对介质层进行过刻蚀，进而引起上述问题。
发明内容
本发明的目的在于提供一种3D闪存沟道的制造方法，能够避免对沟道中介质层过刻蚀，确保形成的3D闪存性能良好。
为了实现上述目的，本发明提出了一种3D闪存沟道的制造方法，包括步骤：
提供半导体结构，所述半导体结构包括形成在基底上的绝缘层，形成在所述绝缘层内相互隔离的多层牺牲层及形成在绝缘层上的层间介质层，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层、多层牺牲层和层间介质层；
在所述沟道通孔中依次形成具有预定宽度的第一沟道介质层、沟道硅及第二沟道介质层，所述第一沟道介质层位于所述沟道两侧壁，所述沟道硅位于所述第一沟道介质层的两侧壁，所述第二沟道介质层位于所述沟道硅之间，并被所述沟道硅覆盖；
刻蚀减薄所述层间介质层和第一沟道介质层，暴露出沟道硅的部分侧壁；
在暴露出的沟道硅的两侧壁形成侧墙，所述侧墙的厚度大于所述第一沟道介质层的宽度。
进一步的，在所述的3D闪存沟道的制造方法中，所述侧墙的形成步骤包括：
在所述层间介质层、第一沟道介质层及沟道硅的表面形成侧墙层；
刻蚀去除部分侧墙层，保留位于所述沟道硅两侧壁的侧墙层，以获得侧墙。
进一步的，在所述的3D闪存沟道的制造方法中，采用干法刻蚀去除部分侧墙层。
进一步的，在所述的3D闪存沟道的制造方法中，所述侧墙的材质为不定形硅。
进一步的，在所述的3D闪存沟道的制造方法中，所述第一沟道介质层为氧化硅-氮化硅-氧化硅的薄膜组合。
进一步的，在所述的3D闪存沟道的制造方法中，所述侧墙的厚度大于所述氧化硅-氮化硅-氧化硅的薄膜组合的总宽度。
进一步的，在所述的3D闪存沟道的制造方法中，所述第二沟道介质层为氧化硅。
进一步的，在所述的3D闪存沟道的制造方法中，采用干法刻蚀或湿法刻蚀减薄所述层间介质层和第一沟道介质层。
进一步的，在所述的3D闪存沟道的制造方法中，所述湿法刻蚀采用的酸液为氢氟酸或磷酸。
进一步的，在所述的3D闪存沟道的制造方法中，所述绝缘层和层间介质层的材质为氧化硅，所述牺牲层的材质为氮化硅。
与现有技术相比，本发明的有益效果主要体现在：在形成第一沟道介质层和沟道硅后，刻蚀减薄第一沟道介质层暴露出沟道硅的侧壁，接着在沟道硅的侧壁形成侧墙，并且侧墙的厚度大于第一沟道介质层的宽度，从而在后续进行刻蚀时由侧墙保护第一沟道介质层不被过刻蚀，避免第一沟道介质层过刻蚀引起的性能下降等问题，并且相比于现有技术还能够减少刻蚀光罩的使用，有利于进行大量生产。
附图说明
图1为现有技术中3D闪存形成沟道的剖面示意图；
图2为本发明实施例中3D闪存沟道的制造方法的流程图；
图3至图7为本发明实施例中3D闪存沟道的制造过程中的剖面示意图。
具体实施方式
下面将结合示意图对本发明的3D闪存沟道的制造方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2，在本实施例中，提出了一种3D闪存沟道的制造方法，包括步骤：
S100：提供半导体结构，所述半导体结构包括形成在基底上的绝缘层，形成在所述绝缘层内相互隔离的多层牺牲层及形成在绝缘层上的层间介质层，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层、多层牺牲层和层间介质层；
S200：在所述沟道通孔中依次形成具有预定宽度的第一沟道介质层、沟道硅及第二沟道介质层，所述第一沟道介质层位于所述沟道两侧壁，所述沟道硅位于所述第一沟道介质层的两侧壁，所述第二沟道介质层位于所述沟道硅之间，并被所述沟道硅覆盖；
S300：刻蚀减薄所述层间介质层和第一沟道介质层，暴露出沟道硅的部分侧壁；
S400：在暴露出的沟道硅的两侧壁形成侧墙，所述侧墙的厚度大于所述第一沟道介质层的宽度。
具体的，请参考图3(由于沟道存在多个，在本实施例中的附图中仅显示若干个，中间采用波浪线进行省略，本领域技术人员理应知晓)，在步骤S100中，所述半导体结构包括形成在基底(图未示出)上的绝缘层100，形成在所述绝缘层100内相互隔离的多层牺牲层200及形成在绝缘层100上的层间介质层300，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层100、多层牺牲层200和层间介质层300；其中，所述绝缘层100的材质可以为氧化硅，所述层间介质层300的材质也可以为氧化硅，所述牺牲层200的材质可以为氮化硅，后续会将所述牺牲层200去除，用于填充金属等材质。
请继续参考图3，在步骤S200中，在所述沟道通孔中依次形成具有预定宽度的第一沟道介质层、沟道硅400及第二沟道介质层540，所述第一沟道介质层位于所述沟道两侧壁，所述沟道硅400位于所述第一沟道介质层的两侧壁，所述第二沟道介质层540位于所述第一沟道硅400之间，并被所述沟道硅400覆盖；其中，所述第一沟道介质层为氧化硅-氮化硅-氧化硅的薄膜组合。即，所述第一沟道介质层包括第一氧化硅510、第二氮化硅520和第三氧化硅530，其中，第二氮化硅520位于所述第一氧化硅510和第三氧化硅530之间。所述第一氧化硅510、第二氮化硅520和第三氧化硅530的总宽度为所述第一沟道介质层的宽度。所述第二沟道介质层540的材质为氧化硅。
请参考图4，在步骤S300中，刻蚀减薄所述层间介质层300和第一沟道介质层，暴露出沟道硅400的部分侧壁。其中，采用干法刻蚀或湿法刻蚀减薄所述层间介质层300和第一沟道介质层，所述湿法刻蚀采用的酸液为氢氟酸或浓磷酸。
在步骤S400中，在暴露出的沟道硅400的两侧壁形成侧墙，所述侧墙的厚度大于所述第一沟道介质层的宽度。具体地，请参考图5和图6，所述侧墙610的形成步骤包括：
在所述层间介质层300、第一沟道介质层及沟道硅400的表面形成侧墙层600；
刻蚀去除部分侧墙层610，保留位于所述沟道硅400两侧壁的侧墙层600，以获得侧墙610。
所述侧墙610的材质为不定形硅，可采用干法刻蚀去除部分侧墙层600。所述侧墙610的厚度W1大于所述氧化硅-氮化硅-氧化硅的薄膜组合的总宽度，以起到保护第一沟道介质层的作用。
请参考图7，在后续进行涂覆光阻并曝光形成图案化的光阻700后，由于侧墙610覆盖住第一沟道介质层，第一沟道介质层会被侧墙610保护，从而可以避免曝光等引起的孔刻蚀漂移带来的对第一沟道介质层中ONO的损伤，进而保证形成的闪存性能不被损坏。
综上，在本发明实施例提供的3D闪存沟道的制造方法中，在形成第一沟道介质层和沟道硅后，刻蚀减薄第一沟道介质层暴露出沟道硅的侧壁，接着在沟道硅的侧壁形成侧墙，并且侧墙的厚度大于第一沟道介质层的宽度，从而在后续进行刻蚀时由侧墙保护第一沟道介质层不被过刻蚀，避免第一沟道介质层过刻蚀引起的性能下降等问题，并且相比于现有技术还能够减少刻蚀光罩的使用，有利于进行大量生产。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种3D闪存沟道的制造方法，其特征在于，包括步骤：
提供半导体结构，所述半导体结构包括形成在基底上的绝缘层，形成在所述绝缘层内相互隔离的多层牺牲层及形成在绝缘层上的层间介质层，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层、多层牺牲层和层间介质层；
在所述沟道通孔中依次形成具有预定宽度的第一沟道介质层、沟道硅及第二沟道介质层，所述第一沟道介质层位于所述沟道两侧壁，所述沟道硅位于所述第一沟道介质层的两侧壁，所述第二沟道介质层位于所述沟道硅之间，并被所述沟道硅覆盖；
刻蚀减薄所述层间介质层和第一沟道介质层，暴露出沟道硅的部分侧壁；
在暴露出的沟道硅的两侧壁形成侧墙，所述侧墙的厚度大于所述第一沟道介质层的宽度。
2.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，所述侧墙的形成步骤包括：
在所述层间介质层、第一沟道介质层及沟道硅的表面形成侧墙层；
刻蚀去除部分侧墙层，保留位于所述沟道硅两侧壁的侧墙层，以获得侧墙。
3.如权利要求2所述的3D闪存沟道的制造方法，其特征在于，采用干法刻蚀去除部分侧墙层。
4.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，所述侧墙的材质为不定形硅。
5.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，所述第一沟道介质层为氧化硅-氮化硅-氧化硅的薄膜组合。
6.如权利要求5所述的3D闪存沟道的制造方法，其特征在于，所述侧墙的厚度大于所述氧化硅-氮化硅-氧化硅的薄膜组合的总宽度。
7.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，所述第二沟道介质层为氧化硅。
8.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，采用干法刻蚀或湿法刻蚀减薄所述层间介质层和第一沟道介质层。
9.如权利要求8所述的3D闪存沟道的制造方法，其特征在于，所述湿法刻蚀采用的酸液为氢氟酸或磷酸。
10.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，所述绝缘层和层间介质层的材质为氧化硅，所述牺牲层的材质为氮化硅。
CN201510174637.7A 2015-04-10 2015-04-10 3d闪存沟道的制造方法 Active CN104766866B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510174637.7A CN104766866B (zh) 2015-04-10 2015-04-10 3d闪存沟道的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510174637.7A CN104766866B (zh) 2015-04-10 2015-04-10 3d闪存沟道的制造方法

Publications (2)

Publication Number Publication Date
CN104766866A CN104766866A (zh) 2015-07-08
CN104766866B true CN104766866B (zh) 2017-12-08

Family

ID=53648599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510174637.7A Active CN104766866B (zh) 2015-04-10 2015-04-10 3d闪存沟道的制造方法

Country Status (1)

Country Link
CN (1) CN104766866B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226066B (zh) * 2015-08-20 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
CN107994026B (zh) * 2017-11-16 2020-07-10 长江存储科技有限责任公司 一种在高深宽比沟道孔刻蚀中保护侧壁的工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101241914A (zh) * 2007-01-26 2008-08-13 株式会社东芝 非易失性半导体存储装置
CN103904031A (zh) * 2012-12-26 2014-07-02 旺宏电子股份有限公司 半导体结构制造方法及制成的结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5651630B2 (ja) * 2012-03-22 2015-01-14 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101241914A (zh) * 2007-01-26 2008-08-13 株式会社东芝 非易失性半导体存储装置
CN103904031A (zh) * 2012-12-26 2014-07-02 旺宏电子股份有限公司 半导体结构制造方法及制成的结构

Also Published As

Publication number Publication date
CN104766866A (zh) 2015-07-08

Similar Documents

Publication Publication Date Title
US9691783B2 (en) Semiconductor device and method of manufacturing the same
CN105097704B (zh) 闪存器件及其形成方法
CN104465524B (zh) 镜像分栅快闪存储器及其形成方法
CN108933105B (zh) 半导体结构及其形成方法
JP2013165266A (ja) 半導体装置及びその製造方法
CN106941103A (zh) Nand存储器的形成方法
CN104934427A (zh) 闪存单元及其制造方法
CN108538848B (zh) 半导体结构及其形成方法
CN111785723B (zh) 一种分栅式存储器的制造方法
CN105679713B (zh) 闪存器件的制造方法
US10008512B2 (en) Semiconductor device and method of manufacturing the same
TWI555179B (zh) 隔離結構及具有其之非揮發性記憶體的製造方法
CN104347517A (zh) 半导体结构的形成方法
CN104779154B (zh) 3d闪存沟道的制造方法
CN104766866B (zh) 3d闪存沟道的制造方法
JP2009200464A (ja) フラッシュメモリ素子及びその製造方法
CN108281427A (zh) 闪存器件及其制造方法
CN105826271A (zh) 闪存的形成方法
CN103295967A (zh) 嵌入逻辑电路的分离栅极式快闪存储器的制作方法
KR100597646B1 (ko) 플래쉬 메모리의 플로팅 게이트 제조 방법
CN106992176A (zh) 存储器的制造方法
CN105826270A (zh) 闪存的形成方法
CN103137625B (zh) 三维层叠存储器及其制造方法
CN107527858B (zh) 快闪记忆体中浅沟槽的制作方法
CN104752358A (zh) 闪存器件及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240401

Address after: No. 88, Weilai Third Road, Donghu New Technology Development Zone, Wuhan City, Hubei Province, 430000

Patentee after: YANGTZE MEMORY TECHNOLOGIES Co.,Ltd.

Country or region after: China

Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd.

Country or region before: China

TR01 Transfer of patent right