CN104779154B - 3d闪存沟道的制造方法 - Google Patents
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Abstract
本发明提出了一种3D闪存沟道的制造方法，先通过刻蚀第二沟道介质层以及第一沟道介质层，接着再形成第二沟道硅，覆盖在所述第一沟道介质层上，以在后续刻蚀中保护所述第一沟道介质层，避免后续刻蚀造成第一沟道介质层过刻蚀引起的性能下降等问题，并且相比于现有技术还能够减少刻蚀光罩的使用，使得双图形刻蚀的工艺窗口增大，有利于进行大量生产。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D闪存沟道的制造方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存。
3D NAND闪存的沟道及通孔连线均采用深通孔方式形成，并且均采用重叠(Overlay)曝光方式开孔，以形成深通孔。然而，在采用上述方式形成深通孔时，通常会存在曝光偏移，导致刻蚀通孔时会伤害位于顶层选择管拐角处的介质层，从而使形成的闪存Vt控制不稳，性能下降。
具体的，请参考图1，图1为现有技术中3D闪存形成沟道的剖面示意图，包括沟道硅10、位于沟道硅10两侧的介质层，所述介质层为氧化硅-氮化硅-氧化硅的薄膜组合(ONO)，即包括第一氧化硅21、第二氮化硅22和第三氧化硅23，沟道形成在绝缘层30中，在后续进行涂覆光阻并曝光形成图案化的光阻40后，由于工艺存在误差，导致CD出现偏移，暴露出沟道中的介质层，在进行刻蚀时，则会对介质层进行过刻蚀，进而引起上述问题。
发明内容
本发明的目的在于提供一种3D闪存沟道的制造方法，能够避免对沟道中介质层过刻蚀，确保形成的3D闪存性能良好。
为了实现上述目的，本发明提出了一种3D闪存沟道的制造方法，包括步骤：
提供半导体结构，所述半导体结构包括形成在基底上的绝缘层，形成在所述绝缘层内相互隔离的多层牺牲层，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层和多层牺牲层；
在所述沟道通孔中依次形成第一沟道介质层、第一沟道硅及第二沟道介质层，所述第一沟道介质层位于所述沟道两侧壁，所述第一沟道硅位于所述第一沟道介质层的两侧壁，所述第二沟道介质层的位于所述第一沟道硅之间；
刻蚀去除预定深度的第二沟道介质层，暴露出部分第一沟道硅；
去除暴露出的第一沟道硅，暴露出部分第一沟道介质层，使所述第一沟道硅的高度与所述第二沟道介质层的高度相同；
刻蚀去除暴露出的第一沟道介质层，暴露出沟道通孔的侧壁，使所述第一沟道介质层的高度与所述第二沟道介质层的高度相同；
在所述沟道通孔中填充第二沟道硅，使所述第二沟道硅覆盖所述第一沟道介质层、第一沟道硅及第二沟道介质层，以在后续刻蚀中保护所述第一沟道介质层。
进一步的，在所述的3D闪存沟道的制造方法中，所述第一沟道介质层为氧化硅-氮化硅-氧化硅的薄膜组合。
进一步的，在所述的3D闪存沟道的制造方法中，所述第二沟道介质层为氧化硅。
进一步的，在所述的3D闪存沟道的制造方法中，干法刻蚀去除预定深度所述第二沟道介质层。
进一步的，在所述的3D闪存沟道的制造方法中，所述预定深度范围是2500埃～4500埃。
进一步的，在所述的3D闪存沟道的制造方法中，采用低温氧化法去除暴露出的第一沟道硅。
进一步的，在所述的3D闪存沟道的制造方法中，所述低温氧化法步骤包括：
对暴露出的第一沟道硅进行氧化处理，处理温度为800摄氏度，形成氧化物；
刻蚀去除所述氧化物。
进一步的，在所述的3D闪存沟道的制造方法中，采用湿法刻蚀去除部分第一沟道介质层。
进一步的，在所述的3D闪存沟道的制造方法中，形成所述第二沟道硅包括步骤：
在所述绝缘层上及沟道通孔中形成硅层；
采用化学机械研磨去除位于所述绝缘层表面的硅层，保留位于所述沟道通孔中的硅层，获得第二沟道硅。
进一步的，在所述的3D闪存沟道的制造方法中，所述第二沟道硅的材质为不定形硅。
与现有技术相比，本发明的有益效果主要体现在：先通过刻蚀第二沟道介质层以及第一沟道介质层，接着再形成第二沟道硅，覆盖在所述第一沟道介质层上，以在后续刻蚀中保护所述第一沟道介质层，避免后续刻蚀造成第一沟道介质层过刻蚀引起的性能下降等问题，并且相比于现有技术还能够减少刻蚀光罩的使用，使得双图形刻蚀的工艺窗口增大，有利于进行大量生产。
附图说明
图1为现有技术中3D闪存形成沟道的剖面示意图；
图2为本发明实施例中3D闪存沟道的制造方法的流程图；
图3至图8为本发明实施例中3D闪存沟道的制造过程中的剖面示意图。
具体实施方式
下面将结合示意图对本发明的3D闪存沟道的制造方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2，在本实施例中，提出了一种3D闪存沟道的制造方法，包括步骤：
S100：提供半导体结构，所述半导体结构包括形成在基底上的绝缘层，形成在所述绝缘层内相互隔离的多层牺牲层，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层和多层牺牲层；
S200：在所述沟道通孔中依次形成第一沟道介质层、第一沟道硅及第二沟道介质层，所述第一沟道介质层位于所述沟道两侧壁，所述第一沟道硅位于所述第一沟道介质层的两侧壁，所述第二沟道介质层的位于所述第一沟道硅之间；
S300：刻蚀去除预定深度的第二沟道介质层，暴露出部分第一沟道硅；
S400：去除暴露出的第一沟道硅，暴露出部分第一沟道介质层，使所述第一沟道硅的高度与所述第二沟道介质层的高度相同；
S500：刻蚀去除暴露出的第一沟道介质层，暴露出沟道通孔的侧壁，使所述第一沟道介质层的高度与所述第二沟道介质层的高度相同；
S600：在所述沟道通孔中填充第二沟道硅，使所述第二沟道硅覆盖所述第一沟道介质层、第一沟道硅及第二沟道介质层，以在后续刻蚀中保护所述第一沟道介质层。
具体的，请参考图3(由于沟道存在多个，在本实施例中的附图中仅显示若干个，中间采用波浪线进行省略，本领域技术人员理应知晓)，在步骤S100中，所述半导体结构包括形成在基底(图未示出)上的绝缘层100，形成在所述绝缘层100内相互隔离的多层牺牲层200，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层100和多层牺牲层200；其中，所述绝缘层100的材质可以为氧化硅，所述牺牲层200的材质可以为氮化硅，后续会将所述牺牲层200去除，用于填充金属等材质。
请继续参考图3，在步骤S200中，在所述沟道通孔中依次形成第一沟道介质层、第一沟道硅400及第二沟道介质层540，所述第一沟道介质层位于所述沟道两侧壁，所述第一沟道硅400位于所述第一沟道介质层的两侧壁，所述第二沟道介质层540的位于所述第一沟道硅400之间；其中，所述第一沟道介质层为氧化硅-氮化硅-氧化硅的薄膜组合。即，所述第一沟道介质层包括第一氧化硅510、第二氮化硅520和第三氧化硅530，其中，第二氮化硅520位于所述第一氧化硅510和第三氧化硅530之间。此外，在形成上述沟道通孔之前，还可以在绝缘层200上形成一层掩模层300，有利于进行刻蚀掩模。
在形成第一沟道硅400时，第一沟道硅400会覆盖在所述掩模层300的表面，后续形成沟道介质层540时，所述沟道介质层540也会形成在所述掩模层300的表面。所述沟道介质层540的材质也为氧化硅。
请参考图4，在步骤S300中，刻蚀去除预定深度的第二沟道介质层540，暴露出部分第一沟道硅400，其中，通过控制刻蚀的深度，以确保后续形成的上选择管能够被显露出来，起到保护的作用；其中，刻蚀的所述预定深度范围是2500埃～4500埃，优选为3500埃，采用的刻蚀为干法刻蚀。
请参考图5，在步骤S400中，去除暴露出的第一沟道硅400，暴露出部分第一沟道介质层，使所述第一沟道硅400的高度与所述第二沟道介质层540的高度相同；在本实施例中，采用低温氧化法去除暴露出的第一沟道硅400，所述低温氧化法步骤包括：
对暴露出的第一沟道硅400进行氧化处理，处理温度为800摄氏度，形成氧化物；接着，刻蚀去除所述氧化物即可。
请参考图6，在步骤S500中，刻蚀去除暴露出的第一沟道介质层，暴露出沟道通孔的侧壁，使所述第一沟道介质层的高度与所述第二沟道介质层540的高度相同；在本实施例中，由于第一沟道介质层包括第一氧化硅510、第二氮化硅520和第三氧化硅530，因此，可以采用湿法刻蚀对其进行去除，湿法刻蚀所使用的溶液可以为氢氟酸或者浓磷酸。
请参考图7，在步骤S600中，在所述沟道通孔中填充第二沟道硅600，使所述第二沟道硅600覆盖所述第一沟道介质层、第一沟道硅400及第二沟道介质层540，以在后续刻蚀中保护所述第一沟道介质层。在本实施例中，形成所述第二沟道硅600包括步骤：
在所述绝缘层200(在本实施例中为在掩模层300上)、沟道通孔中形成硅层；接着，采用化学机械研磨去除位于所述掩模层300上的硅层，保留位于所述沟道通孔中的硅层，获得第二沟道硅600，其中，所述第二沟道硅600的材质为不定形硅。
请参考图8，在后续进行涂覆光阻并曝光形成图案化的光阻700后，由于第二沟道硅600(为上选择管)覆盖住第一沟道介质层，第一沟道介质层会被上选择管保护，避免孔刻蚀漂移(如图中虚线框所示)带来的对第一沟道介质层中ONO的损伤，进而保证形成的闪存性能不被损坏。
综上，在本发明实施例提供的3D闪存沟道的制造方法中，先通过刻蚀第二沟道介质层以及第一沟道介质层，接着再形成第二沟道硅，覆盖在所述第一沟道介质层上，以在后续刻蚀中保护所述第一沟道介质层，避免后续刻蚀造成第一沟道介质层过刻蚀引起的性能下降等问题，并且相比于现有技术还能够减少刻蚀光罩的使用，使得双图形刻蚀的工艺窗口增大，有利于进行大量生产。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种3D闪存沟道的制造方法，其特征在于，包括步骤：
提供半导体结构，所述半导体结构包括形成在基底上的绝缘层，形成在所述绝缘层内相互隔离的多层牺牲层，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层和多层牺牲层；
在所述沟道通孔中依次形成第一沟道介质层、第一沟道硅及第二沟道介质层，所述第一沟道介质层位于所述沟道两侧壁，所述第一沟道硅位于所述第一沟道介质层的两侧壁，所述第二沟道介质层位于所述第一沟道硅之间；
刻蚀去除预定深度的第二沟道介质层，暴露出部分第一沟道硅；
去除暴露出的第一沟道硅，暴露出部分第一沟道介质层，使所述第一沟道硅的高度与所述第二沟道介质层的高度相同；
刻蚀去除暴露出的第一沟道介质层，暴露出沟道通孔的侧壁，使所述第一沟道介质层的高度与所述第二沟道介质层的高度相同；
在所述沟道通孔中填充第二沟道硅，使所述第二沟道硅覆盖所述第一沟道介质层、第一沟道硅及第二沟道介质层，以在后续刻蚀中保护所述第一沟道介质层。
2.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，所述第一沟道介质层为氧化硅-氮化硅-氧化硅的薄膜组合。
3.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，所述第二沟道介质层为氧化硅。
4.如权利要求3所述的3D闪存沟道的制造方法，其特征在于，干法刻蚀去除预定深度所述第二沟道介质层。
5.如权利要求4所述的3D闪存沟道的制造方法，其特征在于，所述预定深度范围是2500埃～4500埃。
6.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，采用低温氧化法去除暴露出的第一沟道硅。
7.如权利要求6所述的3D闪存沟道的制造方法，其特征在于，所述低温氧化法步骤包括：
对暴露出的第一沟道硅进行氧化处理，处理温度为800摄氏度，形成氧化物；
刻蚀去除所述氧化物。
8.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，采用湿法刻蚀去除部分第一沟道介质层。
9.如权利要求1所述的3D闪存沟道的制造方法，其特征在于，形成所述第二沟道硅包括步骤：
在所述绝缘层上及沟道通孔中形成硅层；
采用化学机械研磨去除位于所述绝缘层表面的硅层，保留位于所述沟道通孔中的硅层，获得第二沟道硅。
10.如权利要求9所述的3D闪存沟道的制造方法，其特征在于，所述第二沟道硅的材质为不定形硅。
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106409768B (zh) * | 2016-04-19 | 2019-05-31 | 清华大学 | Nand存储器结构、形成方法和三维存储器阵列 |
| CN108831890B (zh) * | 2018-06-21 | 2020-11-10 | 长江存储科技有限责任公司 | 三维存储器的制备方法 |
| CN111192878B (zh) * | 2020-01-07 | 2021-05-25 | 长江存储科技有限责任公司 | 三维存储器的制备方法及三维存储器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101241914A (zh) * | 2007-01-26 | 2008-08-13 | 株式会社东芝 | 非易失性半导体存储装置 |
| CN102034829A (zh) * | 2009-09-29 | 2011-04-27 | 三星电子株式会社 | 垂直型非易失性存储器件及其制造方法 |
| CN103779353A (zh) * | 2012-10-18 | 2014-05-07 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101263182B1 (ko) * | 2012-06-29 | 2013-05-10 | 한양대학교 산학협력단 | 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템 |
-
2015
- 2015-04-10 CN CN201510169372.1A patent/CN104779154B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101241914A (zh) * | 2007-01-26 | 2008-08-13 | 株式会社东芝 | 非易失性半导体存储装置 |
| CN102034829A (zh) * | 2009-09-29 | 2011-04-27 | 三星电子株式会社 | 垂直型非易失性存储器件及其制造方法 |
| CN103779353A (zh) * | 2012-10-18 | 2014-05-07 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
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