JP4374037B2 - 不揮発性半導体メモリ及びその製造方法 - Google Patents

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Description

本発明は、酸化物等の高誘電体材料に、高価数物質と、窒素等や低価数物質とが添加される電荷蓄積絶縁膜をゲートに用いた不揮発性半導体メモリ及びその製造方法に関する。
一般的に、不揮発性半導体メモリの１つとしてフラッシュメモリが知られており、電子機器に多用されている。このフラッシュメモリは、記憶のための電気的な保持動作（保持電源供給）が不要であり、製品完成後でもプログラム等が容易に書き込めるという特徴を有している。
次世代以降のＮＡＮＤフラッシュメモリは、さらなる微細化及び低電圧動作が求められている。このＮＡＮＤフラッシュメモリには、製造時におけるセル間へのＩＰＤ（Inter-Poly-dielectrics）埋め込みの困難さからフラットセル化が求められている。フラットセル化を実現するためには、ＩＰＤとＦＧ(Floating-gate)の接触面積の減少を補い、電荷量を確保することに加えて、セル間の干渉抑制と低電圧化を実現するためには、ＩＰＤ、ＦＧ及びトンネル膜の薄膜化の技術が必須となる。しかし、ＦＧ構造では、不揮発性を維持するために、ある一定以上にトンネル膜を厚くする必要があり、微細化の大きな足かせになっている。これは、金属ゲート膜に電荷を蓄積するＦＧ構造の場合には、トンネル膜に局所的な欠陥が生じると、その欠陥を通じて蓄積電荷の大半が消失してしまうという問題が生じるためである。この問題を解決する一つの方法は、ＦＧ構造に替わって、離散型電荷蓄積層を備えたメモリセル構造を採用することである。その１つとして、ＭＯＮＯＳ(Metal-Oxide-Nitride -Oxide-Semiconductor)が候補に挙がっている。
従来のＭＯＮＯＳによる電荷蓄積層を含むメモリセルの構造は、例えばソース・ドレインが形成されたシリコン基板のチャネル領域上に絶縁膜（酸化物膜）からなるトンネル層と、窒化シリコン膜からなるトラップ層と、絶縁膜からなるブロック層と、金属ゲート電極の積層構造とにより構成されている。
このＭＯＮＯＳは、窒化シリコン（ＳｉＮ）に電荷を蓄積する構成である。これまで開示された技術では、実用レベルにおいては、窒化シリコンの電荷蓄積量が不十分であり、閾値電圧変化幅が大きく取れていない。電荷蓄積量を大きくするために、シリコン量を増やすなどの工夫を取り入れると、金属的な状態になり、従来からのＦＧ構造と同様の問題が発生する。
さらに、窒化シリコンを電荷蓄積層に使った場合には、トンネル膜部分に十分な駆動電圧を加えなければならないため、低電圧動作は望めない。これは、窒化シリコンの誘電率が小さいためである。またデータ消去の際に、電子を過剰に引き抜くため、閾値変化幅を十分に取る技術が窒化シリコンへの電荷蓄積層には適用できない。これは、電子による書き込みのない状態に達して以降、電子をさらに引き抜くには大きなエネルギーが必要であることが主要因である。さらに、窒化シリコン膜は、誘電率が低いために、電荷捕獲断面積が小さくなる。その結果、電荷捕獲効率が悪く、閾値制御性も悪い。
また、窒化シリコンに替わり、ＴｉＯ２などをプラズマダメージに晒すことで、電荷蓄積膜を作成する試みも行われている。この場合は、酸素欠陥が大量に発生することで、電荷を蓄積させることになるが、イオン性酸化物中の酸素欠陥は、伝導帯底付近に状態を発生させるという一般的な性質を持っている。そのため、イオン性酸化物であるＴｉＯ２やＨｆＯ２などにダメージを与えて、電荷蓄積層を作成した場合、蓄積層はｎ型半導体的な振る舞いをすることになり、トンネル膜の局所的な欠陥により電荷の消失が発生してしまう。つまり、ＴｉＯ２などの酸素欠陥を使った電荷蓄積層は、電荷保持に関して原理的に不完全な構造となってしまう。この課題を解決するものとして、例えば、特許文献１に記載される不揮発性半導体メモリ装置が提案されている。
特開２００４−３３６０４４号公報
前述した特許文献１では、電荷蓄積層として、ＨｆＯ２，ＺｒＯ２，ＴｉＯ２中へＬａ系元素を導入した技術を開示している。例えば、Ｌａ添加（他Ｌａ系物質でも全く同様である）において、Ｌａは３価物質添加であり、＋４価の代わりに＋３価の物質が導入されて、電荷補償のために、酸素が欠損して安定化することになる。
しかし、この酸素欠陥では、ｎ型的に振る舞うため、電荷を多く溜めることはできず、ドーパント導入による電荷の高密度化は実現が困難である。
そこで本発明では、電荷蓄積量を向上して閾値変動幅を格段に大きくでき、さらにゲート・チャネル間の印加電圧の多くをトンネル膜に加えて、高速・低電圧での書き込み、読み出し及び消去動作を行う不揮発性半導体メモリを提供することを目的とする。
本発明に従う実施形態による不揮発性半導体メモリは、チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記チャネル領域上に形成される第１の絶縁層と、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、及びＦｅからなる第１群の中から少なくとも１つと、窒素、炭素、ホウ素、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質からなる第２群の中から少なくとも１つと、を添加したＴｉの酸化物誘電体膜を有し、前記第１の絶縁層上に形成される電荷蓄積層と、前記電荷蓄積層上に形成される第２の絶縁層と、前記第２の絶縁層上に形成される制御ゲート電極と、を有する。
さらに、実施形態による不揮発性半導体メモリの製造方法は、半導体基板上に形成されるチャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられる不揮発性半導体メモリの製造方法であって、前記チャネル領域上に第１の絶縁層を形成し、前記第１の絶縁層上に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１群の中から少なくとも１つと、窒素、炭素、ホウ素、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質からなる第２群の中から少なくとも１つと、を添加したＴｉの酸化物誘電体膜を有する電荷蓄積層を形成し、前記電荷蓄積層上に第２の絶縁層を形成し、前記第２の絶縁層上に制御ゲート電極が形成される。
本発明によれば、電荷蓄積量が飛躍的に向上して閾値変動幅を格段に大きくできる不揮発性半導体メモリ及びその製造方法を提供することができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。
まず、本実施形態に係る不揮発性半導体メモリ（電荷蓄積型メモリ）の概念について説明する。
図１には、シリコンからなる層又は基板例えば、シリコン半導体基板１上面に、ソース領域（Ｓ）３と、ドレイン領域（Ｄ）２とが、間隔（又は、距離：チャネル長）を空けて形成される。この間隔は、メモリの設計仕様に基づき適宜設定される距離であり、チャネル領域１０として形成されている。チャネル領域１０は、データを伝搬するための電流通路となる。
このチャンネル領域１０の上には、メモリ動作（書き込み、読み出し及び消去）を制御する積層構造のゲート９が設けられている。ゲート９は、シリコン（Ｓｉ）基板１上から、第１の絶縁層（トンネル層）４／電荷蓄積層５／第２の絶縁層（ブロック層）６／制御ゲート電極（書込・読出・消去制御電極）７が順次積層する積層構造を成している。
この電荷蓄積層５は、窒化シリコン膜よりも十分に誘電率の高い物質を母体材料として、その中には、電子の出し入れが可能なトラップレベルを発生させるために、高価数物質と、窒素とを同時に適量添加されている。尚、窒素に代わって、炭素、ホウ素、又は低価数物質を添加しても有効である。
以下、図１を参照して、電荷蓄積型メモリの概念について説明する。
電荷蓄積型メモリにおいて、窒化シリコンに比べて、十分に高い誘電率を有するＴｉ酸化物、Ｚｒ酸化物又は、Ｈｆ酸化物等の金属酸化物へ高価数物質を添加した結果、以下のような知見を得ている。これらの金属酸化物からなる高誘電体膜の製造方法としては、現在の代表的な成膜方法である、ＣＶＤ（chemical vapor deposition）法、ＡＬＤ(atomic layer deposition)法、ＭＢＥ(molecular beam epitaxy)法、スパッタ法、蒸着法、塗布した後にレーザー照射を組み合わせる方法等のいずれかを用いることができる。
このような製造方法を用いた高誘電体膜中には、酸素欠陥が発生している。その結果、誘電体膜はｎ型半導体となり、トンネル層に局所的欠陥があると、電荷が消失する。そこで、後述する高価数物質を適量（バンドを組まない量）導入することにより、ギャップ内部にレベルを発生させ、電子をトラップしたり電子を引き抜いたりする作用を発現させる。ギャップ内部にレベルができることから、トンネル層に局所的欠陥があっても、電荷は消失しない。さらには、電荷蓄積層中に酸素欠陥が発生しても余分な電子は、ギャップ内レベルへと落とし込むことが可能であり電荷を消失しない。
ここで、上記高価数物質を適量導入した高誘電体膜内に発生したレベルの特徴について説明する。以下の特徴は、電荷蓄積層の開発過程において、第一原理計算により初めて明らかになった事実である。
その特徴とは、図２（ａ）に示すように、発生したレベル内の電子数に応じて、レベルが上昇・低下することである（図２（ａ）に示す矢印(1)、矢印(2)）。レベル内に電子を導入（注入）すると、同一レベル内にある電子同士が反発しあい、エネルギーレベルが上昇する（図２（ａ）に示す矢印(1)）。反対に、電子を取り除くと、電子同士の反発が減る分、エネルギーレベルが低下する（図２（ａ）に示す矢印(2)）。そのレベルは、およそ０．３ｅＶと非常に大きな値であった。即ち、上記レベルに、電子を蓄積した場合、蓄積量が増加するに従って、レベルが上昇する。
ここで、第一原理計算について簡単に説明する。超ソフト擬ポテンシャル(ultra-soft pseudo-potential)を用いた、密度汎数法（Density Functional）による電子状態計算である。各元素（チタンや酸素など）のポテンシャルは、既に様々な形で使用しており、信頼性の高いものである。本実施形態では、非常に高精度の計算を行っている。例えば、計算で求められた格子定数は、実験値に比べて、０．６％以下の誤差である。一般に誘電体の計算では、格子定数の精度が非常に重要であるが、本計算は十分な精度を達成している。
高誘電体膜に上記高価数物質を適量導入する際に併せて（又は同時に）、窒素（又は、炭素、ホウ素、低価数物質であっても同様である）を導入する。この窒素導入により、上記レベル内の電子状態が制御できることが、第一原理計算により示すことができる。即ち、窒素を導入すると、上記高価数物質導入により発生したレベル内に存在する電子を価電子帯（窒素と酸素により構成されている）に落とし込むことが可能である。この落とし込みにより、レベル内の電子数が減少するため、エネルギーレベルがより深い方向へと移動することが第一原理計算により分かった。
このエネルギーレベルの低下の様子を、図２（ａ），（ｂ）間の矢印(3)に示す。一つの電子を価電子帯に落とし込み、電子の反発が減ることでレベルが低下している様子が見える。
まず、図３（ａ），（ｂ）を参照して、窒素のみを導入した場合との違いについて説明する。電荷蓄積層として、ＴｉＯ２などの高誘電体膜へ窒素Ｎのみを導入した例を示す。窒素は、−３価になる物質であり、−２価の酸素の代わりに−３価の窒素が導入される。この時、電荷補償のために、酸素が欠損して安定化する。従って、酸素欠損は、図３（ｂ）に示すように、伝導帯の底をさらに低下させて、母体材料がｎ型的な振る舞いをする。この振る舞いにより、電荷を多く溜めることはできず、窒素のみの導入による電荷の高密度化は実現が困難である。
以上、窒素のみを導入した例について述べたが、炭素のみ、ホウ素のみが酸素位置に導入された場合、又は低価数物質が母体金属のＴｉ，Ｚｒ，Ｈｆ位置に導入された場合であっても同様な作用となる。つまり、酸素欠陥が出現するため、電荷を多く溜めることができず、電荷の高密度化は実現困難である。
また、窒素だけを導入した場合のように、酸素欠陥が大量にできている膜は信頼性の面からも不適当である。酸素欠陥を大量に含む膜に電荷の注入をしようとした場合、酸素欠陥周辺の原子配置が破壊されてしまうからである。この場合、誘電特性・絶縁特性が著しく損なわれるので、メモリ動作の信頼性を損なうことになる。
さらに、窒素だけを導入した場合のように、酸素欠陥が大量にできている膜はリーク特性の面からも不適当である。酸素欠陥を大量に含む膜では、酸素欠陥が自由に動き周るので、酸素欠陥の周囲が容易に結晶化するためである。この結晶化は、局所的に動き周る酸素欠陥が最も安定な結晶構造へと向かうために起こると考えられる。結晶が析出すると結晶粒界が多くでき、リークパスが発生する。絶縁特性が著しく損なわれるので、メモリ保持特性を損なうことになる。
本実施形態の電荷蓄積層に用いられる母体材料について説明する。
まず、高誘電率を持つ母体材料により電荷蓄積層５を形成する。この時、電荷蓄積層５に加わる電圧が低減でき、印加電圧の大部分をトンネル層４に印加することができる。その結果、低電圧でのメモリ動作が可能となる。さらに、電荷を閉じ込めるために用いる第２の絶縁層（ブロック層）６の誘電率も高くすることで、より低電圧化が可能となる。
例えば、Ｔｉ酸化物を用いるとすれば、高い誘電率として、３０〜１０００が可能である。また、Ｚｒ酸化物やＨｆ酸化物を用いるとすれば、誘電率２０〜３０が可能である。Ｔｉ酸化物はＺｒ，Ｈｆ酸化物に比べて、１．５倍から５０倍程度の高誘電率が期待できる。従って、母体材料として、Ｔｉ酸化物が最も好適する。また誘電率が高い物質は、一般に、図９に示すメモリ構造の例のように、ΔＥｃ（トンネル層と電荷蓄積層の伝導帯のバンドオフセット）が大きくなる傾向がある。この点もＴｉ酸化物を母体材料とするメリットの１つである。
次に、添加物質について説明する。
価数がＩＶであるＴｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物等の高誘電体材料に低価数の物質を添加しても、基本的には、ギャップ内部にレベルは発生しない。これは、製造工程中に行われる熱処理（アニール処理等）により、酸素欠陥を出現させて、膜構造が安定化されているからである。窒素導入においても全く同様である。
この酸素欠陥の状態は、伝導帯底付近に出現して、広がった状態となっているため、高濃度で電荷を蓄積することはできない。また、価数が１つ上（Ｖ価）である、Ｖ、Ｎｂ又はＴａを添加した場合には、レベルが伝導帯底付近に出現するため、電子を供給した構造となり、ｎ型的な振る舞いをする。従って、上記と同様に、この状態を用いても、高濃度で電荷を蓄積することはできない。さらに、価数が２つ上（ＶＩ価）以上の物質を添加した場合には、微量添加によるギャップ内レベルの位置が、ギャップ内部へと移動することが計算結果によって示唆されている。
これに対して、本実施形態では、母体酸化物を構成する金属をＴｉ、Ｚｒ又は、Ｈｆの少なくとも１つを用いて、そのＴｉ、Ｚｒ、Ｈｆを高価数物質にて置換する。計算によると、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅが添加物質であるとき、バンドギャップ中にレベルが発生する。この時、発生したレベルの一部には、電子が詰っており、一部は電子が空になっている。
図５には、ＲｕのみをＳｒＴｉＯ３中に導入した場合の模式図を示す。
Ｒｕのみを添加した状態では、Ｒｕの局在した軌道のうちの２本分d-2が電子で埋まり、１本分d-2が空の状態となっている。
この空になっているレベルに外部から電子を注入すれば、マイナス電荷が蓄積されることになる。また、既にある電子を外部に引き抜けば、引き抜く前に比べてプラス電荷が蓄積されたことになる。これを利用して、プラス・マイナス両側に振れた、大きな閾値変化を設計することが可能となる。勿論、動作形態によっては、ホールを注入することも考えられる。
ここで、電子を注入すると、レベルが上昇して、保持特性が劣化する傾向が見られるが、同時に窒素を導入する（又は、炭素、ホウ素又は、低価数物質を導入しても同様）と空の状態が増えて（矢印(5)）レベル低下が発生し、この劣化を阻止することが可能である。図２（ｂ）に示すように、窒素により電子を価電子帯に落とし込み、レベルを深くすることが可能だからである。電子を注入した場合、図２（ｂ）矢印(4)（ｂ0状態からｂ-1状態へ）のようにレベルが上昇しても、これは、窒素が導入されていない電荷蓄積膜中の電子注入前（図２（ａ）のａ0状態）のエネルギーレベルと同等の深さを有している。換言すれば、図２（ａ）のａ0状態（電子注入なし）とｂ-1状態（電子注入あり）が同等のエネルギーレベルを有するということである。
後述する実施形態に従った構成であれば、出現したレベルには、電子もホールも出し入れが可能である。その結果、例えば、書き込み時には、電子を注入し、消去時にはホールを注入するという方式も可能である。
添加物質は、母体材料のＴｉ、Ｚｒ、Ｈｆの代わりに導入されることになり、そこで電子が空の状態（即ち、電子が導入できる状態）がバンドギャップ中に発生することが特徴である。特に、ＳｒＴｉＯ３、ＳｒＺｒＯ３、ＳｒＨｆＯ３又は、Ｓｒ（Ｔｉ、Ｚｒ）Ｏ３などのペロブスカイト構造の物質では、Ｂサイトと呼ばれる、酸素八面体の中心位置に添加物質が導入されることが最大の特徴である。例えば、ＳｒＴｉＯ３のＴｉの代わりにＷなどを置換している点は非常に重要である。この時、ＳｒＴｉＯ３ギャップ中に電子導入可能な局在状態が出現する。
それに対し、既存の複数の誘電体膜を、単純に混合物した状態、例えば、ＳｒＴｉＯ３とＷＯ３とを単に混合した状態を考えているわけではない。ＳｒＴｉＯ３とＷＯ３の単なる混合物では、ＳｒＴｉＯ３中に電子導入可能な局在状態は出現しないからである。
さらに、安定性から物質をさらに絞り込むことが可能である。例えば、Ｏｓ、Ｒｕ、Ｉｒ又は、Ｒｈがある。
トンネル層４を形成するＳｉＯ２中に酸素欠陥を作り出すには、酸素分子半分（1/2Ｏ２）あたり、５．２ｅＶのエネルギーが必要である。ブロック層６を形成するＬａＡｌＯ３中に酸素欠陥を作り出すには、酸素分子半分あたり、４．７ｅＶのエネルギーが必要である。このように、酸化物から酸素を引き抜くには、４．７ｅＶ以上のエネルギーが必要と考えられる。尚、他のトンネル層やブロック層でも同程度のエネルギーが必要である。
添加物質金属（例えばＲｕなど）が酸化される場合の安定化エネルギーが４．７ｅＶよりも十分に小さければ、電荷蓄積層の両側に配置するトンネル層やブロック層から酸素を引き抜いて、酸素欠陥を作り出すことはないと期待できる。よって、酸化による安定化エネルギーが小さい金属添加物質は、より有効な添加物質と言える。該当する添加物質としては、Ｏｓ、Ｒｕ、Ｉｒ又は、Ｒｈが挙げられる。
他の高価数金属の添加物質については、酸化物として安定しているため、両側の層から酸素を奪うことは通常あり得ない。しかし、電荷蓄積層に酸素欠陥ができた場合には、Ｏｓ、Ｒｕ、Ｉｒ、Ｒｈ以外の物質では、両側の酸化物膜中に酸素欠陥を発生させる可能性がある。この場合は、電荷蓄積層の成膜時に適切な量の酸素供給を行うことで、電荷蓄積層に余分な酸素欠陥ができないプロセスを採用すればよい。
次に、添加する添加物質の最適量について説明する。
まず、添加量の下限について説明する。添加物質が電荷蓄積層中に、面密度σ［Ｃ／ｃｍ２］で分布する時の添加量の下限について説明する。この時、蓄積電荷による閾値変化は、Ｖｔｈ［Ｖ］≒１．８×１０−１３×σ程度である。但し、各誘電体膜の膜厚や誘電率に依存して、一桁程度の変化はあり得る。Ｖｔｈシフト量として意味がある範囲は、界面における面密度が、１×１０１２ｃｍ−２以上であれば、±０．２ｅＶ程度のＶｔｈ変化が得られて有効である。さらに面密度が、５×１０１２ｃｍ−２以上であれば十分なシフト量（±１．０ｅＶ）が確保できる。
図６及び図７に示す縦軸（横軸がゼロの時）に記されている下限値は、これらの値を意味する。図６及び図７に導入する添加物質の量の範囲を図示する。
図６は高価数物質グループＡとして、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、又はＮｉを導入した場合であり、図７が高価数物質グループＢとして、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又は、Ｆｅを導入した場合である。
まず、導入する高価数物質量を[MH]とする。図６及び図７の横軸には、窒素、炭素、ホウ素、又は低価数物質量を[A]として、｛価数差×[A]｝/[MH]という量を取る。価数差は、窒素、炭素、ホウ素の場合は、酸素との価数差である。酸素の受け取れる電子が２個であるのに対して、窒素Ｎでは３個、炭素Ｃでは４個、ホウ素Ｂでは５個まで受け取ることができる。このため、価電子帯頂上で電子を受け取ることが可能となり、その量が窒素では１つ、炭素では２つ、ホウ素では３つとなる。本実施形態では、この価電子帯の頂上にできる電子受容スペースのことを価数差と称している。
つまり、窒素の時は、価数差は１であり、横軸は[N]/[MH]である。炭素の時は、価数差は２であり、横軸は｛２×[炭素]｝/[MH]である。ホウ素の時は、価数差は３であり、横軸は｛３×[ホウ素]｝/[MH]である。また、低価数物質の場合の価数差は、IV価（母体となるＴｉ，Ｚｒ，Ｈｆ）との価数差である。つまり、II価物質（Ｂａ、Ｓｒ，Ｃａ，Ｍｇ）では、価数差が２であり、III価物質（Ａｌ、Ｓｃ、Ｌａ、Ｌａ系列物質）では価数差は１である。
従って、II価物質（Ｂａ、Ｓｒ、Ｃａ、Ｍｇなど）では価数差は２であり、横軸は｛２×[II価物質]｝/[MH]である。III価物質では価数差は１であり、横軸は｛１×[III価物質]｝/[MH]である。
これは、図２（ｂ）で説明したように、価数差分の電子が価電子帯に落とし込まれ、レベルが深くなり、かつ、状態がより局在化することで、最適範囲が変化する。その様子を図６、図７に示している。詳細は以下に説明する。
ここで、La系列物質とは、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕを意味している。これらの物質は、III価を安定状態として持っており、添加によって、価電子帯に電子が体内状態を作り出すことになる。
既に高価数物質が添加されているものとして説明する。窒素、炭素、ホウ素、又は低価数物質を導入すると、１つの高価数物質あたりに溜められる電荷量が増加する。即ち、下限が広がることになる。例えば、窒素量と高価数物質量とが等量であれば、電子の入り得る席が１つ空くことになる。同様に窒素量が、高価数物質量の２倍あれば、電子の入り得る席が２つ空くことになる。下限は、電子の取りうる最大数として６が１つの目安である（導入物質のｄ軌道が３重に縮退している場合、一軌道あたり２つの電子が入るので、３重縮退×２電子＝６）ので、１×１０１２ｃｍ−２／６〜０．２×１０１２ｃｍ−２となる。また、シフト量が十分であるためには、既に説明しているように、その５倍の５×０．２×１０１２ｃｍ−２〜１．０×１０１２ｃｍ−２となることが望ましい。これらの値が図６及び図７の横軸における６の時の下限値である。以上の下限の考え方に対し、直線近似を行ったものを、図６（図７も下限は同じ）に示す。
次に、添加量の上限について説明する。後述する実施形態では、酸化物を構成する元素を高価数の添加物質と置換している点が要旨である。つまり、酸化物の混合物を扱うだけであれば、混合比に条件は存在しない。それに対し、酸化物の混合物ではなく、例えば、酸化物ＴｉＯ２などの母体材料中の金属Ｔｉに対して、Ｗ又はＲｕ等の金属添加物質を置換した電荷蓄積材料を採用する。この電荷蓄積材料を用いれば、金属添加物質の量に上限が存在する。
本実施形態において、添加された物質が誘電体のギャップ内でバンドを組んではならない。バンドが組まれた場合、電荷が局在せず、ＦＧ型の電荷蓄積メモリと同等になる。バンドが組まれるのは、ユニットセルに対し、格子定数をａとして、２ａ×２ａ×２ａユニット構造内に添加物質（Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉ）が入ることが目安となる。これは、ギャップ内状態を作る元素の持つ固有のエネルギーレベルが、母体材料の元素が持つ固有のエネルギーレベルから離れていることにより、母体材料との相互作用が元々大きくないことに起因している。逆に２ａ×２ａ×２ａユニット構造内に添加元素が入っていなければ、バンドは組まれない。
よって、上限は面密度に直して、２．０×１０１４ｃｍ−２となる。さらに、酸化物が安定な物質（Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅ）では、酸素との相互作用を通して電荷が広がる可能性があるため、２．５ａ×２．５ａ×２．５ａユニット構造内に添加物質が１つ以下という状態が必要である。よって、上限を面密度で表すと、１．０×１０１４ｃｍ−２となる。これらの値が図６，図７に示す横軸がゼロ時の、高価数物質量[MH]の上限１Ａ，１Ｂ（緩い条件）の値となる。
また、電荷が導入されると、レベルが上昇する傾向を示すため、母体材料のレベルに近づく。この時に母体材料の固有レベルを介して相互作用が及ばないようにするためには、３ａ×３ａ×３ａユニット構造内に添加物質が１つ以下という状態がより好ましい。
よって、本実施形態における上限は、面密度で表せば、０．７×１０１４ｃｍ−２がより好ましい。この値が図６，図７に示す横軸がゼロ時の、高価数物質量[MH]の上限２Ａ，２Ｂ（より厳しい条件）の値となる。
次に、窒素、炭素、ホウ素、又は低価数物質を母体材料に導入すると、１つの高価数物質あたりに溜められる電荷量が増加する。また、電荷蓄積レベルが深く、そしてより局在する。上限は、レベルが繋がり、バンドを組むことのない最大限の値とする。
添加物質Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉに対しては、最も深いレベルを取った時に、１．５ａ×１．５ａ×１．５ａユニット構造内に添加物質は１つ以下が上限となることが計算から分かっている。この時、上限を面密度で表すと、２．８×１０１４ｃｍ−２となる。この値を図６における最大限の添加量として示している。また、添加物質Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅに対しては、最も深いレベルを取った時に、２ａ×２ａ×２ａユニット構造内に添加物質は１つ以下が上限となることが計算から分かっている。この時、上限を面密度で表すと、２．０×１０１４ｃｍ−２となる。この値を図７に示すように最大限の添加量としている。
上限に関しても、図６、図７では、｛価数差×[A]｝/[MH]という量を横軸にとっている。｛価数差×[A]｝/[MH]は、添加された窒素、炭素、ホウ素、又は低価数物質が、電子を引き受ける量である。高価数物質量[MH]あたりの量に規格化されている。この値がｍであれば、高価数物質の作り出したレベルから電子がｍ個引き抜かれたことを意味する。この時、レベルのエネルギーが低下し、局在化するので、上限が拡大することになる。ここで、ｍは普通の正の実数（例えば、０．９５や１．７５のような数）である。
図６に示すように、添加物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉに対しては、初期状態（横軸ゼロ）にて上限が２．０×１０１４ｃｍ−２であったものが、｛価数差×[A]｝/[MH]＝１にて、２．８×１０１４ｃｍ−２に上昇する。初期状態（横軸ゼロ）にて０．７×１０１４ｃｍ−２であったものが、物質によって、｛価数差×[A]｝/[MH]＝３にて、２．８×１０１４ｃｍ−２に上昇する。
これは、横軸方向に値が大きくなるに従って、価電子帯に落ちる電子が増え、出現しているレベルが局在化するために、より多くの高価数物質を入れてもＦＧ化しないことを意味している。但し、局在化にも限度があり、前述した様に添加物質量に換算して２．８×１０１４ｃｍ−２が上限であるため、それ以上の高価数物質を入れることはできない。これ以上になると、添加物質同士の波動関数が重なりを持ち、ＦＧ的な振る舞いを示すようになる。
以上の上限の考え方に対し、直線近似を行ったものが、図６に示されている。
また、以下に数式の形で示している。図６中の(s)には、例として、［Ｒｕ］＝３．５×１０１３ｃｍ−２かつ、［Ｎ］＝４．０×１０１３ｃｍ−２の場合が示されている。
図７に示すように、添加物質Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅに対しては、初期状態（横軸がゼロ）にて上限が１．０×１０１４ｃｍ−２であったものが、｛価数差×[A]｝/[MH]＝１にて、２．０×１０１４ｃｍ−２に上昇する。又は、初期状態（横軸がゼロ）にて０．７×１０１４ｃｍ−２であったものが、｛価数差×[A]｝/[MH]＝２にて、２．０×１０１４ｃｍ−２に上昇する。尚、図７における上限の考え方は、前述した図６と同様である。以上の上限の考え方に対し、直線近似を行ったものが、図７に示されている。また、以下に数式の形で示している。図７中の(ｔ)には、例として、［Ｃｒ］＝ ５．０×１０１３ｃｍ−２かつ、［Ｎ］＝ ６．０×１０１３ｃｍ−２の場合を示している。
次に、図６に示された最適値の範囲を、数値式にて表現する。
図６は、高価数の物質がＴｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ又は、Ｎｉ（第１グループＧｒ−Ａとする。ここでは、Ａグループとして、図６に示すように、上限に添え字Ａを付加する）の場合を示している。上限下限の範囲は、まず、広い条件として、図６に示す上限１Ａから下限１の間になる。図中の各数値の意味は、既に上記している。ここでは、数値式によって、範囲を明示する。
図６に示す横軸が、0≦｛価数差×[A]｝/[MH]≦１の範囲であり、且つ縦軸が、
１．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦２．０×１０１４ｃｍ−２＋０．８×１０１４ｃｍ−２×｛価数差×[A]｝/[MH] の範囲にある。この範囲の添加物質が有効である。
ここで、１．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]は、下限１を表現した数値式であり、この下限１より上であることを意味する。
また、２．０×１０１４ｃｍ−２＋０．８×１０１４ｃｍ−２×｛価数差×[A]｝/[MH] は、横軸が０から１までの間の上限１Ａを表現した数値式であり、この上限１Ａより下であることを意味する。
また、横軸が、１≦｛価数差×[A]｝/[MH]≦６の範囲であり、且つ縦軸が、
１．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦
２．８×１０１４ｃｍ−２の範囲にある。この範囲の添加物質が有効である。ここで、各数値式は、上記のように、下限１を表現した数値式（１．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]）、又は上限１Aを表現した数値式（ここでは、定数であり、２．８×１０１４ｃｍ−２である）になる。
上記数値式で求められた範囲は、図６に示され、添加物質として有効で最大に広い範囲を示している。さらに上限２Ａから下限２の範囲であれば、より安定したメモリ動作が可能である。
図６中の各数値の意味は既に説明している。ここでは、数値式によって、範囲を明示する。また図６に示す横軸が、０≦｛価数差×[A]｝/[MH]≦３の範囲であり且つ、縦軸が、５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦０．７×１０１４ｃｍ−２＋０．７×１０１４ｃｍ−２×｛価数差×[A]｝/[MH] の範囲にある。この範囲の添加物質が有効である。
ここで、５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]は、下限２を表現した数値式であり、この下限２より上であることを意味する。また、０．７×１０１４ｃｍ−２＋０．７×１０１４ｃｍ−２×｛価数差×[A]｝/[MH] は、横軸が０から３までの間の上限２Aを表現した数値式であり、この上限２Aより下であることを意味する。
また、横軸が、３≦｛価数差×[A]｝/[MH]≦６の範囲であり、且つ縦軸が、
５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦２．８×１０１４ｃｍ−２の範囲にある。この範囲の添加物質が有効である。
ここで各数値式は、下限２を表現した数値式（５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]）、又は、上限２Ａを表現した数値式（ここでは、定数であり、２．８×１０１４ｃｍ−２である）になる。これらの表現式による範囲は、図６に示された添加物質として有効で最も厳しい範囲を示している。
次に、図７の数値表現について説明する。
図７は、高価数の物質に、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅ（第２グループＧｒ−Ｂとして、図７に示すように、上限に添え字Ｂを付加する）を用いた場合を示している。図示される範囲は、まず、広い条件として、図７に示す上限１Ｂから下限１の間とする。各数値の意味は、前述しているため省略する。ここでは、数値式によって範囲を明示している。
図７の横軸が、０≦｛価数差×[A]｝/[MH]≦１の範囲であり、且つ縦軸が、１．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦１．０×１０１４ｃｍ−２＋１．０×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]の範囲にある。この範囲の添加物質が有効となる。
ここで、１．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]は、下限１を表現した数値式であり、この下限１より上であることを意味する。また、１．０×１０１４ｃｍ−２＋１．０×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]は、横軸が０から１までの間の上限１Ｂを表現した数値式であり、この上限１Ｂより下であることを意味する。
図６に示す横軸が、１≦｛価数差×[A]｝/[MH]≦６の範囲であり、且つ縦軸が、１．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦２．０×１０１４ｃｍ−２の範囲にある。この範囲の添加物質が有効となる。
ここで、各数値式は、前述した様に下限１を表現した数値式（１．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]）、又は上限１Ｂを表現した数値式（ここでは、定数であり、２．０×１０１４ｃｍ−２である）になる。これらの範囲は、図７に示した添加物質として有効で最大に広い範囲を示している。さらに上限２Ｂから下限２の範囲では、より安定したメモリ動作が可能となる。
また図７に示す横軸が、０≦｛価数差×[A]｝/[MH]≦２の範囲であり、且つ縦軸が、
５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦０．７×１０１４ｃｍ−２＋６．５×１０１３ｃｍ−２×｛価数差×[A]｝/[MH]の範囲にある。これらの範囲内の添加物質が有効になる。ここで、５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]は、下限２を表現した数値式であり、この下限２より上であることを意味する。また、０．７×１０１４ｃｍ−２＋６．５×１０１３ｃｍ−２×｛価数差×[A]｝/[MH]は、横軸が０から２までの間の上限２Ｂを表現した数値式であり、この上限２Ｂ以下であることを意味する。
また、図７に示す横軸が、２≦｛価数差×[A]｝/[MH]≦６の範囲であり、且つ縦軸が、５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦２．０×１０１４ｃｍ−２の範囲にある。この範囲で添加物質が有効になる。ここで、各数値式は、下限２を表現した数値式（５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]）、又は上限２Ｂを表現した数値式（ここでは、定数であり、２．０×１０１４ｃｍ−２である）になっている。このような範囲は、図７に示された添加物質として有効で最も厳しい範囲を示している。
次に、本実施形態に用いる添加物質である、窒素、炭素、ホウ素、又は低価数物質の上限に関して説明する。まず、全電子数との関係について説明する。
高価数の添加物質として、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅを用いる。これらの添加物質のいずれかを導入した時に、電荷蓄積層のギャップ内に出現するレベル内に導入される全電子数を[e]とする。窒素、炭素、ホウ素、又は、低価数物質の全導入量を［Ｂ］とし、価数差をKと示せば、K＝１（窒素の場合）、K=2（炭素の場合）、K=3（ホウ素の場合）、K＝２（II価の低価数物質の場合）、K=1（III価の低価数物質の場合）とする。ここで、窒素（又は、炭素、ホウ素、低価数物質）が受け入れることのできる電子数は、K×[B]であるので、０≦｛K×[B]｝/[e]≦１．０であることが好ましい。
何故なら、比が１を超えると、超えた分だけ酸素欠陥ができてしまうからである。この酸素欠陥は、ＦＧ型となってしまう問題、及び母体酸化物を壊し長期信頼性が低下する問題を発生させる。このような課題から、窒素、炭素、ホウ素、又は、低価数物質の導入量には上限が出現する。つまり、これらの物質が高価数物質導入量に比べ、あまりにも多い場合には、酸素欠陥が発生してしまうので、好ましくない。よって、好適な範囲は、０≦｛K×[B]｝/[e]≦１．０である。
前述した事項について、さらに、高価数物質の添加量と導入電子数に分解して詳細に説明する。高価数の物質（添加物質）として、第１群である（Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅ）の導入される量を[A]とする。また、第２群である（窒素、炭素、ホウ素、又は低価数物質（Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ又はＬａ系列物質）の全導入量を[B]とする。価数差K、Ｌを以下のように定義する。K＝１（窒素の場合）、K＝２（炭素の場合）、K＝３（ホウ素の場合）、K＝２（II価の低価数物質の場合）、K＝１（III価の低価数物質の場合）。ここで、価数差Kは、添加物質一つあたりの、価電子帯の頂上にできる電子の穴の数（つまり、受け取ることのできる電子数）とする。よって、K×[B]は、窒素（又は炭素、ホウ素、低価数物質）が受け入れることのできる電子の数である。
価数差Lは、L＝高価数物質最外核電子数−４（高価数物質）、例えば、Ｃｒであれば、L＝６−４＝２であり、Ｒｕであれば、L＝８−４＝４となる。価数差Lは、高価数物質がレベル中に有している高価数物質一つあたりの電子の数である。母体酸化物の金属がIV価の物質であれば、IV価との差分だけ、電子が余り、レベル中に溜まっていることになる。そして、L×[A]は、高価数物質が作り出したレベル内部にある、放出可能な電子の数となる。ここでは、K×[B]とL×[A]の比が０から１の間にあることが望ましい。比が１を超えると、超えた分だけ酸素欠陥ができてしまうからである。この酸素欠陥は、ＦＧ型となってしまう問題、及び母体酸化物を壊し長期信頼性が低下する問題を発生させる。これにより、窒素、炭素、ホウ素、又は、低価数物質の導入量には上限が発生する。つまり、これらの物質が、高価数物質導入量に比べ、あまりにも多い場合には、酸素欠陥が発生してしまうため、好ましくない。従って、０≦｛K×[B]｝/｛L×[A]｝≦１．０が好ましい。
以下に説明する実施形態に示すように、[Ｎ]≒[Ｒｕ]の場合、｛K×[B]｝/｛L×[A]｝=[Ｎ]/｛４×［Ｒｕ］｝≒０．２５であり、電荷保持特性の向上が顕著である。この時、Ｒｕによって発生するレベル中の電子数は４つであるが、窒素をほぼ等量導入したため、一つ分の電子が価電子帯に落ち込み、レベル中には３つの電子が溜まっている状態になる。この状態で電荷として中性である、ここに電子や正孔を注入することが可能となる。ここで、本実施形態で用いる高価数物質のLの価をまとめると以下のようになる。
高価数物質がＣｒ，Ｍｏ及びＷの場合、L＝２である。Ｍｎ，Ｔｃ及びＲｅの場合、L＝３であり、Ｆｅ，Ｒｕ及びＯｓの場合、L＝４であり、Ｃｏ，Ｒｈ，及びＩｒの場合、L＝５であり、Ｎｉ，Ｐｄ及びＰｔの場合、L＝６である。
次に、図１は、第１の実施形態に係る不揮発性半導体メモリのセルの主要部を示す断面図である。図９は、図１に示したシリコン（Ｓｉ−Ｐ型）基板１上に第１の絶縁層（トンネル層）４／電荷蓄積層５／第２の絶縁層（ブロック層）６／ＴａＮ制御ゲート電極（書込・読出・消去制御電極）７からなる積層膜のバンド構造を模式的に示した図である。
図１０は、トンネル層４における印加電圧とトンネル電流の特性を示す図である。尚、図１０において、それぞれ、実線はＯＮＯ単一量子井戸膜、点線はＯＮＯ積層膜（量子効果のない厚みの場合）、一点差線はＯＮＯＮＯ二重量子井戸膜、二点差線は通常のＳｉＯ２膜の特性を示している。
次に、図１に示すように、半導体基板１の表面に露呈するように、ソース領域（Ｓ）３と、ドレイン領域（Ｄ）２とが、データが伝搬される電流通路となるチャネル領域１０となる距離を空けて形成されている。このチャンネル領域１０の上には、メモリ動作（書き込み、読み出し及び消去）を制御するゲート（ゲート積層物）９が設けられている。ソース領域３とドレイン領域２の距離（チャネル長）は、メモリの設計仕様に基づき適宜設定される距離であり、チャネル領域として形成されている。
このゲート９は、電流通路となるチャネル領域１０上に形成される第１の絶縁層であるトンネル層４と、電荷蓄積層であるトラップ層５と、高誘電率を有する第２の絶縁層であるブロック層６と、制御ゲート電極７とを、順次積層して形成されるものである。以下、各層の詳細について説明する。
チャンネル領域１０上のトンネル層４の両端は、それぞれソース領域３とドレイン領域２に掛かるように形成される。このトンネル層４は、誘電率の低いシリコン酸化物膜により形成され、その膜厚は０．５ｎｍ〜５ｎｍである。本実施形態では、２．４ｎｍの膜厚を採用している。
トンネル層４は、低誘電率且つ、バリアを維持することができればよく、ＳｉＯ２膜単層だけではなく、他にもシリコン酸窒化物膜、シリコン窒化物膜のいずれか、又は、それらの積層膜により構成してもよい。例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２等の多層膜であっても構わない。
前述したように、従来の浮遊ゲート（ＦＧ）型メモリにおいては、正常動作を行わせるためには、トンネル層４の厚さを例えば７ｎｍ程度以下に薄くして形成することはできなかった。本実施形態のように、離散的な電荷蓄積層５を導入することで、５ｎｍ以下の膜厚も可能になり、トンネル層を薄膜化することができる。ここで、トンネル層４について説明する。
トンネル層４は、ＳｉＯ２やＳｉ２Ｎ４の単層膜だけではなく、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２等の多層膜を用いてもよい。そして、その膜の構造によっては非常に特異な性質を現すことがある。まず、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２層の構成であれば、図１０に示す点線（ＯＮＯ積層膜）のように、低電圧領域ではリークが少なく、高電圧領域ではリークが多い特性のトンネル層４を作成することができる。この特性は、電圧に依存して電子障壁が変化するためである。
ここで、中間層のＳｉ３Ｎ４膜の厚みを薄くして量子レベルを発生させると、図１０に示す実線（ＯＮＯ単層膜）のように、低電圧下では、リーク電流がより小さく、高電圧下でのリーク電流がより大きくなる傾向が得られる。これは、量子レベルが使えない低電圧下では、非常に高い電子障壁となるが、量子レベルが使えるようになって以降は、実効的な電子障壁が低下するためである。
さらに、図１１に示すような二重量子井戸膜について説明する。この場合、２つ設けられた井戸の幅が異なることが重要である。この例では、量子井戸内にできる量子レベルが互いに異なっている。この状態は、井戸を形成するための物質を変えることでも実現できる。隣接する井戸内の量子レベルが異なることが本質である。この時、低電圧下では、隣接する量子レベルが共鳴できない（非共鳴状態、又は、OFF-resonance状態）ので、トンネル確率は、ほぼゼロである。電圧を増していった時、隣接する量子レベルが共鳴できる状況（共鳴トンネル状態、又は、resonant-tunneling状態）が発生し、トンネル確率はほぼ１になる。さらに、印加する電圧を増していくと、再度共鳴できない状況（非共鳴状態）になる。
この特性は、図１０に示す一点鎖線で表される電圧・リーク電流特性として現れる。この電圧・リーク電流特性は、低電圧では、非共鳴状態であるため、保持特性（Retention）が非常に良い。読み出し(Read)も同様である。書き込み(Write)は、共鳴状態（図１０のＷＭＱ位置）を使えるので、非常に高速、高効率に、電荷を電荷蓄積膜へと流し込むことが可能となっている。消去(Erase)でも同様であり、例えば、共鳴状態（図１０のＥＭＱ位置）を用いれば良い。また、本構造では、消去に際しては、ホールの共鳴トンネル状態を用いることも可能である。この二重井戸構造は、片方が量子ドットであっても考え方は全く同じである。
以上説明したように、このトンネル層は、一般的な電荷蓄積型メモリ（ＦＧ型、ＭＯＮＯＳ型等）に使用可能である。書き込み後の電荷保持状態、消去後の電荷保持状態、及び、状態読み出しでは、非共鳴状態を用いる。書き込み・消去では共鳴トンネルを使うことを特徴している。
非共鳴状態では、トンネル電流が殆ど無いことから、保持特性は非常に高く、読み出しによるデータ変動も略無いと言える。また、共鳴状態でのトンネル確率は、ほぼ１であるので、書き込み・消去を非常に高速で行うことができる。これは、共鳴状態と非共鳴状態のトンネル確率に現れる、大きなコントラストがもたらす特別な現象であり、本実施形態では、その現象を用いることができる膜構造である。
本実施形態では、トンネル層４に基本形として、ＳｉＯ２（２．４ｎｍの膜厚）を採用しているが、比較例として、ＳｉＯ２（０．６ｎｍ）／Ｓｉ３Ｎ４（０．５ｎｍ）／ＳｉＯ２（０．９ｎｍ）／Ｓｉ−ｄｏｔｓ（０．６ｎｍ）／ＳｉＯ２（０．９ｎｍ）二重量子井戸トンネル膜を用いた構成について説明する。
図１２には、二重量子井戸トンネル層４の構造例を示している。
このトンネル層４は、（ＳｉＯ２＋Ｓｉドット）層4a、Ｓｉ井戸層４ｂ及び、ＳｉＯ２障壁層４ｃの三層構造を有している。ここで、（ＳｉＯ２＋Ｓｉドット）層４ａは、直径０．６ｎｍのＳｉ量子ドットが、１．８ｎｍのＳｉＯ２中に面内に、一様に分散している構造を作成している。この時、トンネル層４に±５ボルト程度が加わると、共鳴トンエンル状態が発生し、書き込み及び消去を高速に行うことができる。また、低電圧領域では、共鳴が発生しないため、電荷保持特性、消去後電荷保持特性ともに、非常に良好であった。
本実施形態では、電荷蓄積層５に高誘電体材料を用いることで、印加電圧の殆どをトンネル層４に印加することができる。このため、結果的にメモリ動作に必要な電圧を十分に小さくすることができ、低電圧駆動が実現する。さらに、この低電圧化による効果は、ブロック酸化物膜への印加電圧を低下することもでき、記憶されているデータ消去時に電極側からの電子注入を防止することが有効に作用する。すなわち、電極側電子注入が抑制される。
制御ゲート電極７及びドレイン領域２にそれぞれ所定の電圧が印加されることで、トンネル層４を通過した電子が、電荷蓄積層５にトラップされる。本実施形態では、電荷蓄積層５として、例えば誘電率３００の高誘電率を有するＳｒＴｉＯ３膜（膜厚６ｎｍ）を用いている。本実施形態では、電荷蓄積層５の成膜方法の一例として、シリコン基板１を加熱し、ＳｒＴｉＯ３膜にＳｒＲｕＯ３を酸素／窒素／Ａｒ混合ガスの雰囲気内で同時スパッタリング（Co-sputter）することで、Ｒｕを導入する。ここで、成膜時の窒素量を制御することで窒素を膜中に導入している。成膜した後、窒素／酸素混合雰囲気中でアニール処理を施している。
本実施形態において、成膜時に導入したＲｕ量は、面密度にして例えば、３．５×１０１３ｃｍ−２であり、これにより大きな蓄積電荷量を得ることができる。また、導入された窒素量は、およそ４×１０１３ｃｍ−２であった。この時、ＲｕはＳｒＴｉＯ３ギャップ中にレベルを形成し、レベル中には電子がおよそ５０％に詰っている。Ｒｕ量とほぼ等量の窒素の導入により、レベル内の一つ分の電子の状態が空席になっており、０．３ｅＶ程度のレベル低下がある。
残りのおよそ５０％には、図５に示したように、一部あるいは全部に電子を詰め込むことが可能である。また、詰っているおよそ５０％の電子を、一部又は全部を引き抜くことも可能である。つまりデータ消去時に、過剰に電子を引き抜くことが容易であり、又はホールを注入することも容易であり、閾値電圧をマイナス側にまでシフトさせることが可能である。このような構成により、短時間における閾値変動幅が大きく確保でき、記憶動作及び消去動作に有利となる。
前述したように、従来のシリコン窒化膜では、ホールをトラップさせたり、電子を過剰に抜いたりすることは、非常に困難であったため、十分な閾値変動幅が確保できていない。これに対して、本実施形態によれば、電子の過剰引き抜きによる大きな閾値変動幅を確保でき、且つ高速消去が可能である。
さらに本実施形態の電荷蓄積層５は、図９に示すように、電荷蓄積のエネルギーレベルが非常に深い位置に存在している。そのため、電荷の漏れはシリコン窒化膜に比較して、桁違いに抑制されることになる。電荷蓄積層５がチタン酸化物の場合、図９に示すΔＥｃは３．５ｅＶと非常に大きく、トラップレベルΔＥｔもＲｕであれば、約１．７ｅＶと非常に大きくなる。尚、一般的なシリコン窒化膜は、ΔＥｃ≒１．１ｅＶ，ΔＥｔ≒０．８ｅＶである。さらに、本実施形態のように窒素、炭素、ホウ素、又は低価数物質を導入することで、ΔEtを大きくできるので、さらに保持特性の向上が見込まれる。
尚、添加物質によって、ΔＥｔは変化するが、本実施形態で挙げる添加物質（Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉ，Ｗ，Ｍｏ，Ｃｒ，Ｍｎ，Ｆｅ）では、０．５ｅＶ以上を確保することができる。本実施形態のように窒素、炭素、ホウ素又は低価数物質を導入することで、０．３ｅＶ程度はΔＥｔを大きくすることができる。
また、母体材料にＨｆ酸化物又は、Ｚｒ酸化物を用いた場合には、ΔＥｃは約２．０ｅＶとチタン酸化物よりも小さくなる。しかし、トラップレベルがチタン酸化物の場合よりも深く、ΔＥｔは１．５ｅＶを確保できる。このように本実施形態では、トラップレベルの深さ（図９のΔＥｃ＋ΔＥｔ）が非常に深くなる材料を特定し、蓄積電荷抜けの阻止能力が大きい利点を利用している。さらに、本実施形態のように窒素、炭素、ホウ素又は低価数物質を導入することで、ΔEtを大きくできるので、さらに保持特性の向上が見込まれる。
また、ＴｉとＺｒ（Ｈｆでも同様）が含まれる場合には、その割合に従ってバンドギャップが生成されると考えれば、後は全く同じである。例えば、Ｓｒ（Ｔｉ，Ｚｒ）Ｏ３は、有力な母体材料であり、Ｔｉ又はＺｒをＲｕにより置換すれば、有効な電荷蓄積膜を形成することができる。
このように本実施形態による電荷蓄積層５が有する「大きな蓄積電荷量の確保」及び、「蓄積電荷抜けの阻止能力の高さ」を利用することで、従来のシリコン窒化膜を電荷蓄積層に用いるメモリに比較して、トンネル層５の厚さをさらに薄くすることができ、トンネル層５の更なる薄膜化が実現されることを示唆する。その結果、データの書込動作・消去動作・読出動作のいずれの動作においても、高速動作が実現される。
さらに本実施形態は、トンネル層５の膜厚を、数ｎｍ以下にまで薄くすることも可能であり、セル間の相互作用を抑える上でも、大きな効果がある。今後の集積化及び微細化の要求に応じてスケーリングを進め、３０ｎｍを切る世代、又はそれ以下のメモリを作成する技術として非常に有効である。
また、電荷を全体として反転させて考えれば、ホールをトラップする形態に変形できることは明らかである。しかし、従来のシリコン窒化膜では、ホールをトラップさせることは困難であるため、電子注入により書き込み、電子の引き抜きにて消去する方法がとられている。本実施形態による電荷蓄積層では、ホールをトラップする構造に形成することも容易であるので、反転させた構造で考えることも可能である。
以上説明したように本実施形態の不揮発性半導体メモリによれば、電荷蓄積量が飛躍的に向上して閾値変動幅を格段に大きくできる上、ゲート・チャネル間の印加電圧の多くの割合をトンネル層に加えることができるため、高速・低電圧でのメモリ動作が可能となる
次に、第１の実施形態の第１の変形例について説明する。
図４は、第１の変形例に係るメモリセルの主要部を示す断面図である。図１３は、シリコン基板上に第１の絶縁層（トンネル層）／電荷蓄積層／第２の絶縁層（ブロック層）／制御ゲート電極（書込・読出・消去制御電極）からなる積層膜のバンド構造を模式的に示した図である。
この第１の変形例は、図４に示すように、絶縁層により形成されるブロック層６が、第１のブロック層６ａと第２のブロック層６ｂの積層構造となっている。この第２のブロック層６ｂは、電荷蓄積層５から制御ゲート電極７に電子が出入りすることを阻止する。保持やメモリ読み取りの際には電子を閉じ込めていられることが重要であり、データ消去の時には、電極側からの電子注入を阻止することが重要である。この電子注入阻止は、誘電率が高い物質を使い、電圧が加わらないようにすることが最も有効である。このため本変形例では、高誘電率のＬａＡｌＯ３、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＮＯ、ＺｒＯ２、ＳｒＺｒＯ３、（Ｂａ，Ｓｒ，Ｃａ）ＺｒＯ３、Ｌａ２Ｚｒ２Ｏ７、ＨｆＯ２、ＳｒＨｆＯ３、（Ｂａ，Ｓｒ，Ｃａ）ＨｆＯ３又は、Ｌａ２Ｈｆ２Ｏ７の少なくとも１つの材料からなる膜、又はこれらの膜を複数積層させた積層膜を用いる。
さらに、仕事関数の大きな制御ゲート電極７を用いることで電子障壁を高くすることも有効である。仕事関数を高くしても、第１，２のブロック層６ａ，６ｂにプラス電荷が溜まり、第１，２のブロック層６ａ，６ｂの障壁が低くなる状態では、仕事関数が小さいことと同じことになる。これを防ぐために、本実施形態では、図１３に示すように第２のブロック層６ｂにＡｌ２Ｏ３膜を用いる。第１のブロック層６ａに加えて、電極７側にＡｌ２Ｏ３膜、ＡｌがリッチなＬａＡｌＯ３膜、ＡｌＮ膜又は、ＡｌＮＯ膜などを導入した第２のブロック層６ｂを用いている。
また後述するが、反対に、ＡｌプアーなＡｌ２Ｏ３膜、ＬａＡｌＯ３膜、ＡｌＮ膜又は、ＡｌＮＯ膜などを導入した第２のブロック層６ｂを用いることも可能である。第２のブロック層６ｂに、マイナス電荷が蓄積される点は同様であるので、結果として同等の効果が得られる。
このような構成により、ブロック層６ａ，６ｂのプラス固定電荷の発生が防止でき、さらに、電子に対する障壁が高くなる。つまり、仕事関数の高い電極を用いるのであれば、同時に電極７とブロック層６ａの界面にＡｌ２Ｏ３膜（ブロック層６ｂ）を積層することが有効である。この構成により、データ消去時の電極７側からの電子注入を効率的に防げることが可能である。本実施形態では、図４に示すように、ＬａＡｌＯ３膜（５ｎｍ）／Ａｌ２Ｏ３膜（１ｎｍ）／ＴａＮの構造を提案している。
ここで、第２のブロック層６ｂにおける金属リッチに関する領域設定について説明する。 ストイキオメトリから金属リッチ側にずれた領域又は、薄膜を含むことで、ブロック層の電位を制御することが可能になる。「余分に導入された金属」が、膜厚方向に１ｎｍ程度の幅に集中しており、σ［Ｃ／ｃｍ２］という面密度で分布している例について説明する。この時、電位変化は、Ｖ［Ｖ］≒１．８×１０−１４×σ程度である。電位シフト量Ｖとして意味がある範囲について述べる。
膜厚１ｎｍの厚みに対して、０．１［Ｖ］以上の変化があれば、トンネルの確率が１割程度に減ると考えられるので、電位として０．１［Ｖ］以上のシフトは非常に重要である。電位として１．０［Ｖ］以上変化させることができるのであれば、トンネル確率は、変化前に比べて、３桁以上改善することが可能であるが、ホール側のバリアが低下するため、１．０［Ｖ］が上限と考えてよい。つまり、電位シフトＶを考えると、０．１［Ｖ］〜１．０［Ｖ］が有意義であり、この範囲から逸脱しては意味がない。
よって、「余分に導入された金属」の面密度が５×１０１２ｃｍ−２以上、５×１０１３ｃｍ−２以下が好適する。但し、膜厚方向への、「余分に導入された金属」の分布も考慮すれば、下限は０．５倍程度、上限は２倍程度の変化はあり得ることになる。よって、「余分に導入された金属」の膜厚方向分布を考慮すると、「余分に導入された金属」の最適な面密度は、２．５×１０１２ｃｍ−２以上、１×１０１４ｃｍ−２以下となる。
一方、反対に、第２のブロック層６ｂにストイキオメトリから金属プアー側にずれた領域を用いることができる。このメカニズムは、金属リッチとは異なるが、必要とされる量としては、全く同じように考えることができる。つまり、金属プアー側の場合、金属欠陥が発生し、その欠陥部分には正電荷であるホールが余っている（この時点では、トータルの電荷はゼロである）が、このホール部分に電子が流れ込み、一旦流れ込むと安定化することが分かった。この時、膜全体は負電荷を帯びるため、電子障壁が上昇することになる。メカニズムは違うが、金属リッチと結果は同様であった。つまりストイキオメトリからずれていることが電子固定に有効である。
次に、第１の実施形態の第２の変形例について説明する。
この第２の変形例は、電荷蓄積層５の母体をＳｒＴｉＯ３からＴｉＯ２に変更した構造である。積層構造は、前述した図１に示すものと同等である。
この電荷蓄積層は、前述したＳｒＴｉＯ３の成膜方法と同様に、ターゲットにＴｉＯ２ターゲットとＲｕＯ２ターゲットを用いて、酸素／窒素／Ａｒ混合ガス雰囲気内で同時スパッタリングを用いてトンネル層上に形成する。成膜中の窒素量を制御することで窒素を膜中に導入している。成膜後、窒素／酸素混合雰囲気中でアニール処理を施している。
成膜されたＴｉＯ２は、ルチル構造を取っている。ルチル構造は、Ｔｉの単純立方格子の中に、ＴｉＯ６八面体が埋め込まれたような構造として考え、それをＣ軸方向につぶした構造をしている。ＴｉＯ６八面体を含む点がペロブスカイト構造と類似している。
導入したＲｕ量は、面密度にして５．０×１０１３ｃｍ−２であり、これにより、大きな蓄積電荷量が得られる。また、導入された窒素量は、およそ１．０×１０１４ｃｍ−２であった。この時、ＲｕはＴｉＯ２ギャップ中にレベルを形成し、レベル中には電子がおよそ３３．３％に詰っている。Ｒｕ量のほぼ２倍量の窒素の導入により、レベル内の２つ分の電子の状態が空席に変わっており、０．５ｅＶ程度のレベル低下がある。残りのおよそ６６．６％には、一部あるいは全部に電子を詰め込むことが可能である。
また、詰っているおよそ３３．３％の電子を、一部又は全部を引き抜くことも可能である。つまりデータ消去時に、過剰に電子を引き抜くことが容易（又は、ホールを注入することも容易）であり、閾値電圧をマイナス側にまでシフトさせることが可能である。これによって、短時間での閾値変動幅が大きく確保でき、書き込み・読み出し・消去動作に有利である（即ち、電子の過剰引き抜きによる大きな閾値変動幅の確保／高速消去）。ＳｒＴｉＯ３からなる母体と、ＴｉＯ２からなる母体の違いは、誘電率がＳｒＴｉＯ３では３００あるが、ＴｉＯ２では、１００に低下する。一方、ＴｉＯ２膜は、成分がＴｉだけであるため、プロセス工程が容易になり、コストも低く抑えることができる。
次に、第１の実施形態の第３の変形例について説明する。
この第３の変形例は、第２の変形例と同様に、ブロック層６の一部に金属プアー層を導入した構成である。構成においては、図４に同様な積層構造であるため、構造に説明については省略する。
この金属プアー層には、マイナス電荷が導入されるため、電子障壁が大きくなり、電子に対するブロック性能が格段に向上する。メモリ構造としては、図１４に示すように、シリコン（Ｓｉ−Ｐ型）基板１／ＳｉＯ２トンネル層（２．４ｎｍ）４／ＳｒＴｉＯ３：Ｒｕ（６ｎｍ）５／ＬａＡｌＯ３（５ｎｍ）２０ａ／ＡｌプアーＡｌ２Ｏ３（１ｎｍ）２０ｂ／ＴａＮ電極７という構造である。
前述した第１の実施形態の構造に対して、さらに、データ消去時の電圧をより高くできるため、より高速に消去することが可能である。バンド構造は、図１４に示すように電極７側から見ると電子障壁が高くなっているように見える。ここで、Ａｌ２Ｏ３に対し、酸素が余分に導入されている膜を作成しているが、ＡｌプアーＡｌ２Ｏ３膜中の足りないＡｌ量（余分な酸素が導入されていると考えても同じ）は、１×１０１３ｃｍ−２であった。
以上のことから、第３の変形例によれば、電荷量が豊富に取れること、電荷蓄積層から電子を過剰に引き抜くことで、Ｖｔｈをマイナス側にも大きく変化させることができ、多値化することも容易である効果を有している。
以上説明したように第１の実施形態及び第１乃至第３の変形例によれば、メモリ構造内に、誘電率３０〜１０００のＴｉ酸化物、誘電率２０〜３０Ｚｒの酸化物又はＨｆ酸化物による高誘電率を持つ電荷蓄積層を形成することにより、印加電圧の大部分をトンネル層に印加でき、高速且つ低駆動電圧動作が可能となる。この時、第２の絶縁層（ブロック層）を多層膜に形成して、さらに誘電率も高くすることで、より低電圧化が可能となる。
また母体材料をＴｉ，Ｚｒ，Ｈｆのいずれか又はこれらの組み合わせた酸化物で形成し、高価数物質の添加することにより、バンドギャップ中に電子トラップレベルを発生させる。この電子トラップレベルは非常に深くて安定し、且つ、十分な電荷を蓄積できる。その結果、トンネル層及びブロック層が薄膜化されるともに、高速動作が実現できる。
次に、本発明に係る第２の実施形態について説明する。
図１５及び図１６に示す第２の実施形態の不揮発性半導体メモリは、Ｆｉｎ構造に適用した電荷蓄積メモリである。この電荷蓄積メモリは、例えば、ＣＶＤ法やＡＬＤ法を用いてＳＴＩ技術を応用したＦｉｎＦＥＴ型の電荷蓄積メモリを形成する例について説明する。
このメモリは、図１５の側面図に示すように、ＳｉからなるＦｉｎ部１１の周囲をキャップ形状にトンネル層１２、電荷蓄積層１３、ブロック層１４及び電極１５が重なるように順次覆うことで、ＭＯＮＯＳ型の電荷蓄積メモリを構成している。
このメモリは、図１６の上面図に示すように、上方向から見るとＦｉｎ部１１は、チャネル部分をトンネル層１２が覆うように形成され、ソース・ドレイン部分がそれぞれ両側に延出し、外部素子とコンタクトする構造になっている。このＦｉｎ部１１のチャンネル部分の厚みを最適化することで、閾値をより大きく変化させることが可能である。尚、ＳＯＩ上のＦｉｎＦＥＴでも同様に形成することができる。ＦｉｎＦＥＴ構造を使うことで、更なる高速動作が可能となる。
また、第２の実施形態の変形例について説明する。
本変形例は、図１７に示すように、ＳｉからなるＦｉｎ部２１の周囲をキャップ形状にトンネル層２２、電荷蓄積層２３、ブロック層２４及び電極２５が重なるように順次覆うことで、ＭＯＮＯＳ型の電荷蓄積メモリを構成している。
この構成において、図１８に示すように上方から見ると、Ｆｉｎ部２１には埋め込みバリア層２６が形成され、Ｆｉｎ部２１が同等に二分割される。このバリア層２６は、トンネル層２２と同じ物質（ＳｉＯ２やＳｉＯＮ）で形成すれば、トンネル層の形成プロセス工程時と同時に成膜することが可能である。図１７に示す構造においては、２−ｂｉｔ／４Ｆ２の記憶動作が可能であり、Ｆｉｎ部分に埋め込み層を入れただけでビット密度を向上させることができる。
前述した実施形態の不揮発性半導体メモリ（電荷蓄積型メモリ）における電荷蓄積層は、窒化シリコン膜よりも十分に誘電率の高い物質を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、高価数物質を適量添加する構成であった。さらに、窒素、炭素、ホウ素、又は低価数物質を導入して、トラップレベル内の電子数、トラップレベルのエネルギーを制御するという構成であった。
しかし、実施形態で示された以外の添加物などでは、前述した実施形態による効果を得られない。以下、比較例として説明する。これらの比較例１乃至３は、前述した各実施形態及び変形例より排除するものである。
（比較例１）
電荷蓄積層として、ＨｆＯ２中へＬａのみを添加した場合について説明する。ここでは、Ｌａ系列の他の物質のみ（Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）を添加した場合にも同様である。図１９に示すように、ＨｆＯ２中のＬａは酸素欠損を誘発し、その状態で安定している。その結果、伝導帯底付近に電子状態を出現させ、Ｈｆとの相互作用を通して、膜全体に混在し広がった状態となる。その結果、面密度にして、１×１０１２ｃｍ−２を添加した段階で既にｎ型的な描像を示すことが分かっている。
これらの物質は、酸素欠陥を増大させるために導入されたと考えられる。この場合、蓄積された電子は、トンネル層の局所的欠陥によって、殆ど流れ出てしまい、メモリ特性としては、非常に脆弱である。この点は、浮遊ゲート型メモリと同様であって、トンネル層を薄くすることができなくなってしまう。その結果、隣接するセル間の干渉が大きくなってしまい、スケーリングが進まなくなってしまう。
（比較例２）
電荷蓄積層として、ＨｆＯ２中へＮｂ（Ｖ、Ｔａでも同様）を導入した場合について説明する。図２０に示すように、Ｎｂは、Ｌａのようには酸素欠陥は誘発せず、Ｎｂそのものが電子をＨｆＯ２などの酸化物に与えることになる。その結果ｎ型的な振る舞いをする。Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物をｎ型化させることになり、比較例１と同様に、トンネル層を薄くすることができなくなる。
（比較例３）
電荷蓄積層として、ＳｒＴｉＯ３中へ酸素欠陥を導入した場合について説明する。図２１に示すように、酸素欠陥は、少量であっても、ｎ型的な振る舞いをする。Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物をｎ型化させることになる。比較例１と同様、トンネル層を薄くすることができなくなる。尚、ＴｉＯ２膜に酸素欠陥を導入した場合でも同様のバンド構造を有している。
以上説明した各実施形態及び各変形例による不揮発性メモリ（電荷蓄積型メモリ）の代表的な構成は以下のようになる。
不揮発性半導体メモリは、チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記チャネル領域上に形成される第１の絶縁層と、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、及びＦｅからなる第１群の中から少なくとも１つと、窒素、炭素、ホウ素、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質からなる第２群の中から少なくとも１つと、を添加したＴｉ、Ｚｒ又はＨｆの酸化物誘電体膜を有する電荷蓄積層と、前記電荷蓄積層上に形成される第２の絶縁層と、前記第２の絶縁層上に形成される制御ゲート電極とを有する。
本発明に従う実施形態は、以下の不揮発性半導体メモリの製造方法を含んでいる。
不揮発性半導体メモリの製造方法であって、半導体基板上にチャネル領域となる間隔を空けてソース領域及びドレイン領域が形成され、前記チャネル領域上に第１の絶縁層が形成され、前記第１の絶縁層上に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、及びＦｅからなる第１群の中から少なくとも１つと、窒素、炭素、ホウ素、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質からなる第２群の中から少なくとも１つと、を添加したＴｉ、Ｚｒ又はＨｆの酸化物誘電体膜を有する電荷蓄積層が形成され、前記電荷蓄積層上に第２の絶縁層が形成され、前記第２の絶縁層上に制御ゲート電極が形成されることを特徴とする不揮発性半導体メモリの製造方法。
以上説明した各実施形態及び各変形例による不揮発性メモリ（電荷蓄積型メモリ）は、以下のような作用効果を得ることができる。
１）高誘電率を持つ電荷蓄積層を用いているため、電荷蓄積層に加わる電圧を低圧化することができ、印加される電圧の大部分をトンネル層に印加させることができる。その結果、高速且つ低電駆動電圧による書き込み・読み出し・消去動作ができる。さらに、電荷を閉じ込めるために用いる第２の絶縁層（ブロック層）の誘電率も高くすることで、より低電圧化が可能となる。また、Ｔｉ酸化物を用いた場合には、高い誘電率として、３０〜１０００も可能である。Ｚｒ酸化物やＨｆ酸化物では誘電率２０〜３０が可能である。
２）Ｔｉ、Ｚｒ又はＨｆの酸化物からなる高誘電体への、高価数物質添加を行うことにより、バンドギャップ中にレベルが発生し、十分な電荷蓄積を実現する。さらに、窒素（又は炭素、ホウ素、低価数物質）を導入することで、トラップレベル内の電子数、トラップレベルのエネルギーを制御することができ、より多くの電荷蓄積量を確保でき、より安定に電荷蓄積状態を維持できる。
３）バンドギャップ中に発生したレベルは、非常に深くて安定である。トンネル層、ブロック層とも、従来から用いられているシリコン窒化層に電荷を溜める構造と比較して、本実施形態で薄膜化が実現できる。また、トンネル層のバリアを低くすることも可能となり、薄膜化とともに、高速動作を可能にする。
４）発生したレベルからは、電子を出し入れできる。よって、過剰に電子を引き抜くことも可能となり、大きな閾値変動幅が確保可能である。その結果、多値化が容易に実現できる。
５）酸素欠損による制御のように、膜がｎ型半導体とならないため、トンネル層の局所的な欠陥によって電荷が消失することを防止できる。
６）酸素欠損による制御では、さらに問題が大きい。電荷が酸素欠損にトラップされると構造が大きく変形することが最大の特徴である。この変形により、膜そのものが変形する危険があり、長期信頼性が崩れる可能性がある。本実施形態で用いている構成では、酸素欠損の増大はない。
７）酸素欠損にはさらに問題がある。それは、酸素欠損位置に、周囲の酸素が移動することで、実質的に、酸素欠損が動き回ることが可能な点である。この移動が簡単に起こることで、酸素欠損の周囲で結晶化がおきてしまう。結晶状態が最も安定であるので、動き周るうちに、最も安定な状態へと向かうためである。よって、アモルファス状態が保てなくなってしまい、結晶粒界が発生して、電流のリークパスが出現する危険がある。本実施形態で用いている構成では、酸素欠損の増大はない。
６）誘電率が高い母体材料を用いることで、電荷捕獲断面積を大きくできるため、電荷捕獲効率が大きくなり、閾値制御性が改善する。
尚、本実施形態は、シリコン基板上に形成した実施形態のメモリセル構造を形成した構成例について説明したが、これに限定されず、シリコン基板以外の基板例えば、ガラス基板上にシリコン層を形成し、本実施形態のメモリセル構造を形成することも可能である。この構造を利用することで液晶表示素子等の表示素子の制御駆動回路内に不揮発性半導体メモリとして形成することもできる。ガラス基板の他にも、セラミックス基板等の成形時のプロセス温度に耐えうる基板、及びプロセス時に不要なガスを発生させない基板であれば、特には限定されない。
以上、説明した各実施形態による不揮発性半導体メモリは、据え置き型及び、携帯型の電子機器（例えば、パソコン、電話機、ＰＤＡ、テレビジョン、ナビゲーションシステム、録音再生機器等）に搭載して、データやアプリケーションソフトウエア又は、プログラムを記憶させて利用することができる。さらに、撮像機器（例えば、デジタルスチルカメラ、デジタルビデオカメラ）における画像データ・音声を蓄積させることができる。また、その他、インターネットやＬＡＮネットワークなどのネットワークを通じて通信を行う家電機器や複合型プリンタＦＡＸ装置等に搭載されるメモリやハードディスクドライブ（ＨＤＤ）に換わってその機能を代行することも容易に実現する。
このように、従来の機器におけるメモリやＨＤＤと同様にデータ蓄積、一時保存に極めて有用である。また、電子部品の回路においては、システムＬＳＩの内部メモリやキャッシュメモリとして、又は電子回路の一部として不揮発性メモリを使用するメモリ混載型のシステムに搭載することができる。より高度には、システム（回路の機能等）を必要に応じて書き換えてしまう書き換え可能なシステムＬＳＩとして用いることも想定する。
尚、前述した各実施形態においては、ＭＯＮＯＳ型フラッシュメモリを一例に挙げて説明したが、ＭＯＮＯＳ型フラッシュメモリを集積化させたメモリ回路、及びロジック回路が同一チップ上に混載されるシステムＬＳＩ等に対しても容易に適用することができ、本発明の範囲内である。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
第１の実施形態に係るメモリセルの主要部を示す断面図である。 図２（ａ）は、高価数物質の導入によるトラップレベル内の電子数に変化に応じたトラップレベルの変化を示す図であり、図２（ｂ）は、窒素、炭素、ホウ素又は低価数物質の同時導入によるトラップレベルから電子が移動する様子を示す図である。 図３（ａ），（ｂ）は、窒素添加のみによるバンドギャップの変化の様子を示す図である。 第１の実施形態に係る第１の変形例の積層構造のブロック層を有する構成を示す断面図である。 Ｒｕ添加ＳｒＴｉＯ３の電子状態、あるいは、Ｒｕ及び窒素を両方添加したＳｒＴｉＯ３の電子状態を示す図である。 グループAの高価数物質（Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、又は、Ｎｉ）の少なくとも１つ、及び窒素量、炭素、ホウ素、又は低価数物質量の少なくとも１つが、両方添加された場合の最適範囲を示す図である。 グループBの高価数物質（Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、又はＦｅ）の少なくとも１つ、及び窒素量、炭素、ホウ素、又は低価数物質量の少なくとも１つが、両方添加された場合の最適範囲を示す図である。 Ｔｉ酸化物中にＲｕを添加した場合の電子状態を示す図である。 メモリセルの積層膜のバンド構造を模式的に示した図である。 トンネル膜に構造を持たせた場合の印加電圧とトンネル電流について説明するための特性図である。 二重量子井戸のポテンシャルについて説明するための図である。 二重量子井戸構造のトンネル膜が設けられたメモリ構造を示す図である。 第１の実施形態の第１の変形例のブロック膜が積層膜のバンド構造を模式的に示す図である。 第１の実施形態の第３の変形例のブロック膜が積層膜のバンド構造を模式的に示す図である。 第２の実施形態に係る不揮発性半導体メモリのメモリ構造を側方から見た断面図である。 第２の実施形態に係る不揮発性半導体メモリのメモリ構造の上方から見た上面図である。 第２の実施形態の変形例の不揮発性半導体メモリのメモリ構造を側方から見た断面図である。 第２の実施形態の変形例の不揮発性半導体メモリのメモリ構造を上方から見た図である。 比較例１のバンド構造を示す図である。 比較例２のバンド構造を示す図である。 比較例３のバンド構造を示す図である。
符号の説明
１…Ｓｉ基板、２…ドレイン領域Ｄ、３…ソース領域Ｓ、４…トンネル層、５…電荷蓄積層、６…ブロック層、７…ゲート電極。

Claims (20)

  1. チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、
    前記チャネル領域上に形成される第１の絶縁層と、
    Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、及びＦｅからなる第１群の中から少なくとも１つと、窒素、炭素、ホウ素、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質からなる第２群の中から少なくとも１つと、を添加したＴｉの酸化物誘電体膜を有し、前記第１の絶縁層上に形成される電荷蓄積層と、
    前記電荷蓄積層上に形成される第２の絶縁層と、
    前記第２の絶縁層上に形成される制御ゲート電極と、
    を具備することを特徴とする不揮発性半導体メモリ。
  2. チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、
    前記チャネル領域上に形成される第１の絶縁層と、
    Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、及びＦｅからなる第１群の中から少なくとも１つと、窒素、炭素、ホウ素、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質からなる第２群の中から少なくとも１つと、を添加したＴｉ、Ｚｒ又はＨｆの酸化物誘電体膜を有し、前記第１の絶縁層上に形成される電荷蓄積層と、
    前記電荷蓄積層上に形成される第２の絶縁層と、
    前記第２の絶縁層上に形成される制御ゲート電極と、
    を具備 し、
    前記第１群のうち、前記Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ又はＮｉは、前記酸化物誘電体膜中の面密度が２×１０ １１ ｃｍ −２ から２．８×１０ １４ ｃｍ −２ の範囲内であり、さらに、前記第１群のうち、前記Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅは、前記酸化物誘電体膜中の面密度が２×１０ １１ ｃｍ −２ から２×１０ １４ ｃｍ −２ の範囲内であることを特徴とする不揮発性半導体メモリ。
  3. 前記第１群のいずれかは、前記酸化物誘電体膜中の前記Ｔｉ、Ｚｒ又はＨｆと置換し、
    前記第２群のうち、前記窒素、炭素又はホウ素は、前記酸化物誘電体膜中の酸素と置換し、前記Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ又はＬａ系列物質は、前記酸化物誘電体膜中の前記Ｔｉ、Ｚｒ又はＨｆと置換することを特徴とする請求項１又は請求項２に記載の不揮発性半導体メモリ。
  4. 前記第１群のいずれかは、前記酸化物誘電体膜中の面密度が５×１０１２ｃｍ−２から０．７×１０１４ｃｍ−２の範囲内であることを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  5. 前記第１群のうち、前記Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，又はＮｉの前記酸化物誘電体膜中の面密度を[MH]と表し、
    前記第２群のいずれかの前記酸化物誘電体膜中の面密度を[A]と表し、
    前記第２群の価数差をKと表すとき、
    窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝２であり、Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質の場合K＝1であり、前記[MH]、前記[A]及び前記Kは、
    ０≦｛K×[A]｝/[MH]≦１で且つ、
    １．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛K×[A]｝/[MH]≦[MH]≦２．０×１０１４ｃｍ−２＋０．８×１０１４ｃｍ−２×｛K×[A]｝/[MH]
    の第１の範囲、又は
    １≦｛K×[A]｝/[MH]≦６で且つ、
    １．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛K×[A]｝/[MH]≦[MH]≦２．８×１０１４ｃｍ−２
    の第２の範囲に属することを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  6. 前記第１群のうち、前記Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ又はＮｉの前記酸化物誘電体膜中の面密度を[MH]と表し、
    前記第２群のいずれかの前記酸化物誘電体膜中の面密度を[A]と表し、
    前記第２群の価数差をKと表すとき、窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝２であり、Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質の場合K＝1であり、
    前記[MH]、前記[A]及び前記Kは、
    ０≦｛K×[A]｝/[MH]≦３で且つ、
    ５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛K×[A]｝/[MH]≦[MH]≦０．７×１０１４ｃｍ−２＋０．７×１０１４ｃｍ−２×｛K×[A]｝/[MH]
    の第３の範囲又は、
    ３≦｛K×[A]｝/[MH]≦６で且つ、
    ５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛K×[A]｝/[MH]≦[MH]≦２．８×１０１４ｃｍ−２
    の第４の範囲に属することを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  7. 前記第一群のうち、前記Ｒｕ、Ｏｓ、Ｒｈ及びＩｒの少なくとも１つが、前記酸化物誘電体中の前記Ｔｉ、Ｚｒ又はＨｆと置換することを特徴とする請求項１乃至請求項６のうちのいずれか１つに記載の不揮発性半導体メモリ。
  8. 前記第１群のうち、前記Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅの前記酸化物誘電体膜中の面密度を[MH]と表し、
    前記第２群のいずれかの前記酸化物誘電体膜中の面密度を[A]と表し、
    前記第２群の価数差をKと表すとき、窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝２であり、Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質の場合K＝1であり、
    前記[MH]、前記[A]及び前記Kは、
    ０≦｛価数差×[A]｝/[MH]≦１で且つ、
    １．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦１．０×１０１４ｃｍ−２＋１．０×１０１４ｃｍ−２×｛価数差×[A]｝/[MH]
    の第５の範囲又は、
    １≦｛価数差×[A]｝/[MH]≦６で且つ、
    １．０×１０１２ｃｍ−２-１．３×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦２．０×１０１４ｃｍ−２
    の第６の範囲に属することを特徴とする請求項１乃至請求項３のうちの何れか１つに記載の不揮発性半導体メモリ。
  9. 前記第１群のうち、前記Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅの前記酸化物誘電体膜中の面密度を[MH]と表し、
    前記第２群のいずれかの前記酸化物誘電体膜中の面密度を[A]と表し、
    前記第２群の価数差をKと表すとき、窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝２であり、Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質の場合K＝1であり、
    前記[MH]、前記[A]及び前記Kは、
    ０≦｛価数差×[A]｝/[MH]≦２で且つ、
    ５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦０．７×１０１４ｃｍ−２＋６．５×１０１３ｃｍ−２×｛価数差×[A]｝/[MH]
    の第７の範囲又は、
    ２≦｛価数差×[A]｝/[MH]≦６で且つ、
    ５．０×１０１２ｃｍ−２-６．７×１０１１ｃｍ−２×｛価数差×[A]｝/[MH]≦[MH]≦２．０×１０１４ｃｍ−２
    の第８の範囲に属することを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  10. 前記第１群のいずれかが、前記酸化物誘電体膜中の前記Ｔｉ、Ｚｒ又はＨｆと置換して、前記第１群の全量を[A]とし、前記第２群の全量を[B]とし、
    前記第２群の価数差をKと表すとき、窒素の場合K＝１であり、炭素の場合K＝２であり、ホウ素の場合K＝３であり、Ｍｇ，Ｃａ，Ｓｒ及びＢａの場合K＝２であり、Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質の場合K＝1であり、
    前記第１群の価数差をLと表すとき、Ｃｒ、Ｍｏ及びＷの場合L＝２であり、Ｍｎ、Ｔｃ及びＲｅの場合L＝３であり、Ｆｅ、Ｒｕ及びＯｓの場合L＝４であり、Ｃｏ、Ｒｈ及びＩｒの場合L＝５であり、Ｎｉ、Ｐｄ、Ｐｔの場合L＝６であり、
    前記[A]、前記[B]、前記K及び前記Lは、
    ０≦｛K×[B]｝/｛L×[A]｝≦１．０の範囲に属することを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  11. 前記酸化物誘電体膜は、ＴｉＯ２、ＳｒＴｉＯ３及び（Ｂａ，Ｓｒ，Ｃａ）ＴｉＯ３のいずれかから形成された単層膜、又は前記単層膜から形成された積層膜であることを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  12. 前記酸化物誘電体膜は、ＺｒＯ２、ＳｒＺｒＯ３、（Ｂａ，Ｓｒ，Ｃａ）ＺｒＯ３、Ｌａ２Ｚｒ２Ｏ７、ＨｆＯ２、ＳｒＨｆＯ３、（Ｂａ，Ｓｒ，Ｃａ）ＨｆＯ３及びＬａ２Ｈｆ２Ｏ７のいずれかから形成された単層膜、又は前記単層膜から形成された積層膜であることを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  13. 前記第１の絶縁層は、シリコン酸化膜、シリコン酸窒化膜及びシリコン窒化膜のいずれかの単層膜、又は前記単層膜で形成された積層膜であることを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  14. 前記第１の絶縁層は、シリコン、酸素又は窒素を含み、単一量子井戸又は多重量子井戸を形成する積層膜、並びに単一量子ドット又は多重量子ドットを形成する前記シリコンが分散された膜の少なくとも一つで形成されることを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  15. 膜厚方向に隣り合う量子井戸内若しくは量子ドット内の量子レベルが互いに異なることを特徴とする請求項１４に記載の不揮発性半導体メモリ。
  16. 前記第２の絶縁層は、ＬａＡｌＯ３、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＮＯ、ＺｒＯ２、ＳｒＺｒＯ３、（Ｂａ，Ｓｒ，Ｃａ）ＺｒＯ３、Ｌａ２Ｚｒ２Ｏ７、ＨｆＯ２、ＳｒＨｆＯ３、（Ｂａ，Ｓｒ，Ｃａ）ＨｆＯ３及びＬａ２Ｈｆ２Ｏ７のいずれかから形成された単層膜、又は前記単層膜で形成された積層膜であることを特徴とする請求項１乃至請求項３のうちのいずれか１つに記載の不揮発性半導体メモリ。
  17. 前記第２の絶縁層は、さらに、面密度が２．５×１０１２／ｃｍ２から１×１０１４／ｃｍ２の範囲内でストイキオメトリから金属リッチ側に傾向した領域を含むことを特徴とする請求項１６に記載の不揮発性半導体メモリ。
  18. 前記第２の絶縁層は、さらに、面密度が２．５×１０１２／ｃｍ２から１×１０１４／ｃｍ２の範囲内でストイキオメトリから金属プアー側に傾向した領域を含むことを特徴とする請求項１６に記載の不揮発性半導体メモリ。
  19. 半導体基板上に形成されるチャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられる不揮発性半導体メモリの製造方法であって、
    前記チャネル領域上に第１の絶縁層を形成し、
    前記第１の絶縁層上に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１群の中から少なくとも１つと、窒素、炭素、ホウ素、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質からなる第２群の中から少なくとも１つと、を添加したＴｉの酸化物誘電体膜を有する電荷蓄積層を形成し、
    前記電荷蓄積層上に第２の絶縁層を形成し、
    前記第２の絶縁層上に制御ゲート電極を形成することを特徴とする不揮発性半導体メモリの製造方法。
  20. 半導体基板上に形成されるチャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられる不揮発性半導体メモリの製造方法であって、
    前記チャネル領域上に第１の絶縁層を形成し、
    前記第１の絶縁層上に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅからなる第１群の中から少なくとも１つと、窒素、炭素、ホウ素、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａ系列物質からなる第２群の中から少なくとも１つと、を添加したＴｉ、Ｚｒ又はＨｆの酸化物誘電体膜を有する電荷蓄積層を形成し、
    前記電荷蓄積層上に第２の絶縁層を形成し、
    前記第２の絶縁層上に制御ゲート電極を形成し、
    前記第１群のうち、前記Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ又はＮｉは、前記酸化物誘電体膜中の面密度が２×１０ １１ ｃｍ −２ から２．８×１０ １４ ｃｍ −２ の範囲内であり、前記第１群のうち、前記Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅは、前記酸化物誘電体膜中の面密度が２×１０ １１ ｃｍ −２ から２×１０ １４ ｃｍ −２ の範囲内であることを特徴とする不揮発性半導体メモリの製造方法。
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