JP2008091929A - 電荷トラップ型メモリ素子 - Google Patents

Abstract

【課題】電荷トラップ型メモリ素子を提供する。
【解決手段】基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成され、遷移金属がドーピングされた高誘電率絶縁膜からなる電荷トラップ層とを備え、トンネル絶縁膜が電荷トラップ層の金属と反応することや、この金属が基板側に広がることを防止するように形成されたことを特徴とする電荷トラップ型メモリ素子である。
【選択図】図１

Description

本発明は、半導体メモリ素子に係り、さらに詳細には、電荷トラップ型メモリ素子に関する。

半導体メモリ装置のうち不揮発性メモリ装置は、電源供給が遮断されても保存されたデータが消滅せずに保存され続ける保存装置である。

不揮発性半導体メモリ装置を構成する基本要素であるメモリセルの構成は、不揮発性半導体メモリ装置が使われる分野によって変わる。

現在広く使われている高容量不揮発性半導体メモリ装置として、ＮＡＮＤ（Ｎｏｔ Ａｎｄ）型フラッシュ半導体メモリ装置の場合、そのトランジスタのゲートは、電荷（ｃｈａｒｇｅ）が保存される、すなわちデータが保存されるフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）と、これを制御するコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）とが順次に積層された構造を有する。

かようなフラッシュ半導体メモリ装置において、年ごとに増加しているメモリ容量の拡大要求を充足させるために、メモリセルの大きさは急速に縮小されている。また、セルサイズの縮小に合わせ、フローティングゲートの垂直方向の高さを効果的に縮小させていくことが要求されている。

メモリセルの垂直方向の高さを効果的に縮小させると同時に、メモリセルが有するメモリ特性、例えば漏れ電流に対して保存されたデータを長時間正常に維持する特性であるリテンション（ｒｅｔｅｎｔｉｏｎ）特性を維持するために、電荷を保存する手段として、フローティングゲートではないシリコン窒化膜（Ｓｉ_３Ｎ_４）を使用して構成されたＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）や、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ素子に代表されるＭＯＩＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｉｎｓｕｌａｔｏｒ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体メモリ装置が提案され、これについての活発な研究が進められている。ここで、ＳＯＮＯＳは、コントロールゲート物質としてシリコンを使用し、ＭＯＮＯＳは、コントロールゲート物質として金属を使用するという点で違いがある。

ＭＯＩＯＳメモリ素子は、電荷を保存する手段としてフローティングゲートの代わりにシリコン窒化膜（Ｓｉ_３Ｎ_４）のような電荷トラップ層（ｃｈａｒｇｅ ｔｒａｐ ｌａｙｅｒ）を使用できる。すなわち、ＭＯＩＯＳメモリ素子は、フラッシュ半導体メモリ装置のメモリセルの構成で、基板とコントロールゲートとの間の積層物（フローティングゲートとその上下に積層された絶縁層とから構成された積層物）を、酸化膜（Ｏｘｉｄｅ）、窒化膜（Ｎｉｔｒｉｄｅ）及び酸化膜（Ｏｘｉｄｅ）が順次に積層された積層物（ＯＮＯ）に替えたものであり、前記窒化膜に電荷がトラップされることにより、スレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が移動（ｓｈｉｆｔ）される特性を利用するメモリ素子である。

従来のＳＯＮＯＳ型メモリ素子の基本構造は、次の通りである。ソース及びドレイン領域間の半導体基板のチャンネル領域上に、両端がソース及びドレイン領域と接触するように、トンネル絶縁膜として第１シリコン酸化膜（ＳｉＯ_２）が形成されている。第１シリコン酸化膜は、電荷のトンネリングのための膜である。第１シリコン酸化膜上に、電荷トラップ層としてシリコン窒化膜（Ｓｉ_３Ｎ_４）が形成されている。窒化膜は、実質的にデータが保存される物質膜であり、第１シリコン酸化膜をトンネリングした電荷がトラップされる。かような窒化膜上に、前記電荷が窒化膜を通過して上側に移動することを遮断するためのブロッキング絶縁膜として、第２シリコン酸化膜が形成されている。第２シリコン酸化膜上には、ゲート電極が形成されている。

しかし、かような一般的な構造のＳＯＮＯＳ型メモリ素子は、シリコン窒化膜とシリコン酸化膜との誘電率が低く、シリコン窒化膜内のトラップサイト（ｔｒａｐ ｓｉｔｅ）密度が十分ではなく、動作電圧が高く、データを記録する速度（プログラム速度）と、垂直、水平方向の電荷リテンション時間とが所望のほど十分でないという問題がある。

最近では、前記ブロッキング絶縁膜としてシリコン酸化膜の代わりに、アルミニウム酸化膜（Ａｌ_２Ｏ_３）を使用することにより、前記シリコン酸化膜を使用したときよりプログラム速度及びリテンション特性が改善されたという事実が報告されている。

しかし、アルミニウム酸化膜材質のブロッキング絶縁膜がシリコン窒化膜から電荷が抜け出ることをある程度抑制することは可能であるが、シリコン窒化膜自体内のトラップサイト密度は相変らず十分でないために、アルミニウム酸化膜の使用によるリテンション特性改善の程度は、微小なレベルに留まっている。
韓国特許出願第２００６−７０８８６号明細書 米国特許出願第１１／７２３，０８１号明細書

本発明は、前記のような従来の問題点を改善するために案出され、電荷トラップ層物質のバンドギャップ内に明確に定義された安定した電荷トラップを設け、そこに電荷をトラップして従来のＳＯＮＯＳ型メモリ素子よりリテンション特性にすぐれる電荷トラップ型メモリ素子を提供するところにその目的がある。

前記目的を達成するための本発明による電荷トラップ型メモリ素子は、基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、一つ以上の遷移金属がドーピングされた高誘電率絶縁膜からなる電荷トラップ層とを備え、前記トンネル絶縁膜は、前記電荷トラップ層の前記一つ以上の遷移金属と反応すること、またはこの遷移金属が前記基板側に広がることを防止するように形成されたことを特徴とする。

本発明の一特徴によれば、前記トンネル絶縁膜は、シリコン窒化膜からなりうる。

前記高誘電率絶縁膜は、１０以上の誘電率を有することが望ましい。

高誘電率絶縁膜内の金属原子及び酸素原子のうち少なくとも一つは、遷移金属原子に代替されうる。

前記一つ以上の遷移金属は、ｄ軌道に原子が電子を有した金属であることが望ましい。

前記高誘電率絶縁膜内にドーピングされた遷移金属は、Ｔａ、Ｖ、Ｒｕ、Ｎｂ、Ｗ、Ｍｏ、Ｎｉ及びＴｉを含むグループから選択された少なくとも一つ以上でありうる。前記高誘電率絶縁膜は、ＳｉＯ_２、ＨｆＯ_２、ＺｒＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＨｆＳｉＯＮ、ＨｆＯＮ及びＨｆＡｌＯを含むグループから選択されたいずれか一つからなりうる。

具体的には、前記高誘電率絶縁膜はＨｆＯ_２膜であり、前記高誘電率膜内にドーピングされた遷移金属は、Ｔａ、Ｖ、Ｒｕ及びＮｂを含むグループから選択された少なくとも一つ以上でありうる。

他の例として、前記高誘電率絶縁膜はＡｌ_２Ｏ_３膜であり、前記高誘電率絶縁膜内にドーピングされた遷移金属は、Ｗ、Ｒｕ、Ｍｏ、Ｎｉ、Ｎｂ、Ｖ及びＴｉを含むグループから選択された少なくとも一つ以上でありうる。

前記遷移金属は、０．０１〜１５ａｔｏｍｉｃ％ドーピングされていることが望ましい。

前記遷移金属は、前記高誘電率絶縁膜内に電子トラップと正孔トラップとを同時に形成するように、少なくとも二種類以上ドーピングされうる。本発明の他の特徴によれば、前記トンネル絶縁膜は、シリコン窒化膜及びシリコン酸化膜の二重層構造からなり、前記基板上に、シリコン酸化膜、シリコン窒化膜及び電荷トラップ層の順序で積層されうる。

前記電荷トラップ層上に形成されたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に形成されたゲート電極とをさらに備えることができる。

本発明によれば、電荷トラップ層を、遷移金属がドーピングされた高誘電率絶縁膜で形成し、金属−シリコン化合物を設けるか、またはさらに下部のシリコンチャンネル領域に金属が拡散して入っていく現象を防止するように、トンネル絶縁膜にシリコン窒化膜を使用することにより、電荷トラップ層物質のバンドギャップ内に明確に定義された安定した電荷トラップを設け、そこに電荷をトラップしてリテンション特性にすぐれる電荷トラップ型不揮発性半導体メモリ素子を実現できる。

以下、添付された図面を参照しつつ、本発明による電荷トラップ型メモリ素子の望ましい実施形態について詳細に説明する。

本発明では、不揮発性半導体メモリ素子の電荷トラップ層として、誘電率が約１０以上である高誘電率絶縁膜（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ）を使用し、前記高誘電率絶縁膜内に遷移金属（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ）元素（ｄ軌道（ｏｒｂｉｔａｌ）に原子が電子を有した金属）をドーピングすることにより、高誘電率絶縁膜のバンドギャップ（ｂａｎｄ−ｇａｐ）内に明確に定義された安定した電荷トラップ（ｔｒａｐ）、すなわち熱的刺激（ｔｈｅｒｍａｌ ｅｘｃｉｔａｔｉｏｎ）に安定的な深いトラップ（ｄｅｅｐ ｔｒａｐ）を形成する。

深いトラップは、価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）と伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）とから遠く離れたエネルギーレベルを有し、かような深いトラップに満たされた電子または正孔は、熱的刺激により容易に伝導帯や価電子帯に励起されることがない。一方、深いトラップに対比される浅いトラップ（ｓｈａｌｌｏｗ ｔｒａｐ）は、伝導帯のすぐ下か価電子帯のすぐ上のエネルギーレベルを有し、かような浅いトラップに満たされた電子または正孔は、熱的刺激により容易に励起されて電気伝導に寄与する。

本発明で形成する深いトラップのエネルギーレベルは、ドーピングされる遷移金属の種類によって適切に調節され、その分布が広く（ｂｒｏａｄ）なく不連続的（ｄｉｓｃｒｅｔｅ）であるために、適切に選択された遷移金属により形成されたトラップ内に捕獲された電荷は、熱的に励起される可能性がさらに低い。深いトラップにトラップされた電荷は容易に励起されないので、メモリ素子のリテンション特性が改善されうる。

深いトラップを高誘電率絶縁膜内に形成するが、高誘電率絶縁膜は、誘電率が高くて等価換算厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｃｅ Ｏｆ Ｔｈｉｃｋｎｅｓｓ）で従来の電荷トラップ層として使われるシリコン窒化膜より多くの電荷トラップを有することができる。また、高誘電率絶縁膜は、従来の電荷トラップ層として使われる非晶質のシリコン窒化膜とは異なり好適に結晶化されているために、本質的にその内部に形成されるトラップの安定性が高い。

かような理由で本発明は、電荷トラップ層のトラップサイト密度を高めるとともに、トラップの熱的安定性を高め、不揮発性半導体メモリ素子のリテンション特性を改善できる。

また、本発明では、遷移金属がドーピングされた高誘電率絶縁膜を電荷トラップ層として使用する場合、一般的なトンネル絶縁膜として使われる電荷トラップ層下の薄いシリコン酸化膜が電荷トラップ層の金属（すなわち、遷移金属）と反応して金属−シリコン化合物を作ったり、さらに下部のシリコンチャンネル領域に金属が拡散し入り込む現象が現れたりするが、これを防止するために、トンネル絶縁膜を、例えばシリコン窒化膜を含むように形成することにより、電荷トラップ層の金属と反応したり、またはこの金属が基板側に広がることを防止できる。

図１は、本発明の一実施形態による電荷トラップ型メモリ素子１０を概略的に示している。図１での各層や領域の厚さは、明確性のために誇張して図示されている。

図１を参照すれば、電荷トラップ型メモリ素子１０は、基板１１上にゲート構造体２０を具備する。

前記基板１１には、所定の導電性不純物がドーピングされた第１及び第２不純物領域１３，１５が形成されている。第１及び第２不純物領域１３，１５のうち一つはドレイン（Ｄ）、他の一つはソース（Ｓ）として使われうる。図１で参照番号１９は、スペーサを表す。

前記ゲート構造体２０は、電荷トラップ層２３を備える。前記基板１１と電荷トラップ層２３との間には、トンネル絶縁膜２１が設けられている。このトンネル絶縁膜２１は、第１及び第２不純物領域１３，１５と接触するように、前記基板１１上に形成される。電荷トラップ層２３上には、ブロッキング絶縁膜２５が形成され、ブロッキング絶縁膜２５上に、ゲート電極２７が形成されうる。基板１１上に、トンネル絶縁膜２１、電荷トラップ層２３、ブロッキング絶縁膜２５及びゲート電極２７の順序で積層される。

本発明の電荷トラップ層２３は、ｄ軌道（ｏｒｂｉｔａｌ）に原子が電子を有する遷移金属原子がドーピングされた高誘電率絶縁膜からなる。

このとき、前記高誘電率絶縁膜は、誘電率が約１０以上であるＳｉＯ_２、ＨｆＯ_２、ＺｒＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＨｆＳｉＯＮ、ＨｆＯＮ及びＨｆＡｌＯを含むグループから選択されたいずれか一つからなることが望ましい。

高誘電率絶縁膜をベースマトリックス（ｂａｓｅ ｍａｔｒｉｘ）として使う理由は、プログラム効率を上げ、同じ換算厚（ＥＯＴ）で窒化膜に対して多くの電荷トラップを有することができる利点があるためである。

前記高誘電率絶縁膜内にドーピングされる遷移金属は一種であることもあり、場合によっては、二種以上でもある。ドーピングされる遷移金属が二種以上である場合、高誘電率絶縁膜内に電子トラップと正孔トラップとを同時に形成してさらに多数の電子トラップと正孔トラップとを同時に形成できる。ドーピングされた遷移金属原子は、高誘電率絶縁膜分子構造の金属原子や酸素原子のサイトを置換して入り込み、安定したトラップを形成することとなる。ドーピングされた遷移金属原子は、ｄ軌道に原子が電子を有した金属ならばいかなるものでもよいが、特にＨｆＯ_２絶縁膜にドーピングされる遷移金属原子は、Ｔａ、Ｖ、Ｒｕ及びＮｂなどが適当である。

このとき、ドーピングされる遷移金属の濃度は、０．０１〜１５ａｔｏｍｉｃ％であることが望ましい。

例えば、もし欠陥なしの完全な構造を有するＨｆＯ_２膜内にＴａ、Ｖ、Ｒｕ及びＮｂのような遷移金属がドーピングされるならば、ドーピングされる遷移金属の最外郭電子の個数がＨｆのそれと異なるので、結合に参与しない剰余電子や正孔が発生する。このように発生した剰余電子と正孔は、それぞれ正孔トラップと電子トラップとして作用できる。

ＨｆＯ_２膜内に遷移金属がドーピングされれば、ドーピングされた遷移金属原子は、Ｈｆ原子やＯ（酸素）原子と置換されたり、ＨｆＯ_２単位セル（ｕｎｉｔ ｃｅｌｌ）内部に入り込んだり、既存原子の空サイトに入り込むこともあるが、それにより形成されるトラップの安定したエネルギーレベルは、量子力学的計算により決定される。従って、トラップのエネルギーレベルは、ドーピングされる遷移金属の種類によって変わりうる。

Ｔａ、Ｖ、Ｒｕ及びＮｂは、ＨｆＯ_２膜内に深いトラップを形成しつつ、同時にさらに多くのトラップサイトを作る。従って、電荷トラップ層２３として使用する高誘電率絶縁膜がＨｆＯ_２膜である場合、ドーピングされる遷移金属としては、Ｔａ、Ｖ、Ｒｕ及びＮｂなどが適当である。

従って、前記高誘電率絶縁膜がＨｆＯ_２からなる場合、ここにドーピングされる遷移金属は、Ｔａ、Ｖ、Ｒｕ及びＮｂなどを含むグループから選択された少なくとも一つ以上であることが望ましい。

一方、Ａｌ_２Ｏ_３膜内に遷移金属がドーピングされるならば、ドーピングされた遷移金属原子は、Ａｌ原子やＯ（酸素）原子と置換されたり、既存の原子間結合外に入って新しい結合を作ったり、既存原子の空サイトに入り込むこともあるが、それにより形成されるトラップの安定したエネルギーレベルは、量子力学的計算により決定される。従って、トラップのエネルギーレベルは、ドーピングされる遷移金属の種類によって変わりうる。

Ｗ、Ｒｕ、Ｍｏ、Ｎｉ、Ｎｂ、Ｖ及びＴｉがＡｌ_２Ｏ_３膜内に深いトラップを形成しつつ、同時にさらに多くのトラップサイトを作る。従って、電荷トラップ層２３として使用する高誘電膜がＡｌ_２Ｏ_３膜である場合、ドーピングされる遷移金属としては、Ｗ、Ｒｕ、Ｍｏ、Ｎｉ、Ｎｂ、Ｖ及びＴｉなどが適当である。

従って、前記高誘電率絶縁膜がＡｌ_２Ｏ_３膜からなる場合、ここにドーピングされる遷移金属は、Ｗ、Ｒｕ、Ｍｏ、Ｎｉ、Ｎｂ、Ｖ及びＴｉを含むグループから選択された少なくとも一つ以上であることが望ましい。

本出願人により提案された特許文献１（出願日２００６年７月２７日）及びこれに対応する特許文献２（出願日２００７年３月１６日）の内容全体が参照文献としてここに統合される。本実施形態において、前記トンネル絶縁膜２１は単層構造であって、シリコン窒化膜（Ｓｉ_３Ｎ_４）により形成される。このとき、シリコン窒化膜は、一般的な電荷トラップ型メモリ素子でトンネル絶縁膜として使われるシリコン酸化膜に比べ、不純物濃度が高くなく（すなわち、不純物の濃度がシリコン酸化膜と比べられるほど）、シリコンとの界面特性にすぐれるように形成されることが望ましい。かような良質のシリコン窒化膜を形成するために、前記トンネル絶縁膜２１をなすシリコン窒化膜は、ジェット気相蒸着（Ｊｅｔ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）のような特殊な製法を使用して形成できる。

前記のような特殊な製法によりシリコン窒化膜を形成すれば、シリコン酸化膜に比べて不純物濃度が高くなく、かつシリコンとの界面特性にすぐれる欠陥のないシリコン窒化膜（ｄｅｆｅｃｔ−ｌｅｓｓ Ｓｉ_３Ｎ_４）を形成できる。

代案として、図２のように、トンネル絶縁膜３１は、シリコン窒化膜３３とシリコン酸化膜３２との二重層構造からなることも可能である。

図２は、本発明の他の実施形態による電荷トラップ型メモリ素子３０を概略的に示している。図２で、図１と同一参照符号は同一部材を表すので、前述のところを参照することにし、ここでは反復する説明を省略する。図２での各層や領域の厚さは、明確性のために誇張して図示されている。

図２を参照すれば、本発明の他の実施形態による電荷トラップ型メモリ素子３０で、ゲート構造体２０’は、シリコン窒化膜３３及びシリコン酸化膜３２の二重層構造からなるトンネル絶縁膜３１を具備し、基板１１上にシリコン酸化膜３２、シリコン窒化膜３３及び電荷トラップ層２３の順序で積層される。

この場合、シリコン酸化膜３２がシリコンからなっている基板と直接に界面を形成するので、シリコン窒化膜３３は、普通の成長法で成長させられる。特殊な製法で作るものではないシリコン窒化膜３３でも、電荷トラップ層から金属拡散を防止したり、金属−シリコン化合物生成を防止する役割を果たせる。

従って、本実施形態では、トンネル絶縁膜３１を普通の成長法で作られたシリコン窒化膜３３とシリコン酸化膜３２との複層構造で構成する。

もちろん、本実施形態の場合に、シリコン窒化膜３３を前記の特殊な製法で形成することも可能である。

一方、前記トンネル絶縁膜２１または３１と電荷トラップ層２３とが既存の酸化膜に比べて誘電率が高い物質により形成されるので、前記ブロッキング絶縁膜２５も、誘電率が高くてバンドギャップが大きい高誘電率薄膜を使用することが望ましい。例えば、前記ブロッキング絶縁膜２５は、Ｓｉ_３Ｎ_４、ＨｆＯ_２、Ｔａ_２Ｏ_５、ＺｒＯ_２またはＡｌ_２Ｏ_３膜からなりうる。

前記ゲート電極２７は、仕事関数が大きい金属膜からなることが望ましい。例えば、ゲート電極２７は、金（Ａｕ）やアルミニウム膜からなりうる。それら以外にも前記ゲート電極２７は、一般的に半導体メモリ素子のゲート電極として使われるＲｕ、ＴａＮ金属またはＮｉＳｉのようなシリサイド物質により形成可能である。

前記のように、本発明は、電荷トラップ層２３として遷移金属がドーピングされた高誘電率薄膜を使用し、トンネル絶縁膜（トンネリング障壁）２１または３１としてシリコン窒化膜を使用する電荷トラップ型メモリ素子のゲートスタックを提供する。

前記のように、本発明による電荷トラップ型メモリ素子１０，３０は、電荷トラップ層２３を遷移金属がドーピングされた高誘電率絶縁膜で形成し、トンネル絶縁膜２１，３１を結合のないシリコン窒化膜の単層構造で形成したり、シリコン窒化膜３３とシリコン酸化膜３２との二重層構造で形成することにより、金属とシリコンとの結合を防止するようになっている。

電気的特性側面において、本発明は、シリコン窒化膜をトンネル絶縁膜として使用することにより、電荷トラップ層に塗布されている金属とシリコンとの結合を減らして金属の拡散を防止し、トンネル絶縁膜に不純物が作られないようにすることにより、外部電気的ストレスが加えれる場合に生じうる電荷漏れ経路を遮断できる。かような特性は、素子の電荷リテンション特性と密接な関連がある。

図３は、シリコン窒化膜と高誘電率絶縁膜との断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真を示している。図４は、図３のシリコン窒化膜と高誘電率絶縁膜との界面で、金属−シリコン結合が存在しない（Ｎｏ Ｈｆ−Ｓｉ ｓｉｌｉｃｉｄｅ ｂｏｎｄｉｎｇ）ということを示すＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｍｉｓｓｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）の深さプロファイル（ｄｅｐｔｈ ｐｒｏｆｉｌｅ）である。

図３から分かるように、シリコン窒化膜（ＳｉＮ）上にエポキシ（Ｅｐｏｘｙ）層を形成した場合と、シリコン窒化膜（ＳｉＮ）上に高誘電率絶縁膜であるＨｆＯ_２層を形成した場合とを比較してみれば、シリコン窒化膜の層厚に変化がなく、シリコン窒化膜と高誘電率絶縁膜であるＨｆＯ_２層との界面に金属−シリコン結合が存在しないということが分かる。これは、図４のＸＰＳ深さプロファイルからも分かる。

図５は、シリコン窒化膜をトンネル絶縁膜として使用したときのゲートスタックキャパシタ（ｇａｔｅ ｓｔａｃｋ ｃａｐａｃｉｔｏｒ）で得た高温リテンション結果を示している。図５の結果を得るために、Ａｌ／Ａｌ_２Ｏ_３／Ｔａ＋ＨｆＯ_２／Ｓｉ_３Ｎ_４／Ｓｉのゲートスタックを有するように、本発明のサンプルを形成した。図５で、横軸は経過時間、縦軸は時間経過によるフラットバンド電圧（Ｖ＿Ｆｌａｔ）を表す。

図５では、前記のゲートスタックを有するように形成した本発明のサンプルに電気的ストレスを全く加えていない初期状態と、＋１８Ｖ、−１８Ｖの１２００サイクルの電気的ストレスを加えた後とのリテンション特性を比較して示す。図５の結果は、本発明のサンプルを２００℃で加熱した（ｂａｋｅ）状態で測定したものである。

図５から分かるように、いずれも上側グラフ（トラップされた電子についてのもの）は、大差なく一定であるということを示している。

図６は比較例であり、シリコン酸化膜をトンネル絶縁膜として使用したときのゲートスタックキャパシタで得た高温リテンション結果を示している。図６の結果を得るために、Ａｌ／Ａｌ_２Ｏ_３／Ｔａ＋ＨｆＯ_２／ＳｉＯ_２／Ｓｉのゲートスタックを有するように比較サンプルを形成した。図６で、横軸は経過時間、縦軸は時間経過によるフラットバンド電圧（Ｖ−Ｆｌａｔ）を表す。

図６では、前記のゲートスタックを有するように形成した比較サンプルに、＋１８Ｖ、−１８Ｖの１．２ｋサイクリング（ｃｙｃｌｉｎｇ）の電気的ストレスを加えた後のリテンション特性を比較して示す。図６の結果は、比較サンプルを２００℃で加熱した（ｂａｋｅ）状態で測定したものである。

比較サンプルで、全体スタックの等価換算厚（ＥＯＴ）は、本発明のサンプルと同一に、すなわち比較サンプルのシリコン酸化膜の等価換算厚は、本発明のサンプルでのシリコン窒化膜と同一に合わせた。

図６で上段のグラフは電子のリテンション特性、下段のグラフは正孔のリテンション特性を示している。

図５及び図６を比較してみれば、従来のように、トンネル絶縁膜をシリコン酸化膜で形成する場合、１２００サイクルの電気的ストレスを加えれば、電子のリテンション特性が本発明に比べて良好ではないということが分かる。

図５及び図６の比較から分かるように、本発明でのようにシリコン窒化膜をトンネル絶縁膜に使用すれば、高誘電率電荷トラップ層を具備する電荷トラップ型メモリ素子で電子のリテンション特性が優秀になり、マルチレベルプログラミング（ｍｕｌｔｉ−ｌｅｖｅｌ ｐｒｏｇｒａｍｍｉｎｇ）にさらに重要な電子のリテンション特性を改善するのに明確な効果を示している。

本発明の電荷トラップ型メモリ素子は、例えば、メモリ関連の技術分野に効果的に適用可能である。

本発明の一実施形態による電荷トラップ型不揮発性メモリ素子を概略的に示す図面である。 本発明の他の実施形態による電荷トラップ型不揮発性メモリ素子を概略的に示す図面である。 シリコン窒化膜と高誘電率絶縁膜との断面ＴＥＭ写真を示しているイメージである。 図３のシリコン窒化膜と高誘電率絶縁膜との界面で、金属−シリコン結合が存在しない（Ｎｏ Ｈｆ−Ｓｉ ｓｉｌｉｃｉｄｅ ｂｏｎｄｉｎｇ）ということを示すＸＰＳ深さプロファイルである。 シリコン窒化膜をトンネル絶縁膜として使用したときのゲートスタックキャパシタで得た高温リテンション結果を示すグラフである。 比較例として、シリコン酸化膜をトンネル絶縁膜として使用したときのゲートスタックキャパシタで得た高温リテンション結果を示すグラフである。

符号の説明

１０，３０ 電荷トラップ型メモリ素子
１１ 基板
１３ 第１不純物領域
１５ 第２不純物領域
１９ スペーサ
２０，２０’ ゲート構造体
２１，３１ トンネル絶縁膜
２３ 電荷トラップ層
２５ ブロッキング絶縁膜
２７ ゲート電極

Claims (14)

1. 基板上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成され、少なくとも１つの遷移金属がドーピングされた高誘電率絶縁膜からなる電荷トラップ層とを備え、
   前記トンネル絶縁膜は、前記電荷トラップ層の少なくとも１つの遷移金属と反応すること、または該遷移金属が前記基板側に広がることを防止するように形成されたことを特徴とする電荷トラップ型メモリ素子。
2. 前記高誘電率絶縁膜は、１０以上の誘電率を有することを特徴とする請求項１に記載の電荷トラップ型メモリ素子。
3. 前記高誘電率絶縁膜内の金属原子及び酸素原子のうち少なくとも一つが遷移金属原子に代替されていることを特徴とする請求項１に記載の電荷トラップ型メモリ素子。
4. 前記高誘電率絶縁膜は、ＳｉＯ_２、ＨｆＯ_２、ＺｒＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＨｆＳｉＯＮ、ＨｆＯＮ及びＨｆＡｌＯを含むグループから選択されたいずれか一つからなることを特徴とする請求項１に記載の電荷トラップ型メモリ素子。
5. 前記遷移金属は、ｄ軌道に原子が電子を有した金属であることを特徴とする請求項４に記載の電荷トラップ型メモリ素子。
6. 前記遷移金属は、ｄ軌道に原子が電子を有した金属であることを特徴とする請求項１に記載の電荷トラップ型メモリ素子。
7. 前記高誘電率絶縁膜はＨｆＯ_２膜であり、前記高誘電率絶縁膜内にドーピングされた遷移金属は、Ｔａ、Ｖ、Ｒｕ及びＮｂを含むグループから選択された少なくとも一つ以上であることを特徴とする請求項６に記載の電荷トラップ型メモリ素子。
8. 前記高誘電率絶縁膜はＡｌ_２Ｏ_３膜であり、前記高誘電率絶縁膜内にドーピングされた遷移金属は、Ｗ、Ｒｕ、Ｍｏ、Ｎｉ、Ｎｂ、Ｖ及びＴｉを含むグループから選択された少なくとも一つ以上であることを特徴とする請求項６に記載の電荷トラップ型メモリ素子。
9. 前記遷移金属は、０．０１〜１５ａｔｏｍｉｃ％ドーピングされていることを特徴とする請求項１に記載の電荷トラップ型メモリ素子。
10. 前記遷移金属は、前記高誘電率絶縁膜内に少なくとも二種類以上ドーピングされていることを特徴とする請求項１に記載の電荷トラップ型メモリ素子。
11. 前記トンネル絶縁膜は、シリコン窒化膜からなることを特徴とする請求項１ないし請求項１０のうちいずれか１項に記載の電荷トラップ型メモリ素子。
12. 前記電荷トラップ層上に形成されたブロッキング絶縁膜と、
    前記ブロッキング絶縁膜上に形成されたゲート電極とをさらに備えることを特徴とする請求項１１に記載の電荷トラップ型メモリ素子。
13. 前記トンネル絶縁膜は、シリコン窒化膜及びシリコン酸化膜の二重層構造からなり、
    前記基板上に、シリコン酸化膜、シリコン窒化膜及び電荷トラップ層の順序で積層されていることを特徴とする請求項１ないし請求項１０のうちいずれか１項に記載の電荷トラップ型メモリ素子。
14. 前記電荷トラップ層上に形成されたブロッキング絶縁膜と、
    前記ブロッキング絶縁膜上に形成されたゲート電極とをさらに備えることを特徴とする請求項１３に記載の電荷トラップ型メモリ素子。