KR102267777B1 - 다준위 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

2중 전하우물을 가져 다준위(multi-level) 저장이 가능한 다준위 메모리 소자 및 이의 제조 방법이 개시된다. 본 발명의 실시예에 따른 다준위 메모리 소자는, 복수개의 메모리 셀을 포함하고, 3 상태 이상의 정보 저장이 가능한 메모리 셀을 적어도 하나 이상 포함하는 다준위 메모리 소자로서, 적어도 하나의 메모리 셀은: 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 적층되고, 상기 제1 전극에 전기적으로 연결되는 전하 저장층; 및 상기 전하 저장층과 상기 제2 전극의 사이에 적층되고, 상기 제2 전극에 전기적으로 연결되는 전하 장벽층을 포함한다. 상기 전하 저장층은 양자점 및 전하 축적 물질을 포함한다. 본 발명의 실시예에 따른 다준위 메모리 소자는 상기 양자점과 상기 전하 축적 물질 및 상기 전하 장벽층에 의해 2중 양자 우물을 가진다.

Description

다준위 메모리 소자 및 이의 제조 방법{Multi level memory device and method for manufacturing the same}
본 발명은 다준위 메모리 소자(multi level memory device)에 관한 것으로, 보다 상세하게는 2중 양자 전하우물(double quantum well)을 가져 다준위(multi-level) 저장이 가능한 다준위 메모리 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 양자점 기반의 메모리 소자는 전자나 정공이 양자점으로 터널링되는 효과를 이용하여 정보를 저장하는 메모리 소자이다. 종래의 양자점 기반 메모리 소자는 단일 양자 우물(single quantum well)을 가지고 있으며, 각 메모리 셀에 2개의 상태 중 어느 하나의 상태(예를 들어, 로우 상태, 하이 상태)를 저장할 수 있도록 구현된다. 종래의 메모리 소자는 각 메모리 셀에 저장 가능한 상태의 개수가 2개로 제한되어 있으며, 메모리 셀에 저장되는 상태의 개수 제한으로 인해 메모리 셀의 개수를 감소시키는데 제약이 따르고 있다. 이로 인해 최근의 고집적화, 소형화된 메모리 소자에 대한 요구를 충족시키기 어려운 한계가 있다.
본 발명은 2중 양자 전하우물(double quantum well)을 가져 3 상태 이상의 다준위(multi-level) 저장이 가능한 다준위 메모리 소자를 제공하기 위한 것이다.
또한, 본 발명은 용액 공정을 통해 쉽게 제작이 가능하고, 메모리 고집적화와 소형화가 가능한 다준위 메모리 소자를 제공하기 위한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 다준위 메모리 소자는 복수개의 메모리 셀을 포함하고, 3 상태 이상의 정보 저장이 가능한 메모리 셀을 적어도 하나 이상 포함하는 다준위 메모리 소자로서, 적어도 하나의 메모리 셀은: 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 적층되고, 상기 제1 전극에 전기적으로 연결되는 전하 저장층; 및 상기 전하 저장층과 상기 제2 전극의 사이에 적층되고, 상기 제2 전극에 전기적으로 연결되는 전하 장벽층을 포함한다. 상기 전하 저장층은 양자점 및 전하 축적 물질을 포함한다. 본 발명의 실시예에 따른 다준위 메모리 소자는 상기 양자점과 상기 전하 축적 물질 및 상기 전하 장벽층에 의해 2중 양자 우물을 가진다.
상기 양자점은 상기 전하 축적 물질 보다 낮은 호모(HOMO; Highest Occupied Molecular Orbital) 준위를 가지는 코어/쉘(core/shell) 구조로 제공될 수 있다. 상기 양자점은 CdSe/ZnS, PbS/CdS, CdSe/ZnSe, CdTe/ZnS, CdTe/CdSe, InP/ZnS 및 InP/ZnSe/ZnS 중의 적어도 하나의 코어/쉘 구조 양자점을 포함할 수 있다.
상기 전하 장벽층은 산화아연을 포함할 수 있다.
상기 전하 축적 물질은 상기 전하 장벽층 및 상기 양자점 보다 높은 호모(HOMO) 준위를 가질 수 있다. 상기 전하 축적 물질은 상기 제1 전극 및 상기 제2 전극 간에 인가되는 전압에 따라 호모(HOMO) 레벨에 전하를 축적할 수 있다.
상기 양자점은 상기 코어/쉘 구조에 의해 상기 2중 양자 우물 중의 제1 양자 우물을 가질 수 있다. 상기 전하 축적 물질은 상기 전하 장벽층 및 상기 양자점과의 에너지 준위차에 의해 상기 2중 양자 우물 중의 제2 양자 우물을 가질 수 있다.
상기 전하 축적 물질은 상기 제1 전극으로부터의 전자 주입을 억제하여 전자를 구속시키는 전자주입 억제 기능을 가질 수 있다. 상기 전하 축적 물질은 PVK(Poly(9-vinylcarbazole)), P3HT(Poly(3-hexylthiophene-2,5-diyl)), PCBM(Phenyl-C61-butyric acid methyl ester), Poly-TPD(Poly(N,N'-bis-4-butylphenyl-N,N'-bisphenyl)benzidine), 및 PVP(Polyvinylpyrrolidone) 중의 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따른 다준위 메모리 소자는 상기 제1 전극과 상기 제2 전극 간에 전압을 인가하는 전압 인가부를 더 포함할 수 있다. 상기 적어도 하나의 메모리 셀에 저장되는 상태 정보는 상기 전압 인가부에 의해 인가되는 상기 전압에 따라 변화될 수 있다.
상기 전압 인가부는 서로 다른 제1 상태, 제2 상태 및 제3 상태 중의 어느 하나를 상기 메모리 셀에 저장하기 위해 상기 전압을 인가할 수 있다. 상기 전압 인가부는: 상기 메모리 셀에 상기 제1 상태를 저장하기 위해 미리 설정된 제1 기준 전압 보다 낮은 제1 전압을 인가하고; 상기 메모리 셀에 상기 제2 상태를 저장하기 위해 상기 제1 기준 전압 보다 높고 미리 설정된 제2 기준 전압 보다 낮은 제2 전압을 인가하고; 그리고 상기 메모리 셀에 상기 제3 상태를 저장하기 위해 상기 제2 기준 전압 보다 높은 제3 전압을 인가하도록 구성될 수 있다.
상기 전압 인가부가 상기 제1 전압을 인가하면, 상기 제2 전극에서 주입된 정공이 터널링(tunneling)을 통해 상기 전하 저장층으로 주입되고, 상기 양자점에 형성되는 제1 양자 우물 및 상기 전하 축적물질에 형성되는 제2 양자 우물에 정공이 축적되어 상기 메모리 셀에 상기 제1 상태가 저장될 수 있다.
상기 전압 인가부가 상기 제2 전압을 인가하면, 상기 전하 축적 물질에서의 전하 축적이 완료되어 축적 현상이 발생하지 않고 상기 양자점의 상기 제1 양자 우물에 전하가 축적되어 상기 메모리 셀에 상기 제2 상태가 저장될 수 있다.
상기 전압 인가부가 상기 제3 전압을 인가하면, 상기 제2 전극에서 주입된 정공이 상기 전하 저장층을 통과하고, 상기 전하 저장층에 전하가 축적되지 않은 채로 상기 제1 전극으로 흐르게 되어 상기 메모리 셀에 상기 제3 상태가 저장될 수 있다.
본 발명의 실시예에 따른 다준위 메모리 소자는 상기 메모리 셀에 저장된 상태를 읽는 읽기 동작을 수행하는 읽기 동작부를 더 포함할 수 있다. 상기 전압 인가부는 상기 읽기 동작 시에 상기 제1 기준 전압 보다 낮은 미리 설정된 읽기 전압을 인가할 수 있다. 상기 읽기 동작부는 상기 읽기 동작 시에 상기 메모리 셀로부터 출력되는 전류값에 따라 상기 메모리 셀에 저장된 상태를 판단할 수 있다.
상기 전하 저장층은 상기 양자점과 상기 전하 축적 물질이 혼합된 층을 포함할 수 있다.
상기 전하 저장층은 상기 양자점을 포함하는 제1 전하 저장층; 및 상기 제1 전하 저장층과 상기 제2 전극의 사이에 적층되고, 상기 전하 축적 물질을 포함할 수 있다.
상기 메모리 셀은, 상기 제1 전하 저장층과 상기 제1 전극 사이에 적층되고, 상기 제1 전극으로부터의 전자 주입을 억제하여 전자를 구속시키는 전자주입 억제층을 더 포함할 수 있다. 상기 전자주입 억제층은 PVK(Poly(9-vinylcarbazole))를 포함할 수 있다.
본 발명의 다른 측면에 따른 다준위 메모리 소자 제조 방법은 3 상태 이상의 정보 저장이 가능한 메모리 셀을 제조하는 다준위 메모리 소자 제조 방법으로서, 기판 상에 상기 전하 장벽층을 형성하는 단계; 상기 전하 장벽층 상에 양자점과 전하 축적 물질을 포함하는 전하 저장층을 형성하는 단계; 및 상기 전하 저장층 상에 전극을 형성하는 단계를 포함한다. 본 발명의 실시예에 따른 다준위 메모리 소자 제조 방법은 상기 양자점과 상기 전하 축적 물질 및 상기 전하 장벽층에 의해 2중 양자 우물을 형성할 수 있다.
상기 전하 장벽층을 형성하는 단계는 산화아연 나노입자를 포함하는 용액을 스핀 코팅한 후 어닐링하여 상기 전하 장벽층을 형성하는 단계를 포함할 수 있다. 상기 전하 저장층을 형성하는 단계는 PVK(Poly(9-vinylcarbazole)) 및 코어/쉘(core/shell) 구조 양자점이 분산된 용액을 스핀 코팅한 후 어닐링하여 상기 전하 저장층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 의하면, 2중 양자 전하우물(double quantum well)을 가져 3 상태 이상의 다준위(multi-level) 저장이 가능한 다준위 메모리 소자 및 이의 제조 방법이 제공된다.
또한, 본 발명의 실시예에 의하면, 용액 기반 공정을 통해 쉽게 제작이 가능하고, 메모리 고집적화와 소형화가 가능한 다준위 메모리 소자 및 이의 제조 방법이 제공된다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 다준위 메모리 소자를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 다준위 메모리 소자를 구성하는 메모리 셀의 개념도이다.
도 3은 본 발명의 실시예에 따라 제작된 다준위 메모리 소자의 에너지 준위를 나타낸 개념도이다.
도 4는 본 발명의 실시예에 따라 제작된 다준위 메모리 소자의 전압에 따른 전류 변화 특성을 나타낸 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 다준위 메모리 소자를 구성하는 메모리 셀의 개념도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명의 이해를 돕기 위하여, 도면에서 일부 구성은 다소 과장되거나 축소되어 도시될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다" 또는 "구비하다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 다준위 메모리 소자를 개략적으로 나타낸 평면도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 다준위 메모리 소자(10)는 복수개의 메모리 셀(memory cell)(100), 전압 인가부(200), 읽기 동작부(300), 워드 라인(word line)(400) 및 비트 라인(bit line)(500)을 포함할 수 있다.
각 메모리 셀(100)은 3 상태(state) 이상의 다수의 상태 정보(예를 들어, 논리 '0' 상태, 논리 '1' 상태, 논리 '2' 상태 등)를 저장할 수 있다. 복수개의 메모리 셀(100)은 다수의 행과 열을 이루어 매트릭스 형태로 배열될 수 있으나, 이에 제한되는 것은 아니다. 복수개의 메모리 셀(100)은 3차원 적층 구조로 제공될 수도 있다. 복수개의 메모리 셀(100)은 절연층에 의해 인접한 메모리 셀들 간에 분리될 수 있다.
전압 인가부(200)는 각 메모리 셀(100)에 상태 정보를 저장하기 위한 전압(예를 들어, 0 ~ 5 V 사이의 직류 전압)을 인가할 수 있다. 전압 인가부(200)는 하나 또는 복수개의 전원 공급장치(power supply)를 포함할 수 있다. 전압 인가부(200)는 각 메모리 셀(100)에 저장할 상태 정보, 읽기/쓰기 동작 등에 따라 메모리 셀(100)의 전극들 간에 상이한 전압을 인가할 수 있다.
읽기 동작부(300)는 각 메모리 셀(100)에 저장된 상태 정보를 판독하기 위한 것으로, 전압 인가부(200)에 의해 읽기 동작용 전압이 메모리 셀(100)에 인가된 상태에서, 메모리 셀(100)에 흐르는 전류값을 측정하여 메모리 셀(100)에 저장된 상태 정보를 읽을 수 있다. 실시예에서, 읽기 동작부(300)는 전류 센서(current sensor))를 포함할 수 있다.
예를 들어, 읽기 동작부(300)는 읽기 동작 시에 측정된 메모리 셀(100)의 전류 값이 미리 설정된 제1 기준 전류(도 4의 예에서, 약 10-5 mA) 보다 낮은 제1 전류 레벨 범위(도 4의 예에서, 약 10-5 mA 미만)에 속하는 경우 해당 메모리 셀(100)에 저장된 상태를 '로우' 상태로 판단할 수 있다.
읽기 동작부(300)는 읽기 동작 시에 측정된 메모리 셀(100)의 전류 값이 제1 기준 전류 보다 높고 미리 설정된 제2 기준 전류(도 4의 예에서, 약 0.01 mA)보다 낮은 제2 전류 레벨 범위(도 4의 예에서, 약 10-5 ~ 0.01 mA)에 속하는 경우 해당 메모리 셀(100)에 저장된 상태를 '중간' 상태로 판단할 수 있다.
읽기 동작부(300)는 읽기 동작 시에 측정된 메모리 셀(100)의 전류 값이 제2 기준 전류 보다 높은 제3 전류 레벨 범위(도 4의 예에서, 약 0.01 mA 이상)에 속하는 속하는 경우 해당 메모리 셀(100)에 저장된 상태를 '하이' 상태로 판단할 수 있다.
워드 라인(400)과 비트 라인(500)은 각 메모리 셀(100)의 읽기 동작이나 쓰기 동작 등의 상태를 제어하기 위한 것으로, 다수의 트랜지스터를 포함할 수 있다. 워드 라인(400)과 비트 라인(500)은 동작 제어부(도시 생략)에 의해 제어될 수 있다. 동작 제어부는 각 메모리 셀(100) 별로 쓰기/읽기 동작을 제어하고, 전압 인가부(200)에 의해 각 메모리 셀(100)에 인가되는 전압을 제어할 수 있다. 워드 라인(400)과 비트 라인(500)은 메모리 소자에 관련된 기술분야에서 잘 알려져 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 2는 본 발명의 일 실시예에 따른 다준위 메모리 소자를 구성하는 메모리 셀의 단면도이다. 도 2를 참조하면, 메모리 셀(100)은 제1 전극(110), 전하 저장층(120), 전하 장벽층(130) 및 제2 전극(140)이 순차 적층된 구조로 제공될 수 있다. 제1 전극(110)은 예를 들어, Al 등의 금속 전극이나, 도전성 전극이 사용될 수 있으며, 전하 저장층(120)에 전위를 인가할 수 있는 다양한 전극 물질의 사용이 가능하다.
전하 저장층(120)은 제1 전극(110)에 전기적으로 연결될 수 있다. 전하 저장층(120)은 제1 양자 우물을 가지는 양자점과, 전하 장벽층(130)과의 계면 및 양자점 간의 계면에서 제2 양자 우물을 가지는 전하 축적 물질을 포함할 수 있다. 본 명세서에서 '전하 축적'은 정공이나 전자 등의 축적을 의미한다.
실시예에서, 전하 저장층(120)의 양자점은 코어/쉘(core/shell) 구조를 가지는 양자점을 포함할 수 있다. 실시예에서, 양자점은 CdSe/ZnS 양자점을 포함할 수 있으며, CdSe/ZnS 외에 PbS/CdS, CdSe/ZnSe, CdTe/ZnS, CdTe/CdSe, InP/ZnS, InP/ZnSe/ZnS 등의 코어/쉘 구조 양자점이 사용될 수도 있다.
전하 저장층(120)의 전하 축적 물질은 제1 전극(110) 및 제2 전극(140) 간에 인가되는 전위에 따라 호모(HOMO) 레벨에 전하를 축적할 수 있다. 전하 축적 물질은 전하 장벽층(130) 및 양자점 보다 높은 호모(HOMO) 준위를 가지는 물질을 포함할 수 있다.
실시예에서, 전하 축적 물질은 PVK(Poly(9-vinylcarbazole))를 포함할 수 있다. 전하 축적 물질은 PVK 이외에도 비극성용매에 용해되는 P3HT(Poly(3-hexylthiophene-2,5-diyl)), PCBM(Phenyl-C61-butyric acid methyl ester), Poly-TPD(Poly(N,N'-bis-4-butylphenyl-N,N'-bisphenyl)benzidine), 및 극성용매에 용해되는 PVP(Polyvinylpyrrolidone)와 같이, 호모(HOMO) 준위가 전하 장벽층(130) 및 전하 저장층(120)의 양자점에 비해 높은 곳에 위치하는 유/무기 물질이 사용될 수 있다.
전하 저장층(120)의 전하 축적 물질은 제1 전극(110)으로부터의 전자 주입을 억제하여 전자를 구속시키는 기능도 수행할 수 있다. 메모리 셀에 전압을 인가하는 경우, 제2 전극(140)에서는 정공이 주입되고, 제1 전극(110)에서는 전자가 주입된다. 이때, 전하 저장층(120)의 전하 축적 물질은 제1 전극(110)에서의 전자의 주입을 억제(최소화)하는 기능을 할 수 있다.
전하 저장층(120)의 양자점 코어(core)의 루모(LUMO; Lowest Unoccupied Molecular Orbital)에 전자가 주입되면 양자점의 특성상 발광을 할 수 있는데, 전하 축적 물질에 의해 제1 전극(110)에서 전자의 주입이 억제되기 때문에 메모리 소자가 발광을 하지 않고 전자를 구속시킬 수 있게 된다.
전하 장벽층(130)은 전하 저장층(120)에 적층될 수 있다. 전하 장벽층(130)은 제2 전극(140)에 전기적으로 연결될 수 있다. 전하 장벽층(130)은 전하 저장층(120)과 제2 전극(140) 사이에 적층될 수 있다. 실시예에서, 전하 장벽층(130)은 호모(HOMO; Highest Occupied Molecular Orbital) 준위가 전하 축적 물질의 호모 준위 아래에 위치하고, 정공(Hole) 이동도가 높은 물질이 사용될 수 있다. 실시예에서, 전하 장벽층(130)은 산화아연(ZnO)을 포함할 수 있다.
제2 전극(140)은 ITO 전극, 금속 등의 전극이 사용될 수 있으나, 이에 제한되지 않고 전하 장벽층(130)에 전위를 형성할 수 있는 다양한 전극 물질이 사용될 수 있다. 제2 전극(140)의 일함수가 6 eV 보다 커지는 경우, 정공 주입이 어려워지므로, 제2 전극(140)은 일함수가 6 eV 보다 낮은 물질이 사용될 수 있다.
전압 인가부(200)는 제1 전극(110)과 제2 전극(140) 간에 전압을 인가할 수 있다. 메모리 셀(100)에 저장되는 상태 정보는 전압 인가부(200)에 의해 인가되는 전압에 따라 변화될 수 있다.
전압 인가부(200)는 서로 다른 제1 상태, 제2 상태 및 제3 상태 중의 어느 하나를 메모리 셀(100)에 저장하기 위해 전압을 인가할 수 있다. 전압 인가부(200)는 메모리 셀(100)에 제1 상태(예를 들어, 논리 '0' 상태)를 저장하기 위해 미리 설정된 제1 기준 전압 보다 낮은 제1 전압을 인가할 수 있다. 실시예에서, 제1 기준 전압은 1 ~ 3 V 범위 내의 전압으로 설정될 수 있다.
전압 인가부(200)가 제1 전압을 인가하면, 제2 전극(140)에서 주입된 정공이 터널링(tunneling)을 통해 전하 장벽층(130)으로 주입되고, 전하 저장층(120)의 전하 축적 물질에 의해 형성되는 전하 우물과 전하 저장층(120)의 양자점에 의해 형성되는 전하 우물에 정공이 축적되어 메모리 셀(100)에 제1 상태가 저장될 수 있다.
전압 인가부(200)는 메모리 셀(100)에 제2 상태(예를 들어, 논리 '1' 상태)를 저장하기 위해 제1 기준 전압 보다 높고 미리 설정된 제2 기준 전압 보다 낮은 제2 전압을 인가할 수 있다. 실시예에서, 제2 기준 전압은 제1 기준 전압 보다 높은 전압(예를 들어, 2 ~ 4 V 범위 내의 전압)으로 설정될 수 있다.
전압 인가부(200)가 제2 전압을 인가하면, 전하 저장층(120)의 전하 축적 물질에 의한 전하 축적이 완료되어 축적 현상이 발생하지 않고 전하 저장층(130)의 양자점에 의해 형성되는 전하 우물에 축적되어 메모리 셀(100)에 제2 상태가 저장될 수 있다.
전압 인가부(200)는 메모리 셀(100)에 제3 상태(예를 들어, 논리 '2' 상태)를 저장하기 위해 제2 기준 전압 보다 높은 제3 전압을 인가할 수 있다. 이와 같이, 전압 인가부(200)에 의해 인가되는 전압에 따라, 메모리 셀(100)에 3 상태 이상의 정보 저장이 가능하다.
전압 인가부(200)가 제3 전압을 인가하면, 제2 전극(140)에서 주입된 정공이 전하 저장층(120)의 전하 축적 물질에 의해 형성되는 양자 우물을 통과하고, 전하 저장층(120)에 전하가 축적되지 않은 채로 제1 전극(110)으로 흐르게 되어 메모리 셀(100)에 제3 상태가 저장될 수 있다.
전압 인가부(200)는 읽기 동작 시에 미리 설정된 읽기 전압을 인가할 수 있다. 읽기 전압은 제1 기준 전압 보다 낮은 값으로 설정될 수 있다. 읽기 동작부(300)는 읽기 동작 시에 메모리 셀(100)로부터 출력되는 전류값에 따라 메모리 셀(100)에 저장된 상태를 판단할 수 있다.
본 발명의 실시예에 따른 다준위 메모리 소자의 성능을 검증하기 위하여 용액 공정법에 의해 다준위 메모리 소자를 제작한 후, 다준위 메모리 소자의 전압에 따른 전류 변화 특성을 분석하였다. 다준위 메모리 소자의 제작은 스핀 코팅(spin coating), 잉크젯(inkjet), 블레이드 코팅(blade coating), 드롭 캐스팅(drop casting) 등의 다양한 용액 공정을 통해 제작이 가능하다.
스핀 코팅에 의해 다준위 메모리 소자를 제작하는 실시예에 대해 설명한다. 다준위 메모리 소자의 제작을 위해, ITO 전극(제2 전극)이 패터닝된 유리(glass) 기판을 아세톤(acetone), 메탄올(methanol), 이소프로판올(iso-propanol)에 각각 담그고 초음파를 발생시키는 장비에 넣어 기판 표면에 존재하는 금속, 유기물 등의 불순물을 제거하는 세정 처리를 하였다.
기판 세정 후 기판은 유리로 구성되어 있어 소수성을 나타내는데, 이를 친수성으로 변화시키기 위하여 오존(ozone)으로 기판 표면을 코팅하였다. 이후, 미리 합성한 ZnO 나노입자를 스핀 코팅(spin coating)하여 박막(전하 장벽층)을 형성하였다. ZnO 나노입자는 친수성 용매인 에탄올(ethanol)에 분산된 것을 사용하였다. 스핀 코팅시 1500 rpm으로 기판을 회전시켰으며, 80℃에서 30분간 어닐링(anealing)하여 남아있는 용매를 제거하고 박막을 경화하였다.
다음으로, 미리 제작한 PVK 및 양자점 용액을 스핀 코팅하여 박막(전하 저장층)을 형성하였다. PVK/양자점 용액은 톨루엔(toluene)에 분산시킨 것을 사용하였다. 스핀 코팅시 기판을 1500 rpm으로 기판을 회전시켰으며, 90℃에서 30분간 어닐링하였다. 마지막으로, Al 전극을 형성하기 위하여 열증착(thermal deposition) 장비를 이용하여 약 150 nm의 두께를 가지는 전극(제1 전극)을 형성하였다.
도 3은 본 발명의 실시예에 따라 제작된 다준위 메모리 소자의 에너지 준위를 나타낸 도면이다. 도 4는 본 발명의 실시예에 따라 제작된 다준위 메모리 소자의 전압에 따른 전류 변화 특성을 나타낸 그래프이다. 도 3 및 도 4를 참조하여, 본 발명의 실시예에 따라 제작된 다준위 메모리 소자의 특성에 대해 설명한다.
도 3을 참조하면, 본 발명의 실시예에 따른 다준위 메모리 소자는 메모리 셀에 2곳의 양자 우물(quantum well)이 형성되는 것을 알 수 있다. 또한, 도 4를 참조하면, 본 발명의 실시예에 따른 다준위 메모리 소자는 3 상태의 안정적인 전류값을 가지는 구간이 형성되고, 2.1 V 전압과, 3 V 전압에서 2번의 급격한 전류 변화가 나타나는 것을 확인할 수 있다.
도 4를 참조하면, 다준위 메모리 소자의 전압-전류 그래프는 크게 3개의 구간(low/intermediate/high state)을 가진다. 제작된 다준위 메모리 소자의 ITO 전극과 Al 전극에 각각 양/음 전압을 인가하였으며, 0에서 5 V까지 전압을 스윕(sweep)하였다. 또한, 이후 0에서 -5 V까지 전압을 스윕하였다. 이 과정에서 3개의 상태가 형성되는 것을 알 수 있다.
[0 ~ 2.1 V] 구간에서의 전류값은 10-6 mA로, 매우 낮은 전류가 흘러 '로우' 상태(low state)로 정의할 수 있다. 이 구간에서 ITO 전극에서 주입된 정공은 터널링(tunneling)을 통해 ZnO/PVK/QDs로 주입되고, PVK에 형성된 전하우물과 양자점의 코어/쉘(core/shell)에 형성된 전하우물에 정공이 축적되는 현상이 발생한다. 이때문에 낮지만 일정한 전류가 흐르게 된다.
[2.1 V] 전압에서는 PVK에서의 전하축적이 완료가 되어 더 이상 축적현상이 발생하지 않고, PVK 박막을 통과하기 때문에 전류가 순간적으로 급격히 증가하고, '로우' 상태에서 '중간' 상태(intermediate state)로 전류값이 변화한다.
[2.1 ~3 V] 구간에서는 ITO 전극에서 주입된 정공이 PVK는 통과하지만, QDs에 존재하는 채워지지 않은 전하우물에 전하가 축적되면서 일정한 전류가 흐르게 된다.
[3 V] 전압에서는 QDs에서의 전하 축적이 완료되어, 더 이상의 축적이 나타나지 않으므로 순간적으로 전류값이 급격히 증가하여, '하이' 상태(high state)로 전류값이 변화한다.
[3 ~ 5 V] 구간에서는 PVK와 양자점에 존재하는 전하우물이 다 채워졌기 때문에, 전하 축적이 발생하지 않아 ITO 전극에 주입된 정공이 반대편으로 그대로 나오게 된다. 이 때문에 높은 전류가 흐르고 전압에 따라 일정한 기울기를 가지고 전류값이 변화한다.
[5 ~ 0 V] 구간에서는 이미 전하우물이 다 채워져 있기 때문에, 더 이상의 큰 전류 변화는 타나지 않고, 외부에서 인가된 전압에 따라 일정한 기울기를 가지고 전류가 변화하는 특성을 나타낸다.
[0 ~ -5 V, -5 ~ 0 V] 구간은 음전압이 인가되는 구간으로, 외부에서 역 전압을 인가하여도 축전된 전하가 방출되지 않기 때문에 외부 전압에 따라 일정한 기울기를 가지며 변화하는 특성을 나타낸다.
본 발명의 실시예에 따라 제작된 다준위 메모리 소자의 쓰기 동작에 대해 설명하면, 메모리 셀에 전압을 인가하지 않거나, 2.1 V 이하의 낮은 전압을 인가하면 '로우' 상태(low state) 저장이 가능하다. 또한, 메모리 셀에 2.1 ~ 3 V에 해당하는 전압을 인가하면 '중간' 상태(intermediate state)를 저장할 수 있으며, 메모리 셀에 3 ~ 5 V의 전압을 인가하면 '하이' 상태(high state)를 저장할 수 있다.
다음으로, 본 발명의 실시예에 따라 제작된 다준위 메모리 소자의 읽기 동작에 대해 설명한다. 다준위 메모리 소자는 소정 전압(예를 들어, 0.5 V)에서 3개의 전류값이 출력될 수 있다. 이 값은 쓰기 동작시에 설정된 값으로 각각 로우, 중간, 하이 상태로 정의된 전류값이다.
읽기 전압(예를 들어, 0.5 V)을 인가하였을 때 메모리 셀에서 출력되는 전류값의 크기에 따라 3개의 상태 중 어느 상태를 저장하고 있는지를 판단할 수 있다. 여기서, 읽기 전압은 다준위 메모리 소자의 소비전력을 최소화하기 위하여 낮게 설정되는 것이 바람직하다. 읽기 전압을 0.5 V 이상으로 해도 되지만 불필요하게 소비전력이 증가할 수 있으며, 과도하게 낮게 설정하면 메모리 셀에 대해 측정되는 전류 값이 급감하게 되어 메모리 셀에 저장된 상태의 측정 신뢰도가 떨어질 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 다준위 메모리 소자는 2중 전하우물을 가져 논리 '0'(로우 상태), 논리 '1'(중간 상태), 논리 '2'(하이 상태) 등의 다준위(multi-level) 저장이 가능하다. 따라서, 단일 메모리 픽셀에 3 상태 이상의 정보를 저장할 수 있어 메모리 집적도를 높일 수 있으며, 메모리 고집적화와 소형화가 가능하다. 또한, 본 발명의 실시예에 따른 다준위 메모리 소자는 용액 공정을 통해 쉽게 박막 형성이 가능하여 소자 제작이 간편하다. 또한, 유/무기물 기반의 메모리 소자를 제작하여 유연성 메모리 소자에 응용될 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 다준위 메모리 소자를 구성하는 메모리 셀의 개념도이다. 도 5를 참조하면, 전하 저장층은 전자주입 억제층(122), 제1 전하 저장층(124), 및 제2 전하 저장층(126)을 포함할 수 있다.
전자주입 억제층(122)은 제1 전하 저장층(124)과 제1 전극(110) 사이에 적층될 수 있다. 전자주입 억제층(122)은 제1 전극(110)으로부터의 전자 주입을 억제하여 전자를 구속시킬 수 있다. 실시예에서, 전자주입 억제층(122)은 PVK(Poly(9-vinylcarbazole))를 포함할 수 있다.
메모리 셀에 전압을 인가하는 경우, 제2 전극(140)에서는 정공이 주입되고, 제1 전극(110)에서는 전자가 주입된다. 이때, 전자주입 억제층(122)은 제1 전극(110)에서의 전자의 주입을 억제(최소화)하는 기능을 한다. 양자점 코어(core)의 루모(LUMO)에 전자가 주입되면 양자점의 특성상 발광을 할 수 있는데, 전자주입 억제층(122)에 의해 제1 전극(110)에서 전자의 주입이 억제되기 때문에 소자가 발광을 하지 않고 전자를 구속시킬 수 있게 된다.
제1 전하 저장층(124)은 제1 전극(110)에 전기적으로 연결될 수 있다. 제1 전하 저장층(124)은 제1 양자 우물을 가질 수 있다. 실시예에서, 제1 전하 저장층(124)은 코어/쉘(core/shell) 구조를 가지는 양자점을 포함할 수 있다. 실시예에서, 제1 전하 저장층(124)은 CdSe/ZnS 양자점을 포함할 수 있으며, CdSe/ZnS 외에 PbS/CdS, CdSe/ZnSe, CdTe/ZnS, CdTe/CdSe, InP/ZnS, InP/ZnSe/ZnS 등의 코어/쉘 구조 양자점이 사용될 수도 있다.
제2 전하 저장층(126)은 제1 전하 저장층(124)에 적층될 수 있다. 제2 전하 저장층(126)은 제2 전극(140)에 전기적으로 연결될 수 있다. 제2 전하 저장층(126)은 제2 양자 우물을 가질 수 있다. 제2 전하 저장층(126)은 전하 축적층으로 제공될 수 있다.
제2 전하 저장층(126)은 제1 전극(110) 및 제2 전극(140)에 인가되는 전위에 따라 호모 레벨에 전하를 축적할 수 있다. 제2 전하 저장층(126)은 전하 장벽층(130) 및 제1 전하 저장층(124) 보다 높은 호모(HOMO) 준위를 가지는 물질을 포함할 수 있다.
실시예에서, 제2 전하 저장층(126)은 PVK(Poly(9-vinylcarbazole))를 포함할 수 있다. 제2 전하 저장층(126)은 PVK 이외에도 비극성용매에 용해되는 P3HT, PCBM, Poly-TPD나 극성용매에 용해되는 PVP와 같이, 호모(HOMO) 준위가 ZnO와 QDs에 비해 높은 곳에 위치하는 유/무기 전하 축적 물질이 사용될 수 있다.
실시예에서, 전압 인가부(200)는 제1 전압 인가부(210), 제2 전압 인가부(220), 제3 전압 인가부(230), 제4 전압 인가부(240), 및 전압 선택부(250)를 포함할 수 있다.
제1 전압 인가부(210)는 메모리 셀(100)에 제1 상태를 저장하기 위한 제1 전압을 인가할 수 있다. 제2 전압 인가부(220)는 메모리 셀(100)에 제2 상태를 저장하기 위한 제2 전압을 인가할 수 있다. 제3 전압 인가부(230)는 메모리 셀(100)에 제3 상태를 저장하기 위한 제3 전압을 인가할 수 있다. 제4 전압 인가부(240)는 메모리 셀(100)에 읽기 동작용 전압을 인가할 수 있다.
전압 선택부(250)는 메모리 셀(100)의 제1 전극(110)과 제2 전극(140) 간에 제1 전압, 제2 전압, 제3 전압, 제4 전압 중의 어느 하나의 전압을 인가할 수 있다. 실시예에서, 전압 선택부(250)는 동작 제어부(도시 생략)에 의해 제어되는 트랜지스터(transistor) 등의 스위치 소자들로 제공될 수 있으나, 이에 제한되지는 않는다.
실시예에서, 제1 전압은 0 ~ 2.1 V, 제2 전압은 2.1 ~ 3 V, 제3 전압은 3 ~ 5 V, 제4 전압은 0 ~ 1 V 일 수 있으나, 이에 제한되지는 않는다. 전압 인가부(200)는 복수개의 전압 인가부(210, 220, 230, 240)로 이루어지지 않고, 하나의 전압 인가부로 제공될 수도 있다. 이러한 경우, 전압 인가부(200)는 전극들(110, 140) 간에 인가되는 전압의 크기를 조절할 수 있도록 제공될 수 있다.
도 5의 변형된 실시예에서, 전자주입 억제층(122)과 제1 전하 저장층(124)을 하나의 층으로 구현하거나, 전자주입 억제층(122)을 형성하지 않는 것도 가능하다. 또한, 도 5에는 전하 저장층(120)이 2개의 전하 저장층(124, 126)이 적층된 구조로 이루어져 있으나, 전하 저장층(120)이 3개 이상의 전하 저장층이 적층된 구조로 이루어지거나 단일의 전하 저장층으로 형성되는 것도 가능하다.
본 발명의 실시예에 따른 다준위 메모리 소자는 2중 양자 우물을 가지고, 메모리 셀에 3 상태 이상의 정보를 저장할 수 있는 메모리 소자로서, 여기서 '2중 양자 우물'을 가진다는 것은 반드시 2중의 양자 전하우물 만을 가진다는 것으로 제한적으로 해석되지 않으며, 3중 양자 우물 혹은 그 이상의 양자 전하우물을 가지는 메모리 소자도 2중 양자 우물을 가지는 메모리 소자에 해당하는 것으로 해석되어야 한다.
이상의 실시예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명까지 미치는 것임을 이해하여야 한다.
10: 다준위 메모리 소자(Multi-level memory device)
100: 메모리 셀(Memory cell)
110: 제1 전극
120: 전하 저장층
122: 전자주입 억제층
124: 제1 전하 저장층
126: 제2 전하 저장층
130: 전하 장벽층
140: 제2 전극
200: 전압 인가부
300: 읽기 동작부
400: 워드 라인(Word line)
500: 비트 라인(Bit line)

Claims (20)

  1. 복수개의 메모리 셀을 포함하고, 3 상태 이상의 정보 저장이 가능한 메모리 셀을 적어도 하나 이상 포함하는 다준위 메모리 소자로서,
    적어도 하나의 메모리 셀은:
    제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 적층되고, 상기 제1 전극에 전기적으로 연결되는 전하 저장층; 및
    상기 전하 저장층과 상기 제2 전극의 사이에 적층되고, 상기 제2 전극에 전기적으로 연결되는 전하 장벽층을 포함하고,
    상기 전하 저장층은 양자점 및 전하 축적 물질을 포함하고, 상기 양자점과 상기 전하 축적 물질 및 상기 전하 장벽층에 의해 2중 양자 우물을 가지는 다준위 메모리 소자.
  2. 제1항에 있어서,
    상기 양자점은 상기 전하 축적 물질 보다 낮은 호모(HOMO) 준위를 가지는 코어/쉘(core/shell) 구조로 제공되는 다준위 메모리 소자.
  3. 제2항에 있어서,
    상기 양자점은 CdSe/ZnS, PbS/CdS, CdSe/ZnSe, CdTe/ZnS, CdTe/CdSe, InP/ZnS 및 InP/ZnSe/ZnS 중의 적어도 하나의 코어/쉘 구조 양자점을 포함하는 다준위 메모리 소자.
  4. 제1항에 있어서,
    상기 전하 장벽층은 산화아연을 포함하는 다준위 메모리 소자.
  5. 제2항에 있어서,
    상기 전하 축적 물질은 상기 전하 장벽층 및 상기 양자점 보다 높은 호모(HOMO) 준위를 가지고,
    상기 전하 축적 물질은 상기 제1 전극 및 상기 제2 전극 간에 인가되는 전압에 따라 호모(HOMO) 레벨에 전하를 축적하는 다준위 메모리 소자.
  6. 제5항에 있어서,
    상기 양자점은 상기 코어/쉘 구조에 의해 상기 2중 양자 우물 중의 제1 양자 우물을 가지고,
    상기 전하 축적 물질은 상기 전하 장벽층 및 상기 양자점과의 에너지 준위차에 의해 상기 2중 양자 우물 중의 제2 양자 우물을 가지는 다준위 메모리 소자.
  7. 제5항에 있어서,
    상기 전하 축적 물질은 상기 제1 전극으로부터의 전자 주입을 억제하여 전자를 구속시키는 전자주입 억제 기능을 가지는 다준위 메모리 소자.
  8. 제5항에 있어서,
    상기 전하 축적 물질은 PVK(Poly(9-vinylcarbazole)), P3HT(Poly(3-hexylthiophene-2,5-diyl)), PCBM(Phenyl-C61-butyric acid methyl ester), Poly-TPD(Poly(N,N'-bis-4-butylphenyl-N,N'-bisphenyl)benzidine), 및 PVP(Polyvinylpyrrolidone) 중의 적어도 하나를 포함하는 다준위 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 전극과 상기 제2 전극 간에 전압을 인가하는 전압 인가부를 더 포함하고,
    상기 적어도 하나의 메모리 셀에 저장되는 상태 정보는 상기 전압 인가부에 의해 인가되는 상기 전압에 따라 변화되는 다준위 메모리 소자.
  10. 제9항에 있어서,
    상기 전압 인가부는 서로 다른 제1 상태, 제2 상태 및 제3 상태 중의 어느 하나를 상기 메모리 셀에 저장하기 위해 상기 전압을 인가하고,
    상기 전압 인가부는:
    상기 메모리 셀에 상기 제1 상태를 저장하기 위해 미리 설정된 제1 기준 전압 보다 낮은 제1 전압을 인가하고;
    상기 메모리 셀에 상기 제2 상태를 저장하기 위해 상기 제1 기준 전압 보다 높고 미리 설정된 제2 기준 전압 보다 낮은 제2 전압을 인가하고; 그리고
    상기 메모리 셀에 상기 제3 상태를 저장하기 위해 상기 제2 기준 전압 보다 높은 제3 전압을 인가하도록 구성되는 다준위 메모리 소자.
  11. 제10항에 있어서,
    상기 전압 인가부가 상기 제1 전압을 인가하면, 상기 제2 전극에서 주입된 정공이 터널링(tunneling)을 통해 상기 전하 저장층으로 주입되고, 상기 양자점에 형성되는 제1 양자 우물 및 상기 전하 축적물질에 형성되는 제2 양자 우물에 정공이 축적되어 상기 메모리 셀에 상기 제1 상태가 저장되는 다준위 메모리 소자.
  12. 제11항에 있어서,
    상기 전압 인가부가 상기 제2 전압을 인가하면, 상기 전하 축적 물질에서의 전하 축적이 완료되어 축적 현상이 발생하지 않고 상기 양자점의 상기 제1 양자 우물에 전하가 축적되어 상기 메모리 셀에 상기 제2 상태가 저장되는 다준위 메모리 소자.
  13. 제10항에 있어서,
    상기 전압 인가부가 상기 제3 전압을 인가하면, 상기 제2 전극에서 주입된 정공이 상기 전하 저장층을 통과하고, 상기 전하 저장층에 전하가 축적되지 않은 채로 상기 제1 전극으로 흐르게 되어 상기 메모리 셀에 상기 제3 상태가 저장되는 다준위 메모리 소자.
  14. 제10항에 있어서,
    상기 메모리 셀에 저장된 상태를 읽는 읽기 동작을 수행하는 읽기 동작부를 더 포함하고,
    상기 전압 인가부는 상기 읽기 동작 시에 상기 제1 기준 전압 보다 낮은 미리 설정된 읽기 전압을 인가하고,
    상기 읽기 동작부는 상기 읽기 동작 시에 상기 메모리 셀로부터 출력되는 전류값에 따라 상기 메모리 셀에 저장된 상태를 판단하는 다준위 메모리 소자.
  15. 제1항에 있어서,
    상기 전하 저장층은 상기 양자점과 상기 전하 축적 물질이 혼합된 층을 포함하는 다준위 메모리 소자.
  16. 제1항에 있어서,
    상기 전하 저장층은 상기 양자점을 포함하는 제1 전하 저장층; 및
    상기 제1 전하 저장층과 상기 제2 전극의 사이에 적층되고, 상기 전하 축적 물질을 포함하는 제2 전하 저장층을 포함하는 다준위 메모리 소자.
  17. 제16항에 있어서,
    상기 제1 전하 저장층과 상기 제1 전극 사이에 적층되고, 상기 제1 전극으로부터의 전자 주입을 억제하여 전자를 구속시키는 전자주입 억제층을 더 포함하고,
    상기 전자주입 억제층은 PVK(Poly(9-vinylcarbazole))를 포함하는 다준위 메모리 소자.
  18. 3 상태 이상의 정보 저장이 가능한 메모리 셀을 제조하는 다준위 메모리 소자 제조 방법으로서,
    기판 상에 전하 장벽층을 형성하는 단계;
    상기 전하 장벽층 상에 양자점과 전하 축적 물질을 포함하는 전하 저장층을 형성하는 단계; 및
    상기 전하 저장층 상에 전극을 형성하는 단계를 포함하고,
    상기 양자점과 상기 전하 축적 물질 및 상기 전하 장벽층에 의해 2중 양자 우물을 형성하는 다준위 메모리 소자 제조 방법.
  19. 제18항에 있어서,
    상기 전하 장벽층을 형성하는 단계는 산화아연 나노입자를 포함하는 용액을 스핀 코팅한 후 어닐링하여 상기 전하 장벽층을 형성하는 단계를 포함하는 다준위 메모리 소자 제조 방법.
  20. 제18항에 있어서,
    상기 전하 저장층을 형성하는 단계는 PVK(Poly(9-vinylcarbazole)) 및 코어/쉘(core/shell) 구조 양자점이 분산된 용액을 스핀 코팅한 후 어닐링하여 상기 전하 저장층을 형성하는 단계를 포함하는 다준위 메모리 소자 제조 방법.
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