KR101239158B1 - 기억소자 및 기억장치 - Google Patents

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Abstract

제1 전극(2)과 제2 전극(6)과의 사이에 기억층(4)이 끼워져서 구성되고, 기억층 내 혹은 기억층(4)과 접하고 있는 층(3)에, Cu, Ag, Zn으로부터 선택되는 어느 하나의 원소가 포함되고, 기억소자(10)에 전압을 인가함으로써, 기억소자(10)의 저항이 변화되어서 정보의 기록이 행해지고, 기억소자(10)의 저항값이 낮은 기록상태로부터 기억소자(10)의 저항값이 높은 소거상태로 변화시키는 소거과정에 있어서, 기억소자(10)에 인가되는 전압의 증대에 의한, 이 소거과정 종료시의 기억소자(10)의 저항값의 변동이 최대 10배 이내인 특성을 가지는 기억소자(10)를 구성한다.
기억소자, 전극, 기억층, 소거상태, 기록상태

Description

기억소자 및 기억장치{MEMORY DEVICE AND MEMORY APPARATUS}
도1은 본 발명의 한 실시예의 기억소자의 개략적인 구성도(단면도)이다.
도2는 등가회로를 도시한 도면이다.
도3의 a는 비교 예의 기억소자 시료의 전류-전압특성이다. b는 비교 예의 기억소자 시료의 저항-전압특성이다.
도4의 a는 실시예1의 기억소자 시료의 저항-전압특성이다. b는 실시예2의 기억소자 시료의 저항-전압특성이다.
도5의 a는 비교 예의 기억소자의 저항-전압특성의 모식도이다. b는 본 발명의 구성인 기억소자의 저항-전압특성의 모식도이다.
도6의 a, b는 실시예3의 기억소자의 시료의 저항-전압특성이다.
[도면의 주요 부분에 대한 부호의 설명]
1 : 기판 2 : 하부전극
3 : 이온소스층 4 : 기억층
5 : 절연층 6 : 상부전극
10 : 기억소자
본 발명은 정보를 기록할 수 있는 기억소자 및 기억소자를 사용한 기억장치에 관한 것이다.
컴퓨터 등의 정보기기에 있어서는, 랜덤 액세스 메모리로서, 동작이 고속이면서, 고밀도의 DRAM이 널리 사용되고 있다.
그러나, DRAM은 전자기기에 사용할 수 있는 일반적인 논리회로 LSI나 신호처리와 비해서 제조 프로세스가 복잡하기 때문에, 제조비용이 높아지고 있다.
또한 DRAM은 전원을 끄면 정보가 사라져버리는 휘발성 메모리이며, 빈번하게 리프레쉬 동작, 즉 기록한 정보(데이터)를 판독하고, 다시 증폭하여, 재차 기록하는 동작을 행할 필요가 있다.
그래서, 전원을 꺼도 정보가 사라지지 않는 불휘발성 메모리로서, 예를 들면 FeRAM(강유전체 메모리)이나 MRAM(자기기억소자)등이 제안되고 있다.
이 메모리들의 경우, 전원을 공급하지 않아도 기록한 정보를 장시간 계속해서 유지하는 것이 가능하게 된다.
또한 이 메모리들의 경우, 불휘발성으로 함으로써, 리프레쉬 동작을 불필요하게 해서, 그 만큼 소비전력을 감소할 수 있다고 생각된다.
그러나, 전술한 불휘발성 메모리는, 각 메모리셀을 구성하는 메모리 소자의 축소화에 따라, 기억소자로서의 특성을 확보하는 것이 곤란해진다.
이 때문에, 디자인 룰의 한계나 제조 프로세스상의 한계까지 소자를 축소화하는 것은 어렵다.
그래서, 축소화에 적합한 구성의 메모리로서, 새로운 타입의 기억소자가 제안되고 있다.
이 기억소자는 2개의 전극 사이에 어떤 금속을 포함하는 이온 도전체를 끼운 구조이다.
그리고, 2개의 전극의 어느 한쪽에 이온 도전체중에 포함되는 금속을 포함하게 함으로써, 2개의 전극간에 전압을 인가했을 경우에, 전극중에 포함되는 금속이 이온 도전체중에 이온으로서 확산하기 때문에, 이에 따라 이온 도전체의 저항값 또는 커패시턴스 등의 전기 특성이 변화된다.
이 특성을 이용하여, 메모리 디바이스를 구성하는 것이 가능하다(예를 들면 특허문헌1, 비특허문헌1 참조).
구체적으로는, 이온 도전체는 칼코게나이드와 금속과의 고용체로 구성되고, 더욱 구체적으로는, AsS, GeS, GeSe에 Cu, Ag, Zn이 고용된 재료로부터 구성되고, 2개의 전극의 어느 한쪽의 전극에는 Cu, Ag, Zn을 포함하고 있다 (상기 특허문헌1 참조).
더욱이, 결정 산화물재료를 사용한 각종 불휘발성 메모리도 제안되고 있어, 예를 들면 Cr이 도프(dope) 된 SrZrO3 결정재료를, SrRuO3 또는 Pt에 의한 하부전극과, Au 또는 Pt에 의한 상부전극의 사이에 끼워진 구조의 디바이스에 있어서, 극성이 다른 전압의 인가에 의해 가역적으로 저항이 변화되는 것에 의한 메모리가 보 고되어 있다(비특허문헌2 참조). 단, 그 원리 등의 상세한 것은 불분명하다.
[특허문헌1] 특표2002-536840호 공보
[비특허문헌1]닛께이 일렉트로닉스 2003년 1월 20일호(제104쪽)
[비특허문헌2] A.Beck et al., Appl. Phys. Lett., 77, (2000년), p.139
그러나, 전술한 상부전극 또는 하부전극 중 어느 하나에 Cu, Ag, Zn을 포함하고, 그 전극들 사이에 GeS 또는 GeSe 아몰퍼스 칼코게나이드 재료가 끼워진 구조의 기억소자나, 결정 산화물재료를 사용한 기억소자는, 저항의 온·오프비, 즉 저저항상태의 저항값(온 저항)과 고저항상태의 저항값(오프 저항)과의 비가 매우 커서 예를 들면 4자리 이상도 있다.
그리고, 이렇게 저항의 온·오프비가 매우 큰 기억소자에 대하여, 짧은 전압 펄스를 인가했을 경우에는 그것들의 저항값의 중간값을 취하는 경우가 있다.
기억소자의 저항값이 중간값을 취하면, 판독시에 데이터 식별의 마진(margin)이 저하할 뿐만 아니라, 기록이나 소거의 문턱전압이 변동하고, 정보의 기록·소거를 안정되게 행할 수 없다고 하는 문제를 가지고 있다.
전술한 문제의 해결을 위하여, 본 발명에 있어서는 정보의 기록·소거를 안정되게 행할 수 있는 구성의 기억소자 및 이것을 사용한 기억장치를 제공하는 것이다.
본 발명의 기억소자는 제1 전극과 제2 전극과의 사이에, 기억층이 끼워져서 구성되고, 기억층 내 혹은 기억층과 접하고 있는 층에, Cu, Ag, Zn으로부터 선택되는 어느 하나의 원소가 포함되고, 기억소자에 전압을 인가함으로써, 기억소자의 저항이 변화되어서 정보의 기록이 행해지고, 기억소자의 저항값이 높은 상태를 소거상태로 정의하고, 저항값이 낮은 상태를 기록상태로 정의했을 때, 기록상태로부터 소거상태로 변화시키는 과정에 있어서, 기억소자에 인가되는 전압의 증대에 의한, 이 과정의 종료시의 기억소자의 저항값의 변동이 최대 10배 이내인 특성을 가지는 것이다.
즉 Cu, Ag, Zn으로부터 선택되는 어느 하나의 원소가, 기억층과 접하고 있는 층에 포함되어 있는 구성, 기억층에 포함되어 있는 구성, 기억층 및 기억층에 접하고 있는 층에 각각 포함되어 있는 구성을 들 수 있다.
전술한 본 발명의 기억소자의 구성에 의하면, 제1 전극과 제2 전극과의 사이에 기억층이 끼워져서 구성되고, 기억층 내 혹은 기억층과 접하고 있는 층에, Cu, Ag, Zn으로부터 선택되는 어느 하나의 원소가 포함되어 있으므로, 기억층의 저항상태가 변화되는 것을 이용하여 정보를 기록하는 것이 가능하게 된다.
구체적으로는, 예를 들면 한쪽의 전극측에 양(+)전위를 인가해서 기억소자에 전압을 걸면, Cu, Ag, Zn이 이온화해서 기억층 내에 확산하고, 다른 쪽의 전극측 부분에서 전자와 결합해서 석출됨에 따라, 혹은, 기억층중에 머물러 절연막의 불순물 준위를 형성함으로써, 기억층의 저항값이 낮아지고, 이에 따라 정보의 기록을 행하는 것이 가능하게 된다.
또한 이 상태로부터, 한쪽의 전극측에 음전위를 인가해서 기억소자에 음전압을 걸면, 다른 쪽의 전극측에 석출되어 있던 Cu, Ag, Zn이 다시 이온화하여, 원래의 상태로 돌아감으로써 기억층의 저항값이 원래의 높은 상태로 되돌아오고, 기억소자의 저항값도 높아지므로, 이에 따라 기록한 정보의 소거를 행하는 것이 가능하게 된다.
즉 기억소자에 전압을 인가함으로써, 기억소자의 저항이 변화되어서 정보의 기록이 행해진다.
그리고, 기억소자의 저항값이 높은 상태를 소거상태로 정의하고, 저항값이 낮은 상태를 기록상태로 정의했을 때, 기록상태로부터 소거상태로 변화시키는 과정(이하, 소거과정이라고 한다)에 있어서, 기억소자에 인가되는 전압의 증대에 의한, 이 과정의 종료시의 기억소자의 저항값의 변동이 최대 10배 이내인 특성을 가지게 함으로써, 기억소자에 인가되는 전압의 변동에 의한 소거과정 종료시의 기억소자의 저항값의 변동을 작게 억제 할 수 있다. 이에 따라 소거상태의 저항-전압특성의 변동을 억제하고, 다음번의 소거상태로부터 기록상태로 변화시키는 과정(이하, 기록과정이라고 한다)의 문턱전압의 변동을 억제 할 수 있는 것으로부터, 정보의 기록·소거를 반복하여 안정되게 행할 수 있다.
본 발명의 기억장치는, 제1 전극과 제2 전극과의 사이에, 기억층이 끼워져서 구성되고, 기억층 내 혹은 기억층과 접하고 있는 층에, Cu, Ag, Zn으로부터 선택되는 어느 하나의 원소가 포함되고, 기억소자에 전압을 인가하는 함으로써, 기억소자 의 저항이 변화되어서 정보의 기록이 행해지고, 기억소자의 저항값이 높은 상태를 소거상태와 정의하고, 저항값이 낮은 상태를 기록상태와 정의했을 때, 기록상태로부터 소거상태에 변화시키는 과정에 있어서, 기억소자에 인가되는 전압의 증대에 의한, 이 과정의 종료시의 기억소자의 저항값의 변동이, 최대 10배 이내인 특성을 가지는 기억소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 가지고, 기억소자가 다수 배치되어서 이루어지는 것이다.
전술한 본 발명의 기억장치의 구성에 따르면, 전술한 본 발명에 관련되는 기억소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 가지고, 기억소자가 다수 배치되어서 이루어짐으로써, 기억소자에 배선으로부터 전압을 인가해서 전류를 흘려서, 정보의 기록이나 정보의 소거를 행할 수 있다.
전술한 본 발명의 기억소자 및 기억장치에 있어서, 기억소자가, 기억층 내 혹은 기억층과 접하는 층에, Te, S, Se로부터 선택되는 어느 하나의 원소가 포함되어 있는 구성으로 하는 것이 가능하다.
이러한 구성으로 했을 때에는, Te, S, Se로부터 선택되는 어느 하나의 원소(칼코겐 원소)가, Cu, Ag, Zn의 이온화를 촉진하는 성질을 가지기 때문에, 비교적 낮은 전압을 인가해도 기록을 행하는 것이 가능하게 된다.
전술한 본 발명의 기억소자 및 기억장치에 있어서, 기억소자는, 기억소자에 인가되는 전압이 클수록, 기억소자의 소거상태의 저항값이 감소하는 특성을 가지는 구성으로 하는 것이 가능하다.
이러한 구성으로 했을 때에는, 기억소자에 인가되는 전압이 클수록, 기억소 자의 소거상태의 저항값이 감소하는 특성을 가짐으로써, 기억소자에 인가되는 전압의 변동에 의한 소거과정 종료시의 기억소자의 저항값의 변동을 작게 억제 할 수 있으며, 이에 따라 전술한 기록과정의 문턱전압의 변동을 억제할 수 있다.
[발명을 실시하기 위한 최선의 형태]
발명의 일 실시예로서, 기억소자의 개략적인 구성도(단면도)를 도1에 나타낸다.
이 기억소자(10)는, 고전기 전도도의 기판(1), 예를 들면 P형의 고농도 불순물이 도프된(P++의) 실리콘 기판(1) 위로 하부전극(2)이 형성되고, 이 하부전극(2) 위로 Cu, Ag, Zn 및 Te, S, Se 중 어느 하나의 원소가 함유된 이온소스층(3)이 형성되고, 그 위에 기억층(4)이 형성되고, 이 기억층(4) 상의 절연층(5)에 형성된 개구를 통해서 기억층(4)에 접속하도록 상부전극(6)이 형성되어 구성되어 있다.
하부전극(2)에는, 반도체 프로세스에 사용할 수 있는 배선재료, 예를 들면 TiW, Ti, W, Cu, Al, Mo, Ta, WN, TaN, 실리사이드 등을 사용할 수 있다.
이 하부전극(2)에, 예를 들면 TiW막을 사용했을 경우에는, 막 두께를 예를 들면 10 nm~100 nm의 범위로 하면 좋다.
또한 이온소스층(3)은, 예를 들면 Te, Se, S의 칼코게나이드 원소를 함유하는 GeSbTe, GeTe, GeSe, GeS, SiGeTe, SiGeSbTe 등에 Cu，Ag, Zn을 첨가한 조성의 막, Ag막, Ag합금막, Cu막, Cu합금막, Zn막, Zn합금막 등을 이용하여 구성할 수 있다.
또한, 이 이온소스층(3)에 필요에 따라서, Ge이나 희토류원소 등을 첨가함으로써, 내열성을 향상시킬 수 있다.
이 이온소스층(3)에 예를 들면 GeTeCu막을 사용했을 경우에는, 막두께를 예를 들면 5 nm~50 nm로 하면 좋다. 또한 예를 들면 Cu, Ag, Zn을 사용했을 경우에는, 막 두께를 예를 들면 2 nm~30 nm로 하면 좋다.
기억층(4)은 비교적 저항률이 높은 재료, 예를 들면 산화물이나 질화물을 이용하여 구성할 수 있다.
산화물로서는, 예를 들면 SiO2나 천이금속산화물, 희토류원소의 산화물 등을 들 수 있다.
또한 질화물로서는, 예를 들면 질화실리콘 SiN이나 희토류원소의 질화물 등을 들 수 있다.
이 기억층(4)은, 0.5 nm~10 nm정도의 막 두께로 형성한다.
이렇게, 기억층(4)의 막 두께를 얇게 함으로써, 보통 절연재료인 산화물이나 질화물로 이루어지는 기억층(4)에 전류를 흘리는 것이 가능하게 된다.
전술한 재료로 이루어지는 기억층(4)은 전압 펄스 또는 전류 펄스가 인가됨으로써, 임피던스(저항값)이 변화되는 특성을 가진다.
그리고, 이 기억층(4)은 다른 층보다도 저항값의 변화가 충분히 크다. 그 때문에 기억소자(10) 전체의 저항값의 변화는 주로 기억층(4)에 의해 영향을 받는다.
따라서, 기억층(4)의 저항값의 변화를 이용하여 기억소자(10)에 정보의 기록을 행할 수 있다.
절연층(5)에는, 예를 들면 하드 큐어 처리된 포토레지스트, 반도체장치에 일반적으로 사용할 수 있는 SiO2나 Si3N4, 그 밖의 재료 예를 들면 SiON, SiOF, Al2O3, Ta2O5, HfO2, ZrO2 등의 무기재료, 불소계 유기재료, 방향족계 유기재료 등을 사용할 수 있다.
상부전극(6)에는 하부전극(2)과 같이 일반적인 반도체배선 재료를 사용할 수 있다.
또한, 도1에 나타내는 기억소자(10)에서는 이온소스층(3) 위에 기억층(4)이 형성되어 있지만, 기억층(4) 위에 이온소스층(3)을 형성해도 좋다.
또한 기억층(4) 위로 직접 전극층을 적층하고, 소정의 패턴으로 패터닝함으로써 상부전극(6)을 형성해도 좋다.
본 실시예의 기억소자(10)는 다음과 같이 동작시켜서, 정보의 기억을 행할 수 있다.
먼저, Cu, Ag, Zn이 포함된 이온소스층(3)에 접하는 하부전극(2) 측이 양(+)으로, 상부전극(6) 측이 음(-)으로 되도록, 기억소자(10)에 대하여 전압을 인가한다.
여기에서, 이때 기억소자(10)에 인가하는 전압을, 음전압(-)으로 정의하고, 이하 동일하게 정의해서 설명한다.
기억소자(10)에의 음전압의 인가에 의해, 이온소스층(3)로부터 Cu, Ag, Zn이 이온화하고, 기억층(4) 내를 확산해가서, 상부전극(6) 측에서 전자와 결합해서 석출한다. 혹은, 기억층(4) 내부에 확산된 상태로 머문다.
그렇게 하면, 기억층(4) 내부에 Cu, Ag, Zn을 다량으로 포함하는 전류 경로가 형성된다. 또는, 기억층(4) 내부에 Cu, Ag, Zn에 의한 결함이 다수 형성됨으로써, 기억층(4)의 저항값이 낮아진다. 기억층(4) 이외의 각층은 기억층(4)의 기록전의 저항값에 비하여, 원래 저항값이 낮으므로, 기억층(4)의 저항값을 낮게 함으로써, 기억소자(10) 전체의 저항값도 낮게 할 수 있다.
그 후에 음전압을 제거하고, 기억소자(10)에 걸리는 전압을 없애면, 저항값이 낮아진 상태로 유지된다. 이에 따라 정보를 기록하는 것이 가능하게 된다.
또한 반복하여 정보의 기록을 행하는 기억장치에서는, 기억소자(10)을 저항값의 높은 상태로 되돌리는 소거과정이 필요하다.
이 소거과정에 있어서는, 하부전극(2) 측이 음으로, 상부전극(6) 측이 양으로 되도록, 기억소자(10)에 대하여 양(+)전압을 인가한다.
기억소자(10)에의 양(+)전압의 인가에 의해, 기억층(4) 내에 형성되어 있던 전류경로 또는 불순물 준위를 구성하고 있던 Cu, Ag, Zn이 이온화하고, 기억층(4) 내를 이동해서 이온소스층(3) 측으로 돌아간다.
그렇게 하면, 기억층(4) 내로부터 Cu, Ag, Zn에 의한 전류 경로, 또는, 결함이 소멸하고, 기억층(4)의 저항값이 높아진다. 기억층(4) 이외의 각층은 원래 저항값이 낮으므로, 기억층(4)의 저항값을 높게 함으로써, 기억소자(10) 전체의 저항값도 높게 할 수 있다.
그 후에 양(+)전압을 제거하고, 기억소자(10)에 걸리는 전압을 없애면, 저항값이 높아진 상태로 유지된다. 이에 따라 기록된 정보를 소거하는 것이 가능하게 된다.
이러한 과정을 반복함으로써, 기억소자(10)에 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
그리고, 예를 들면 저항값의 높은 상태를 "0"의 정보에, 저항값의 낮은 상태를 "1"의 정보에, 각각 대응시키면, 음전압의 인가에 의한 정보의 기록과정에서 "0"부터 "1"로 바꾸고, 양(+)전압의 인가에 의한 정보의 소거과정에서 "1"부터 "0"으로 바꿀 수 있다.
여기에서, 기억소자(10)의 저항값이 중간값을 취하면, 문턱전압이 변동하고, 정보의 기록·소거의 각 과정의 안정성이나 재현성을 충분히는 얻을 수 없게 된다.
이때에 발생하는 현상은, 아래와 같이 설명할 수 있다.
전술한 기억소자(10)의 동작의 설명에서는, 소거과정에 있어서, 이온소스층(3)으로부터 기억층(4)에 주입된 이온이 다시 이온소스층(3)으로 돌아간다고 했지만, 실제로는 반드시 전부의 이온이 원래의 위치로 돌아간다고 하는 것은 아니고, 소거전압 펄스의 진폭(전압값)이나 펄스폭의 변동 등에 의해, 일부의 이온이 원래의 위치까지는 되돌아오지 않고, 기억층(4) 내에 머무를 경우가 있다.
또한 기록과정에서 이온이 유입됨으로써, 기억층(4)의 원자나 격자의 상태가 변화되고, 예를 들면 격자결함이 발생했을 경우에는, 소거과정에서 이온이 이온소스층(3)으로 돌아간 후에, 또한 소거전압을 인가함으로써, 예를 들면 산화반응에 의해 격자결함이 수복된다. 이 경우에도, 소거 펄스 전압의 진폭이나 펄스폭의 변동에 의해, 소거과정 후의 (고저항상태의) 저항값이 변동해버린다.
이러한 경우에는, 소거과정 후의, 다음번의 기록과정에 있어서, 기록의 문턱전압이 변동한다.
즉, 이온의 일부가 기억층(4)에 잔류하고 있을 경우에는, 이미 이온의 경로의 일부가 형성되어 있는 상태이므로, 상대적으로 낮은 기록전압의 인가에 의해, 용이하게 다량의 이온이 이온소스층(3)으로부터 기억층(4)에 주입된다.
또한 기억층(4)에 다량의 격자결함이 존재할 경우에도, 마찬가지로 상대적으로 낮은 기록전압의 인가에 의해 기록이 행해진다.
이렇게, 상대적으로 낮은 기록전압의 인가에 의해 기록이 행해지므로, 기록의 문턱전압이 저하하게 된다.
이에 대하여 완전하게 이온이 이온소스층(3)으로 돌아갔을 경우나, 기억층(4)의 격자결함이 기록전의 상태(예를 들면 초기상태)로 복원되었을 경우에는, 이온이 이동하기 위한 경로나 격자결함을 다시 형성할 필요가 있기 때문에 상대적으로 높은 기록전압을 인가하지 않으면 기록을 행할 수 없다.
이렇게, 상대적으로 높은 기록전압의 인가에 의해 기록이 행해지므로, 기록의 문턱전압이 증대하게 된다.
따라서, 소거과정에 있어서 이온이 기억층(4)으로부터 이온소스층(3)으로 이동할 때에, 어느 위치에까지 되돌아왔는지에 따라서 다음번의 기록과정의 문턱전압이 결정되는 것으로 되고, 이온이 되돌아간 상태의 변화에 의해, 다음번의 기록과정의 문턱전압이 변동하게 된다.
그래서, 본 실시예의 기억소자(10)에 있어서는, 특히, 기록과정의 문턱전압 의 변동을 억제하기 위해서, 기억소자(10)의 전압-저항특성을 규정한다.
즉 기억소자(10)의 저항값을 기록상태로부터 소거상태로 이행시키는 소거과정의 종료시의 기억소자(10)의 저항값에 대해서, 인가전압의 증대에 의한, 저항값의 변동(증대)이 최대 10배 이내인 구성으로 한다.
그리고, 이 특성을 만족시키도록 기억소자(10)의 각층의 재료나 막 두께를 선정하여 기억소자(10)를 구성한다.
기억소자(10)의 저항값의 변화는 기억층(4)의 재료나 막 두께의 영향이 크기 때문에, 주로 기억층(4)의 재료나 막 두께를 선정하게 된다.
기억층(4)의 저항값은 예를 들면 산소농도, 막 두께, 면적, 나아가 불순물 재료의 첨가에 의해 조정하는 것이 가능하다.
구체적으로 예를 들면 기억층(4)의 막 두께를 얇게 하면 좋다.
그리고, 기억층(4)의 막 두께를 얇게 함으로써, 이하에 드는 작용이나 효과를 얻을 수 있다.
기억층(4)의 막 두께가 얇으면, 소거과정에 있어서, 이온이 확실하게 이온소스층(3)에까지 돌아가게 되기 때문에, 인가전압의 증대에 의한, 과정종료시의 기억소자(10)의 저항값의 증대(변동)가 거의 일정하게 되고, 고작해야 10배 이내가 된다. 기억층(4)의 막 두께에 따라서는, 인가전압이 증대해도, 소거 과정 종료시의 저항값의 증대가 거의 없도록 하는 것도 가능하다.
이렇게, 인가전압의 증대에 의한 기억소자(10)의 소거과정 종료시의 저항값의 증대를 억제함으로써, 다음번의 기록과정의 문턱전압을 거의 일정하게 하는 것 이 가능하게 된다.
또한 이온이 짧은 시간에 이온소스층(3)까지 돌아가기 위해서, 짧은 전압 펄스에서도 안정되게 기록·소거를 행하는 것이 가능하게 되고, 고속으로 기록·소거가 가능하게 된다.
또한, 이온이 이동하기 위한 경로를 용이하게 형성할 수 있으므로, 상대적으로 낮은 문턱전압에서 기록을 행하는 것이 가능하게 된다.
또, 기억층(4)을 얇게 하면, 기억층(4)의 저항값이 감소되기 때문에, 기억소자(10)의 저항값도 감소된다.
전술한, 소거과정의 종료시의 기억소자(10)의 저항값에 대해서, 인가전압의 증대에 의한 저항값의 변동(증대)이 최대 10배 이내인 조건을 충족하는 기억층(4)의 막 두께의 범위는 기억층(4)에 사용할 수 있는 재료(절연재료 등)의 종류에 의해 바뀌는 것이다.
기억층(4)의 재료에, 예를 들면 GdGe산화물을 사용할 경우에는, 후술하는 실험에서 설명하는 바와 같이, 기억층(4)의 막 두께를 3 nm이하로 하는 것이 바람직하다.
더욱이, 고저항 상태(소거상태)의 저항값이 전압 의존성을 가지고 있고, 소거전압의 증대에 따라, 소거시의 저항이 감소하도록 기억소자(10)을 구성하는 것도, 기록과정의 문턱전압의 변동을 억제하는 효과가 있다.
여기에서, 기억소자(10)의 등가회로를 도2에 나타낸다. 도2의 등가회로에서는 기억소자(10)에 대하여 외부부하 저항R0이 직렬로 접속된 구성에 대하여, 전압V 가 인가된다. 그리고, 기억소자(10)의 소거상태의 저항값을 R1이라고 하면, 소거상태가 된 기억소자(10)의 상하의 전극에 걸리는 전압Ve는,
Ve=V·R1/(R0+R1) (1)
이 된다. 그리고, R1이 전압V에의 의존성을 가지고 있어, 인가전압V의 증대 에 따라 소거상태의 저항값R1이 작아질 경우에는, Ve는 V에 비례해서 증가하지 않고, R1이 저하하는 만큼만 Ve도 작아진다.
따라서, 예를 들면 소거전압 펄스의 진폭이 크게 변동했을 때에, 소거상태의 저항값R1이 인가전압V에 의존하지 않는 구성의 기억소자에서는, 변동분에 대략 비례해서 기억소자(10)의 상하의 전극에 인가되는 전압Ve도 변동하지만, 상기한 바와 같이 소거상태의 저항값R1이 인가전압V에 의존하는 특성을 가지는 기억소자(10)에서는 소거 펄스 전압의 변동분보다도 기억소자(10)의 양단에 인가되는 전압Ve의 변동이 작아진다.
이렇게, 인가전압Ve의 변동이 작아지게 됨으로써, 소거과정 종료시의 기억소자(10)의 저항값의 변동(증대)을 억제할 수 있으므로, 소거후의 다음번의 기록과정의 문턱전압의 변동을 억제할 수 있고, 안정되게 기록·소거를 행하는 것이 가능하게 된다.
기억소자(10)의 저항값이, 전술한 바와 같은 소거 전압의존성을 갖기 위해서는, 기억층(4)을 구성하는 절연막이 지극히 얇을 때에 발생하는 터널 전류의 영향을 이용하는 것이나, 기억층(4)을 구성하는 절연막중에 다수의 결함이 있어, 이 결함을 거쳐서 전류가 흐를 때에, 이온의 이동에 의해 생기는 전류경로의 부분 또는 그 밖의 전류경로를 발생하지 않는 부분에서, 터널 전류와 유사한 현상을 발생시키는 것 등을 생각할 수 있다.
따라서, 저항값의 설정에는 기억층(4) 중에, 전류경로를 발생하지 않는 부분의 면적의 기여도 있기 때문에, 기억층(4)에 사용하는 고저항 재료의 저항률을 셀 사이즈에 따라 적절히 선택한다.
또한, 기억층(4)은 기록전의 초기상태는 고저항인 것이 일반적이지만, 프로세스 공정에서의 플라스마처리, 어닐링 처리 등에 의해, 초기에 기록상태인 저저항을 띠고 있어도 관계없다.
전술한 본 실시예의 기억소자(10)에 의하면, 예를 들면 기억층(4)의 막 두께를 얇게 함으로써, 인가전압(소거전압)의 증대에 의한, 기록상태로부터 소거상태로 변화시키는 소거과정의 종료시의 기억소자(10)의 저항값의 변동(증대)을 최대 10배 이내로 억제 할 수 있다.
그리고, 인가전압(소거전압)의 증대에 의한, 기록상태로부터 소거상태로 이행시키는 소거과정의 종료시의 기억소자(10)의 저항값의 변동(증대)이 최대 10배 이내로 함으로써, 소거상태(고저항상태)에 있어서의 저항-전압특성의 변동을 억제할 수 있으므로, 다음번의 기록과정의 문턱전압의 변동을 억제할 수 있다.
또한, 비교적 작은 소거전압에서도, 거의 확실하게 소거과정이 종료되어 소거상태로 이행하기 때문에, 작은 전압이나 짧은 전압 펄스에서도 용이하게 안정되게 소거를 행하는 것이 가능하게 된다. 이에 따라 소비전력의 감소나 기록·소거의 고속화를 꾀하는 것이 가능하게 된다.
따라서, 본 실시예의 기억소자(10)에 의해, 안정되게 정보의 기록·소거를 행하는 것이 가능하게 된다.
또한 기억소자(10)의 고저항 상태(소거상태)의 저항값이 전압의존성을 가지고 있고, 인가전압의 증대에 따라 소거상태의 저항이 감소하는 특성을 가지는 구성으로 했을 경우에는, 그 특성에 의해, 소거전압의 증대에 의한 소거 과정 종료시의 기억소자(10)의 저항값의 변동(증대)을 억제할 수 있다.
이에 따라 전술한 기록과정의 문턱전압의 변동을 억제하고, 안정된 기록을 행하는 것이 가능하게 된다.
또한 Te, S, Se로부터 선택되는 어느 하나의 원소(칼코겐 원소)가 이온소스층(3)에 포함되어 있는 구성으로 했을 때에는, 칼코겐 원소가 Cu, Ag, Zn(이온소스가 되는 금속원소)의 이온화를 촉진하는 성질을 갖고 있어서, 비교적 낮은 전압을 인가해도 기록을 행하는 것이 가능하게 된다.
전술한 실시예의 기억소자(10)를 다수의 매트릭스 모양으로 배치함으로써 기억장치를 구성할 수 있다.
각 기억소자(10)에 대하여, 그 하부전극(2) 측에 접속된 배선과, 그 상부전극(6)측에 접속된 배선과를 설치하고, 예를 들면 이 배선들의 교차점부근에 각 기억소자(10)가 배치되도록 하면 좋다.
구체적으로는, 예를 들면 하부전극(2)를 행 방향의 메모리 셀에 공통되게 형성하고, 상부전극(6)에 접속된 배선을 열 방향의 메모리 셀에 공통되게 형성하고, 전위를 인가해서 전류를 흘리는 하부전극(2)와 배선을 선택함으로써, 기록을 행해 야 할 메모리 셀을 선택하고, 이 메모리 셀의 기억소자(10)에 전류를 흘리고, 정보의 기록이나 기록한 정보의 소거를 행할 수 있다.
그리고, 전술한 실시예의 기억소자(10)는 안정되게 정보의 기록·소거를 행할 수 있다.
또한 전술한 실시예의 기억소자(10)는 미세화해 갔을 경우에 있어서도, 정보의 기록이나 기록한 정보의 유지가 용이해진다.
따라서, 전술한 실시예의 기억소자(10)을 사용해서 기억장치를 구성함으로써 기억장치의 집적화(고밀도화)나 소형화를 꾀할 수 있다.
전술한 실시예에서는, 이온소스층(3)과 기억층(4)의 각각의 박막을 형성해서 기억소자(10)를 구성했지만, 본 발명에서는 그 밖의 구성도 가능하다.
예를 들면 이온소스가 되는 금속원소(Cu, Ag, Zn)가 이온소스층 뿐만 아니라 기억층 내에도 포함되어 있는 구성, 기억층이 이온소스층을 겸하고 있어서 기억층 내에 이온소스가 되는 금속원소가 포함되어 있는 구성, 이온소스층과 기억층이 일체화되어 있어서 조성분포(이온소스가 되는 금속원소가 많은 부분과 적은 부분 등)을 가지고 있는 구성 등을 생각할 수 있다.
(실시예)
다음으로 본 발명에 관련되는 기억소자를 실제로 제작하고, 특성을 조사하였다.
<실험1> (비교 예)
먼저, 본 발명의 기억소자에 대한 비교 예의 기억소자의 시료로서, 도1에 나타낸 단면구조의 기억소자(10)에 있어서, 기억층(4)의 막 두께를 비교적 두껍게 한 것을 제작하였다.
구체적으로는, 하부전극(2)으로서 TiW막을 형성하고, 이온소스층(3)으로서 막 두께 20 nm의 CuTeGe막을 형성하고, 기억층(4)으로서 막 두께 5 nm의 GdGe산화물막을 형성하였다. 또한, 기억층(4) 위에 절연층(5)을 형성하고, 절연층(5)에 개구(스루홀)을 형성하였다.
이 개구의 크기는, 약 0.7 ㎛φ로 하였다.
그 후에 이 개구를 통해서 기억층(4)에 접속하도록 상부전극(6)으로서 Au막을 형성하고, 도1에 나타내는 기억소자(10)를 제작하고, 비교 예의 기억소자의 시료로 하였다.
이 비교 예의 기억소자의 시료에 대하여, 하부전극(2)과 상부전극(6)을 각각 전위에 접속하고, 하부전극(2)과 상부전극(6)과의 사이에 걸리는 전압을, 기록시의 최대 전압값이 -1.4 V이며, 소거시의 최대 전압값이 +1.4 V가 되도록 설정하고, 이 전압들 사이에서 반복하여 전압을 소인(sweep)하면서 전류를 측정하였다. 또한 전압과 전류의 각 값으로부터 저항값을 산출하였다.
측정결과로서, 전류-전압특성을 도3a에 나타내고, 저항-전압특성을 도3b에 나타낸다.
도3a 및 도3b로부터 알 수 있는 바와 같이, 소거의 문턱전압은 +0.5 V정도로 변동은 적지만, 기록의 문턱전압은 -0.5 V로부터 -1.3 V정도까지 변동한다.
즉 동일한 전압을 반복해서 인가했을 경우에 있어서도, 기록의 문턱전압은 변동하고, 메모리 동작을 안정하게 발생시키는 것이 곤란하게 된다.
이렇게, 기록의 문턱전압이 크게 변동하는 요인은, 상술한 바와 같이, 소거에 의해 Cu이온이 이동할 때에, 어느 위치에까지 되돌아왔는지에 의해 다음 기록의 문턱치가 결정되기 때문이다.
예를 들면 Cu이온이 모두 이온소스층(3)에까지 돌아갔을 경우에는, 다음번의 기록과정에서는 기억층(4)의 실효적인 두께분(이 시료에서는 5 nm)에 대하여 기록에 필요한 전기장이 인가될 필요가 있고, 1.3~1.5 V정도의 전압, 즉 0.26∼0.3 V/nm정도의 전기장 강도가 필요하다.
이에 대하여 예를 들면 Cu이온이 기억층(4)의 중간정도까지밖에 되돌아오지 않았을 경우에는 필요한 전기장 강도는 마찬가지로 0.26∼0.3 V/nm정도가 되기 때문에, 다음번의 기록과정의 문턱전압은 0.65∼0.75 V정도가 된다고 생각된다.
이렇게, 원자의 이동(이온의 이동)에 따라 저항값이 변화되는 기억층(4)의 막 두께가 5 nm정도 이상인 경우에는, 소거상태에 따라서, 다음 기록 문턱전압이 크게 변동하고, 안정된 기록동작을 얻는 것이 곤란하게 된다.
또한 도3b로부터, 소거과정에 있어서 저항값의 변화가 균일하지 않고, 불균일성을 가지고 있는 것을 알 수 있다. 그리고, 소거과정에 있어서 소거의 문턱전압 이상인 소거전압이 걸렸을 때에, 소거전압의 증대에 따라 기억소자의 저항값도 증대하고 있고, 소거전압이 +0.5 V로부터 +1.4 V로 증대하면, 약 30배로부터 100배 이상의 범위에서 증대하는 것을 알 수 있다. 이 경우, 소거전압의 증대에 따라, 소 거과정 종료시의 기억소자(10)의 저항값이 증대(변동)하게 된다. 또, 인가전압을 +1.4 V보다도 더욱 크게 했을 경우에는, 어느 정도로 포화할 때까지, 소거과정 종료시의 기억소자(10)의 저항값이 증대(변동)한다고 생각된다.
이렇게, 소거전압의 증대에 따라, 소거과정 종료시의 기억소자(10)의 저항값이 변동하면, 소거전압이 변동했을 때에, 소거과정 종료시의 기억소자(10)의 저항값이 변동하고, 소거상태의 저항값이 변동하게 된다. 도3b에서는, 전압을 인가하지 않고 있는(전압 0) 상태의 저항값이 5x106~5x109Ω정도로 크게 변동하고 있는 것을 알 수 있다. 그리고, 상술한 바와 같이, 소거상태의 불균일성에 의해, 다음번의 기록과정의 문턱전압도 변동하게 된다.
또, 이 비교 예의 시료는, 도3b로부터 알 수 있는 바와 같이, 소거상태의 기억소자(10)의 저항값이 인가전압의 증대에 따라 저하하는(도3b에서는 왼쪽으로 내려감)특성을 나타내고 있기 때문에, 전압 0인 때의 저항값의 최대값보다도 작은 저항값까지밖에 증대하지 않는다.
이에 대하여 인가전압이 증대해도 소거상태의 기억소자(10)의 저항값이 저하하지 않는 특성일 경우에는, 기억소자(10)의 저항값의 최대값(전압이 없을 때의 저항값의 최대값에 거의 해당한다) 부근까지 증대하게 된다.
<실험2> (실시예1 및 실시예2)
다음으로 이온소스층(3)으로서 막 두께 20 nm의 CuTeGeGd막을 형성하고, 기 억층(4)으로서 막 두께 3 nm의 Gd산화물막을 형성하고, 상부전극(6)으로서 TiW막을 형성하고, 기타는 실험1(비교 예의 시료)과 같은 방법으로, 도1에 나타낸 기억소자(10)를 제작하고, 실시예1의 기억소자(10)의 시료로 하였다.
또한 기억층(4)의 Gd산화물막의 막 두께를 1.4 nm로서, 기타는 실시예1의 시료와 같은 방법으로, 도1에 나타낸 기억소자(10)를 제작하고, 실시예2의 기억소자(10)의 시료로 하였다.
이 실시예1 및 실시예2의 기억소자(10)의 각 시료에 대하여, 인가전압의 범위를 변경한 것 외에는 실험1과 같은 방법으로, 반복하여 전압을 소인하면서 전류를 측정하였다. 또한 전압과 전류의 각 값으로부터 저항값을 산출하였다. 인가전압은 실시예1의 시료는 -2 V~+2 V, 실시예2의 시료는 -1.5 V~+1.2 V로 하였다.
측정결과로서, 실시예1의 시료의 저항-전압특성을 도4a에 나타내고, 실시예2의 시료의 저항-전압특성을 도4b에 나타낸다.
도4a 및 도4b로부터 기억층(4)의 막 두께를 3 nm 이하로 비교적 얇게 함으로써, 기록과정의 문턱전압의 변동을 0.1 V이내로 억제 하는 것이 가능해 지는 것을 알 수 있다.
또한 소거과정 종료시의 기억소자(10)의 저항값의 변동이 4~5배 정도가 되어 10배 이내로 억제되어 있는 것을 알 수 있다.
또한, 실시예1의 기억소자(10)의 기억층(4)의 저항률은 4x106(Ωcm)이며, 실시예2의 기억소자(10)의 기억층의 저항률은, 4x104(Ωcm)이었다.
또한, 더욱이 시료를 제작해서 측정을 행한 결과, 기억층(4)의 막 두께를 더 얇게 하였을 경우에는, 소거상태의 저항레벨이 낮아지지만, 0.5 nm정도까지는 도4b와 동등하게 양호한 기록 문턱치 특성을 얻을 수 있음이 확인되었다.
여기에서, 도5a 및 도5b의 모식적인 저항-전압특성도를 이용하여, 비교 예의 구성과 본 발명의 구성과의 차이를 설명한다.
도5a는, 비교 예의 기억소자의 저항-전압특성을 나타내고 있다.
도면에서 화살표를 부착해서 나타내고 있는 바와 같이 우회전의 사이클이 반복된다.
그리고, 실선은 소거전압을 비교적 큰 전압 V로 했을 경우의 사이클을 보이고 있다.
먼저, 소거의 문턱전압VTH(+)보다 큰 소거전압을 기억소자에 인가하면, 기억소자의 저항값이 저저항의 기록상태RL로부터 증대한다. 그리고, 약간의 전압의 증가로 저항값이 크게 증가하고 있다.
또한, 기억소자에 인가하는 소거전압을 크게 해 가면, 그것에 따라 기억소자의 저항값이 증대하기 때문에, 왼쪽으로 올라가는 궤적을 보이고 있다. 소정의 소거전압V에 달한 시점에서 소거과정이 종료하고, 소거전압의 증대에 의해 기억소자의 저항값이 ΔR이나 증대하고 있다.
이 비교 예의 구성에서는, 소거상태의 기억소자의 저항값이 인가 전압의존성을 가지므로, 인가전압을 작게 하면 저항값이 증대하여, 오른쪽으로 올라가는 궤적 을 보이고 있다. 그리고, 전압 0이 되었을 때에 저항값의 최대값RH를 나타낸다.
소거상태의 기억소자의 저항값이 인가 전압의존성을 가질 경우에는, 전압의 극성을 반전시켰을 때에 있어서도, 인가전압의 증대에 따라 기억소자의 저항값이 감소하기 때문에, 오른쪽으로 내려가는 궤적을 나타낸다.
그리고, 인가전압을 크게 하고, 기록의 문턱전압VTH(-)에 달하면, 이온에 의한 전류경로가 기억층 내에 형성되어 가기 때문에, 기억소자의 저항값이 급격하게 저하한다. 이에 따라 기억소자가 기록상태(저저항상태)가 된다.
또한, 기록상태에서는, 인가전압에 의한 기억소자의 저항값의 변화가 거의 없고, 전압 0일 때의 저항값RL과 거의 동일하다.
한편, 점선은 소거전압을 비교적 작은 전압V'으로 했을 경우의 사이클을 보이고 있다.
소정의 소거전압V'에 달한 시점에서 소거과정이 종료하기 때문에, 소거전압의 증대에 의한 기억소자의 저항값의 증대 ΔR'가 작아지고, 그 시점으로부터 소거상태가 되기 때문에, 오른쪽으로 올라가는 궤적이 실선과는 다르게 나타나고 있다. 이 때문에, 전압 0이 되었을 때의 저항값의 최대값RH'도 작아진다.
다음의 오른쪽으로 내려가는 궤적도 실선과는 다르게 나타나고 있다.
그리고, 기록이 개시될 때의 저항값은 대략 같은 오더(order)이기 때문에, 실선보다도 낮은 전압에서 기록이 개시되고, 이 경우의 기록의 문턱전압VTH'(-)은 실선보다도 작아진다.
또한, 기록상태에서는 실선의 사이클과 거의 같아진다.
도5a에 나타나 있는 바와 같이 소거전압의 증대에 의한 저항값의 증대 ΔR가 큰 특성을 가지는 기억소자에서는 소거전압의 변동(불균일성)에 의해 저항값의 증대량이 크게 변화되기 때문에, 기록의 문턱전압이 변화되어버려 안정된 기록·소거를 행할 수 없어진다.
도5b는 본 발명의 구성인 기억소자의 저항-전압특성을 나타내고 있다.
도면중 화살표를 부착해서 나타내고 있는 바와 같이 우회전의 사이클이 반복된다.
본 발명에서는, 소거전압의 증대에 의한 저항값의 증대를 최대 10배 이내로 하는 것이지만, 이 도5b에서는 저항값의 증대ΔR가 거의 없는 경우를 모식적으로 나타내고 있다.
먼저, 소거의 문턱전압VTH(+)보다 큰 소거전압을 기억소자에 인가하면, 기억소자의 저항값이 저저항의 기록상태RL로부터 증대한다. 그리고, 근소한 전압의 증가로 저항값이 크게 증가하고 있다.
이 기억소자에서는, 기억소자에 인가하는 전압을 크게 해도, 기억소자의 저항값이 증대하지 않아, 왼쪽으로 올라가는 궤적을 나타내지 않는다. 그 때문에 이 시점에서 소거과정이 종료되고 소거상태로 이행한다. 또한, 소거전압의 증대에 의한 저항값의 증대 ΔR가 몇 배 정도 있는 경우에는, 왼쪽으로 올라가는 궤적이 극 히 짧은 구간에서 존재한다고 생각된다.
소거상태로 이행하면, 소거상태의 기억소자의 저항값이 전술한 인가 전압의존성을 가지므로, 인가전압을 더욱 크게 하면 저항값이 저하해서 왼쪽으로 내려가는 궤적이 된다.
소정의 전압에서 인가전압의 증대를 정지하고, 인가전압을 작게 하면, 저항값이 증대하여 오른쪽으로 올라가는 궤적을 나타낸다. 그리고, 전압 0이 되었을 때에 저항값의 최대값RH을 나타낸다.
소거상태의 기억소자의 저항값이 인가 전압의존성을 가질 경우에는, 전압의 극성을 반전시켰을 때에 있어서도, 인가전압의 증대에 따라 기억소자의 저항값이 감소하기 때문에 오른쪽으로 내려가는 궤적을 나타낸다.
그리고, 인가전압을 크게 하여 기록의 문턱전압VTH(-)에 달하면, 이온에 의한 전류경로가 기억층 내에 형성되어 가기 때문에, 기억소자의 저항값이 급격하게 저하한다. 이에 따라 기억소자가 기록상태(저저항상태)가 된다.
또한, 기록상태에서는 인가전압에 의한 기억소자의 저항값의 변화가 거의 없고, 전압 0일 때의 저항값RL과 거의 동일하다.
도5b에 나타내는 특성을 가지는 기억소자에 대하여, 소거전압을 비교적 작은 전압으로 했을 경우에는, 소거전압의 증대에 의한 저항값의 증대ΔR가 거의 없기 때문에, 마찬가지로 소거상태로 이행한다. 그리고, 왼쪽으로 내려가는 궤적이 짧아지는 것뿐으로, 나중에는 같은 궤적을 그리기 때문에, 기록의 문턱전압VTH(-)이 변 화되지 않는다.
도5b에 나타나 있는 바와 같이 소거전압의 증대에 의한 저항값의 증대ΔR가 거의 없는 특성을 가지는 기억소자에서는, 비교적 작은 전압에서 소거과정이 종료되고 소거상태로 이행함으로써, 소거전압의 변동(불균일성)이 있어도, 소거상태의 저항값이 변동하지 않는다.
또한 소거전압의 증대에 의한 저항값의 증대ΔR가 몇 배 정도로 작은 경우에도, 소거상태의 저항값의 변동이 작게 억제된다.
이에 따라 기록의 문턱전압의 변동을 억제할 수 있고, 안정된 기록·소거를 행할 수 있다.
따라서, 소거전압의 증대에 의한 저항값의 증대ΔR를 최대 10배 이내로 작게 되도록 기억소자(10)를 구성함으로써, 기록의 문턱전압의 변동을 억제하고, 안정된 기록·소거를 행할 수 있다.
<실험3> (실시예3)
다음으로 기억층(4)의 재료를 저항률이 낮은 것으로 변경하여 기억소자를 제작하고, 마찬가지로 특성을 조사하였다.
기억층(4)으로서 막 두께 3 nm의 GdＷ산화막을 형성하고, 그 외에는 실험2의 시료와 같은 방법으로 기억소자(10)을 제작하여 실시예3의 기억소자(10)의 시료로 하였다.
또한, 실시예3의 기억소자의 기억층(4)의 저항률은 1.1 x 102(Ωcm)이었다.
이 실시예3의 기억소자(10)의 시료에 대하여, 그 외에는 실험1 및 실험2와 마찬가지로, 반복 전압을 소인하면서 전류를 측정하였다. 또한 전압과 전류의 각 값으로부터 저항값을 산출하였다.
인가전압의 범위를 -1 V~+1 V로 했을 경우의 저항-전압특성을 도6a에 나타내고, 인가전압의 범위를 -3 V~+3 V로 확대했을 경우의 저항-전압특성을 도6b에 나타낸다.
도6a 및 도6b로부터 이 실시예3의 시료는 소거전압의 증대에 의한 기억소자의 저항값의 증대ΔR가 매우 작고, 또 기록의 문턱전압은 -0.4 V~-0.5 V정도이며, 문턱전압의 변동이 0.1 V전후로 억제되는 것을 알 수 있다.
또한 기억층(4)의 재료를 저항률이 낮은 것으로 변경함으로써, 기억소자(10)의 저항값은 최대값이 9 kΩ정도이고, 최소치가 3 kΩ이며, 저항값의 변화가 3배로 작아지고 있다.
더욱이, 인가전압의 범위를 확대해도, 다음번 기록과정의 문턱전압은 거의 같은 정도이며, 문턱치의 변동 및 소거 전압의존성이 지극히 작다.
또한, 저항값의 변화가 3배로 작아져도 MRAM에 사용하고 있는 TMR소자(터널 자기저항효과 소자)의 1.5배 정도에 비해서 크므로, 기억소자(10)에 기록된 정보의 판독(검출)은 용이하게 문제없이 행할 수 있다.
본 발명은 전술한 실시예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하 지 않는 범위에서 기타 여러 가지 구성을 취할 수 있다.
본 발명의 기억소자에 의하면, 기억소자에 대하여, 정보의 기록·소거를 반복 안정되게 행할 수 있다.
또한 비교적 작은 전압에서도, 거의 확실하게 소거과정을 종료시키는 것이 가능하게 되고, 비교적 작은 전압이나 짧은 전압 펄스에서도, 정보의 기록·소거를 안정되게 행할 수 있다.
이에 따라 기억소자에 인가하는 전압을 작게 해서 소비전력을 감소시키는 것과 단시간에 기록·소거를 행할 수 있다.
나아가, 기억소자의 저항값의 변화를 이용해서 정보의 기록을 행하고 있기 때문에, 기억소자를 미세화했을 경우에도, 정보의 기록이나 기록한 정보의 유지가 용이해지는 이점을 가지고 있다.
따라서, 본 발명에 의해, 정보의 기록·소거를 안정되게 행할 수 있고, 소비전력이 감소되어, 고속으로 동작하는 기억장치를 구성할 수 있다.
또한 기억장치의 고집적화(고밀도화)나 소형화를 꾀할 수 있다.

Claims (6)

  1. 제1 전극과 제2 전극과의 사이에, 기억층이 끼워져서 구성되고,
    상기 기억층과 접하는 층에, Cu, Ag, Zn으로부터 선택되는 어느 하나의 원소가 포함되고,
    기억소자에 전압을 인가함으로써, 상기 기억소자의 저항이 변화되어서 정보의 기록이 행해지고,
    상기 기억소자의 저항값이 높은 상태를 소거상태로 정의하고, 저항값이 낮은 상태를 기록상태로 정의했을 때,
    상기 기억층측이 양(+)으로, 상기 기억층과 접하는 층측이 음(-)으로 되도록 상기 기억소자에 전압을 인가하여 상기 기억소자를 상기 기록상태로부터 상기 소거상태로 변화시키는 과정에 있어서, 상기 소거상태으로의 변화가 종료했을 때에 도달하는 상기 기억소자의 저항값을, 상기 과정의 종료시의 저항값으로 정의하면, 상기 기억소자에 인가하는 상기 전압의 절대값의 크기를 증대시켰을 때의, 상기 과정의 종료시의 저항값과, 문턱전압을 인가했을 때에 도달하는 저항값과의 차가, 문턱전압을 인가했을 때에 도달하는 저항값의 10배 이내인 특성을 가지는 것을 특징으로 하는 기억소자.
  2. 제1항에 있어서,
    상기 기억층 내, 혹은 상기 기억층과 접하는 층에, Te, S, Se로부터 선택되는 어느 하나의 원소가 포함되어 있는 것을 특징으로 하는 기억소자.
  3. 제1항에 있어서,
    상기 기억소자에 인가되는 전압이 클수록, 상기 기억소자의 상기 소거상태의 저항값이 감소하는 특성을 가지는 것을 특징으로 하는 기억소자.
  4. 제1 전극과 제2 전극과의 사이에, 기억층이 끼워져서 구성되고, 상기 기억층과 접하는 층에, Cu, Ag, Zn으로부터 선택되는 어느 하나의 원소가 포함되고, 기억소자에 전압을 인가함으로써, 상기 기억소자의 저항이 변화되어서 정보의 기록이 행해지고, 상기 기억소자의 저항값이 높은 상태를 소거상태로 정의하고, 저항값이 낮은 상태를 기록상태로 정의했을 때, 상기 기억층측이 양(+)으로, 상기 기억층과 접하는 층측이 음(-)으로 되도록 상기 기억소자에 전압을 인가하여 상기 기억소자를 상기 기록상태로부터 상기 소거상태로 변화시키는 과정에 있어서, 상기 소거상태으로의 변화가 종료했을 때에 도달하는 상기 기억소자의 저항값을, 상기 과정의 종료시의 저항값으로 정의하면, 상기 기억소자에 인가하는 상기 전압의 절대값의 크기를 증대시켰을 때의, 상기 과정의 종료시의 저항값과, 문턱전압을 인가했을 때에 도달하는 저항값과의 차가, 문턱전압을 인가했을 때에 도달하는 저항값의 10배 이내인 특성을 가지는 기억소자와,
    상기 제1 전극측에 접속된 배선과,
    상기 제2 전극측에 접속된 배선을 가지고,
    상기 기억소자가 다수 배치되어서 이루어지는 것을 특징으로 하는 기억장치.
  5. 제4항에 있어서,
    상기 기억소자가, 상기 기억층 내, 혹은 상기 기억층과 접하는 층에, Te, S, Se로부터 선택되는 어느 하나의 원소가 포함되어 있는 구성인 것을 특징으로 하는 기억 장치.
  6. 제4항에 있어서,
    상기 기억소자는, 상기 기억소자에 인가되는 전압이 클수록, 상기 기억소자의 상기 소거상태의 저항값이 감소하는 특성을 가지는 구성인 것을 특징으로 하는 기억장치.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7929708B2 (en) * 2004-01-12 2011-04-19 Dts, Inc. Audio spatial environment engine
US20060106620A1 (en) * 2004-10-28 2006-05-18 Thompson Jeffrey K Audio spatial environment down-mixer
US7853022B2 (en) * 2004-10-28 2010-12-14 Thompson Jeffrey K Audio spatial environment engine
KR100684908B1 (ko) * 2006-01-09 2007-02-22 삼성전자주식회사 다수 저항 상태를 갖는 저항 메모리 요소, 저항 메모리 셀및 그 동작 방법 그리고 상기 저항 메모리 요소를 적용한데이터 처리 시스템
JPWO2007091326A1 (ja) * 2006-02-09 2009-07-02 株式会社日立製作所 半導体装置およびその製造方法
KR100738116B1 (ko) * 2006-07-06 2007-07-12 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
KR100790882B1 (ko) 2006-07-10 2008-01-03 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
KR101206036B1 (ko) * 2006-11-16 2012-11-28 삼성전자주식회사 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법
JP2008135659A (ja) * 2006-11-29 2008-06-12 Sony Corp 記憶素子、記憶装置
JP2008276904A (ja) * 2007-03-30 2008-11-13 Toshiba Corp 情報記録再生装置
TW200839765A (en) * 2007-03-30 2008-10-01 Toshiba Kk Information recording/reproducing device
TW200839956A (en) * 2007-03-30 2008-10-01 Toshiba Kk Information recording/reproducing apparatus
JP4792009B2 (ja) * 2007-06-12 2011-10-12 株式会社東芝 情報記録再生装置
KR20090076077A (ko) * 2008-01-07 2009-07-13 삼성전자주식회사 저항성 메모리 소자
JP4466738B2 (ja) * 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
WO2009116139A1 (ja) * 2008-03-18 2009-09-24 株式会社 東芝 情報記録再生装置
JP4792125B2 (ja) 2008-04-01 2011-10-12 株式会社東芝 情報記録再生装置
WO2010150720A1 (ja) * 2009-06-25 2010-12-29 日本電気株式会社 半導体装置及びその製造方法
JP5347806B2 (ja) * 2009-07-29 2013-11-20 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
JP5641840B2 (ja) * 2009-10-01 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
CN102612716B (zh) * 2010-10-29 2014-09-17 松下电器产业株式会社 非易失性存储装置
JP5547111B2 (ja) * 2011-02-15 2014-07-09 株式会社東芝 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
US8976568B1 (en) 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
US9099633B2 (en) 2012-03-26 2015-08-04 Adesto Technologies Corporation Solid electrolyte memory elements with electrode interface for improved performance
US9070441B2 (en) * 2012-12-21 2015-06-30 Sony Corporation Non-volatile memory system with reset verification mechanism and method of operation thereof
US9412945B1 (en) 2013-03-14 2016-08-09 Adesto Technologies Corporation Storage elements, structures and methods having edgeless features for programmable layer(s)
TWI559305B (zh) * 2015-08-07 2016-11-21 Univ Chang Gung Resistive memory with multiple resistive states
KR102614852B1 (ko) 2018-11-14 2023-12-19 삼성전자주식회사 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001525606A (ja) * 1997-12-04 2001-12-11 アクソン テクノロジーズ コーポレイション プログラム可能なサブサーフェス集合メタライゼーション構造およびその作製方法
WO2003094227A1 (en) * 2002-04-30 2003-11-13 Japan Science And Technology Agency Solid electrolyte switching device, fpga using same, memory device, and method for manufacturing solid electrolyte switching device
JP2004288843A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体記憶素子及びこれを用いた半導体記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4719594A (en) * 1984-11-01 1988-01-12 Energy Conversion Devices, Inc. Grooved optical data storage device including a chalcogenide memory layer
JPH0863785A (ja) * 1994-08-26 1996-03-08 Hitachi Ltd 光記録媒体およびそれに用いる情報処理装置
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
US6087674A (en) * 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
US6635914B2 (en) * 2000-09-08 2003-10-21 Axon Technologies Corp. Microelectronic programmable device and methods of forming and programming the same
DE60034663D1 (de) * 1999-02-11 2007-06-14 Univ Arizona Programmierbare mikroelektronische struktur sowie verfahren zu ihrer herstellung und programmierung
US6914802B2 (en) * 2000-02-11 2005-07-05 Axon Technologies Corporation Microelectronic photonic structure and device and method of forming the same
CA2443129A1 (en) * 2001-04-12 2002-10-24 Emilia Anderson High index-contrast fiber waveguides and applications
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
TWI245288B (en) 2003-03-20 2005-12-11 Sony Corp Semiconductor memory element and semiconductor memory device using the same
KR100583090B1 (ko) * 2003-05-30 2006-05-23 주식회사 하이닉스반도체 강유전체 레지스터의 캐패시터 제조방법
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
US7129133B1 (en) * 2004-09-13 2006-10-31 Spansion Llc Method and structure of memory element plug with conductive Ta removed from sidewall at region of memory element film

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001525606A (ja) * 1997-12-04 2001-12-11 アクソン テクノロジーズ コーポレイション プログラム可能なサブサーフェス集合メタライゼーション構造およびその作製方法
WO2003094227A1 (en) * 2002-04-30 2003-11-13 Japan Science And Technology Agency Solid electrolyte switching device, fpga using same, memory device, and method for manufacturing solid electrolyte switching device
JP2004288843A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体記憶素子及びこれを用いた半導体記憶装置

Also Published As

Publication number Publication date
US20080089112A1 (en) 2008-04-17
US7772029B2 (en) 2010-08-10
JP2006140412A (ja) 2006-06-01
US7786459B2 (en) 2010-08-31
KR20060054157A (ko) 2006-05-22
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