KR20120086953A - 내부전압생성회로 및 반도체메모리장치 - Google Patents

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Abstract

반도체메모리장치는 내부전압의 레벨 변화에 따라 기설정된 기울기로 가변하는 레벨을 갖는 온도전압과, 온도 변화에 따라 가변되는 레벨을 갖는 가변기준전압을 비교하여 상기 내부전압을 펌핑하는 내부전압생성회로; 및 상기 내부전압을 공급받아 문턱전압이 조절되는 셀트랜지스터를 포함하는 메모리셀을 포함한다.

Description

내부전압생성회로 및 반도체메모리장치{INTERNAL VOTAGE GENERATION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 내부전압생성회로 및 이를 포함한 반도체메모리장치에 관한 것이다.
통상적으로 반도체메모리장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체메모리장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급되는 코어전압(VCORE)과, 메모리 페리영역에 공급되는 페리전압(VPERI)과, 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP) 및 실리콘기판 또는 벌크(bulk)에 공급되는 백바이어스전압(VBB) 등이 있다.
여기서, 코어전압(VCORE)은 외부에서 입력되는 전원전압(VDD)을 일정한 레벨로 감압하여 공급하면 되나, 고전압(VPP)은 외부로부터 입력되는 전원전압(VDD)보다 높은 레벨의 전압을 가지며, 백바이어스전압(VBB)은 외부로부터 입력되는 접지전압(VSS)보다 낮은 레벨의 전압을 유지하기 때문에, 고전압(VPP)과 백바이어스전압(VBB)을 공급하기 위해서는 각각 고전압(VPP)과 백바이어스전압(VBB)을 위해 전하를 공급하는 전하펌프회로가 필요하다.
백바이어스전압(VBB)은 반도체메모리장치의 실리콘기판 또는 벌크(bulk)에 공급되어 반도체메모리장치의 동작을 안정화시키는 역할을 수행하는데 이를 구체적으로 살펴보면 다음과 같다.
우선, 백바이어스전압(VBB)은 반도체메모리장치에 포함된 트랜지스터의 pn접합(junction) 부분이 부분적으로 순방향 바이어스를 이루게 되는 것을 방지하여 메모리셀의 데이터의 손실 및 래치업(latch-up) 현상 등이 발생되는 것을 방지한다. 또한, 백바이어스전압(VBB)은 백게이트효과(back gate effect)에 따라 트랜지스터의 문턱전압(threshold voltage)이 변화되는 것을 방지하여 반도체메모리장치를 안정화시키는 역할을 수행한다. 아울러, 백바이어스전압(VBB)은 트랜지스터의 문턱전압의 레벨을 증가시켜 문턱전압에서 발생되는 누설전류의 양을 감소시킨다.
이와 같은 역할을 수행하는 백바이어스전압(VBB)은 온도에 관계없이 일정한 레벨(예를 들어, -0.8(V))로 생성된다. 그러나, 문턱전압은 온도가 감소함에 따라 레벨이 상승하는 특성을 갖는다. 따라서, 저온에서 동작하는 반도체메모리장치에 포함된 트랜지스터에 상온에서와 같은 레벨을 갖는 백바이어스전압(VBB)을 공급하는 경우 문턱전압이 지나치게 높아져 트랜지스터를 통해 전하 이동이 제대로 이루어지지 않는 현상이 발생된다.
특히, MOS 트랜지스터로 구현된 반도체메모리장치의 셀트랜지스터에도 문턱전압을 조절하기 위한 백바이어스전압(VBB)이 공급되는 데, 저온에서는 셀트랜지스터의 문턱전압이 지나치게 높아져 셀커패시터와 비트라인 간의 전하분배(charge sharing)가 제대로 이루어지지 않는다. 따라서, 저온에서 반도체메모리장치가 액티브동작을 수행하는 경우 비트라인센스앰프가 셀커패시터와 충분하게 전하분배되지 않은 비트라인을 센싱하여 증폭하게 되어 센싱페일(sensing fail)이 유발될 수 있다.
본 발명은 온도에 따라 레벨이 조절되는 내부전압을 생성하는 내부전압생성회로를 포함하는 반도체메모리장치를 개시한다.
이를 위해 본 발명은 내부전압의 레벨 변화에 따라 기설정된 기울기로 가변하는 레벨을 갖는 온도전압과, 온도 변화에 따라 가변되는 레벨을 갖는 가변기준전압을 비교하여 상기 내부전압을 펌핑하는 내부전압생성회로, 및 상기 내부전압을 공급받아 문턱전압이 조절되는 셀트랜지스터를 포함하는 메모리셀을 포함하는 반도체메모리장치를 제공한다.
또한, 본 발명은 온도변화에 따라 일정한 레벨을 갖는 기준전압을 버퍼링하여 버퍼전압을 생성하고, 상기 버퍼전압 및 내부전압에 응답하여 온도전압을 생성하는 온도전압생성부와; 상기 온도전압과 가변기준전압을 비교하여 인에이블신호를 생성하는 인에이블신호생성부; 및 상기 인에이블신호에 응답하여 상기 내부전압을 펌핑하는 전압펌핑부를 포함하는 내부전압생성회로를 제공한다.
도 1은 본 발명의 일 실시예에 따른 내부전압생성회로를 포함하는 반도체메모리장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 내부전압생성회로에 포함된 기준전압생성부의 회로도이다.
도 3은 도 1에 도시된 내부전압생성회로에 포함된 버퍼부의 회로도이다.
도 4는 도 1에 도시된 내부전압생성회로에 포함된 온도전압구동부의 회로도이다.
도 5는 도 1에 도시된 내부전압생성회로에 포함된 인에이블신호생성부의 회로도이다.
도 6은 도 1에 도시된 내부전압생성회의 동작을 설명하기 위한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 내부전압생성회로를 포함하는 반도체메모리장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 내부전압생성회로(1) 및 메모리셀(2)을 포함한다. 내부전압생성회로(1)는 기준전압생성부(3), 버퍼부(41) 및 온도전압구동부(42)로 구성된 온도전압생성부(4)와, 인에이블신호생성부(5) 및 전압펌핑부(6)를 포함한다. 메모리셀(2)은 백바이어스전압(VBB)을 입력받아 문턱전압이 조절되는 셀트랜지스터(21)와, 워드라인(WL)이 선택되어 셀트랜지스터(21)가 턴온되는 경우 비트라인(BL)과 전하분배되는 셀커패시터(22)를 포함한다.
기준전압생성부(3)는, 도 2에 도시된 바와 같이, 정전류원(31), 가변기준전압설정부(32) 및 기준전압설정부(33)를 포함한다. 정전류원(31)은 노드(nd32)의 전압을 게이트 전압으로 공유하여 전류미러를 형성하는 PMOS 트랜지스터들(P31~P33)로 구성되어 제1 내지 제3 전류(I1~I3)를 생성한다. PMOS 트랜지스터들(P31~P33)은 동일한 사이즈로 구현되는 것이 바람직하다. 가변기준전압설정부(32)는 노드(nd31)와 접지전압(VSS) 사이에 연결되어 가변기준전압(VREFT)에 응답하여 턴온되는 NMOS 트랜지스터(N31)와, 노드(nd32)와 노드(nd33) 사이에 연결되어 가변기준전압(VREFT)에 응답하여 턴온되는 NMOS 트랜지스터(N32)와, 노드(nd33)와 접지전압(VSS) 사이에 연결된 저항소자(R31)로 구성된다. 기준전압설정부(33)는 노드(nd34)와 접지전압(VSS) 사이에 연결되어 기준전압(VREFC)에 응답하여 턴온되는 NMOS 트랜지스터(N33)로 구성된다. 이하, 가변기준전압설정부(32)에서 생성되는 가변기준전압(VREFT)과 기준전압설정부(33)에서 생성되는 기준전압(VREFC)의 온도변화에 따른 특성을 수식을 통해 구체적으로 살펴본다.
노드(nd31), 노드(nd32) 및 노드(nd34)의 전압은 동일하므로 Vgs(N31)=Vgs(N32)+I1R=Vgs(N33)이다. 여기서, Vgs(N31)은 NMOS 트랜지스터(N31)의 게이트와 소스의 전압차를 의미하고, Vgs(N32)는 NMOS 트랜지스터(N32)의 게이트와 소스의 전압차이를 의미하며, Vgs(N33)는 MOS 트랜지스터(N33)의 게이트와 소스의 전압차이를 의미한다. 또한, 제1 내지 제3 전류(I1~I3)는 동일한 전류량을 갖고, MOS 트랜지스터는
Figure pat00001
의 특성을 갖는다. 따라서, 가변기준전압(VREFT) 및 기준전압(VREFC)은 다음과 같은 수식으로 정의된다.
Figure pat00002
Figure pat00003
여기서, Vth는 NMOS 트랜지스터들(N31~N33)의 문턱전압이고, R은 저항소자(R31)의 저항값이며,
Figure pat00004
은 평균이동도이고, Cox는 MOS 트랜지스터들(N31~N33)의 특성에 의해 정해지는 상수값이다. 또한, W1는 NMOS 트랜지스터(N31)의 채널폭이고, L1은 NMOS 트랜지스터(N31)의 게이트길이이며, W2는 NMOS 트랜지스터(N32)의 채널폭이고, L2은 NMOS 트랜지스터(N32)의 게이트길이이며, W3는 NMOS 트랜지스터(N33)의 채널폭이고, L3은 NMOS 트랜지스터(N33)의 게이트길이이다.
가변기준전압(VREFT) 및 기준전압(VREFC)의 수식에 포함된 Vth는 온도가 낮아질수록 증가하고, R은 감소하며,
Figure pat00005
은 증가한다. 따라서, NMOS 트랜지스터(N31) 및 NMOS 트랜지스터(N32)의 사이즈, 즉 W1, L1, W2 및 L2를 조절하여 가변기준전압(VREFT)이 온도가 낮아질수록 높은 레벨로 생성되도록 설정할 수 있다. 또한, NMOS 트랜지스터(N33)의 사이즈, 즉 W3 및 L3를 조절하여 기준전압(VREFC)이 온도에 관계없이 일정한 레벨로 생성되도록 설정할 수 있다. 본 실시예의 경우 가변기준전압(VREFT)은 90℃에서는 0.55V, -40℃에서는 0.62V로 설정되고, 기준전압(VREFC)은 온도에 관계없이 1V로 설정되는 것이 바람직하다.
버퍼부(41)는, 도 3에 도시된 바와 같이, 전압분배부(411), 비교부(412) 및 구동부(413)를 포함한다. 전압분배부(411)는 저항소자들(R41, R42)로 구성되어 버퍼전압(VREFB)을 전압분배하여 분배전압(VDIV)을 생성한다. 비교부(412)는 분배전압(VDIV)과 기준전압(VREFC)을 비교하여 풀-업신호(PU)를 생성한다. 구동부(413)는 풀-업신호(PU)에 응답하여 버퍼전압(VREFB)이 출력되는 노드(nd41)를 전원전압(VDD)으로 풀-업구동한다. 이와 같이 구성된 버퍼부(41)는 분배전압(VDIV)이 기준전압(VREFC)보다 낮은 레벨인 경우 버퍼전압(VREFB)을 풀-업 구동한다. 저항소자들(R41, R42)이 동일한 저항값을 갖는 경우 버퍼전압(VREFB)은 기준전압(VREFC)의 2배 레벨이 될 때까지 풀-업 구동된다.
온도전압구동부(42)는, 도 4에 도시된 바와 같이, 버퍼전압(VREFB)의 공급단과 온도전압(FEED)이 출력되는 노드(nd42) 사이에 연결된 수동소자인 저항소자(R43)와, 노드(nd42)와 백바이어스전압(VBB)의 공급단 사이에 연결되어 버퍼전압(VREFB)에 응답하여 턴온되는 풀다운소자로 동작하는 NMOS 트랜지스터(N41)로 구성된다. 백바이어스전압(VBB)의 레벨이 낮아질수록 NMOS 트랜지스터(N41)의 게이트, 소스 전압차가 커지므로 온도전압(FEED)은 온도에 따라 설정되는 기울기로 감소된다. 여기서, 온도전압(FEED)의 기울기는 온도에 따라 설정되는데, 온도가 낮아질수록 백바이어스전압(VBB)에 따른 온도전압(FEED)의 레벨 변화, 즉, 온도전압(FEED)의 기울기가 커진다.
인에이블신호생성부(5)는 , 도 5에 도시된 바와 같이, 온도전압(FEED)과 가변기준전압(VREFT)의 레벨을 비교하여 인에이블신호(ENB)를 생성한다. 온도전압(FEED)이 가변기준전압(VREFT)보다 큰 레벨인 경우 인에이블신호(ENB)는 로직로우레벨로 인에이블되고, 온도전압(FEED)이 가변기준전압(VREFT)보다 작은 레벨인 경우 인에이블신호(ENB)는 로직하이레벨로 디스에이블된다.
전압펌핑부(6)는 로직로우레벨로 인에이블되는 인에이블신호(ENB)가 입력되는 경우 백바이어스전압(VBB)을 펌핑한다. 즉, 전압펌핑부(6)는 온도전압(FEED)이 가변기준전압(VREFT)보다 큰 레벨로 생성되는 구간에서 백바이어스전압(VBB)을 펌핑한다.
이와 같이 구성된 내부전압생성회로의 동작을 도 6을 참고하여 살펴보면 다음과 같다.
우선, 기준전압생성부(3)에서 생성되는 가변기준전압(VREFT)은 온도가 낮아질수록 높은 레벨로 설정되어, 90℃에서는 0.55V, -40℃에서는 0.62V의 레벨을 갖는다. 또한, 기준전압생성부(3)에서 생성되는 기준전압(VREFC)은 온도 변화에 관계없이 1V로 설정된다.
다음으로, 온도전압생성부(4)에서 생성되는 온도전압(FEED)의 레벨은 백바이어스전압(VBB)의 레벨이 낮아질수록 온도에 따라 설정되는 기울기로 감소된다. 즉, 온도전압(FEED)의 기울기는 온도가 낮아질수록 증가하는데, -40℃에서 백바이어스전압(VBB)의 레벨감소에 따른 온도전압(FEED)의 레벨 감소가 90℃에서보다 크다.
다음으로, 인에이블신호생성부(5)는 온도전압(FEED)이 가변기준전압(VREFT)보다 큰 레벨인 경우 로직로우레벨로 인에이블된 인에이블신호(ENB)를 생성하여 전압펌핑부(6)를 구동시킨다. 이를 백바이어스전압(VBB)이 0V로 설정된 상태에서 전압펌핑부(6)에 의해 펌핑되는 동작을 -40℃의 경우와 90℃인 경우로 나누어 살펴보면 다음과 같다.
-40℃에서 온도전압(FEED)은 백바이어스전압(VBB)이 0V에서 -0.55V로 감소될 때까지 가변기준전압(VREFT)보다 큰 레벨로 생성되므로, 로직로우레벨로 인에이블 상태를 유지하는 인에이블신호(ENB)에 의해 백바이어스전압(VBB)은 계속 펌핑되어 레벨이 감소된다. 백바이어스전압(VBB)이 -0.55V 이하의 레벨까지 감소되는 경우 인에이블신호(ENB)는 로직하이레벨로 천이하고, 백바이어스전압(VBB)의 펌핑 동작은 중단된다.
한편, 90℃에서 온도전압(FEED)은 백바이어스전압(VBB)이 0V에서 -0.8V로 감소될 때까지 가변기준전압(VREFT)보다 큰 레벨로 생성되므로, 로직로우레벨로 인에이블 상태를 유지하는 인에이블신호(ENB)에 의해 백바이어스전압(VBB)은 계속 펌핑되어 레벨이 감소된다. 백바이어스전압(VBB)이 -0.8V 이하의 레벨까지 감소되는 경우 인에이블신호(ENB)는 로직하이레벨로 천이하고, 백바이어스전압(VBB)의 펌핑 동작은 중단된다.
이상 살펴본 바와 같이, 본 실시예의 내부전압생성회로는 -40℃에서는 백바이어스전압(VBB)을 -0.55V까지 펌핑하고, 90℃에서는 백바이어스전압(VBB)을 -0.8V까지 펌핑한다. 즉, 본 실시예의 내부전압생성회로에서 생성되는 백바이어스전압(VBB)은 낮은 온도에서 보다 높은 레벨로 펌핑되어 생성된다.
따라서, 본 실시예의 내부전압생성회로에서 생성되는 백바이어스전압(VBB)을 메모리셀(2)의 셀트랜지스터(21)에 공급하는 경우 저온에서 셀트랜지스터(21)의 문턱전압이 낮게 설정되어 셀커패시터(22)와 비트라인(BL) 간의 전하분배가 충분히 이루어지도록 한다. 한편, 고온에서는 백바이어스전압(VBB)이 높은 레벨로 설정되어 셀트랜지스터(21)를 통한 누설전류를 감소시킨다.
1: 내부전압생성회로 2: 메모리셀
21: 셀트랜지스터 22: 셀커패시터
3: 기준전압생성부 31: 정전류원
32: 가변기준전압설정부 33: 기준전압설정부
4: 온도전압생성부 41:버퍼부
411: 전압분배부 412: 비교부
413: 구동부 42: 온도전압구동부
5: 인에이블신호생성부 6: 전압펌핑부

Claims (24)

  1. 내부전압의 레벨 변화에 따라 기설정된 기울기로 가변하는 레벨을 갖는 온도전압과, 온도 변화에 따라 가변되는 레벨을 갖는 가변기준전압을 비교하여 상기 내부전압을 펌핑하는 내부전압생성회로; 및
    상기 내부전압을 공급받아 문턱전압이 조절되는 셀트랜지스터를 포함하는 메모리셀을 포함하는 반도체메모리장치.
  2. 제 1 항에 있어서, 상기 온도전압은 상기 내부전압의 레벨감소에 비례하여 감소되는 레벨을 갖는 반도체메모리장치.
  3. 제 2 항에 있어서, 상기 온도전압의 기울기는 온도가 감소함에 따라 증가하는 반도체메모리장치.
  4. 제 3 항에 있어서, 상기 가변기준전압은 상기 온도가 낮아질수록 높은 레벨로 설정되는 반도체메모리장치.
  5. 제 1 항에 있어서, 상기 내부전압생성회로는
    상기 온도변화에 따라 일정한 레벨을 갖는 기준전압을 버퍼링하여 버퍼전압을 생성하고, 상기 버퍼전압 및 상기 내부전압에 응답하여 상기 온도전압을 생성하는 온도전압생성부;
    상기 온도전압과 상기 가변기준전압을 비교하여 인에이블신호를 생성하는 인에이블신호생성부; 및
    상기 인에이블신호에 응답하여 상기 내부전압을 펌핑하는 전압펌핑부를 포함하는 반도체메모리장치.
  6. 제 5 항에 있어서, 상기 온도전압생성부는
    상기 기준전압을 버퍼링하여 상기 버퍼전압을 생성하는 버퍼부; 및
    상기 버퍼전압 및 상기 내부전압에 따라 상기 온도전압을 구동하는 온도전압구동부를 포함하는 반도체메모리장치.
  7. 제 6 항에 있어서, 상기 버퍼부는
    상기 버퍼전압을 전압분배하여 분배전압을 생성하는 전압분배부;
    상기 분배전압과 상기 기준전압을 비교하여 풀-업신호를 생성하는 비교부; 및
    상기 풀-업신호에 응답하여 상기 버퍼전압을 구동하는 구동부를 포함하는 반도체메모리장치.
  8. 제 6 항에 있어서, 상기 온도전압구동부는 상기 내부전압의 레벨이 감소할수록 상기 온도전압을 풀-다운 구동하는 구동력을 증가시키는 반도체메모리장치.
  9. 제 6 항에 있어서, 상기 온도전압구동부는
    상기 버퍼전압의 공급단과 상기 온도전압이 출력되는 출력노드 사이에 연결된 수동소자; 및
    상기 버퍼전압과 상기 내부전압의 전압차에 따라 설정되는 구동력에 의해 상기 출력노드를 풀-다운 구동하는 풀-다운소자를 포함하는 반도체메모리장치.
  10. 제 5 항에 있어서, 상기 인에이블신호생성부는 상기 온도전압이 상기 가변기준전압보다 높은 레벨인 상태에서 상기 전압펌프부에서 상기 내부전압이 펌핑되도록 상기 인에이블신호를 생성하는 반도체메모리장치.
  11. 제 5 항에 있어서, 상기 내부전압생성회로는 제1 및 제2 MOS 트랜지스터의 사이즈를 조절하여 상기 가변기준전압을 생성하고, 제3 MOS 트랜지스터의 사이즈를 조절하여 상기 기준전압을 생성하는 기준전압생성부를 더 포함하는 반도체메모리장치.
  12. 제 11 항에 있어서, 상기 기준전압생성부는
    제1 내지 제3 전류를 생성하는 정전류원;
    상기 제1 및 제2 MOS 트랜지스터와 저항소자를 포함하여, 상기 제1 및 제2 전류를 공급받아 상기 가변기준전압을 설정하는 가변기준전압설정부; 및
    상기 제3 전류를 공급받아 상기 기준전압을 설정하는 상기 제3 MOS 트랜지스터로 구성된 기준전압설정부를 포함하는 반도체메모리장치.
  13. 제 12 항에 있어서, 상기 제1 MOS 트랜지스터는 상기 제1 전류의 공급노드와 접지전압 사이에 연결되어 상기 가변기준전압에 응답하여 턴온되고, 상기 제2 전류의 공급노드와 상기 저항소자 사이에 연결되어 상기 가변기준전압에 응답하여 턴온되는 반도체메모리장치.
  14. 제 13 항에 있어서, 상기 제3 MOS 트랜지스터는 상기 제3 전류의 공급노드와 상기 접지전압 사이에 연결되어 상기 기준전압에 응답하여 턴온되는 반도체메모리장치.
  15. 온도변화에 따라 일정한 레벨을 갖는 기준전압을 버퍼링하여 버퍼전압을 생성하고, 상기 버퍼전압 및 내부전압에 응답하여 온도전압을 생성하는 온도전압생성부;
    상기 온도전압과 가변기준전압을 비교하여 인에이블신호를 생성하는 인에이블신호생성부; 및
    상기 인에이블신호에 응답하여 상기 내부전압을 펌핑하는 전압펌핑부를 포함하는 내부전압생성회로.
  16. 제 15 항에 있어서, 상기 온도전압생성부는
    상기 기준전압을 버퍼링하여 상기 버퍼전압을 생성하는 버퍼부; 및
    상기 버퍼전압 및 상기 내부전압에 따라 상기 온도전압을 구동하는 온도전압구동부를 포함하는 내부전압생성회로.
  17. 제 16 항에 있어서, 상기 버퍼부는
    상기 버퍼전압을 전압분배하여 분배전압을 생성하는 전압분배부;
    상기 분배전압과 상기 기준전압을 비교하여 풀-업신호를 생성하는 비교부; 및
    상기 풀-업신호에 응답하여 상기 버퍼전압을 구동하는 구동부를 포함하는 내부전압생성회로.
  18. 제 16 항에 있어서, 상기 온도전압구동부는 상기 내부전압의 레벨이 감소할수록 상기 온도전압을 풀-다운 구동하는 구동력을 증가시키는 내부전압생성회로.
  19. 제 16 항에 있어서, 상기 온도전압구동부는
    상기 버퍼전압의 공급단과 상기 온도전압이 출력되는 출력노드 사이에 연결된 수동소자; 및
    상기 버퍼전압과 상기 내부전압의 전압차에 따라 설정되는 구동력에 의해 상기 출력노드를 풀-다운 구동하는 풀-다운소자를 포함하는 내부전압생성회로.
  20. 제 15 항에 있어서, 상기 인에이블신호생성부는 상기 온도전압이 상기 가변기준전압보다 높은 레벨인 상태에서 상기 전압펌프부에서 상기 내부전압이 펌핑되도록 상기 인에이블신호를 생성하는 내부전압생성회로.
  21. 제 15 항에 있어서, 상기 내부전압생성회로는 제1 및 제2 MOS 트랜지스터의 사이즈를 조절하여 상기 가변기준전압을 생성하고, 제3 MOS 트랜지스터의 사이즈를 조절하여 상기 기준전압을 생성하는 기준전압생성부를 더 포함하는 내부전압생성회로.
  22. 제 21 항에 있어서, 상기 기준전압생성부는
    제1 내지 제3 전류를 생성하는 정전류원;
    상기 제1 및 제2 MOS 트랜지스터와 저항소자를 포함하여, 상기 제1 및 제2 전류를 공급받아 상기 가변기준전압을 설정하는 가변기준전압설정부; 및
    상기 제3 전류를 공급받아 상기 기준전압을 설정하는 상기 제3 MOS 트랜지스터로 구성된 기준전압설정부를 포함하는 내부전압생성회로.
  23. 제 22 항에 있어서, 상기 제1 MOS 트랜지스터는 상기 제1 전류의 공급노드와 접지전압 사이에 연결되어 상기 가변기준전압에 응답하여 턴온되고, 상기 제2 전류의 공급노드와 상기 저항소자 사이에 연결되어 상기 가변기준전압에 응답하여 턴온되는 내부전압생성회로.
  24. 제 23 항에 있어서, 상기 제3 MOS 트랜지스터는 상기 제3 전류의 공급노드와 상기 접지전압 사이에 연결되어 상기 기준전압에 응답하여 턴온되는 내부전압생성회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437289B2 (en) 2013-08-14 2016-09-06 SK Hynix Inc. Electronic device
US9595309B2 (en) 2015-07-22 2017-03-14 SK Hynix Inc. Semiconductor memory device and method for operating the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547166B2 (en) * 2011-07-29 2013-10-01 Macronix International Co., Ltd. Temperature compensation circuit and temperature compensated metal oxide semiconductor transistor using the same
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI663820B (zh) 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
WO2015176295A1 (en) * 2014-05-23 2015-11-26 Qualcomm Incorporated Feed-forward bias circuit
US9312280B2 (en) 2014-07-25 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11320322B2 (en) * 2019-04-09 2022-05-03 Winbond Electronics Corp. Temperature sensor evaluation method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100738957B1 (ko) * 2005-09-13 2007-07-12 주식회사 하이닉스반도체 반도체 집적회로의 내부전압 발생장치
US8049145B1 (en) * 2006-04-19 2011-11-01 Agerson Rall Group, L.L.C. Semiconductor device having variable parameter selection based on temperature and test method
KR100784918B1 (ko) 2006-10-13 2007-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기
KR101215642B1 (ko) 2007-02-15 2013-01-09 에스케이하이닉스 주식회사 내부전압 검출 회로 및 이를 이용한 내부전압 발생장치
KR100889322B1 (ko) 2007-09-12 2009-03-18 주식회사 하이닉스반도체 내부전압 발생회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437289B2 (en) 2013-08-14 2016-09-06 SK Hynix Inc. Electronic device
US9595309B2 (en) 2015-07-22 2017-03-14 SK Hynix Inc. Semiconductor memory device and method for operating the same

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