JP6566316B2 - 保護回路および電子機器 - Google Patents

保護回路および電子機器 Download PDF

Info

Publication number
JP6566316B2
JP6566316B2 JP2015208884A JP2015208884A JP6566316B2 JP 6566316 B2 JP6566316 B2 JP 6566316B2 JP 2015208884 A JP2015208884 A JP 2015208884A JP 2015208884 A JP2015208884 A JP 2015208884A JP 6566316 B2 JP6566316 B2 JP 6566316B2
Authority
JP
Japan
Prior art keywords
thin film
film transistor
gate
wiring
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015208884A
Other languages
English (en)
Other versions
JP2017084868A (ja
Inventor
関根　裕之
裕之 関根
祐輔 山本
祐輔 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianma Japan Ltd
Original Assignee
Tianma Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianma Japan Ltd filed Critical Tianma Japan Ltd
Priority to JP2015208884A priority Critical patent/JP6566316B2/ja
Priority to CN201610862824.9A priority patent/CN106960663B/zh
Priority to US15/299,524 priority patent/US10291021B2/en
Publication of JP2017084868A publication Critical patent/JP2017084868A/ja
Application granted granted Critical
Publication of JP6566316B2 publication Critical patent/JP6566316B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

本発明は、保護回路および電子機器に関する。
液晶表示装置等の電子機器では、例えば静電気等に起因する過電圧から電子機器を保護する保護回路が設けられている。この保護回路は、例えば電子機器に接続される信号線とアース線との間に備えられ、信号線に過電圧が印加された場合に、アース線へ電流を流すことで電子機器を保護する。
このような保護回路として、２つのＴＦＴ（Thin Film Transistor）のソース電極およびドレイン電極を互いに逆向きに並列接続または直列接続した構成を有する回路が開発されている。しかしながら、薄膜トランジスタを酸化物半導体ＴＦＴとし、２つの酸化物半導体ＴＦＴを並列接続して保護回路を形成した場合、酸化物半導体の閾値電圧およびサブスレッショルド・スイング（ＳＳ）がａ−Ｓｉ ＴＦＴよりも小さいため、電子機器の駆動電圧内で過電流が流れる可能性がある。また、２つの酸化物半導体ＴＦＴを直列接続して保護回路を形成した場合、オフ電流がきわめて小さいため、過電圧が印加されても電流が流れない場合がある。
また、例えば、特許文献１には、ドレインまたはソースとゲートとを接続した２つのＴＦＴで、静電気から保護すべき配線とシャント配線とを接続した保護回路が開示されている。しかしながら、特許文献１に開示されている保護回路では、ＴＦＴとして酸化物半導体ＴＦＴを採用した場合、液晶表示装置を通常に動作させる電圧が印加された場合でも、保護回路を介して大電流がシャント配線に流れてしまう可能性がある。これは、酸化物半導体ＴＦＴの特性に起因している。この特性は、閾値電圧が小さく、更に、サブスレッショルド・スイングが小さいという特性である。
特許文献２には、複数の保護回路を直列接続して形成され、動作電圧が制御される放電回路が開示されている。特許文献３に開示されている放電回路では、各々の保護回路の動作電圧が等しい場合、ｎ個の保護回路を直列に接続することで動作電圧をｎ倍に高くすることが可能となる。
特許文献３には、静電気によって発生した電圧を２つの抵抗体で分圧し、保護回路を形成するトランジスタのゲートに印加することで、動作電圧が制御される保護回路が開示されている。
特許文献４には、ダブルゲート（デュアルゲート）型の薄膜トランジスタを用い、薄膜トランジスタのトップゲート電極がソース電極及び一方の接続端子に接続され、ボトムゲート電極がドレイン電極及び他方の接続端子に接続された静電保護回路が開示されている。このダブルゲート型の薄膜トランジスタは、トップゲート電極及びボトムゲート電極に印加されるゲート電圧に基づいて、ＯＮ／ＯＦＦ状態が制御される。
特開昭６３−２２０２８９号公報 特開平０８−１４６４６０号公報 特開２００９−１８７０２９号公報 特開２００５−１３６０２８号公報
特許文献２に開示されている放電回路では、各々の保護回路の動作電圧が小さいと、所望の電圧で動作させるためには保護回路の数が多くなり、放電回路が大型化する。また、放電回路の動作時の電流は、保護回路の数が多くなるとこれに反比例して小さくなるため、静電気を流す能力が低下する。
また、特許文献３に開示されている保護回路では、分圧に用いる抵抗の抵抗値が適切でないと抵抗を流れる電流が大きくなるため、抵抗を形成する材料が限られる。このため、適切な抵抗が得られず、保護回路が備えるトランジスタのゲート電圧を所望の電圧とすることができない場合がある。
更に、特許文献４に開示されている静電保護回路では、ボトムゲート側の閾値電圧と、トップゲート側の閾値電圧の差を用いるものであり、その各々の閾値電圧を任意に制御する方法については開示されていない。
実施の形態の一側面は、このような事情に鑑みてなされたものであって、保護回路の動作電圧を簡易な構成で適切に制御することのできる保護回路および電子機器を提供することを目的とする。
上記課題を解決するために、実施の形態の一側面は例えば以下の手段を採用する。
実施の形態の保護回路は、第１配線と第２配線との間における電流を制御する制御回路と、前記制御回路に電圧を印加する印加回路とを有する。前記制御回路は、前記電流を制御する第１薄膜トランジスタを有する。前記印加回路は、直列に接続される、第２薄膜トランジスタと第３薄膜トランジスタとを有する。前記第２薄膜トランジスタと前記第３薄膜トランジスタとは、第１ゲートと第２ゲートとを有する。前記第２薄膜トランジスタの前記第１ゲートは、前記第１配線に接続し、前記第３薄膜トランジスタの前記第１ゲートは、前記第２薄膜トランジスタと前記第３薄膜トランジスタとの接続点に接続する。前記第２薄膜トランジスタおよび前記第３薄膜トランジスタの前記第２ゲートは、前記第２配線に接続する。前記印加回路は、前記接続点の電圧を前記第１薄膜トランジスタのゲートに印加する。
実施の形態の一側面によれば、保護回路１の動作電圧を簡易な構成で適切に制御することができる。
第１実施形態に係る保護回路の構成を示す回路図である。 第１実施形態に係る保護回路を備える電子機器の構成を示す回路図である。 第１実施形態に係るダブルゲート構造の薄膜トランジスタの構成を示す縦断面図である。 第１実施形態に係る保護回路の変形例を示す回路図である。 第１実施形態に係るダブルゲート構造の薄膜トランジスタの変形例を示す縦断面図である。 第２実施形態に係る保護回路の構成を示す回路図である。 第２実施形態に係る薄膜トランジスタによって分圧された電圧（分圧電圧）の測定結果を示したグラフである。 第２実施形態に係るオフセットゲート構造の薄膜トランジスタの構成を示す縦断面図である。 第２実施形態に係る保護回路の変形例を示す回路図である。 第２実施形態に係るオフセットゲート構造の薄膜トランジスタの変形例を示す縦断面図である 第３実施形態に係る保護回路の構成を示す回路図である。 第３実施形態に係る保護回路の変形例を示す回路図である。
以下に、本発明に係る保護回路および電子機器の一実施形態について、図面を参照して説明する。
〔第１実施形態〕
以下、第１実施形態について説明する。
なお、明細書、特許請求の範囲における”第１”、 ”第２”、 ”第３”などの序数は、要素間の関係を明確にするため、他にも、要素間の混同を防止するために付している。従って、これら序数は、要素を数的に限定しているものではない。
また、”接続”は、接続対象間で電気的に接続していることを意味している。”電気的に接続”は、接続対象間が、電極、配線、抵抗、キャパシタ等の電気的素子を介して接続している場合も含む。なお、”電極”や”配線”は、これらの構成要素を機能的に限定していない。例えば、”配線”は”電極”の一部として利用されることも可能であり、逆に、”電極”は”配線”の一部として利用されることも可能である。
図１は、本実施形態に係る保護回路１Ａの構成を示す回路図である。図２は、第１実施形態に係る保護回路１Ａを備える電子機器の構成を示す回路図である。保護回路１Ａは、例えば静電気等に起因する過電圧が保護対象に印加することを抑制するものである。
この保護回路１Ａは、図２に示されるように、保護対象とする保護機器７、例えばゲートインパネル（Gate In Panel：ＧＩＰ）方式のＬＣＤ（Liquid Crystal Display）やＦＰＤ（Flat Panel Detector）等を有する電子機器２に備えられる。
図１に示されるように保護回路１Ａは、第１配線３と第２配線４との間における電流（以下「線間電流」という。）を制御する制御回路５と、制御回路５に電圧を印加する印加回路６とを有する。
第１配線３は、例えば入力電圧（ＶＩＮ）が印加される信号線であり、第２配線４は基準電位が印加される信号線である。本実施形態に係る基準電位は、一例として、接地電位（ＧＮＤ）であるが、これに限らず、第１配線３の電位より低ければ接地電位でなくてもよい。また、第１配線３と第２配線４との間に印加される入力電圧は、保護回路１Ａの両端電圧ともいう。
本実施形態において、制御回路５は、第１配線３に過電圧が印加された場合に、第１配線３から第２配線４に向けて電流を流すことにより、保護対象を過電圧から保護するように動作する。具体的には、制御回路５は、線間電流を制御する薄膜トランジスタＴｒ１を有している。
薄膜トランジスタＴｒ１の第１電極Ｔｒ１ｄは第１配線３に接続され、第２電極Ｔｒ１ｓは第２配線４に接続されている。薄膜トランジスタＴｒ１は、ｎチャネル型のトランジスタであり、第１電極Ｔｒ１ｄはドレイン電極として機能し、第２電極Ｔｒ１ｓはソース電極として機能する。
薄膜トランジスタＴｒ１のゲート電極Ｔｒ１ｇは、接続点１１Ａにおいて印加回路６に接続されている。
印加回路６は、直列に接続される、薄膜トランジスタＴｒ２と薄膜トランジスタＴｒ３とを有している。
薄膜トランジスタＴｒ２の第１電極Ｔｒ２ｄは第１配線３に接続され、薄膜トランジスタＴｒ２の第２電極Ｔｒ２ｓは薄膜トランジスタＴｒ３の第１電極Ｔｒ３ｄに接続される。薄膜トランジスタＴｒ３の第２電極Ｔｒ３ｓは、第２配線４に接続される。薄膜トランジスタＴｒ２，Ｔｒ３は、ｎチャネル型のトランジスタであり、第１電極Ｔｒ２ｄ，Ｔｒ３ｄはドレイン電極として機能し、第２電極Ｔｒ２ｓ，Ｔｒ３ｓはソース電極として機能する。
薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、後述する図３に示すように、酸化物半導体層２２を有する酸化物半導体ＴＦＴである。
薄膜トランジスタＴｒ２と薄膜トランジスタＴｒ３とは、各々、ボトムゲートとトップゲートとを有する、所謂ダブルゲート（デュアルゲート）構造のトランジスタである。
すなわち、薄膜トランジスタＴｒ２は、ボトムゲート電極Ｔｒ２ｂｇおよびトップゲート電極Ｔｒ２ｔｇを備える。同様に、薄膜トランジスタＴｒ３は、ボトムゲート電極Ｔｒ３ｂｇおよびトップゲート電極Ｔｒ３ｔｇを備える。
なお、本実施形態では、薄膜トランジスタＴｒ２，Ｔｒ３の主たる制御電極を、一例としてボトムゲート電極Ｔｒ２ｂｇ，Ｔｒ３ｂｇとしている。
薄膜トランジスタＴｒ２のボトムゲート電極Ｔｒ２ｂｇは、第１電極Ｔｒ２ｄと第１配線３とに接続される。また、薄膜トランジスタＴｒ３のボトムゲート電極Ｔｒ３ｂｇは、第１電極Ｔｒ３ｄに接続される。そして、薄膜トランジスタＴｒ２の第２電極Ｔｒ２ｓと薄膜トランジスタＴｒ３の第１電極Ｔｒ３ｄとの接続点１１Ａに、薄膜トランジスタＴｒ１のゲート電極Ｔｒ１ｇが接続される。
薄膜トランジスタＴｒ２および薄膜トランジスタＴｒ３のトップゲート電極Ｔｒ２ｔｇ，Ｔｒ３ｔｇは、第２電極Ｔｒ３ｓと第２配線４とに接続される。
このような構成により、印加回路６は、薄膜トランジスタＴｒ２と薄膜トランジスタＴｒ３との接続点１１Ａの電圧を薄膜トランジスタＴｒ１のゲート電極Ｔｒ１ｇに印加することとなる。すなわち、薄膜トランジスタＴｒ２および薄膜トランジスタＴｒ３を有する印加回路６は、詳細を後述するように、薄膜トランジスタＴｒ１のゲート電圧を生成する分圧回路である。薄膜トランジスタＴｒ１は、この分圧回路によって生成されたゲート電圧によって動作し、第１配線３から第２配線４に流れる線間電流を制御することとなる。
図３は、第１実施形態に係るダブルゲート構造の薄膜トランジスタの構成を示す縦断面図である。図３に示す薄膜トランジスタは、本実施形態に係る保護回路１Ａが有する薄膜トランジスタＴｒ２および薄膜トランジスタＴｒ３である。図３は、薄膜トランジスタＴｒ２，Ｔｒ３をチャネルエッチ型の薄膜トランジスタとした例である。なお、図３において符号２０は絶縁膜である。
図３に示されるように、トップゲート電極Ｔｒ２ｔｇ，Ｔｒ３ｔｇは、酸化物半導体層２２の図示上方の面側に設けられ、ボトムゲート電極Ｔｒ２ｂｇ，Ｔｒ３ｂｇは、酸化物半導体層２２の図示上方の面と対向する図示下方の面側に設けられている。すなわち、トップゲート電極Ｔｒ２ｔｇ，Ｔｒ３ｔｇとボトムゲート電極Ｔｒ２ｂｇ，Ｔｒ３ｂｇは、酸化物半導体層２２を挟んで対向するように設けられている。
そして、酸化物半導体層２２の両端に接触して第１電極Ｔｒ２ｄ，Ｔｒ３ｄ、第２電極Ｔｒ２ｓ，Ｔｒ３ｓが配置される。
次に、本実施形態に係る保護回路１Ａの動作、特に分圧回路として機能する印加回路６の動作について説明する。
本実施形態に係る保護回路１Ａは、入力電圧ＶＩＮが基準電位（ＧＮＤ）に対して正の場合に動作する。
すなわち、入力電圧ＶＩＮが薄膜トランジスタＴｒ２，Ｔｒ３の閾値電圧の合計値以上となる場合に、薄膜トランジスタＴｒ２，Ｔｒ３が導通状態（ＯＮ状態）となる。印加回路６である薄膜トランジスタＴｒ２，Ｔｒ３が導通状態となることによって、印加回路６は分圧回路として機能し、入力電圧ＶＩＮを分圧した電圧が薄膜トランジスタＴｒ１のゲート電極Ｔｒ１ｇに印加される。
そして、例えば静電気に起因する過電圧が第１配線３に印加され、この過電圧を印加回路６で分圧した電圧が、薄膜トランジスタＴｒ１の閾値電圧を超えると、薄膜トランジスタＴｒ１が導通状態となる。
薄膜トランジスタＴｒ１が導通状態となると、薄膜トランジスタＴｒ１を介して第１配線３から第２配線４へ電流が流れる。これにより、過電圧が保護機器７に印加されることを防ぐことができる。
次に、薄膜トランジスタＴｒ１のゲート電圧ＶＧ１の制御について説明する。
例えば、薄膜トランジスタＴｒ２，Ｔｒ３が飽和領域で動作していると仮定する。この仮定は、保護回路１Ａの両端電圧ＶＩＮが薄膜トランジスタＴｒ２，Ｔｒ３の閾値電圧の和よりも大きい場合成立する。
上記仮定において、薄膜トランジスタＴｒ１のゲート電極Ｔｒ１ｇに印加されるゲート電圧ＶＧ１は下記式（１）で表される。
式（１）において、Ｗ２は薄膜トランジスタＴｒ２のチャネル幅であり、Ｌ２は薄膜トランジスタＴｒ２のチャネル長である。そして、チャネル長Ｌ２をチャネル幅Ｗ２で除算した値（Ｗ２／Ｌ２）を薄膜トランジスタＴｒ２のアスペクト比とする。Ｗ３は薄膜トランジスタＴｒ３のチャネル幅であり、Ｌ３は薄膜トランジスタＴｒ３のチャネル長である。そして、チャネル長Ｌ３をチャネル幅Ｗ３で除算した値（Ｗ３／Ｌ３）を薄膜トランジスタＴｒ３のアスペクト比とする。
Ｖｔｈ２は薄膜トランジスタＴｒ２の閾値電圧であり、Ｖｔｈ３は薄膜トランジスタＴｒ３の閾値電圧である。式（１）では、薄膜トランジスタＴｒ２，Ｔｒ３の移動度およびゲート絶縁膜厚は等しいと仮定している。
式（１）は薄膜トランジスタＴｒ２，Ｔｒ３の飽和領域におけるドレイン電流Ｉｄが下記の式（２）で近似できるとした場合の結果である。式（２）において、μは移動度、Ｃは単位面積当たりのゲート容量であり、式（１）を導くに当たり、トランジスタＴｒ２、Ｔｒ３のμ、Ｃが等しいと仮定している。
上述の式（１）より、薄膜トランジスタＴｒ２のアスペクト比と薄膜トランジスタＴｒ３のアスペクト比、すなわち薄膜トランジスタＴｒ２および薄膜トランジスタＴｒ３の抵抗比率を変えることで、薄膜トランジスタＴｒ１のゲート電圧ＶＧ１を制御できることが分かる。
例えば、薄膜トランジスタＴｒ１が導通状態となる保護回路１Ａの両端電圧ＶＩＮを高く設定したい場合、すなわち保護回路１Ａが動作する電圧を高く設定したい場合は、薄膜トランジスタＴｒ２のアスペクト比（Ｗ２／Ｌ２）を薄膜トランジスタＴｒ３のアスペクト比（Ｗ３／Ｌ３）よりも小さくなるように設計すればよい。一方、薄膜トランジスタＴｒ１が導通状態となる保護回路１Ａの両端電圧ＶＩＮを低く設定したい場合、すなわち保護回路１Ａが動作する電圧を低く設定したい場合は、薄膜トランジスタＴｒ２のアスペクト比（Ｗ２／Ｌ２）を薄膜トランジスタＴｒ３のアスペクト比（Ｗ３／Ｌ３）よりも大きくなるように設計すればよい。
ここで、例えば、薄膜トランジスタを形成する半導体層としてｐｏｌｙ−Ｓｉを用いる場合には、不純物添加された半導体層を抵抗として用いて、薄膜トランジスタのゲート電圧を制御することができる。しかしながら、半導体層として酸化物半導体を用いる場合には、不純物添加により低抵抗化されてしまい、抵抗として用いることは難しい。一方、不純物を添加していない半導体層では、略絶縁体とみなされるため、半導体層を抵抗として用いることが難しい。このため、酸化物半導体の抵抗を調整することで薄膜トランジスタのゲート電極に印加するための適切なゲート電圧を生成することが難しかった。
本実施形態では、抵抗値ではなく、上述のように、チャネル長およびチャネル幅に着目し、薄膜トランジスタＴｒ２のアスペクト比と薄膜トランジスタＴｒ３のアスペクト比とを変えることとしたので、酸化物半導体を用いて簡易に薄膜トランジスタＴｒ１のゲート電圧ＶＧ１を制御することができる。
更に、本実施形態に係る薄膜トランジスタＴｒ２，Ｔｒ３は、上述のようにダブルゲート構造を有する酸化物半導体ＴＦＴである。ダブルゲート構造を有する場合の閾値電圧Ｖｔｈは、下記式（３）で表される。ここで、ＶＴＧＳはトップゲート電圧、Ｖｔｈ０はトップゲート電圧ＶＴＧＳが０Ｖ（ソース電圧と等しい）の場合における閾値電圧、αは正の値を示す係数である。
式（３）は、ダブルゲート構造を有する酸化物半導体ＴＦＴにおいて、トップゲート電圧ＶＴＧＳを調整することによって、閾値電圧Ｖｔｈを制御可能であることを示している。
本実施形態に係る印加回路６は、図１に示すように、薄膜トランジスタＴｒ２，Ｔｒ３のトップゲート電極Ｔｒ２ｔｇ，Ｔｒ３ｔｇが薄膜トランジスタＴｒ３のソース電極として機能する第２電極Ｔｒ３ｓに接続されている。このため、薄膜トランジスタＴｒ３のトップゲート電圧は、薄膜トランジスタＴｒ３のソース電圧と等しくなる。一方、薄膜トランジスタＴｒ２のトップゲート電圧は、薄膜トランジスタＴｒ２のソース電圧よりも薄膜トランジスタＴｒ３のソース−ドレイン間電圧だけ小さくなる。
すなわち、薄膜トランジスタＴｒ２，Ｔｒ３をダブルゲート構造とし、薄膜トランジスタＴｒ２，Ｔｒ３のトップゲート電極Ｔｒ２ｔｇ，Ｔｒ３ｔｇ同士を接続させ、かつ第２配線４に接続させることで、薄膜トランジスタＴｒ２の閾値電圧Ｖｔｈ２を薄膜トランジスタＴｒ３の閾値電圧Ｖｔｈ３に比べてより大きく変化させることができる。
従って、本実施形態に係る保護回路１Ａでは、式（１）は下記式（４）のように表される。
係数αが正の値であるため、式（４）に示されるように、薄膜トランジスタＴｒ１のゲート電圧ＶＧ１は式（１）に比べ小さくなる。すなわち、薄膜トランジスタＴｒ２，Ｔｒ３をダブルゲート構造とすることで、保護回路１Ａが動作する（薄膜トランジスタＴｒ１がＯＮ状態となる）入力電圧ＶＩＮを更に高くすることが可能となる。
従って、本実施形態に係る保護回路１Ａは、保護回路１Ａの動作電圧（薄膜トランジスタＴｒ１のゲート電圧ＶＧ１）を簡易な構成で適切に制御することができる。
更に、本実施形態に係る保護回路１Ａは、別途電源等を用意しなくとも、薄膜トランジスタＴｒ１の動作電圧を任意に設定することができる。
図４は、本実施形態に係る保護回路１Ａの変形例を示す回路図である。図４に示す変形例では、薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３が、ｐチャネル型のトランジスタとされている。ｐチャネル型の薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、ｎチャネル型のトランジスタに対して極性が反転するため、各電極の接続関係も逆となっている。
図５は、本実施形態に係るダブルゲート構造の薄膜トランジスタＴｒ２，Ｔｒ３の変形例を示す縦断面図である。図５に示す変形例では、薄膜トランジスタＴｒ２，Ｔｒ３はチャネル保護型とされ、保護膜として機能する絶縁層２１が酸化物半導体層２２の上面に形成されている。
〔第２実施形態〕
以下、第２実施形態について説明する。
図６は、本実施形態に係る保護回路１Ｂの構成を示す回路図である。なお、図６における図１と同一の構成部分については図１と同一の符号を付して、その説明を省略する。
保護回路１Ｂが備える制御回路５は、薄膜トランジスタＴｒ１と並列に接続された薄膜トランジスタＴｒ４を更に有している。この薄膜トランジスタＴｒ４も線間電流を制御するものである。ここで、薄膜トランジスタＴｒ４は、第１配線３に負の過電圧が印加された場合に、第２配線４から第１配線３に向けて電流を流すことにより、保護対象を過電圧から保護するように動作する。
薄膜トランジスタＴｒ４の第２電極Ｔｒ４ｓは第１配線３に接続され、第１電極Ｔｒ４ｄは第２配線４に接続されている。薄膜トランジスタＴｒ４のゲート電極Ｔｒ４ｇは、接続点１１Ｂにおいて印加回路６に接続される。薄膜トランジスタＴｒ４は、ｎチャネル型のトランジスタであり、第１電極Ｔｒ４ｄはドレイン電極として機能し、第２電極Ｔｒ４ｓはソース電極として機能する。
また、保護回路１Ｂが備える印加回路６は、直列に接続される、薄膜トランジスタＴｒ５と薄膜トランジスタＴｒ６とを更に有している。薄膜トランジスタＴｒ５，Ｔｒ６は、ｎチャネル型のトランジスタであり、第１電極Ｔｒ５ｄ，Ｔｒ６ｄはドレイン電極として機能し、第２電極Ｔｒ５ｓ，Ｔｒ６ｓはソース電極として機能する。
薄膜トランジスタＴｒ５の第１電極Ｔｒ５ｄは第２配線４に接続され、薄膜トランジスタＴｒ５の第２電極Ｔｒ５ｓは薄膜トランジスタＴｒ６の第１電極Ｔｒ６ｄに接続される。薄膜トランジスタＴｒ６の第２電極Ｔｒ６ｓは、第１配線３に接続される。
薄膜トランジスタＴｒ４、薄膜トランジスタＴｒ５、および薄膜トランジスタＴｒ６は、酸化物半導体層２２を有する酸化物半導体ＴＦＴである。
薄膜トランジスタＴｒ５と薄膜トランジスタＴｒ６とは、各々、ボトムゲートとトップゲートとを有する、所謂ダブルゲート（デュアルゲート）構造のトランジスタである。
すなわち、薄膜トランジスタＴｒ５は、ボトムゲート電極Ｔｒ５ｂｇおよびトップゲート電極Ｔｒ５ｔｇを備える。一方、薄膜トランジスタＴｒ６は、ボトムゲート電極Ｔｒ６ｂｇおよびトップゲート電極Ｔｒ６ｔｇを備える。
なお、本実施形態では、薄膜トランジスタＴｒ５，Ｔｒ６の主たる制御電極を、一例として、ボトムゲート電極Ｔｒ５ｂｇ，Ｔｒ６ｂｇとしている。
薄膜トランジスタＴｒ５のボトムゲート電極Ｔｒ５ｂｇは、第１電極Ｔｒ５ｄと第２配線４とに接続される。また、薄膜トランジスタＴｒ６のボトムゲート電極Ｔｒ６ｂｇは、第１電極Ｔｒ６ｄに接続される。そして、薄膜トランジスタＴｒ５の第２電極Ｔｒ５ｓと薄膜トランジスタＴｒ６の第１電極Ｔｒ５ｄとの接続点１１Ｂに、薄膜トランジスタＴｒ４のゲート電極Ｔｒ４ｇが接続される。
薄膜トランジスタＴｒ５および薄膜トランジスタＴｒ６のトップゲート電極Ｔｒ５ｔｇ，Ｔｒ６ｔｇは、薄膜トランジスタＴｒ６の第２電極Ｔｒ６ｓと第１配線３とに接続される。
このような構成により、印加回路６は、薄膜トランジスタＴｒ５と薄膜トランジスタＴｒ６との接続点１１Ｂの電圧を薄膜トランジスタＴｒ４のゲート電極Ｔｒ４ｇに印加することとなる。すなわち、薄膜トランジスタＴｒ５および薄膜トランジスタＴｒ６を有する印加回路６は、薄膜トランジスタＴｒ４のゲート電圧を生成する分圧回路である。薄膜トランジスタＴｒ４は、この分圧回路によって生成されたゲート電圧によって動作し、第２配線４から第１配線３に流れる線間電流を制御する。
ここで、入力電圧ＶＩＮが基準電位に対して負の場合、薄膜トランジスタＴｒ２，Ｔｒ３は、ボトムゲート電圧が第１電極Ｔｒ２ｄ，Ｔｒ３ｄの電圧、すなわち負の電圧となり、ドレイン電流は流れない。このため、薄膜トランジスタＴｒ２，Ｔｒ３の接続点１１Ａは、薄膜トランジスタＴｒ２のソース−ドレイン間容量、薄膜トランジスタＴｒ３のソース−ドレイン間容量、薄膜トランジスタＴｒ１のゲート−ソース間容量及びゲート−ドレイン間容量に応じて、入力電圧ＶＩＮが分圧された電位となる。
図７は、第２実施形態に係る薄膜トランジスタＴｒ２，Ｔｒ３によって分圧された電圧（分圧電圧）の測定結果を示したグラフである。図７の横軸は、入力電圧ＶＩＮである。図７の縦軸は分圧電圧である。図７の縦軸および横軸の単位はボルトである。縦軸の分圧電圧は、すなわち、薄膜トランジスタＴｒ１のゲート電極Ｔｒ１ｇに印加されるゲート電圧ＶＧ１である。なお、図７の例は、薄膜トランジスタＴｒ２，Ｔｒ３のアスペクト比（Ｌ／Ｗ）を等しくしたサンプルを作製して、分圧電圧を測定した結果である。
図７に示されるように、入力電圧ＶＩＮが正の場合、約６Ｖ以上（薄膜トランジスタＴｒ２，Ｔｒ３が飽和領域で動作する電圧）でゲート電圧ＶＧ１が入力電圧ＶＩＮの半値（１／２）程度となる。一方、入力電圧ＶＩＮが負の場合、略基準電位（本実施形態ではＧＮＤ）に近い負の電圧がゲート電圧ＶＧ１として出力されることが確認できる。
入力電圧ＶＩＮが負の場合にゲート電圧ＶＧ１が図７に示すグラフのような電圧となると、薄膜トランジスタＴｒ１ではゲート電圧ＶＧ１が第１電極Ｔｒ１ｄの電圧（入力電圧ＶＩＮ）よりも高い値となる。このため、薄膜トランジスタＴｒ１は導通状態となり、第２配線４から第１配線３に電流が流れてしまう。
そこで、入力電圧ＶＩＮが負の場合における薄膜トランジスタＴｒ１の導通を回避するために、薄膜トランジスタＴｒ１，Ｔｒ４の構造を図８に示されるオフセットゲート構造とする。薄膜トランジスタＴｒ１，Ｔｒ４をオフセットゲート構造とすることで、薄膜トランジスタＴｒ１，Ｔｒ４に整流効果を持たせている。
図８は、第２実施形態に係るオフセットゲート構造の薄膜トランジスタＴｒ１，Ｔｒ４の構成を示す縦断面図である。図８は、薄膜トランジスタＴｒ１，Ｔｒ４をチャネルエッチ型の薄膜トランジスタとした例である
本実施形態に係る薄膜トランジスタＴｒ１は、第１配線３が接続される第１電極Ｔｒ１ｄ（第１金属端子）に対してゲート電極Ｔｒ１ｇがオフセットされたオフセットゲート構造を有している。一方、薄膜トランジスタＴｒ４は、第２配線４が接続される第１電極Ｔｒ４ｄ（第２金属端子）に対してゲート電極Ｔｒ４ｇがオフセットされたオフセットゲート構造を有している。
具体的には、薄膜トランジスタＴｒ１は、第１電極Ｔｒ１ｄ（第１金属端子）と共に第２電極Ｔｒ１ｓ（第３金属端子）と、ゲート電極Ｔｒ１ｇの上面に絶縁膜２０を介して配置された酸化物半導体層２２とを有する。
第１電極Ｔｒ１ｄは、酸化物半導体層２２の上面において第１配線３側の第１領域２２Ａに接触し、第２電極Ｔｒ１ｓは、酸化物半導体層２２の上面において第１領域２２Ａとは逆側の第２領域２２Ｂに接触する。ゲート電極Ｔｒ１ｇは、酸化物半導体層２２の第１領域２２Ａから第２領域２２Ｂの方向にオフセットするように、第１領域２２Ａから離れて配置される。
また、薄膜トランジスタＴｒ４は、第１電極Ｔｒ４ｄ（第２金属端子）と共に第２電極Ｔｒ４ｓ（第４金属端子）と、ゲート電極Ｔｒ４ｇの上面に絶縁膜２０を介して配置された酸化物半導体層２２とを有する。
第１電極Ｔｒ４ｄは、酸化物半導体層２２の上面おいて第２配線４側の第１領域２２Ａに接触し、第２電極Ｔｒ４ｓは、酸化物半導体層２２の上面において第１領域２２Ａとは逆側の第２領域２２Ｂに接触する。ゲート電極Ｔｒ４ｇは、酸化物半導体層２２の第１領域２２Ａから第２領域２２Ｂの方向にオフセットするように、第１領域２２Ａから離れて配置される。
換言すると、薄膜トランジスタＴｒ１において、ゲート電極Ｔｒ１ｇの第１電極Ｔｒ１ｄ側の端部は、第１電極Ｔｒ１ｄが酸化物半導体層２２に接触している領域のゲート電極Ｔｒ１ｇ側の端部から、酸化物半導体層２２の積層方向に直交する方向に所定距離ｘで離間して配置される。
また、薄膜トランジスタＴｒ４において、ゲート電極Ｔｒ４ｇの第１電極Ｔｒ４ｄ側の端部は、第１電極Ｔｒ４ｄが酸化物半導体層２２に接触している領域のゲート電極Ｔｒ４ｇ側の端部から、酸化物半導体層２２の積層方向に直交する方向に所定距離ｘで離間して配置されている。
次に、本第２実施形態に係る保護回路１Ｂの動作について説明する。
上述したように、薄膜トランジスタＴｒ１は、第１配線３側の第１電極Ｔｒ１ｄ近傍がオフセットゲートになっている。このため、第１電極Ｔｒ１ｄに接続されている第１配線３が第２配線４に比べて高電圧の場合には薄膜トランジスタＴｒ１を介して電流が流れる一方、第２電極Ｔｒ１ｓに接続されている第２配線４が第１配線３に比べて高電圧の場合には薄膜トランジスタＴｒ１を介して電流が流れない。
他方、薄膜トランジスタＴｒ４は、第２配線４側の第１電極Ｔｒ４ｄ近傍がオフセットゲートになっている。このため、第１電極Ｔｒ４ｄに接続されている第２配線４が第１配線３に比べて高電圧の場合には薄膜トランジスタＴｒ４を介して電流が流れる一方、第２電極Ｔｒ４ｓに接続されている第１配線３が第２配線４に比べて高電圧の場合には薄膜トランジスタＴｒ４を介して電流が流れない。
このように、本実施形態に係る保護回路１Ｂは、入力電圧ＶＩＮが基準電位に対して正の場合、薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３によって保護対象への過電圧の印加が抑制され、入力電圧ＶＩＮが基準電位に対して負の場合、薄膜トランジスタＴｒ４，Ｔｒ５，Ｔｒ６によって保護対象への過電圧の印加が抑制される。
図９は、第２実施形態に係る保護回路１Ｂの変形例を示す回路図である。図９に示す変形例では、薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３が、ｐチャネル型のトランジスタとされている。薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、ｎチャネル型のトランジスタに対して極性が反転するため、各電極の接続関係も逆となっている。
図１０は、第２実施形態に係るオフセットゲート構造の薄膜トランジスタＴｒ１，Ｔｒ４の変形例を示す縦断面図である。図１０に示す変形例では、薄膜トランジスタＴｒ１，Ｔｒ４はチャネル保護型とされ、保護膜として機能する絶縁層２１が酸化物半導体層２２の上面に形成されている。
〔第３実施形態〕
以下、第３実施形態について説明する。
本実施形態に係る薄膜トランジスタＴｒ１と薄膜トランジスタＴｒ４は、上記第２実施形態のように、オフセットゲート構造ではない。保護回路１Ｃは、入力電圧ＶＩＮの正負にかかわらず、薄膜トランジスタＴｒ１および薄膜トランジスタＴｒ４両方を用いて、線間電流を制御するためである。
図１１は、第３実施形態に係る保護回路１Ｃの構成を示す回路図である。なお、図１１における図６と同一の構成部分については図６と同一の符号を付して、その説明を省略する。
本実施形態に係る制御回路５は、薄膜トランジスタＴｒ１と薄膜トランジスタＴｒ４とが直列に接続される。すなわち、薄膜トランジスタＴｒ１の第２電極Ｔｒ１ｓが第２配線４に接続され、第１電極Ｔｒ１ｄが薄膜トランジスタＴｒ４の第１電極Ｔｒ４ｄに接続され、第２電極Ｔｒ４ｓが第１配線３に接続される。
次に、本実施形態に係る保護回路１Ｃの動作について説明する。
入力電圧ＶＩＮが基準電位（ＧＮＤ）に対して正の電圧の場合、薄膜トランジスタＴｒ２，Ｔｒ３の分圧電圧が薄膜トランジスタＴｒ１の閾値電圧を超えると、薄膜トランジスタＴｒ１が導通状態となる。
この場合、薄膜トランジスタＴｒ５，Ｔｒ６により薄膜トランジスタＴｒ４のゲート電圧が制御されるが、薄膜トランジスタＴｒ５のボトムゲート電圧は基準電圧（ＧＮＤ）と等しいため電流が流れない。
そのため、薄膜トランジスタＴｒ４のゲート電圧は、薄膜トランジスタＴｒ５のソース−ドレイン間の容量および薄膜トランジスタＴｒ６のソース−ドレイン間の容量、薄膜トランジスタＴｒ６のゲート−ソース間容量及びゲート−ドレイン間容量に応じて入力電圧ＶＩＮが分圧された電圧となる。この分圧電圧は入力電圧ＶＩＮよりも小さいが基準電位（ＧＮＤ）よりも高い電圧となる。
ここで、薄膜トランジスタＴｒ１が導通状態となると、薄膜トランジスタＴｒ４の第１電極Ｔｒ４ｄの電圧は基準電位（ＧＮＤ）と略等しくなる。このため、薄膜トランジスタＴｒ４のゲート電極Ｔｒ４ｇの電圧は、第１電極Ｔｒ４ｄの電圧よりも高くなり、薄膜トランジスタＴｒ４は導通状態となる。従って、薄膜トランジスタＴｒ１と薄膜トランジスタＴｒ４を介して過電圧による電流を第１配線３から第２配線４へ流すことが可能となる。
同様に、入力電圧ＶＩＮが基準電位（ＧＮＤ）に対して負の場合は、薄膜トランジスタＴｒ１、薄膜トランジスタＴｒ２、薄膜トランジスタＴｒ３の組と、薄膜トランジスタＴｒ４、薄膜トランジスタＴｒ５、薄膜トランジスタＴｒ６の組とが上述の場合とは逆の動作をし、薄膜トランジスタＴｒ１と薄膜トランジスタＴｒ４を介して過電圧による電流を第１配線３から第２配線４へ流すことが可能となる。
図１２は、第３実施形態に係る保護回路１Ｃの変形例を示す回路図である。図１２に示す変形例では、薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３が、ｐチャネル型のトランジスタとされている。薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、ｎチャネル型のトランジスタに対して極性が反転するため、各電極の接続関係も逆となっている。
以上、本発明を、上記各実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記各実施形態に多様な変更または改良を加えることができ、該変更または改良を加えた形態も本発明の技術的範囲に含まれる。また、上記各実施形態を適宜組み合わせてもよい。
１Ａ 保護回路
１Ｂ 保護回路
１Ｃ 保護回路
３ 第１配線
４ 第２配線
５ 制御回路
６ 印加回路
Ｔｒ１ 薄膜トランジスタ（第１薄膜トランジスタ）
Ｔｒ２ 薄膜トランジスタ（第２薄膜トランジスタ）
Ｔｒ３ 薄膜トランジスタ（第３薄膜トランジスタ）
Ｔｒ４ 薄膜トランジスタ（第４薄膜トランジスタ）
Ｔｒ５ 薄膜トランジスタ（第５薄膜トランジスタ）
Ｔｒ６ 薄膜トランジスタ（第６薄膜トランジスタ）
Ｔｒ１ｇ ゲート電極（ゲート）
Ｔｒ４ｇ ゲート電極（ゲート）
１１Ａ 接続点
１１Ｂ 接続点
Ｔｒ２ｂｇ ボトムゲート電極（第１ゲート）
Ｔｒ３ｂｇ ボトムゲート電極（第１ゲート）
Ｔｒ５ｂｇ ボトムゲート電極（第１ゲート）
Ｔｒ６ｂｇ ボトムゲート電極（第１ゲート）
Ｔｒ２ｔｇ トップゲート電極（第２ゲート）
Ｔｒ３ｔｇ トップゲート電極（第２ゲート）
Ｔｒ５ｔｇ トップゲート電極（第２ゲート）
Ｔｒ６ｔｇ トップゲート電極（第２ゲート）
２２ 酸化物半導体層

Claims (9)

  1. 第１配線と第２配線との間における電流を制御する制御回路と、
    前記制御回路に電圧を印加する印加回路とを有し、
    前記制御回路は、前記電流を制御する第１薄膜トランジスタを有し、
    前記印加回路は、直列に接続される、第２薄膜トランジスタと第３薄膜トランジスタとを有し、
    前記第２薄膜トランジスタと前記第３薄膜トランジスタとは、第１ゲートと第２ゲートとを有し、
    前記第２薄膜トランジスタの前記第１ゲートは、前記第１配線に接続され、
    前記第３薄膜トランジスタの前記第１ゲートは、前記第２薄膜トランジスタと前記第３薄膜トランジスタとの接続点に接続され、
    前記第２薄膜トランジスタおよび前記第３薄膜トランジスタの前記第２ゲートは、前記第２配線に接続され、
    前記印加回路は、前記接続点の電圧を前記第１薄膜トランジスタのゲートに印加する
    保護回路。
  2. 前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、および前記第３薄膜トランジスタは、酸化物半導体層を備える請求項１に記載の保護回路。
  3. 前記第１ゲートは、前記酸化物半導体層の第１の面側に設けられ、
    前記第２ゲートは、前記酸化物半導体層の前記第１の面と対向する第２の面側に設けられている請求項２に記載の保護回路。
  4. 前記制御回路は、前記第１薄膜トランジスタと並列に接続された第４薄膜トランジスタを更に有し、
    前記印加回路は、直列に接続される、第５薄膜トランジスタと第６薄膜トランジスタとを更に有し、
    前記第５薄膜トランジスタと前記第６薄膜トランジスタとは、第１ゲートと第２ゲートとを有し、
    前記第５薄膜トランジスタの前記第１ゲートは、前記第２配線に接続され、
    前記第６薄膜トランジスタの前記第１ゲートは、前記第５薄膜トランジスタと前記第６薄膜トランジスタとの接続点に接続され、
    前記第５薄膜トランジスタおよび前記第６薄膜トランジスタの前記第２ゲートは、前記第１配線に接続され、
    前記印加回路は、前記第５薄膜トランジスタと前記第６薄膜トランジスタとの前記接続点の電圧を前記第４薄膜トランジスタのゲートに印加する
    請求項１から請求項３のいずれかに記載の保護回路。
  5. 前記第１薄膜トランジスタは、前記第１配線が接続される第１金属端子に対して前記ゲートがオフセットされたオフセットゲート構造を有しており、
    前記第４薄膜トランジスタは、前記第２配線が接続される第２金属端子に対して前記ゲートがオフセットされたオフセットゲート構造を有している請求項４に記載の保護回路。
  6. 前記第１薄膜トランジスタは、前記第１金属端子と共に第３金属端子と、前記ゲートの上面に絶縁膜を介して配置された半導体層とを有し、
    前記第１金属端子は、前記半導体層の上面において前記第１配線側の第１領域に接触し、
    前記第３金属端子は、前記半導体層の上面において前記第１領域とは逆側の第２領域に接触し、
    前記ゲートは、前記半導体層の前記第１領域から前記第２領域の方向にオフセットするように、前記第１領域から離れて配置され、
    前記第４薄膜トランジスタは、前記第２金属端子と共に第４金属端子と、前記ゲートの上面に絶縁膜を介して配置された半導体層とを有し、
    前記第２金属端子は、前記半導体層の上面において前記第２配線側の第１領域に接触し、
    前記第４金属端子は、前記半導体層の上面において前記第１領域とは逆側の第２領域に接触し、
    前記ゲートは、前記半導体層の前記第１領域から前記第２領域の方向にオフセットするように、前記第１領域から離れて配置される
    請求項５に記載の保護回路。
  7. 前記制御回路は、前記第１薄膜トランジスタと直列に接続された第４薄膜トランジスタを更に有し、
    前記印加回路は、直列に接続される、第５薄膜トランジスタと第６薄膜トランジスタとを有し、
    前記第５薄膜トランジスタと前記第６薄膜トランジスタとは、第１ゲートと第２ゲートとを有し、
    前記第５薄膜トランジスタの前記第１ゲートは、前記第２配線に接続され、
    前記第６薄膜トランジスタの前記第１ゲートは、前記第５薄膜トランジスタと前記第６薄膜トランジスタとの接続点に接続され、
    前記第５薄膜トランジスタおよび前記第６薄膜トランジスタの前記第２ゲートは、前記第１配線に接続され、
    前記印加回路は、前記第５薄膜トランジスタと前記第６薄膜トランジスタとの前記接続点の電圧を前記第４薄膜トランジスタのゲートに印加する
    請求項１から請求項３のいずれかに記載の保護回路。
  8. 前記第１薄膜トランジスタは、前記第１配線から前記第２配線に流れる電流を制御し、
    前記第４薄膜トランジスタは、前記第２配線から前記第１配線に流れる電流を制御する請求項４から請求項７のいずれかに記載の保護回路。
  9. 請求項１から請求項８のいずれかに記載の保護回路を備える電子機器。
JP2015208884A 2015-10-23 2015-10-23 保護回路および電子機器 Active JP6566316B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015208884A JP6566316B2 (ja) 2015-10-23 2015-10-23 保護回路および電子機器
CN201610862824.9A CN106960663B (zh) 2015-10-23 2016-09-28 保护电路及电子设备
US15/299,524 US10291021B2 (en) 2015-10-23 2016-10-21 Protection circuit and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015208884A JP6566316B2 (ja) 2015-10-23 2015-10-23 保護回路および電子機器

Publications (2)

Publication Number Publication Date
JP2017084868A JP2017084868A (ja) 2017-05-18
JP6566316B2 true JP6566316B2 (ja) 2019-08-28

Family

ID=58559198

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015208884A Active JP6566316B2 (ja) 2015-10-23 2015-10-23 保護回路および電子機器

Country Status (3)

Country Link
US (1) US10291021B2 (ja)
JP (1) JP6566316B2 (ja)
CN (1) CN106960663B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855617B2 (en) 2020-07-02 2023-12-26 Kabushiki Kaisha Toshiba Electronic circuit and electronic apparatus

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876416B (zh) * 2017-03-30 2020-02-11 合肥鑫晟光电科技有限公司 静电放电单元、阵列基板和显示面板
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
CN109659303A (zh) * 2017-10-10 2019-04-19 群创光电股份有限公司 面板装置
CN111357107A (zh) * 2017-11-27 2020-06-30 深圳市柔宇科技有限公司 Tft基板、esd保护电路及tft基板的制作方法
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
KR20220026172A (ko) * 2020-08-25 2022-03-04 엘지디스플레이 주식회사 디스플레이 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63220289A (ja) 1987-03-10 1988-09-13 日本電気株式会社 薄膜トランジスタアレイ
US5272586A (en) * 1991-01-29 1993-12-21 National Semiconductor Corporation Technique for improving ESD immunity
JP3235253B2 (ja) * 1993-03-15 2001-12-04 松下電器産業株式会社 増幅器
JPH06324753A (ja) * 1993-05-13 1994-11-25 Fujitsu Ltd 定電圧発生回路及び半導体記憶装置
JP3315829B2 (ja) 1994-11-17 2002-08-19 株式会社東芝 半導体装置
JPH09326194A (ja) * 1996-06-05 1997-12-16 Mitsubishi Electric Corp 降圧回路
JP2000269432A (ja) * 1999-03-18 2000-09-29 Hitachi Ltd 半導体集積回路装置
JP3221437B2 (ja) * 1999-05-11 2001-10-22 日本電気株式会社 入力保護回路
TW457690B (en) 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
EP2395620B1 (en) * 2001-03-16 2015-06-17 Sofics BVBA Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
JP3714243B2 (ja) * 2001-12-11 2005-11-09 セイコーエプソン株式会社 半導体装置、電気光学装置、および電子機器
US6788507B2 (en) * 2002-03-17 2004-09-07 United Microelectronics Corp. Electrostatic discharge protection circuit
CN1302547C (zh) * 2002-04-29 2007-02-28 联华电子股份有限公司 静电放电保护电路与其制造方法及半导体元件的制造方法
JP4474900B2 (ja) 2003-10-29 2010-06-09 カシオ計算機株式会社 静電気保護回路およびそれを備えた電子回路
JP2005142494A (ja) * 2003-11-10 2005-06-02 Toshiba Corp 半導体集積回路
JP4147410B2 (ja) * 2003-12-02 2008-09-10 ソニー株式会社 トランジスタ回路、画素回路、表示装置及びこれらの駆動方法
KR101016957B1 (ko) * 2007-02-15 2011-02-28 주식회사 하이닉스반도체 반도체 장치용 정전기 보호 장치
JP5388632B2 (ja) * 2008-03-14 2014-01-15 株式会社半導体エネルギー研究所 半導体装置
WO2010140276A1 (ja) * 2009-06-02 2010-12-09 パナソニック株式会社 入出力回路
WO2011065209A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
US8928466B2 (en) * 2010-08-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9190524B2 (en) * 2010-09-09 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor substrate, method for producing the same, and display device
US8698137B2 (en) * 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI663820B (zh) * 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855617B2 (en) 2020-07-02 2023-12-26 Kabushiki Kaisha Toshiba Electronic circuit and electronic apparatus

Also Published As

Publication number Publication date
US10291021B2 (en) 2019-05-14
US20170117705A1 (en) 2017-04-27
JP2017084868A (ja) 2017-05-18
CN106960663B (zh) 2020-06-16
CN106960663A (zh) 2017-07-18

Similar Documents

Publication Publication Date Title
JP6566316B2 (ja) 保護回路および電子機器
JP5284553B2 (ja) 半導体装置および表示装置
JP2016224429A5 (ja) 半導体装置
US8946713B2 (en) Electrostatic discharge protection structure for an active array substrate
JP6610114B2 (ja) 半導体装置および半導体装置の製造方法
US9001481B2 (en) Protection circuit
EP2824836A2 (en) Cascode switch device
JP2016201693A (ja) 半導体装置
US10468403B2 (en) Semiconductor integrated circuit and control method thereof
MY196476A (en) Field Effect Transistor, Display Element, Image Display Device, and System
US20170033236A1 (en) Thin-film transistor structure
JP6193771B2 (ja) 半導体装置
US9806197B1 (en) Display device having back gate electrodes
EP2136471A2 (en) Logic circuits, inverter devices and methods of operating the same
KR101865492B1 (ko) Esd 보호 구조를 갖는 반도체 디바이스
US9871505B2 (en) Voltage-resistant switch
US11195825B2 (en) Multi-diode semiconductor device and method of operation therefor
US11398473B2 (en) Semiconductor device
US11120761B2 (en) Driving substrate and display apparatus
WO2014196223A1 (ja) 半導体チップおよび半導体装置
JP2009016725A (ja) 半導体装置
JPH0478022B2 (ja)
JP2017011111A (ja) 半導体装置、表示装置及び電子機器
JP2005317575A (ja) 半導体装置
EP3425668A1 (en) Electrostatic discharge protection device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190718

R150 Certificate of patent or registration of utility model

Ref document number: 6566316

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250