CN106960663B - 保护电路及电子设备 - Google Patents

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Abstract

本发明涉及保护电路及电子设备。本发明提供能够以简单的结构适当地控制工作电压的保护电路。保护电路包括：控制电路，其控制第一配线和第二配线之间的电流；以及施加电路，其对控制电路施加电压。控制电路包括控制电流的第一薄膜晶体管。施加电路包括相互串联连接的第二薄膜晶体管和第三薄膜晶体管。第二薄膜晶体管和第三薄膜晶体管均包括第一栅极和第二栅极。第二薄膜晶体管的第一栅极连接到第一配线。第三薄膜晶体管的第一栅极连接到第二薄膜晶体管和第三薄膜晶体管之间的连接点。第二薄膜晶体管的第二栅极和第三薄膜晶体管的第二栅极连接到第二配线。施加电路将连接点的电压施加于第一薄膜晶体管的栅极。

Description

保护电路及电子设备
相关申请的交叉引用
本申请要求2015年10月23日在日本提交的专利申请No.2015-208884的优先权，该专利申请的全文通过引用并入本文。
技术领域
本发明涉及保护电路及电子设备。
背景技术
液晶显示装置等电子设备设有保护该电子设备免于由例如静电引起的过电压的保护电路。保护电路设置在例如与电子设备连接的信号线与接地线之间，并且当过电压施加于信号线时使电流向接地线流动，由此保护电子设备。
作为所述保护电路，已经开发出了具有以下结构的电路：在该结构中，两个薄膜晶体管(TFT)的源极电极和漏极电极相互反向地并联或串联连接。
然而，当薄膜晶体管的两个氧化物半导体TFT相互并联连接以形成保护电路时，由于氧化物半导体TFT的阈值电压和亚阈值摆幅(SS)小于非晶硅TFT(a－Si TFT)的阈值电压和亚阈值摆幅，因此，即使施加电子设备的驱动电压范围内的电压，也有可能有过电流流动。当将两个氧化物半导体TFT相互串联连接以形成保护电路时，由于截止电流非常小，因此存在即使过电压施加于信号线电流也不向接地线流动的情况。
例如，日本专利申请特开No.S63-220289(以下，称作专利文献1)公开了使用将漏极或源极与栅极相互连接的两个TFT连接分流配线与要保护免受静电的配线的保护电路。然而，在专利文献1中公开的保护电路中，在使用氧化物半导体TFT作为TFT的情况下，即使施加使液晶显示装置正常运作的电压，大电流也有可能经由保护电路流到分流配线。这由氧化物半导体TFT的特性引起。在该特性中，阈值电压小，亚阈值摆幅小。
日本专利申请特开No.H08-146460(以下，称作专利文献2)公开了将多个保护电路相互串联连接来控制工作电压的放电电路。在专利文献2中公开的放电电路中，当保护电路的工作电压相互相等时，将n个保护电路相互串联连接从而将工作电压提高到n倍。
日本专利申请特开No.2009-187029(以下，称作专利文献3)公开了将由静电产生的电压用两个电阻器分压并将分压施加于形成保护电路的晶体管的栅极从而控制工作电压的保护电路。
日本专利申请特开No.2005-136028(以下，称作专利文献4)公开了一种静电保护电路，其中，使用双栅(两个栅极)型薄膜晶体管，薄膜晶体管的顶栅电极连接到源极电极和一个连接端子，薄膜晶体管的底栅电极连接到漏极电极和另一个连接端子。基于施加于顶栅电极及底栅电极的栅极电压，控制双栅型薄膜晶体管的接通/断开状态。
在专利文献2中公开的放电电路中，当各保护电路的工作电压小时，需要在期望的电压下运作的保护电路的数量增加，导致放电电路的尺寸增大。另外，放电电路的操作期间的电流的量与保护电路的数量成反比地减小。因此，当保护电路的数量增加时，放电电路的使静电流动的能力下降。
在专利文献3中公开的保护电路中，当用于分压的电阻器的电阻值不适当时，流经电阻器的电流的量增大。因此，适于形成电阻器的材料有限。因此，在某些情况下，不能获得适当的电阻器，难以将保护电路中设置的晶体管的栅极电压调整为期望的电压。
专利文献4中公开的静电保护电路使用底栅的阈值电压与顶栅的阈值电压之差。专利文献4没有公开任意地控制底栅和顶栅的阈值电压的方法。
发明内容
鉴于上述的问题做出实施方式的一个方面。本发明的目的是提供能够以简单的结构适当地控制保护电路的工作电压的保护电路及电子设备。
为了解决上述问题，实施方式的一个方面例如采用以下的手段。
根据实施方式的保护电路包括：控制电路，所述控制电路控制第一配线和第二配线之间的电流；以及施加电路，所述施加电路对所述控制电路施加电压。所述控制电路包括控制所述电流的第一薄膜晶体管。所述施加电路包括相互串联连接的第二薄膜晶体管和第三薄膜晶体管。所述第二薄膜晶体管和所述第三薄膜晶体管均包括第一栅极和第二栅极。所述第二薄膜晶体管的所述第一栅极连接到所述第一配线。所述第三薄膜晶体管的所述第一栅极连接到所述第二薄膜晶体管和所述第三薄膜晶体管之间的连接点。所述第二薄膜晶体管的所述第二栅极和所述第三薄膜晶体管的所述第二栅极连接到所述第二配线。所述施加电路将所述连接点的电压施加于所述第一薄膜晶体管的栅极。
应该理解的是，前面的概述和下面的详述都是示例性和说明性的，而不旨在限制本发明。
根据本发明的所述方面，能够以简单的结构适当地控制保护电路的工作电压。
附图说明
图1是示出根据第一实施方式的保护电路的结构的电路图；
图2是示出包括根据第一实施方式的保护电路的电子设备的结构的电路图；
图3是示出根据第一实施方式的具有双栅结构的薄膜晶体管的结构的纵剖视图；
图4是示出根据第一实施方式的保护电路的变型例的电路图；
图5是示出根据第一实施方式的具有双栅结构的薄膜晶体管的变型例的纵剖视图；
图6是示出根据第二实施方式的保护电路的结构的电路图；
图7是示出被根据第二实施方式的薄膜晶体管分压得到的电压(分压电压)的测量结果的图；
图8是示出根据第二实施方式的具有偏置栅极结构的薄膜晶体管的结构的纵剖视图；
图9是示出根据第二实施方式的保护电路的变型例的电路图；
图10是示出根据第二实施方式的具有偏置栅极结构的薄膜晶体管的变型例的纵剖视图；
图11是示出根据第三实施方式的保护电路的结构的电路图；以及
图12是示出根据第三实施方式的保护电路的变型例的电路图。
具体实施方式
以下，将参照附图详细说明本发明的实施方式。
[第一实施方式]
以下，将对第一实施方式进行说明。
在说明书和权利要求书中，“第一”、“第二”、“第三”等序号是为了明确元件之间的关系并防止元件之间的混淆而给出的。因此，这些序号不限定元件的数量。
另外，“连接”表示连接对象之间的电连接。“电连接”包括连接对象之间经由电极、配线、电阻器或电容器等电气元件进行的连接。“电极”或“配线”不在功能上限定这些部件。例如，“配线”可用作“电极”的一部分，相反，“电极”也可用作“配线”的一部分。
图1是示出根据本实施方式的保护电路1A的结构的电路图。图2是示出包括根据第一实施方式的保护电路1A的电子设备的结构的电路图。保护电路1A防止例如由静电等引起的过电压施加于要保护的对象。
如图2所示，包括要保护的设备7、例如栅极嵌入面板(Gate In Panel：GIP)方式的液晶显示器(LCD)或平板探测器(FPD)等的电子设备2中设有保护电路1A。
如图1所示，保护电路1A包括控制第一配线3和第二配线4之间的电流(以下，称作“线路电流”)的控制电路5、以及将电压施加于控制电路5的施加电路6。
第一配线3是被施加例如输入电压(VIN)的信号线，第二配线4是被施加基准电位的信号线。在本实施方式中，基准电位例如是接地电位(GND)。然而，其不限于此。基准电位只要比第一配线3的电位低，则可以不是接地电位。另外，将施加于第一配线3和第二配线4之间的输入电压称作保护电路1A的两端之间的电压。
在本实施方式中，当对第一配线3施加过电压时，控制电路5运作，以使电流从第一配线3流向第二配线4从而保护将要保护的对象免受过电压。具体而言，控制电路5包括控制线路电流的薄膜晶体管Tr1。
薄膜晶体管Tr1具有连接到第一配线3的第一电极Tr1d以及连接到第二配线4的第二电极Tr1s。薄膜晶体管Tr1是n沟道型晶体管。第一电极Tr1d用作漏极电极，第二电极Tr1s用作源极电极。
薄膜晶体管Tr1的栅极电极Tr1g在连接点11A连接到施加电路6。
施加电路6包括相互串联连接的薄膜晶体管Tr2和薄膜晶体管Tr3。
薄膜晶体管Tr2的第一电极Tr2d连接到第一配线3，薄膜晶体管Tr2的第二电极Tr2s连接到薄膜晶体管Tr3的第一电极Tr3d。薄膜晶体管Tr3的第二电极Tr3s连接到第二配线4。薄膜晶体管Tr2和薄膜晶体管Tr3是n沟道型晶体管。第一电极Tr2d和Tr3d用作漏极电极，第二电极Tr2s和Tr3s用作源极电极。
如下面要叙述的图3所示，薄膜晶体管Tr1、Tr2和Tr3是具有氧化物半导体层22的氧化物半导体TFT。
薄膜晶体管Tr2和薄膜晶体管Tr3均是具有底栅和顶栅的所谓的双栅(两个栅极)结构的晶体管。
即，薄膜晶体管Tr2包括底栅电极Tr2bg和顶栅电极Tr2tg。同样地，薄膜晶体管Tr3包括底栅电极Tr3bg和顶栅电极Tr3tg。
在本实施方式中，作为一例，薄膜晶体管Tr2和薄膜晶体管Tr3的主要的控制电极分别设为底栅电极Tr2bg和底栅电极Tr3bg。
薄膜晶体管Tr2的底栅电极Tr2bg连接到第一电极Tr2d和第一配线3。薄膜晶体管Tr3的底栅电极Tr3bg连接到第一电极Tr3d。薄膜晶体管Tr1的栅极电极Tr1g连接到薄膜晶体管Tr2的第二电极Tr2s和薄膜晶体管Tr3的第一电极Tr3d之间的连接点11A。
顶栅电极Tr2tg和Tr3tg连接到第二电极Tr3s和第二配线4。
根据该结构，施加电路6将薄膜晶体管Tr2和薄膜晶体管Tr3之间的连接点11A的电压施加于薄膜晶体管Tr1的栅极电极Tr1g。即，包括薄膜晶体管Tr2和薄膜晶体管Tr3的施加电路6如下面详述，是生成薄膜晶体管Tr1的栅极电压的分压电路。薄膜晶体管Tr1通过由分压电路生成的栅极电压运作，并控制从第一配线3流入第二配线4的线路电流。
图3是示出根据第一实施方式的具有双栅结构的薄膜晶体管的结构的纵向剖视图。图3所示的薄膜晶体管是根据本实施方式的保护电路1A中设置的薄膜晶体管Tr2和薄膜晶体管Tr3。图3示出薄膜晶体管Tr2和薄膜晶体管Tr3是沟道蚀刻型薄膜晶体管的例子。在图3中，附图标记20表示绝缘膜。
薄膜晶体管Tr2包括顶栅电极Tr2tg、底栅电极Tr2bg、第二电极Tr2s、第一电极Tr2d、氧化物半导体层22以及绝缘膜20。薄膜晶体管Tr3包括顶栅电极Tr3tg、底栅电极Tr3bg、第二电极Tr3s、第一电极Tr3d、氧化物半导体层22以及绝缘膜20。
如图3所示，顶栅电极Tr2tg、Tr3tg设置在氧化物半导体层22的上表面侧，底栅电极Tr2bg、Tr3bg设置在氧化物半导体层22的下表面侧，所述下表面侧与所述上表面侧相对。即，顶栅电极Tr2tg、Tr3tg与底栅电极Tr2bg、Tr3bg设置为在氧化物半导体层22的两端相互面对。
第一电极Tr2d、Tr3d、以及第二电极Tr2s、Tr3s设置为与氧化物半导体层22的两端接触。
接下来，将说明根据本实施方式的保护电路1A的操作、具体地用作分压电路的施加电路6的操作。
根据本实施方式的保护电路1A在输入电压VIN相对于基准电位(GND)为正时运作。
即，当输入电压VIN等于或大于薄膜晶体管Tr2和薄膜晶体管Tr3的阈值电压之和时，薄膜晶体管Tr2和Tr3导通(接通状态)。当施加电路6中的薄膜晶体管Tr2和薄膜晶体管Tr3导通时，施加电路6用作分压电路，将输入电压VIN分压所得到的电压施加于薄膜晶体管Tr1的栅极电极Tr1g。
例如，当由静电引起的过电压施加于第一配线3并且通过施加电路6将过电压分压得到的电压大于薄膜晶体管Tr1的阈值电压时，薄膜晶体管Tr1导通。
当薄膜晶体管Tr1导通时，电流从第一配线3经由薄膜晶体管Tr1流入第二配线4。以这种方式，能够防止过电压施加于要保护的设备7。
接下来，将说明薄膜晶体管Tr1的栅极电压VG1的控制。
例如，假设薄膜晶体管Tr2和薄膜晶体管Tr3在饱和区域操作。该假设在保护电路1A的两端之间的电压VIN大于薄膜晶体管Tr2和Tr3的阈值电压之和时成立。
在该假设中，施加于薄膜晶体管Tr1的栅极电极Tr1g的栅极电压VG1由下式(1)表示。
[式1]
Figure BDA0001122842220000071
在式(1)中，W2是薄膜晶体管Tr2的沟道宽度，L2是薄膜晶体管Tr2的沟道长度。将沟道宽度W2除以沟道长度L2得到的值(W2/L2)描述为薄膜晶体管Tr2的宽高比。W3是薄膜晶体管Tr3的沟道宽度，L3是薄膜晶体管Tr3的沟道长度。沟道宽度W3除以沟道长度L3得到的值(W3/L3)描述为薄膜晶体管Tr3的宽高比。
Vth2是薄膜晶体管Tr2的阈值电压，Vth3是薄膜晶体管Tr3的阈值电压。在式(1)中，假设薄膜晶体管Tr2和Tr3具有相同的移动度和相同的栅极绝缘膜厚度。
式(1)是薄膜晶体管Tr2和薄膜晶体管Tr3的饱和区域中的漏极电流Id可使用下式(2)近似时的结果。在式(2)中，μ是移动度，C是每单位面积的栅极电容。当推导式(1)时，假设晶体管Tr2和晶体管Tr3具有相同的移动度(μ)和栅极电容(C)。
[式2]
Figure BDA0001122842220000081
由式(1)可知，通过改变薄膜晶体管Tr2的宽高比和薄膜晶体管Tr3的宽高比、即薄膜晶体管Tr2和薄膜晶体管Tr3的电阻比，控制薄膜晶体管Tr1的栅极电压VG1。
例如，当将薄膜晶体管Tr1处于导通的保护电路1A的两端之间的电压VIN设为较大值时，即当将保护电路1A操作的电压设为较大值时，设计为使薄膜晶体管Tr2的宽高比(W2/L2)比薄膜晶体管Tr3的宽高比(W3/L3)小。相对于此，当将薄膜晶体管Tr1处于导通的保护电路1A的两端之间的电压VIN设为较小值时，即当将保护电路1A操作的电压设为较小值时，设计为使薄膜晶体管Tr2的宽高比(W2/L2)比薄膜晶体管Tr3的宽高比(W3/L3)大。
例如，当形成薄膜晶体管的半导体层由多晶硅(poly－Si)构成时，可将掺杂有杂质的半导体层用作电阻器，来控制薄膜晶体管的栅极电压。然而，当将氧化物半导体用作半导体层时，由于杂质掺杂，半导体层的电阻减小。因此，难以将半导体层用作电阻器。相对于此，未掺杂杂质的半导体层具有可大致视作绝缘体的高电阻值。因此，难以将半导体层用作电阻器。因此，难以通过调整氧化物半导体的电阻来生成施加于薄膜晶体管的栅极电极上的适当的栅极电压。
在本实施方式中，如上所述，着眼于沟道长度和沟道宽度，而不是电阻值，即，改变薄膜晶体管Tr2的宽高比和薄膜晶体管Tr3的宽高比。因此，可使用氧化物半导体简单地控制薄膜晶体管Tr1的栅极电压VG1。
另外，如上所述，根据本实施方式的薄膜晶体管Tr2和薄膜晶体管Tr3是具有双栅极结构的氧化物半导体TFT。当薄膜晶体管具有双栅极结构时，阈值电压Vth使用下式(3)表示。在此，VTGS是顶栅电压，Vth0是顶栅电压VTGS为0V(等于源极电压)时的阈值电压、α是表示正值的系数。
[式3]
Vth＝Vth0-αVTGS…(3)
式(3)表示在具有双栅极结构的氧化物半导体TFT中调整顶栅电压VTGS来控制阈值电压Vth。
如图1所示，在根据本实施方式的施加电路6中，薄膜晶体管Tr2的顶栅电极Tr2tg和薄膜晶体管Tr3的顶栅电极Tr3tg连接到用作薄膜晶体管Tr3的源极电极的第二电极Tr3s。因此，薄膜晶体管Tr3的顶栅电压等于薄膜晶体管Tr3的源极电压。相对于此，薄膜晶体管Tr2的顶栅电压比薄膜晶体管Tr2的源极电压小薄膜晶体管Tr3的源极-漏极电压。
即，薄膜晶体管Tr2和薄膜晶体管Tr3设置为具有双栅极结构，薄膜晶体管Tr2的顶栅电极Tr2tg和薄膜晶体管Tr3的顶栅电极Tr3tg相互连接，并且连接到第二配线4。根据该结构，薄膜晶体管Tr2的阈值电压Vth2的变化可大于薄膜晶体管Tr3的阈值电压Vth3的变化。
因此，在根据本实施方式的保护电路1A中，式(1)由下式(4)表示。
[式4]
Figure BDA0001122842220000091
由于系数α是正值，因此，如式(4)所示，薄膜晶体管Tr1的栅极电压VG1比式(1)所示的情况小。即，当薄膜晶体管Tr2和薄膜晶体管Tr3具有双栅极结构时，可进一步提高保护电路1A运作(薄膜晶体管Tr1导通)的输入电压VIN。
因此，根据本实施方式的保护电路1A，能够以简单的结构适当地控制保护电路1A的工作电压(薄膜晶体管Tr1的栅极电压VG1)。
另外，根据本实施方式的保护电路1A，能够在不准备例如单独的电源的情况下任意地设定薄膜晶体管Tr1的工作电压。
图4是示出根据本实施方式的保护电路1A的变型例的电路图。在图4所示的变型例中，薄膜晶体管Tr1、Tr2和Tr3是p沟道型晶体管。由于p沟道型薄膜晶体管Tr1、Tr2和Tr3的极性相对于n沟道型晶体管的极性反转，因此它们的在各电极之间的连接关系相对于n沟道型晶体管的连接关系也反转。
图5是示出根据本实施方式的具有双栅极结构的薄膜晶体管Tr2和薄膜晶体管Tr3的变型例的纵向剖视图。在图5所示的变型例中，薄膜晶体管Tr2和薄膜晶体管Tr3是沟道保护型，用作保护膜的绝缘层21形成在氧化物半导体层22的上表面侧。
根据实施方式的一个方面，能够以简单的结构适当地控制保护电路1A的工作电压。
[第二实施方式]
以下，将说明第二实施方式。图6是示出根据本实施方式的保护电路1B的结构的电路图。在图6中，与图1相同的构成部分使用与图1的附图标记相同的附图标记标注，并且将不再重复其说明。
保护电路1B中设置的控制电路5还包括与薄膜晶体管Tr1并联连接的薄膜晶体管Tr4。薄膜晶体管Tr4还控制线路电流。在此，当对第一配线3施加负的过电压时，电流从第二配线4流入第一配线3，并且薄膜晶体管Tr4运作，以保护要保护的对象免受过电压。
薄膜晶体管Tr4具有连接到第一配线3的第二电极Tr4s以及连接到第二配线4的第一电极Tr4d。薄膜晶体管Tr4的栅极电极Tr4g在连接点11B连接到施加电路6。薄膜晶体管Tr4是n沟道型晶体管。第一电极Tr4d用作漏极电极，第二电极Tr4s用作源极电极。
另外，保护电路1B中的施加电路6还包括串联连接的薄膜晶体管Tr5和薄膜晶体管Tr6。薄膜晶体管Tr5、Tr6是n沟道型晶体管，并具有用作漏极电极的第一电极Tr5d、Tr6d、以及用作源极电极的第二电极Tr5s、Tr6s。
薄膜晶体管Tr5的第一电极Tr5d连接到第二配线4，薄膜晶体管Tr5的第二电极Tr5s连接到薄膜晶体管Tr6的第一电极Tr6d。薄膜晶体管Tr6的第二电极Tr6s连接到第一配线3。
薄膜晶体管Tr4、薄膜晶体管Tr5以及薄膜晶体管Tr6是具有氧化物半导体层22的氧化物半导体TFT。
薄膜晶体管Tr5和薄膜晶体管Tr6均是包括底栅和顶栅的所谓的双栅极(两个栅极)结构的晶体管。
即，薄膜晶体管Tr5包括底栅电极Tr5bg和顶栅电极Tr5tg。薄膜晶体管Tr6包括底栅电极Tr6bg和顶栅电极Tr6tg。
在本实施方式中，薄膜晶体管Tr5、Tr6的主要的控制电极例如是底栅电极Tr5bg、Tr6bg。
薄膜晶体管Tr5的底栅电极Tr5bg连接到第一电极Tr5d和第二配线4。薄膜晶体管Tr6的底栅电极Tr6bg连接到第一电极Tr6d。薄膜晶体管Tr4的栅极电极Tr4g连接到薄膜晶体管Tr5的第二电极Tr5s与薄膜晶体管Tr6的第一电极Tr6d之间的连接点11B。
薄膜晶体管Tr5、Tr6的顶栅电极Tr5tg、Tr6tg连接到薄膜晶体管Tr6的第二电极Tr6s和第一配线3。
根据该结构，施加电路6将薄膜晶体管Tr5和薄膜晶体管Tr6之间的连接点11B的电压施加于薄膜晶体管Tr4的栅极电极Tr4g。即，包括薄膜晶体管Tr5和薄膜晶体管Tr6的施加电路6是生成薄膜晶体管Tr4的栅极电压的分压电路。薄膜晶体管Tr4通过由分压电路生成的栅极电压运作，并控制从第二配线4流入第一配线3的线路电流。
在此，当输入电压VIN相对于基准电位为负时，薄膜晶体管Tr2、Tr3的底栅电压成为第一电极Tr2d、Tr3d的电压、即负的电压，并且没有漏极电流流动。因此，薄膜晶体管Tr2和薄膜晶体管Tr3之间的连接点11A上的电位根据根据薄膜晶体管Tr2的源极-漏极电容、薄膜晶体管Tr3的源极-漏极电容、以及薄膜晶体管Tr1的栅极-源极电容以及栅极-漏极电容，成为输入电压VIN的分压后的电位。
图7是示出根据第二实施方式的被薄膜晶体管Tr2和Tr3分压后的电压(分压电压)的测量结果的图。在图7中，横轴表示输入电压VIN。在图7中，纵轴表示分压电压。图7的纵轴和横轴的单位是伏特。纵轴的分压电压是施加于薄膜晶体管Tr1的栅极电极Tr1g的栅极电压VG1。图7中所示的例子表示准备具有相同的宽高比(L/W)的薄膜晶体管Tr2和Tr3的样本中分压电压的测量结果。
从图7可知，在输入电压VIN为正的情况下，当输入电压VIN为大约6V或更大(薄膜晶体管Tr2和Tr3在饱和区域中运作的电压)时，栅极电压VG1为输入电压VIN的大约一半(1/2)。相对于此，在输入电压VIN为负的情况下，接近基准电位(在本实施方式中GND)的负的电压被输出作为栅极电压VG1。
当输入电压VIN为负并且栅极电压VG1如图7的图所示时，在薄膜晶体管Tr1中，栅极电压VG1比第一电极Tr1d的电压(输入电压VIN)大。因此，薄膜晶体管Tr1导通，电流从第二配线4流入第一配线3。
为了避免输入电压VIN为负时薄膜晶体管Tr1导通，薄膜晶体管Tr1、Tr4具有图8所示的偏置栅极结构。当薄膜晶体管Tr1、Tr4具有偏置栅极结构时，薄膜晶体管Tr1、Tr4具有整流效果。
图8是示出根据第二实施方式的具有偏置栅极结构的薄膜晶体管Tr1、Tr4的结构的纵向剖视图。图8示出薄膜晶体管Tr1、Tr4是沟道蚀刻型薄膜晶体管的例子。
薄膜晶体管Tr1包括栅极电极Tr1g、第二电极Tr1s、第一电极Tr1d、氧化物半导体层22以及绝缘膜20。薄膜晶体管Tr4包括栅极电极Tr4g、第二电极Tr4s、第一电极Tr4d、氧化物半导体层22以及绝缘膜20。
根据本实施方式的薄膜晶体管Tr1具有栅极电极Tr1g相对于连接到第一配线3的第一电极Tr1d(第一金属端子)偏置的偏置栅极结构。相对于此，薄膜晶体管Tr4具有栅极电极Tr4g相对于连接到第二配线4的第一电极Tr4d(第二金属端子)偏置的偏置栅极结构。
具体而言，薄膜晶体管Tr1包括第一电极Tr1d(第一金属端子)、第二电极Tr1s(第三金属端子)、以及设于栅极电极Tr1g的上表面侧的氧化物半导体层22，氧化物半导体层22与栅极电极Tr1g之间夹着绝缘膜20。
第一电极Tr1d在氧化物半导体层22的上表面与靠近第一配线3的第一区域22A接触。第二电极Tr1s在氧化物半导体层22的上表面与第一区域22A的相反侧的第二区域22B接触。栅极电极Tr1g与第一区域22A分离，以在氧化物半导体层22的从第一区域22A到第二区域22B的方向偏置。第一区域22A也称作源极区域或漏极区域。第二区域22B也称作漏极区域或源极区域。
薄膜晶体管Tr4包括第一电极Tr4d(第二金属端子)、第二电极Tr4s(第四金属端子)、以及设于栅极电极Tr4g的上表面侧的氧化物半导体层22，所述氧化物半导体层22与栅极电极Tr4g之间夹着绝缘膜20。
第一电极Tr4d在氧化物半导体层22的上表面与靠近第二配线4的第一区域22A接触。第二电极Tr4s在氧化物半导体层22的上表面与第一区域22A的相反侧的第二区域22B接触。栅极电极Tr4g与第一区域22A分离，以在氧化物半导体层22的从第一区域22A到第二区域22B的方向偏置。
换言之，在薄膜晶体管Tr1中，栅极电极Tr1g的靠近第一电极Tr1d的端部设置为与第一电极Tr1d的端部在垂直于氧化物半导体层22的层叠方向的方向上相距预定距离x。第一电极Tr1d的所述端部是第一区域22A的、其中第一电极Tr1d与氧化物半导体层22接触的端部。
在薄膜晶体管Tr4中，栅极电极Tr4g的靠近第一电极Tr4d的端部设置为与第一电极Tr4d的端部在垂直于氧化物半导体层22的层叠方向的方向上相距预定距离x。第一电极Tr4d的所述端部是第一区域22A的、其中第一电极Tr4d与氧化物半导体层22接触的端部。在说明薄膜晶体管Tr4中，第一区域22A也称作第三区域，第二区域22B也称作第四区域。
接下来，将对根据第二实施方式的保护电路1B的操作进行说明。
如上所述，在薄膜晶体管Tr1中，靠近第一配线3并设置在第一电极Tr1d的附近的部分是偏置栅极。因此，当连接到第一电极Tr1d的第一配线3的电压比第二配线4的电压高时，电流流经薄膜晶体管Tr1。另一方面，当连接到第二电极Tr1s的第二配线4的电压比第一配线3的电压高时，没有电流流经薄膜晶体管Tr1。
在薄膜晶体管Tr4中，靠近第二配线4并且设置在第一电极Tr4d附近的部分是偏置栅极。因此，当连接到第一电极Tr4d的第二配线4的电压比第一配线3的电压高时，电流流经薄膜晶体管Tr4。另一方面，当连接到第二电极Tr4s的第一配线3的电压比第二配线4的电压高时，没有电流流经薄膜晶体管Tr4。
如此，在根据本实施方式的保护电路1B中，当输入电压VIN相对于基准电位为正时，薄膜晶体管Tr1、Tr2和Tr3防止过电压施加于要保护的对象。当输入电压VIN相对于基准电位为负时，薄膜晶体管Tr4、Tr5和Tr6防止过电压施加于要保护的对象。
图9是示出根据第二实施方式的保护电路1B的变型例的电路图。在图9所示的变型例中，薄膜晶体管Tr1、Tr2和Tr3是p沟道型晶体管。由于p沟道型薄膜晶体管Tr1、Tr2和Tr3的极性相对于n沟道型晶体管的极性反转，因此其在各电极之间的连接关系也相对于n沟道型晶体管反转。
图10是示出根据第二实施方式的具有偏置栅极结构的薄膜晶体管Tr1、Tr4的变型例的纵向剖视图。在图10所示的变型例中，薄膜晶体管Tr1、Tr4是沟道保护型，并且在氧化物半导体层22的上表面侧形成用作保护膜的绝缘层21。
[第三实施方式]
以下，将对第三实施方式进行说明。
根据本实施方式的薄膜晶体管Tr1和薄膜晶体管Tr4不具有如第二实施方式所示的偏置栅极结构。这是因为，无论输入电压VIN的极性如何，保护电路1C使用薄膜晶体管Tr1和薄膜晶体管Tr4二者控制线路电流。
图11是示出根据第三实施方式的保护电路1C的结构的电路图。在图11中，与图6相同的构成部分使用与图6的附图标记相同的附图标记表示，并且不再重复其说明。
在根据本实施方式的控制电路5中，薄膜晶体管Tr1和薄膜晶体管Tr4相互串联连接。即，薄膜晶体管Tr1的第二电极Tr1s连接到第二配线4，薄膜晶体管Tr1的第一电极Tr1d连接到薄膜晶体管Tr4的第一电极Tr4d，薄膜晶体管Tr4的第二电极Tr4s连接到第一配线3。
接下来，对根据本实施方式的保护电路1C的操作进行说明。
当输入电压VIN相对于基准电位(GND)为正并且被薄膜晶体管Tr2、Tr3分压的电压大于薄膜晶体管Tr1的阈值电压时，薄膜晶体管Tr1导通。
该情况下，通过薄膜晶体管Tr5、Tr6控制薄膜晶体管Tr4的栅极电压。然而，由于薄膜晶体管Tr5的底栅电压等于基准电压(GND)，因此没有电流流动。
因此，薄膜晶体管Tr4的栅极电压是根据薄膜晶体管Tr5的源极-漏极电容、薄膜晶体管Tr6的源极-漏极电容、以及薄膜晶体管Tr6的栅极-源极电容及栅极-漏极电容将输入电压VIN分压所得到的电压。分压电压比输入电压VIN小，但比基准电位(GND)大。
当薄膜晶体管Tr1导通时，薄膜晶体管Tr4的第一电极Tr4d的电压大致等于基准电位(GND)。因此，薄膜晶体管Tr4的栅极电极Tr4g的电压比薄膜晶体管Tr4中的第一电极Tr4d的电压大，薄膜晶体管Tr4导通。因此，由于过电压产生的电流可从第一配线3经由薄膜晶体管Tr1和薄膜晶体管Tr4流入第二配线4。
同样地，当输入电压VIN相对于基准电位(GND)为负时，薄膜晶体管Tr1、薄膜晶体管Tr2以及薄膜晶体管Tr3的组、薄膜晶体管Tr4、薄膜晶体管Tr5以及薄膜晶体管Tr6的组可相对于上述的操作反转，由过电压引起的电流可从第一配线3经由薄膜晶体管Tr1和薄膜晶体管Tr4流入第二配线4。
图12是示出根据第三实施方式的保护电路1C的变型例的电路图。在图12所示的变型例中，薄膜晶体管Tr1、Tr2以及Tr3是p沟道型晶体管。由于薄膜晶体管Tr1、Tr2以及Tr3的极性相对于n沟道型的晶体管的极性反转，因此，其在各电极之间的连接关系也相对于n沟道型晶体管反转。
另外，各实施方式中所述的技术特征(配置要求)可相互组合，新的技术特征可通过将这些技术特征组合来形成。
应该注意的是，如本文和所附权利要求中所使用的，单数形式的“一”和“所述”包括复数指代，除非文中明确表示并非如此。
应该注意的是，所公开的实施方式是示例性的，而绝不是限制性的。本发明的范围由所附权利要求书限定，而不由其之后的说明书限定，并且落在权利要求的边界和界限或者该边界和界限的等效物内的所有的变化因此旨在被权利要求书涵盖。

Claims (14)

1.一种保护电路，包括：
控制电路，所述控制电路控制第一配线和第二配线之间的电流；以及
施加电路，所述施加电路对所述控制电路施加电压，其中，所述控制电路包括控制所述电流的第一薄膜晶体管，
所述施加电路包括在所述第一配线和所述第二配线之间相互串联连接的第二薄膜晶体管和第三薄膜晶体管，
所述第二薄膜晶体管和所述第三薄膜晶体管均包括第一栅极和第二栅极，
所述第一薄膜晶体管、所述第二薄膜晶体管和所述第三薄膜晶体管中的每一者还包括第一电极和第二电极，
所述第一薄膜晶体管的所述第一电极连接到所述第一配线，
所述第一薄膜晶体管的所述第二电极连接到所述第二配线，
所述第二薄膜晶体管的所述第一栅极连接到所述第一配线，
所述第二薄膜晶体管的所述第一电极连接到所述第一配线，
所述第三薄膜晶体管的所述第一栅极连接到所述第二薄膜晶体管和所述第三薄膜晶体管之间的连接点，
所述第三薄膜晶体管的所述第二电极连接到所述第二配线，
所述第二薄膜晶体管的所述第二栅极和所述第三薄膜晶体管的所述第二栅极连接到所述第二配线，以及
所述施加电路将所述连接点的电压施加于所述第一薄膜晶体管的栅极。
2.根据权利要求1所述的保护电路，其中，所述第一薄膜晶体管、所述第二薄膜晶体管、以及所述第三薄膜晶体管均包括氧化物半导体层。
3.根据权利要求2所述的保护电路，其中，
所述第二薄膜晶体管的所述第一栅极和所述第三薄膜晶体管的所述第一栅极设置为靠近所述氧化物半导体层的第一面，以及
所述第二薄膜晶体管的所述第二栅极和所述第三薄膜晶体管的所述第二栅极设置为靠近所述氧化物半导体层的与所述第一面相对的第二面。
4.根据权利要求1至3中任一项所述的保护电路，其中，
所述控制电路还包括与所述第一薄膜晶体管并联连接的第四薄膜晶体管，
所述施加电路还包括相互串联连接的第五薄膜晶体管和第六薄膜晶体管，
所述第五薄膜晶体管和所述第六薄膜晶体管均包括第一栅极和第二栅极，
所述第五薄膜晶体管的所述第一栅极连接到所述第二配线，
所述第六薄膜晶体管的所述第一栅极连接到所述第五薄膜晶体管和所述第六薄膜晶体管之间的连接点，
所述第五薄膜晶体管的所述第二栅极和所述第六薄膜晶体管的所述第二栅极连接到所述第一配线，以及
所述施加电路将所述第五薄膜晶体管和所述第六薄膜晶体管之间的所述连接点的电压施加于所述第四薄膜晶体管的栅极。
5.根据权利要求4所述的保护电路，其中，
所述第一薄膜晶体管控制从所述第一配线流入所述第二配线的电流，以及
所述第四薄膜晶体管控制从所述第二配线流入所述第一配线的电流。
6.根据权利要求4所述的保护电路，其中，
所述第一薄膜晶体管具有所述第一薄膜晶体管的所述栅极相对于与所述第一配线连接的第一金属端子偏置的偏置栅极结构，以及
所述第四薄膜晶体管具有所述第四薄膜晶体管的所述栅极相对于与所述第二配线连接的第二金属端子偏置的偏置栅极结构。
7.根据权利要求6所述的保护电路，其中，
所述第一薄膜晶体管控制从所述第一配线流入所述第二配线的电流，以及
所述第四薄膜晶体管控制从所述第二配线流入所述第一配线的电流。
8.根据权利要求6所述的保护电路，其中，
所述第一薄膜晶体管包括所述第一金属端子、第三金属端子、以及设于所述第一薄膜晶体管的所述栅极的上表面上的半导体层，所述半导体层与所述栅极之间夹着绝缘膜，
所述第一金属端子在所述半导体层的上表面与靠近所述第一配线的第一区域接触，
所述第三金属端子在所述半导体层的所述上表面与所述第一区域的相反侧的第二区域接触，以及
所述第一薄膜晶体管的所述栅极与所述第一区域分离，以在所述半导体层的从所述第一区域到所述第二区域的方向偏置；
所述第四薄膜晶体管包括所述第二金属端子、第四金属端子、以及设于所述第四薄膜晶体管的所述栅极的上表面上的所述半导体层，所述半导体层与所述栅极之间夹着所述绝缘膜，
所述第二金属端子在所述半导体层的所述上表面与靠近所述第二配线的所述第一区域接触，
所述第四金属端子在所述半导体层的所述上表面与所述第一区域的相反侧的所述第二区域接触，以及
所述第四薄膜晶体管的所述栅极与所述第一区域分离，以在所述半导体层的从所述第一区域到所述第二区域的方向偏置。
9.根据权利要求8所述的保护电路，其中，
所述第一薄膜晶体管控制从所述第一配线流入所述第二配线的电流，以及
所述第四薄膜晶体管控制从所述第二配线流入所述第一配线的电流。
10.根据权利要求1至3中任一项所述的保护电路，其中，
所述控制电路还包括与所述第一薄膜晶体管串联连接的第四薄膜晶体管，
所述施加电路还包括相互串联连接的第五薄膜晶体管和第六薄膜晶体管，
所述第五薄膜晶体管和所述第六薄膜晶体管均包括第一栅极和第二栅极，
所述第五薄膜晶体管的所述第一栅极连接到所述第二配线，
所述第六薄膜晶体管的所述第一栅极连接到所述第五薄膜晶体管和所述第六薄膜晶体管之间的连接点，
所述第五薄膜晶体管的所述第二栅极和所述第六薄膜晶体管的所述第二栅极连接到所述第一配线，以及
所述施加电路将所述第五薄膜晶体管和所述第六薄膜晶体管之间的所述连接点的电压施加于所述第四薄膜晶体管的栅极。
11.根据权利要求10所述的保护电路，其中，
所述第一薄膜晶体管控制从所述第一配线流入所述第二配线的电流，以及
所述第四薄膜晶体管控制从所述第二配线流入所述第一配线的电流。
12.根据权利要求1至3中任一项所述的保护电路，其中，
所述第一薄膜晶体管控制从所述第一配线到所述第二配线的电流。
13.根据权利要求12所述的保护电路，其中，
所述第二薄膜晶体管的所述第二电极连接到所述第三薄膜晶体管的所述第一电极。
14.一种电子设备，包括根据权利要求1至13中任一项所述的保护电路。
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