JP3235253B2 - 増幅器 - Google Patents
増幅器Info
- Publication number
- JP3235253B2 JP3235253B2 JP05338493A JP5338493A JP3235253B2 JP 3235253 B2 JP3235253 B2 JP 3235253B2 JP 05338493 A JP05338493 A JP 05338493A JP 5338493 A JP5338493 A JP 5338493A JP 3235253 B2 JP3235253 B2 JP 3235253B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- amplifier
- gate
- connection
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は電子機器に応用されるＭ
ＯＳトランジスタで構成された増幅器に関するものであ
る。
ＯＳトランジスタで構成された増幅器に関するものであ
る。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタで構成された
増幅器は集積回路に搭載され電子機器で利用されるよう
になってきた。
増幅器は集積回路に搭載され電子機器で利用されるよう
になってきた。
【０００３】以下に従来の増幅器について説明する。図
５は従来のソース接地による増幅器の一例で、その回路
図である。ＶＩＮは入力端子、ＶＯＵＴは出力端子、Ｖ
ＤＤは電源電圧印加端子である。また、Ｍ１，Ｍ２はＭ
ＯＳトランジスタである。さらに、図６は従来の差動増
幅器による増幅器の一例で、その回路図である。ＶＩＮ
１，ＶＩＮ２は入力端子、ＶＯＵＴ１，ＶＯＵＴ２は出
力端子である。また、Ｍ３〜Ｍ６はＭＯＳトランジスタ
である。
５は従来のソース接地による増幅器の一例で、その回路
図である。ＶＩＮは入力端子、ＶＯＵＴは出力端子、Ｖ
ＤＤは電源電圧印加端子である。また、Ｍ１，Ｍ２はＭ
ＯＳトランジスタである。さらに、図６は従来の差動増
幅器による増幅器の一例で、その回路図である。ＶＩＮ
１，ＶＩＮ２は入力端子、ＶＯＵＴ１，ＶＯＵＴ２は出
力端子である。また、Ｍ３〜Ｍ６はＭＯＳトランジスタ
である。
【０００４】以上のように構成された増幅器について、
以下その動作を実際の使用状態であるＭＯＳトランジス
タの飽和領域で説明する。
以下その動作を実際の使用状態であるＭＯＳトランジス
タの飽和領域で説明する。
【０００５】ソース接地の例では、まず入力端子ＶＩＮ
に入力された電圧がＭＯＳトランジスタ１により電流に
変換される。つまり、 Ｉ1＝Ｋ1（ＶIN−ＶTH）2 となり、ここで、Ｉ1はＭＯＳトランジスタ１に流れる
電流、Ｋ1はＭＯＳトランジスタの比例係数、ＶTHはＭ
ＯＳトランジスタのスレッショルド電圧である。さら
に、ＭＯＳトランジスタＭ２により電流から電圧に戻し
て増幅する。つまり、 Ｉ2＝Ｋ2（ＶDD−ＶOUT−ＶTH）2 となり、 Ｉ1＝Ｉ2 Ｋ1（ＶIN−ＶTH）2＝Ｋ2（ＶDD−ＶOUT−ＶTH）2 であるから、増幅率は、 ｄＶOUT／ｄＶIN＝−（Ｋ1／Ｋ2）1/2 となる。ここで、定数Ｋ1，Ｋ2はＭＯＳトランジスタの
ゲート長やゲート幅で決定されるので、それぞれのＭＯ
Ｓトランジスタのゲート幅をＷ1，Ｗ2、ゲート長を
Ｌ1，Ｌ2とすると、 ｄＶOUT／ｄＶIN＝−｛（Ｗ1・Ｌ2）／（Ｗ2・Ｌ1）｝1/2 となる。
に入力された電圧がＭＯＳトランジスタ１により電流に
変換される。つまり、 Ｉ1＝Ｋ1（ＶIN−ＶTH）2 となり、ここで、Ｉ1はＭＯＳトランジスタ１に流れる
電流、Ｋ1はＭＯＳトランジスタの比例係数、ＶTHはＭ
ＯＳトランジスタのスレッショルド電圧である。さら
に、ＭＯＳトランジスタＭ２により電流から電圧に戻し
て増幅する。つまり、 Ｉ2＝Ｋ2（ＶDD−ＶOUT−ＶTH）2 となり、 Ｉ1＝Ｉ2 Ｋ1（ＶIN−ＶTH）2＝Ｋ2（ＶDD−ＶOUT−ＶTH）2 であるから、増幅率は、 ｄＶOUT／ｄＶIN＝−（Ｋ1／Ｋ2）1/2 となる。ここで、定数Ｋ1，Ｋ2はＭＯＳトランジスタの
ゲート長やゲート幅で決定されるので、それぞれのＭＯ
Ｓトランジスタのゲート幅をＷ1，Ｗ2、ゲート長を
Ｌ1，Ｌ2とすると、 ｄＶOUT／ｄＶIN＝−｛（Ｗ1・Ｌ2）／（Ｗ2・Ｌ1）｝1/2 となる。
【０００６】差動増幅器の例では、まず入力端子ＶＩＮ
１，ＶＩＮ２への入力電圧の差がＭＯＳトランジスタＭ
３，Ｍ４によりそれぞれ電流に変換される。つまり、 Ｉ3＝ＫS（ＶIN1−ＶS−ＶTH）2 Ｉ4＝ＫS（ＶIN2−ＶS−ＶTH）2 となる。ここで、Ｉ3、Ｉ4はＭＯＳトランジスタＭ３，
Ｍ４に流れるそれぞれの電流、ＫSはＭＯＳトランジス
タＭ３，Ｍ４の比例係数、ＶSはＭＯＳトランジスタ
３，Ｍ４のソース電圧、ＶTHはＭＯＳトランジスタＭ
３，Ｍ４のスレッショルド電圧である。さらに、ＭＯＳ
トランジスタＭ５，Ｍ６によりそれぞれ電流から電圧に
戻して増幅する。つまり、 Ｉ5＝ＫD（ＶDD−ＶOUT1−ＶTH）2 Ｉ6＝ＫD（ＶDD−ＶOUT2−ＶTH）2 となる。ここで、Ｉ5、Ｉ6はそれぞれＭＯＳトランジス
タＭ５，Ｍ６に流れる電流、ＫDはＭＯＳトランジスタ
Ｍ５，Ｍ６の比例係数、ＶOUT1，ＶOUT2はＭＯＳトラン
ジスタＭ５，Ｍ６のソース電圧である。
１，ＶＩＮ２への入力電圧の差がＭＯＳトランジスタＭ
３，Ｍ４によりそれぞれ電流に変換される。つまり、 Ｉ3＝ＫS（ＶIN1−ＶS−ＶTH）2 Ｉ4＝ＫS（ＶIN2−ＶS−ＶTH）2 となる。ここで、Ｉ3、Ｉ4はＭＯＳトランジスタＭ３，
Ｍ４に流れるそれぞれの電流、ＫSはＭＯＳトランジス
タＭ３，Ｍ４の比例係数、ＶSはＭＯＳトランジスタ
３，Ｍ４のソース電圧、ＶTHはＭＯＳトランジスタＭ
３，Ｍ４のスレッショルド電圧である。さらに、ＭＯＳ
トランジスタＭ５，Ｍ６によりそれぞれ電流から電圧に
戻して増幅する。つまり、 Ｉ5＝ＫD（ＶDD−ＶOUT1−ＶTH）2 Ｉ6＝ＫD（ＶDD−ＶOUT2−ＶTH）2 となる。ここで、Ｉ5、Ｉ6はそれぞれＭＯＳトランジス
タＭ５，Ｍ６に流れる電流、ＫDはＭＯＳトランジスタ
Ｍ５，Ｍ６の比例係数、ＶOUT1，ＶOUT2はＭＯＳトラン
ジスタＭ５，Ｍ６のソース電圧である。
【０００７】 Ｉ3＝Ｉ5 Ｉ4＝Ｉ6 より、 ＫS（ＶIN1−ＶS−ＶTH）2＝ＫD（ＶDD−ＶOUT1−ＶTH）2 ＫS（ＶIN2−ＶS−ＶTH）2＝ＫD（ＶDD−ＶOUT2−ＶTH）2 となり、 ＫS 1/2（ＶIN1−ＶS−ＶTH）＝ＫD 1/2（ＶDD−ＶOUT1−ＶTH） ＫS 1/2（ＶIN2−ＶS−ＶTH）＝ＫD 1/2（ＶDD−ＶOUT2−ＶTH） であるから、ＭＯＳトランジスタＭ５，Ｍ６のソース電
圧ＶOUT1，ＶOUT2の差は ＶOUT2−ＶOUT1＝（ＫS／ＫD）1/2（ＶIN1−ＶIN2） となり、増幅率は ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2）＝（ＫS／ＫD）1/2 となる。ここで、ＫS，ＫDはＭＯＳトランジスタのゲー
ト長やゲート幅で決定されるので、それぞれのＭＯＳト
ランジスタのゲート幅をＷS、ＷD、ゲート長をＬ S、ＬD
とすると、 ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2） ＝｛（ＷS・ＬD）／（ＷD・ＬS）｝1/2 となる。
圧ＶOUT1，ＶOUT2の差は ＶOUT2−ＶOUT1＝（ＫS／ＫD）1/2（ＶIN1−ＶIN2） となり、増幅率は ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2）＝（ＫS／ＫD）1/2 となる。ここで、ＫS，ＫDはＭＯＳトランジスタのゲー
ト長やゲート幅で決定されるので、それぞれのＭＯＳト
ランジスタのゲート幅をＷS、ＷD、ゲート長をＬ S、ＬD
とすると、 ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2） ＝｛（ＷS・ＬD）／（ＷD・ＬS）｝1/2 となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、ＭＯＳトランジスタの特性がゲート幅
やゲート長に依存するために、増幅器の増幅率が高精度
でないという欠点を有していた。
従来の構成では、ＭＯＳトランジスタの特性がゲート幅
やゲート長に依存するために、増幅器の増幅率が高精度
でないという欠点を有していた。
【０００９】つまり、ＭＯＳトランジスタのマスクや拡
散の加工精度による補正があるために実際のゲート幅、
ゲート長は設計寸法と異なる。たとえば、ゲート長１.
０μｍ程度の拡散プロセスで１０分の１程度の補正量が
発生する。
散の加工精度による補正があるために実際のゲート幅、
ゲート長は設計寸法と異なる。たとえば、ゲート長１.
０μｍ程度の拡散プロセスで１０分の１程度の補正量が
発生する。
【００１０】ソース接地の回路で、たとえば、４倍の増
幅率を実現するには設計寸法でＭＯＳトランジスタＭ
１，Ｍ２のゲート幅を４：１、ゲート長を１：４とすれ
ばよい。ゲート幅を１０μｍ、ゲート長を１.０μｍに
基準にとると、ＷＤ1＝４０（μｍ）、ＬＤ1＝１.０
（μｍ）、ＷＤ2＝１０（μｍ）、ＬＤ2＝４.０（μ
ｍ）となる。ところが、その加工寸法では、Ｗ1＝４０.
１（μｍ）、Ｌ1＝０.９（μｍ）、Ｗ2＝１０.１（μ
ｍ）、Ｌ2＝３.９（μｍ）とゲート幅が広がり、ゲート
長は狭まる。そのときの増幅率は、 ｄＶOUT／ｄＶIN＝−（（Ｗ1・Ｌ2）／（Ｗ2・Ｌ1））1/2 ＝−４.１４ となり、４倍より３.５％程度ずれる。
幅率を実現するには設計寸法でＭＯＳトランジスタＭ
１，Ｍ２のゲート幅を４：１、ゲート長を１：４とすれ
ばよい。ゲート幅を１０μｍ、ゲート長を１.０μｍに
基準にとると、ＷＤ1＝４０（μｍ）、ＬＤ1＝１.０
（μｍ）、ＷＤ2＝１０（μｍ）、ＬＤ2＝４.０（μ
ｍ）となる。ところが、その加工寸法では、Ｗ1＝４０.
１（μｍ）、Ｌ1＝０.９（μｍ）、Ｗ2＝１０.１（μ
ｍ）、Ｌ2＝３.９（μｍ）とゲート幅が広がり、ゲート
長は狭まる。そのときの増幅率は、 ｄＶOUT／ｄＶIN＝−（（Ｗ1・Ｌ2）／（Ｗ2・Ｌ1））1/2 ＝−４.１４ となり、４倍より３.５％程度ずれる。
【００１１】つぎに、差動増幅器で、たとえば、４倍の
増幅率を実現するには、ソース接地のときと同様に、設
計寸法でＷＤS＝４０（μｍ）、ＬＤS＝１.０（μ
ｍ）、ＷＤD＝１０（μｍ）、ＬＤD＝４.０（μｍ）と
なる。そのときの加工寸法では、ＷS＝４０.１（μ
ｍ）、ＬS＝０.９（μｍ）、ＷD＝１０.１（μｍ）、Ｌ
D＝３.９（μｍ）とゲート幅が広がり、ゲート長は狭ま
る。そのときの増幅率は、 ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2） ＝｛（ＷS・ＬD）／（ＷD・ＬS）｝1/2 ＝４.１４ となり、やはり、４倍より３.５％程度ずれる。
増幅率を実現するには、ソース接地のときと同様に、設
計寸法でＷＤS＝４０（μｍ）、ＬＤS＝１.０（μ
ｍ）、ＷＤD＝１０（μｍ）、ＬＤD＝４.０（μｍ）と
なる。そのときの加工寸法では、ＷS＝４０.１（μ
ｍ）、ＬS＝０.９（μｍ）、ＷD＝１０.１（μｍ）、Ｌ
D＝３.９（μｍ）とゲート幅が広がり、ゲート長は狭ま
る。そのときの増幅率は、 ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2） ＝｛（ＷS・ＬD）／（ＷD・ＬS）｝1/2 ＝４.１４ となり、やはり、４倍より３.５％程度ずれる。
【００１２】また、加工寸法の絶対ばらつきにおいても
同程度のずれが発生する。たとえば、ゲート長０.９μ
ｍに対して仕上がりの絶対ばらつきは±０.１μｍ程度
である。増幅率は、加工寸法と同様に、４倍のとき３.
５％程度ずれる。
同程度のずれが発生する。たとえば、ゲート長０.９μ
ｍに対して仕上がりの絶対ばらつきは±０.１μｍ程度
である。増幅率は、加工寸法と同様に、４倍のとき３.
５％程度ずれる。
【００１３】さらに、ＭＯＳトランジスタの特性はショ
ートチャンネル効果やナローチャンネル効果により変化
する。
ートチャンネル効果やナローチャンネル効果により変化
する。
【００１４】本発明は上記従来の課題を解決するもの
で、増幅率の高精度な増幅器を提供することを目的とす
る。
で、増幅率の高精度な増幅器を提供することを目的とす
る。
【００１５】この目的を達成するために本発明の増幅器
は、ＭＯＳトランジスタのサイズを一定のゲート幅、ゲ
ート長に設定し、そのＭＯＳトランジスタを基本とした
整数倍個数の並列接続体または直列接続体で構成した。
請求項１記載の発明は、異なるトランジスタのゲート及
びソース、ドレインを各々共通に接続した並列接続体
と、異なるトランジスタのソースとドレインを縦続接続
した直列接続体とを備え、前記並列接続体と前記直列接
続体の異なる接続体のソースとドレインとを接続してソ
ース接地回路を構成したものである。請求項２記載の発
明は、異なるトランジスタのゲート及びソース、ドレイ
ンを各々共通に接続した第１及び第２の並列接続体と、
異なるトランジスタのソースとドレインを縦続接続した
第１及び第２の直列接続体を備え、前記第１の並列接続
体のドレインと前記第１の直列接続体のソースと接続
し、前記第２の並列接続体のドレインと前記第２の直列
接続体のソースと接続し、前記第１、第２の並列接続体
のソースを共通接続して差動増幅器を構成したものであ
る。請求項３記載の発明は、請求項１又は２記載の増幅
器の直列接続体の前記異なるトランジスタのゲートを共
通接続したことを特徴とするものである。
は、ＭＯＳトランジスタのサイズを一定のゲート幅、ゲ
ート長に設定し、そのＭＯＳトランジスタを基本とした
整数倍個数の並列接続体または直列接続体で構成した。
請求項１記載の発明は、異なるトランジスタのゲート及
びソース、ドレインを各々共通に接続した並列接続体
と、異なるトランジスタのソースとドレインを縦続接続
した直列接続体とを備え、前記並列接続体と前記直列接
続体の異なる接続体のソースとドレインとを接続してソ
ース接地回路を構成したものである。請求項２記載の発
明は、異なるトランジスタのゲート及びソース、ドレイ
ンを各々共通に接続した第１及び第２の並列接続体と、
異なるトランジスタのソースとドレインを縦続接続した
第１及び第２の直列接続体を備え、前記第１の並列接続
体のドレインと前記第１の直列接続体のソースと接続
し、前記第２の並列接続体のドレインと前記第２の直列
接続体のソースと接続し、前記第１、第２の並列接続体
のソースを共通接続して差動増幅器を構成したものであ
る。請求項３記載の発明は、請求項１又は２記載の増幅
器の直列接続体の前記異なるトランジスタのゲートを共
通接続したことを特徴とするものである。
【００１６】
【作用】この構成によって、ＭＯＳトランジスタの特性
がゲート幅やゲート長に依存しても、増幅器の増幅率が
影響を受けるようなことがない。
がゲート幅やゲート長に依存しても、増幅器の増幅率が
影響を受けるようなことがない。
【００１７】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１８】図１は本発明の一実施例におけるソース接
地による増幅器の回路図である。図１において、Ｍ１
１，Ｍ１２，……，Ｍ１ｍはｍ個の並列接続されたＭＯ
Ｓトランジスタ、Ｍ２１，Ｍ２２，……，Ｍ２ｎはｎ個
の直列接続されたＭＯＳトランジスタである。
地による増幅器の回路図である。図１において、Ｍ１
１，Ｍ１２，……，Ｍ１ｍはｍ個の並列接続されたＭＯ
Ｓトランジスタ、Ｍ２１，Ｍ２２，……，Ｍ２ｎはｎ個
の直列接続されたＭＯＳトランジスタである。
【００１９】図２は本発明の一実施例における差動増幅
器の回路図である。図２において、Ｍ３１，Ｍ３２，…
…，Ｍ３ｍ、Ｍ４１，Ｍ４２，……，Ｍ４ｍはそれぞれ
ｍ個の並列接続されたＭＯＳトランジスタ、Ｍ５１，Ｍ
５２，……，Ｍ５ｎ，Ｍ６１，Ｍ６２，……，Ｍ６ｎは
それぞれｎ個の直列接続されたＭＯＳトランジスタであ
る。
器の回路図である。図２において、Ｍ３１，Ｍ３２，…
…，Ｍ３ｍ、Ｍ４１，Ｍ４２，……，Ｍ４ｍはそれぞれ
ｍ個の並列接続されたＭＯＳトランジスタ、Ｍ５１，Ｍ
５２，……，Ｍ５ｎ，Ｍ６１，Ｍ６２，……，Ｍ６ｎは
それぞれｎ個の直列接続されたＭＯＳトランジスタであ
る。
【００２０】この実施例において、ソース接地の回路に
ついて説明する。設計寸法において、ゲート幅を１０μ
ｍ、ゲート長を１.０μｍに設定したＭＯＳトランジス
タを基準にとる。つまり、ＷＤST＝１０（μｍ）、ＬＤ
ST＝１.０（μｍ）となる。そのとき、加工寸法では、
ＷST＝１０.１（μｍ）、ＬST＝０.９（μｍ）とゲート
幅が広がり、ゲート長は狭まる。本発明の実施例では、
図１のように、基準ＭＯＳトランジスタをｍ個並列接続
してソース接地し、基準ＭＯＳトランジスタをｎ個直列
接続して負荷を構成した。その増幅率は、 ｄＶOUT／ｄＶIN＝−｛（Ｗ1・Ｌ2）／（Ｗ2・Ｌ1）｝1/2 であるが、並列接続はゲート幅をその個数倍とし、直列
接続はゲート長をその個数倍することになるから、 ｄＶOUT／ｄＶIN＝−｛（ｍ・ＷST・ｎ・ＬST）／（ＷST・ＬST）｝1/2 ＝−（ｍ・ｎ）1/2 となる。たとえば４倍の増幅率を実現するには、ｎ＝
４、ｍ＝４とすれば、 ｄＶOUT／ｄＶIN＝−（４・４）1/2 ＝−４ となり、正確に４倍を実現できる。
ついて説明する。設計寸法において、ゲート幅を１０μ
ｍ、ゲート長を１.０μｍに設定したＭＯＳトランジス
タを基準にとる。つまり、ＷＤST＝１０（μｍ）、ＬＤ
ST＝１.０（μｍ）となる。そのとき、加工寸法では、
ＷST＝１０.１（μｍ）、ＬST＝０.９（μｍ）とゲート
幅が広がり、ゲート長は狭まる。本発明の実施例では、
図１のように、基準ＭＯＳトランジスタをｍ個並列接続
してソース接地し、基準ＭＯＳトランジスタをｎ個直列
接続して負荷を構成した。その増幅率は、 ｄＶOUT／ｄＶIN＝−｛（Ｗ1・Ｌ2）／（Ｗ2・Ｌ1）｝1/2 であるが、並列接続はゲート幅をその個数倍とし、直列
接続はゲート長をその個数倍することになるから、 ｄＶOUT／ｄＶIN＝−｛（ｍ・ＷST・ｎ・ＬST）／（ＷST・ＬST）｝1/2 ＝−（ｍ・ｎ）1/2 となる。たとえば４倍の増幅率を実現するには、ｎ＝
４、ｍ＝４とすれば、 ｄＶOUT／ｄＶIN＝−（４・４）1/2 ＝−４ となり、正確に４倍を実現できる。
【００２１】差動増幅器で、ソース接地と同様に、設計
寸法において、ゲート幅を１０μｍ、ゲート長を１.０
μｍに設定したＭＯＳトランジスタを基準にとる。本発
明の実施例では、図２に示すように、基準ＭＯＳトラン
ジスタをｍ個並列接続して差動増幅器を構成し、基準Ｍ
ＯＳトランジスタをｎ個直列接続して負荷を構成した。
その増幅率は、 ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2） ＝｛（ＷS・ＬD）／（ＷD・ＬS）｝1/2 ＝｛（ｍ・ＷST・ｎ・ＬST）／（ＷST・ＬST）｝1/2 ＝（ｍ・ｎ）1/2 たとえば４倍の増幅率を実現するには、ｎ＝４、ｍ＝４
とすれば、 ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2）＝（４・４）1/2 ＝４ となり、正確に４倍を実現できる。
寸法において、ゲート幅を１０μｍ、ゲート長を１.０
μｍに設定したＭＯＳトランジスタを基準にとる。本発
明の実施例では、図２に示すように、基準ＭＯＳトラン
ジスタをｍ個並列接続して差動増幅器を構成し、基準Ｍ
ＯＳトランジスタをｎ個直列接続して負荷を構成した。
その増幅率は、 ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2） ＝｛（ＷS・ＬD）／（ＷD・ＬS）｝1/2 ＝｛（ｍ・ＷST・ｎ・ＬST）／（ＷST・ＬST）｝1/2 ＝（ｍ・ｎ）1/2 たとえば４倍の増幅率を実現するには、ｎ＝４、ｍ＝４
とすれば、 ｄ（ＶOUT2−ＶOUT1）／ｄ（ＶIN1−ＶIN2）＝（４・４）1/2 ＝４ となり、正確に４倍を実現できる。
【００２２】以上のように、本実施例によれば、ＭＯＳ
トランジスタのサイズを一定のゲート幅、ゲート長に設
定し、そのＭＯＳトランジスタを基本とした整数倍個数
の並列接続体または直列接続体で構成したことにより、
ＭＯＳトランジスタの特性がゲート幅やゲート長に依存
しても増幅器の増幅率が影響を受けることがない。
トランジスタのサイズを一定のゲート幅、ゲート長に設
定し、そのＭＯＳトランジスタを基本とした整数倍個数
の並列接続体または直列接続体で構成したことにより、
ＭＯＳトランジスタの特性がゲート幅やゲート長に依存
しても増幅器の増幅率が影響を受けることがない。
【００２３】なお、本実施例ではＮチャンネルＭＯＳト
ランジスタを使用した場合について説明したが、Ｐチャ
ンネルＭＯＳトランジスタについても同様に構成するこ
とができ、同等の効果を得ることができる。
ランジスタを使用した場合について説明したが、Ｐチャ
ンネルＭＯＳトランジスタについても同様に構成するこ
とができ、同等の効果を得ることができる。
【００２４】なお、本実施例では直列接続をゲートを互
いに独立としたが、図３や図４に示すように、ゲートを
共通に接続して構成してもよい。この構成を備えること
によって、ＭＯＳトランジスタの特性がゲート幅やゲー
ト長に依存しても、直列接続のゲート電位が共通の増幅
器の増幅率が、トランジスタ特性の影響を受けない。
いに独立としたが、図３や図４に示すように、ゲートを
共通に接続して構成してもよい。この構成を備えること
によって、ＭＯＳトランジスタの特性がゲート幅やゲー
ト長に依存しても、直列接続のゲート電位が共通の増幅
器の増幅率が、トランジスタ特性の影響を受けない。
【００２５】また、本実施例ではソース側を並列接続体
とし、負荷側を直列接続体とした増幅器として説明した
が、ソース側を直列接続体とし、負荷側を並列接続体と
して構成することで、減衰器としても同様に応用でき
る。
とし、負荷側を直列接続体とした増幅器として説明した
が、ソース側を直列接続体とし、負荷側を並列接続体と
して構成することで、減衰器としても同様に応用でき
る。
【００２６】
【発明の効果】本発明は、ＭＯＳトランジスタのサイズ
を一定のゲート幅、ゲート長に設定し、そのＭＯＳトラ
ンジスタを基本とした整数倍個数の並列接続体または直
列接続体で構成したので、ＭＯＳトランジスタの特性が
ゲート幅やゲート長に依存しても増幅器の増幅率が影響
を受けないという優れた特質をもつ増幅器を実現するこ
とができる。
を一定のゲート幅、ゲート長に設定し、そのＭＯＳトラ
ンジスタを基本とした整数倍個数の並列接続体または直
列接続体で構成したので、ＭＯＳトランジスタの特性が
ゲート幅やゲート長に依存しても増幅器の増幅率が影響
を受けないという優れた特質をもつ増幅器を実現するこ
とができる。
【図１】本発明の一実施例における増幅器の回路図
【図２】本発明の一実施例における増幅器の回路図
【図３】本発明の一実施例における増幅器の回路図
【図４】本発明の一実施例における増幅器の回路図
【図５】従来の増幅器の回路図
【図６】従来の増幅器の回路図
ＶＩＮ，ＶＩＮ１，ＶＩＮ２ 入力端子 ＶＯＵＴ，ＶＯＵＴ１，ＶＯＵＴ２ 出力端子 ＶＤＤ 電源電圧印加端子 Ｍ１〜Ｍ６ ＭＯＳトランジスタ Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/185 H03G 3/00
Claims (3)
- 【請求項１】基準のゲート幅と基準のゲート長を備えた
同一極性のＭＯＳトランジスタ複数個を用いた増幅器で
あって、異なるトランジスタのゲート及びソース、ドレインを各
々共通に接続した並列接続体と、 異なるトランジスタのソースとドレインを縦続接続した
直列接続体とを備え、前記並列接続体と前記直列接続体
の異なる接続体のソースとドレインとを接続して ソース
接地回路を構成したことを特徴とする増幅器。 - 【請求項２】基準のゲート幅と基準のゲート長を備えた
同一極性のＭＯＳトランジスタ複数個を用いた増幅器で
あって、異なるトランジスタのゲート及びソース、ドレインを各
々共通に接続した第１及び第２の並列接続体と、 異なるトランジスタのソースとドレインを縦続接続した
第１及び第２の直列接続体を備え、 前記第１の並列接続体のドレインと前記第１の直列接続
体のソースと接続し、前記第２の並列接続体のドレイン
と前記第２の直列接続体のソースと接続し、前記第１、
第２の並列接続体のソースを共通接続して 差動増幅器を
構成したことを特徴とする増幅器。 - 【請求項３】前記直列接続体の前記異なるトランジスタ
のゲートを共通接続したことを特徴とする請求項１又は
２記載の増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05338493A JP3235253B2 (ja) | 1993-03-15 | 1993-03-15 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05338493A JP3235253B2 (ja) | 1993-03-15 | 1993-03-15 | 増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268453A JPH06268453A (ja) | 1994-09-22 |
| JP3235253B2 true JP3235253B2 (ja) | 2001-12-04 |
Family
ID=12941334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05338493A Expired - Fee Related JP3235253B2 (ja) | 1993-03-15 | 1993-03-15 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235253B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5269482B2 (ja) * | 2008-05-28 | 2013-08-21 | 株式会社日本マイクロニクス | センサ基板及び検査装置 |
| JP5236438B2 (ja) | 2008-11-26 | 2013-07-17 | セイコーインスツル株式会社 | 半導体集積回路装置 |
| KR101783330B1 (ko) * | 2009-06-26 | 2017-09-29 | 더 리젠츠 오브 더 유니버시티 오브 미시건 | 두 트랜지스터 디자인을 가지는 기준 전압 발생기 |
| JP5486715B2 (ja) * | 2013-04-10 | 2014-05-07 | 株式会社日本マイクロニクス | センサ基板及び検査装置 |
| JP6566316B2 (ja) * | 2015-10-23 | 2019-08-28 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 保護回路および電子機器 |
-
1993
- 1993-03-15 JP JP05338493A patent/JP3235253B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06268453A (ja) | 1994-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4422408B2 (ja) | 負荷容量によって分割された相互コンダクタンスの一定値を維持するためのバイアス回路 | |
| US5578965A (en) | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors | |
| KR101333421B1 (ko) | 저전압 저전력 ａ/ｂ급 출력단 | |
| EP3113359B1 (en) | Amplifier arrangement | |
| US4484148A (en) | Current source frequency compensation for a CMOS amplifier | |
| US20070188232A1 (en) | Wideband CMOS gain stage | |
| JP2007116497A (ja) | オペアンプ | |
| JP3088262B2 (ja) | 低歪差動増幅回路 | |
| GB2198005A (en) | Series-connected fet voltage equalisation | |
| US20020171486A1 (en) | High gain, high bandwidth, fully differential amplifier | |
| US6545502B1 (en) | High frequency MOS fixed and variable gain amplifiers | |
| JP3235253B2 (ja) | 増幅器 | |
| US20080018401A1 (en) | Variable gain amplifier with wide gain variation and wide bandwidth | |
| US5977818A (en) | Multi-input transistor circuit and multi-input transconductance circuit | |
| US20050146382A1 (en) | Differential amplifier with improved frequency characteristic | |
| CN111654244A (zh) | 一种具有pvt鲁棒性的高线性度gω级等效电阻电路 | |
| JPS62292010A (ja) | 対数増幅回路 | |
| EP0018767B1 (en) | Differential amplifier | |
| US4243945A (en) | Differential amplifier | |
| Baghtash et al. | A Novel Active Feedback Frequency Compensation Scheme for Two-Stage OTA. | |
| JP3262887B2 (ja) | リミッタ増幅器 | |
| US6194921B1 (en) | Analog signal amplifier circuit using a differential pair of MOSFETs (insulated-gate field effect transistors) in an input stage | |
| JPS62269507A (ja) | 可変利得増幅器 | |
| KR20220057160A (ko) | 증폭기 | |
| JP2661530B2 (ja) | 電圧電流変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |