(A)第1の実施形態
以下、本発明によるセンサ基板及び検査装置の第1の実施形態を、図面を参照しながら説明する。
(A−1)第1の実施形態の構成
第1の実施形態のセンサ基板及び検査装置も、その概略構成は、図40や図41に示した従来のものと同様である。しかし、センサ回路8内に設けられる増幅回路が、従来のものと異なっている。
図1は、第1の実施形態に係るソース接地増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
図1において、第1の実施形態のソース接地増幅回路30は、増幅MOSトランジスタM1と、負帰還ソースインピーダンス用ダイオード化トランジスタブロック(以下、ソースインピーダンス用ダイオード化トランジスタブロックと呼ぶ)31と、負荷用ダイオード化トランジスタブロック32とを有する。
ソースインピーダンス用ダイオード化トランジスタブロック31は、従来のソース接地増幅回路(図42参照)における負帰還用ソース抵抗Rsに代えて設けられたものである。ソースインピーダンス用ダイオード化トランジスタブロック31は、ゲートとドレインを接続してドレイン及びソース間をダイオードとするダイオード化トランジスタを有限個(0個を含む)だけ直並列接続したものである。図1では、ダイオード化トランジスタを1個だけ示しているが、2個以上の場合には、それらを直列に接続しても良く、また、それらを並列に接続しても良く、さらに、複数の直列回路を形成してそれら直列回路を並列に接続しても良く、さらにまた、複数の並列回路を形成してそれら並列回路を直列に接続しても良く、複数のダイオード化トランジスタの接続方法は任意であり、この明細書においては、このような任意の接続方法を「直並列接続」と呼んでいる。
負荷用ダイオード化トランジスタブロック32は、従来のソース接地増幅回路(図42参照)における負荷抵抗RLに代えて設けられたものである。負荷用ダイオード化トランジスタブロック32は、ゲートとドレインを接続してドレイン及びソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成したものである。
図1では、ソースインピーダンス用ダイオード化トランジスタブロック31として、増幅MOSトランジスタM1のソースと負電源Veeとの間に、1個のダイオード化トランジスタMsが接続されたものを示し、負荷用ダイオード化トランジスタブロック32として、増幅MOSトランジスタM1のドレインと正電源Vddとの間に、5個のダイオード化トランジスタML1〜ML5が直列に接続されたものを示している。
負荷用ダイオード化トランジスタブロック32の増幅MOSトランジスタM1のドレイン接続端を、第1の実施形態のソース接地増幅回路の出力端子Voとしている。
(A−2)第1の実施形態の動作
第1の実施形態のセンサ基板及び検査装置としての動作は、従来のセンサ基板及び検査装置の動作と同様である。
第1の実施形態のソース接地増幅回路30は、従来のソース接地増幅回路(図42参照)における負帰還用ソース抵抗Rsに代えてソースインピーダンス用ダイオード化トランジスタブロック31を設け、従来のソース接地増幅回路における負荷抵抗RLに代えて負荷用ダイオード化トランジスタブロック32を設けたものであり、第1の実施形態のソース接地増幅回路30の基本的な動作は、従来のソース接地増幅回路の動作と同様であるので、その説明を省略する。
利得特性については、上述した(1)式の負帰還用ソース抵抗Rsを、負帰還ソースインピーダンス用ダイオード化トランジスタブロック31のインピーダンスに置き換え、負荷抵抗RLを、負荷用ダイオード化トランジスタブロック32のインピーダンスに置き換えて計算できる。
第1の実施形態のソース接地増幅回路30の出力に接続される後段回路の入力抵抗が無限大における電圧利得Aは、増幅MOSトランジスタM1のソースインピーダンスをRM1sとし、ソースインピーダンス用ダイオード化トランジスタブロック31内のダイオード化トランジスタ1個当たりのインピーダンスをRMsとし、ソースインピーダンス用ダイオード化トランジスタブロック31内のトランジスタ直列接続個数をm(=1)とし、負荷用ダイオード化トランジスタブロック32内のダイオード化トランジスタ1個当たりのインピーダンスをRMLとし、負荷用ダイオード化トランジスタブロック32内のトランジスタ直列接続個数をn(=5)として、上述した(1)式の各パラメータを置き換えると、(3)式が得られる。
A=RML×n/(RM1s+RMs×m) …(3)
ここで、増幅MOSトランジスタM1と、ソースインピーダンス用ダイオード化トランジスタブロック31及び負荷用ダイオード化トランジスタブロック32を構成するトランジスタ(Ms、ML1〜ML5)のゲート幅及びゲート長を同じにすると、RML=RMs≒RM1sとなるので、(3)式から(4)式が得られる。
A≒n/(1+m) …(4)
(4)式からは、n>(1+m)のときに、電圧利得Aが1より大きくなって電圧増幅動作となることが分かる。また、ソースインピーダンス用ダイオード化トランジスタブロック31及び負荷用ダイオード化トランジスタブロック32をそれぞれ、ダイオード化トランジスタの直列回路で構成する場合には、直列接続個数m、nの選定により、電圧利得Aを規定できることが分かる。
上述の各トランジスタサイズが同じという条件では、正電源Vddとソース接地増幅回路30の出力Voの直流バイアス電圧との電位差と、ソース接地増幅回路30の入力電圧Viに含まれる入力直流バイアス電源Vidcと負電源Vee間の電位差との比が、(4)式と同じとなるので、入力直流バイアス電源Vidcの電圧が変動しなければ、MOSトランジスタ(Ms、ML1〜ML5)の閾値電圧Vtが変動しても、ソース接地増幅回路の出力Voの直流バイアス電圧は変動しない。
一般的に、MOSトランジスタのゲート幅をW、ゲート長をL、ゲートとソース間電圧をVgs、閾値電圧をVtとし、比例定数kをおくと、飽和動作時のドレイン電流Iは、(5)式で表される(**2は、2乗を表している)。
I≒(kW/L)×(Vgs−Vt)**2 …(5)
(5)式をVgsで偏微分するとトランスファコンダクタンスGmが求まる。このトランスファコンダクタンスGmの逆数がソースインピーダンスとなる。
増幅MOSトランジスタM1のソースインピーダンスRM1sは、増幅MOSトランジスタM1のゲート幅をWs1、ゲート長をLs1とし、新たな比例定数Kをおくと、(6)式で表される。
RM1s≒(K/√I)×√(Ls1/Ws1) …(6)
仮に、増幅MOSトランジスタM1のゲートとドレインを接続してダイオードとすると、(6)式で算出される値がダイオードインピーダンスとなる。
同様に、ソースインピーダンス用ダイオード化トランジスタブロック31内のMOSトランジスタMsのダイオードインピーダンスRMsは、このMOSトランジスタMsのゲート幅をWs、ゲート長をLsとすると、(7)式で表される。また、同様に、負荷用ダイオード化トランジスタブロック32内のトランジスタML1〜ML5のダイオードインピーダンスRMLは、各MOSトランジスタML1〜ML5のゲート幅をWL、ゲート長をLLとすると、(8)式で表される。
RMs≒(K/√I)×√(Ls/Ws) …(7)
RML≒(K/√I)×√(LL/WL) …(8)
以上の(6)〜(8)式の結果を(3)式に代入すると、(K/√(I))の項が消えて、(9)式が得られ、利得Aは、各MOSトランジスタの閾値電圧Vtやバイアス電流の影響を受けず、各MOSトランジスタのゲートサイズと個数の比となることが分かる。
A=n×√(LL/WL)/(√(Ls1/Ws1)+m×√(Ls/Ws))
…(9)
例えば、オペアンプを用いた逆相出力アンプの場合、ゲイン決定用の負帰還抵抗が増幅回路としての入力インピーダンスを低下させるが、第1の実施形態のソース接地増幅回路30では、入力インピーダンスはMOSトランジスタM1のゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。
上述したダイオードインピーダンスは、各MOSトランジスタの飽和動作時の値なので、各MOSトランジスタが飽和動作とみなせる動作範囲内では、交流信号入力動作の各瞬時において、常に(3)〜(9)式が成立しており、線形性が確保され波形歪を生じない。
また、ソースインピーダンス用ダイオード化トランジスタブロック31及び負荷用ダイオード化トランジスタブロック32内のダイオード電圧を大きめに取ると、各MOSトランジスタの閾値電圧Vtの変動に対する動作電流Iの変動が小さくなり、また、上記線形性が確保される出力電圧範囲が拡大する。
さらに、(4)式で利得Aが決まるように、各MOSトランジスタのサイズを同じにすると、入力信号源に含まれる直流バイアス電源Vidcの電圧と負電源Veeとの電位差と、正電源Vddと出力電圧Voの直流バイアスとの電位差の比率が同じとなり、トランジスタの閾値電圧Vtが変動しても出力電圧Voの直流バイアスは変動しない。
上述したセンサ基板に適用する場合は、前記の入力端子Viに、センサより微小容量結合の形で交流信号のみが取り込まれるので、正入力直流バイアス電源Vidcから高抵抗(例えばMOS抵抗)を通して入力端子Viに直流バイアスを供給して動作させる(例えば、後述する図27の形式などを適用)。
(A−3)第1の実施形態の効果
第1の実施形態のソース接地増幅回路30によれば、以下の効果(a)〜(i)を奏することができ、その結果、第1の実施形態のセンサ基板及び検査装置によれば、従来より一段と高精度な検査を実行することができる。
(a)利得が、各MOSトランジスタの閾値電圧VtやMOSトランジスタ動作電流の影響を受けず、各MOSトランジスタのゲートサイズとトランジスタ個数の比で決定されるソース接地増幅回路を実現できる。
例えば、わずか25cm強の長さに7168個並設する、センサ基板上に形成される増幅回路の場合、同一のIC化の工程でソース接地増幅回路を生成しても、センサ基板上の位置によって、MOSトランジスタの閾値電圧Vtがわずかに異なる恐れがある。しかし、利得が、各MOSトランジスタの閾値電圧Vt等の影響を受けないので、並設された増幅回路の利得を揃えることが可能となる。
(b)入力インピーダンスがMOSトランジスタのゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。
(c)ダイオードインピーダンスを用いているが、各MOSトランジスタが飽和動作とみなせる動作範囲内では、線形性が確保されて波形歪を生じない。
(d)負荷用とソースインピーダンス用のMOSトランジスタの構造を揃えると、低周波から高周波まで、負荷インピーダンスとソース側インピーダンスの比が変化せず、低周波から高周波まで、平坦なゲイン特性が得られる。
(e)オペアンプ回路のような出力から入力へのループ負帰還回路が不要なので、発振の恐れがない。
(f)出力から入力へのループ負帰還回路が不要なので、入力部のバイアス電圧と、出力部のバイアス電圧とを、自由な値に設定できる。
(g)N型(又はP型)の単一タイプのMOSトランジスタで構成でき、抵抗素子を用いない回路なので、IC化した場合に、P型(又はN型)のいずれかのトランジスタ生成工程と抵抗生成工程とが不要となり、低製造コスト化、短納期化が図れる。
(h)MOSトランジスタに比べて大面積を必要とする抵抗素子を用いていないので、IC化した場合に、従来の抵抗素子を用いたソース接地増幅回路に比べて小面積化(小形化)できる。
(i)増幅MOSトランジスタM1と、ソースインピーダンス用ダイオード化トランジスタブロック31及び負荷用ダイオード化トランジスタブロック32を構成するトランジスタのゲート幅及びゲート長を同じとし、正電源Vdd、ソース接地増幅回路30の入力電圧Viに含まれる入力直流バイアス電源Vidc、負電源Veeを固定値(変動がない)とすることで、MOSトランジスタの閾値電圧Vtが変動しても、出力Voの直流バイアス電圧が変動しないソース接地増幅回路を実現できる。
各ソース接地増幅回路30の正電源端子と出力端子Voとの間の電位差と、入力端子Viと負電源端子間の電位差との比が各トランジスタブロックのトランジスタ個数及びサイズの比で決まる構成とした第1の実施形態のソース接地増幅回路30を、図2に模式的に示すように、正電源Vddラインと負電源Veeラインの間に多段に並列接続し、各ソース接地増幅回路30の正電源端子と正電源Vdd接続端子までの電源ライン抵抗と、各ソース接地増幅回路30の負電源端子と負電源Vee接続端子までの電源ライン抵抗との比を、前述トランジスタブロックのトランジスタ個数及びサイズの比に合わせておく(電源ライン長/電源ライン幅の比を合わせておく)と、該ソース接地増幅回路のMOSトランジスタM1のドレインに流れる電流(正電源Vddからの電流)とソースに流れる電流(負電源Veeに流れる電流)とが等しいので、正電源Vdd接続端子から各ソース接地増幅回路30の正電源端子までの電源ライン電圧降下と、各ソース接地増幅回路30の負電源端子から負電源Vee接続端子までの電源ライン電圧降下との比が前述のトランジスタ個数及びサイズの比と等しくなり、これにより、正電源Vdd接続端子から各ソース接地増幅回路30の出力端子Voまでの電圧降下と、各ソース接地増幅回路30の入力端子Vi(正入力直流バイアス電源Vidcに接続)から負電源Vee接続端子までの電圧降下との比が前述のトランジスタ個数及びサイズの比と等しくなる、入力端子ViはMOSトランジスタM1のゲートであり正入力直流バイアス電源Vidc供給電源ラインには直流バイアス電流が流れないので、該電源ラインに接続する各ソース接地増幅回路30の入力端子Viの電位は一定であり、結果、各ソース接地増幅回路30の出力端子Voの電位が一定に保たれる。
各電源ライン抵抗が交流ゲインに影響しないように、各電源ライン中間部の適宜な位置とグランド間に電源容量を接続すれば、電圧ゲインと出力バイアス電圧とが揃う結果となる。
(B)第2の実施形態
次に、本発明によるセンサ基板及び検査装置の第2の実施形態を、図面を参照しながら説明する。第2の実施形態は、センサ回路8内の増幅回路だけが第1の実施形態と異なっており、以下では、第2の実施形態における増幅回路を説明する。
図3は、第2の実施形態に係るソース接地増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
図3において、第2の実施形態に係るソース接地増幅回路30Aは、上述した第1の実施形態に係るソース接地増幅回路30における増幅MOSトランジスタM1のドレインと、出力端子Voとの接続、及び、負荷用ダイオード化トランジスタブロック32との接続を解除し、正電源Vddにコモン端子を接続するPチャンネルの電流ミラー回路33を付加し、この電流ミラー回路33の入力に増幅MOSトランジスタM1のドレインを接続し、また、電流ミラー回路33の出力と第2の負電源Vee1との間に負荷用ダイオード化トランジスタブロック32を接続し、この負荷用ダイオード化トランジスタブロック32の電流ミラー回路33との接続端を、このソース接地増幅回路30Aの出力端子Voとするように構成されている。
Pチャンネルの電流ミラー回路33の具体的構成は任意であるが、図3には、一例を示している。電流ミラー回路33は、Pチャンネル電流ミラー電流基準MOSトランジスタMpm及びPチャンネル電流ミラー電流出力MOSトランジスタMpm1の各ソースを接続してコモン端子とし、Pチャンネル電流ミラー電流基準MOSトランジスタMpmのドレインとゲートとを接続してPチャンネル電流ミラー回路33の入力端子とし、ゲートをこの入力端子に接続するPチャンネル電流ミラー電流出力MOSトランジスタMpm1のドレインを電流ミラー回路33の出力端子として構成する。
第2の実施形態に係るソース接地増幅回路30Aでは、増幅MOSトランジスタM1のドレイン出力電流を、電流ミラー回路33で第2の負電源Vee1方向に折り返すことで、ソース接地増幅回路30Aの出力端子Voの直流バイアス電位を変え、また、この出力端子Voの交流信号の極性を反転している。
第2の実施形態に係るソース接地増幅回路30Aでは、Pチャンネル電流ミラー回路33によって電流増幅が可能であり、電流倍率をkとすると、負荷用ダイオード化トランジスタブロック32内の各MOSトランジスタML1〜ML5のダイオードインピーダンスRMLは1/√kとなり、電流倍率kとで、利得Aは、√k倍となる。すなわち、第2の実施形態に係るソース接地増幅回路30Aの利得Aは、上述した(9)式ではなく、(10)式で表すことができる。
A=√k×n×√(LL/WL)/(√(Ls1/Ws1)
+m×√(Ls/Ws)) …(10)
第2の実施形態によっても、第1の実施形態と同様な効果を奏することができる。
(C)第3の実施形態
次に、本発明によるセンサ基板及び検査装置の第3の実施形態を、図面を参照しながら説明する。第3の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第3の実施形態における増幅回路を説明する。
図4は、第3の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
図4において、第3の実施形態の増幅回路は、ソース接地増幅回路30Bに、ソースフォロワ回路又は整流回路として機能するソースフォロワ・整流回路34を付加したものである。なお、第1の実施形態のソース接地増幅回路30や第2の実施形態のソース接地増幅回路30Aに、ソースフォロワ回路又は整流回路として機能するソースフォロワ・整流回路34を付加するようにしても良い。
第3の実施形態のソース接地増幅回路30Bは、第1の実施形態のソース接地増幅回路30に対して、以下のような異同がある。
第3の実施形態のソース接地増幅回路30Bにおいては、第1の実施形態のソース接地増幅回路30における増幅MOSトランジスタM1のドレインと出力端子Voとの接続を解除し、出力端子Voをカスコード接続MOSトランジスタM2のドレインに接続し、カスコード接続MOSトランジスタM2のゲートをカスコードゲートバイアス電源Vbに接続し該カスコード接続MOSトランジスタM2のソースを増幅MOSトランジスタM1のドレインに接続し、増幅MOSトランジスタM1のソースとグランド間に高域補償容量素子(以下、高域補償容量と呼ぶ)Cp(容量0を含む)を接続し、出力端子Voとグランド間に高域カット容量素子(以下、高域カット容量と呼ぶ)CL(容量0を含む)を接続している。
ここで、高域補償容量Cpは、上述の接続点の他、ソースインピーダンス用ダイオード化トランジスタブロック31内のいずれかのダイオード化トランジスタの端子に接続されるようにしても良く、同様に、高域カット容量CLも、負荷用ダイオード化トランジスタブロック32内のいずれかのダイオード化トランジスタの端子に接続されるようにしても良い。容量の接続位置及び容量値によって、高域補償特性、及び、高域カット特性が変わる。
第3の実施形態のソース接地増幅回路30Bの動作は、基本的には、第1の実施形態のソース接地増幅回路30と同様である。しかし、第3の実施形態のソース接地増幅回路30Bでは、増幅MOSトランジスタM1のドレインから負荷用ダイオード化トランジスタブロック32側を見込むインピーダンスがカスコードMOSトランジスタM2のソースインピーダンスとなるので、ソースインピーダンスを負荷用ダイオード化トランジスタブロック32のインピーダンスRML×nより小さく設定することにより、増幅MOSトランジスタM1のミラー容量効果による高域周波数特性の劣化を改善できる。
増幅MOSトランジスタM1のミラー容量効果が問題にならない場合には、カスコードMOSトランジスタM2を付加しなくて良い。上述した第1の実施形態のソース接地増幅回路30や第2の実施形態のソース接地増幅回路30Aに対して、カスコードMOSトランジスタM2を付加するようにしても良い。
第3の実施形態のソース接地増幅回路30Bにおいて、高域補償容量Cpとソースインピーダンス用ダイオード化トランジスタブロック31のインピーダンスRMs×mによる時定数以上の周波数領域では、増幅MOSトランジスタM1のソース側に接続される交流インピーダンスが低下して電圧利得が増大する。この時定数を適宜に設定することにより、高域側の利得低下を補償できる。
ここで、増幅MOSトランジスタM1のソースインピーダンスRM1sより、ソースインピーダンス用ダイオード化トランジスタブロック31のインピーダンスRMs×mが十分に大きいと設定しておくと、CpとRMs×mで決まる時定数以下の周波数では、(11)式が成り立ち、CpとRM1sで決まる時定数以上の周波数では、(12)式が成り立ち、CpとRMs×mで決まる時定数を、1/fノイズ領域付近に設定すると、この1/fノイズの軽減ができる。
A≒RML×n/RMs×m …(11)
A≒RML×n/RM1s …(12)
また、高域カット容量CLと負荷用ダイオード化トランジスタブロック32のインピーダンスRML×nとでローパスフィルタ(LPF)を構成しているので、この時定数を適宜に設定することにより不要な高域周波数成分(雑音)を除去することができる。
なお、高域補償が不要な場合には高域補償容量Cpを省略しても良く、高域カットが不要な場合には高域カット容量CLを省略するようにしても良い。上述した第1の実施形態のソース接地増幅回路30や第2の実施形態のソース接地増幅回路30Aに対して、高域補償容量Cpや高域カット容量CLを付加するようにしても良い。
また、MOSトランジスタの閾値電圧Vtの変動に対する直流バイアス電流Iの変動を小さくするためには、ソースインピーダンス用ダイオード化トランジスタブロック31内のMOSトランジスタ個数mを増やし、MOSトランジスタ個数mの増加に対応してソース接地増幅回路30Bの入力電圧Viに含まれる入力直流バイアス電源Vidcと負電源Vee間の電圧を大きくすると良い。
ソースインピーダンス用ダイオード化トランジスタブロック31内のMOSトランジスタ個数mを増やすと利得が低下するので、高域補償容量Cpを通過信号域で十分低インピーダンスとなる容量値とし、ソースインピーダンス用ダイオード化トランジスタブロック31内の容量の接続位置を利得確保ができる位置とすると、MOSトランジスタの閾値電圧Vtの変動に対する直流バイアス電流Iの変動を抑制し、かつ、利得の確保が可能になる。
第3の実施形態のソース接地増幅回路30Bの出力Voに、ソースフォロワ・整流回路34の入力端子Vi1が接続されている。
ソースフォロワ回路又は整流回路として機能するソースフォロワ・整流回路34は、このソースフォロワ・整流回路34の入力端子Vi1にゲートを接続するソースフォロワMOSトランジスタM3のドレインを第2の正電源Vdd1に接続し、ソースフォロワMOSトランジスタM3のソースとグランド間にソースフォロワ負荷定電流源Idaと電圧保持容量素子(以下、電圧保持容量と呼ぶ)Chとを並列接続し、ソースフォロワMOSトランジスタM3のソースをソースフォロワ・整流回路34の出力Vo1とするように構成されている。なお、ソースフォロワ負荷定電流源Idaと電圧保持容量Chのいずれかの値を0とするようにしても良い。また、ソースフォロワ負荷定電流源Idaを、固定抵抗に置き換えても良い。
ソースフォロワ・整流回路34は、ソースフォロワ負荷定電流源Idaが流す定電流Idaが十分大きく、電圧保持容量Chが十分に小さい場合には、高入力インピーダンス、低出力インピーダンスの電圧バッファ回路(ソースフォロワ回路)として動作し、また、直流電位をシフトさせるレベルシフト回路機能を持つ。
逆に、ソースフォロワ負荷定電流源Idaが流す定電流Idaが十分小さく、電圧保持容量Chが十分に大きい場合には、高入力インピーダンスのピークホールド回路となる。
ソースフォロワ負荷定電流源Idaが流す定電流Idaの大きさと、電圧保持容量Chの容量値を適宜に選ぶと、ソースフォロワ・整流回路34の出力Vo1が、信号源(第3の実施形態のソース接地増幅回路30B)の交流信号の振幅ピーク値のエンベロープに追随するようになり、AM変調信号の検波回路と同様な動作となる。
第3の実施形態に係る増幅回路によれば、第1の実施形態に係る増幅回路(ソース接地増幅回路30)と同様な効果を奏することができ、さらに、以下の効果(a)〜(e)を奏することができ、その結果、第3の実施形態のセンサ基板及び検査装置によれば、従来より一段と高精度な検査を実行することができる。
(a)カスコードMOSトランジスタM2を設けたことにより、高域周波数特性の劣化を改善できる。
(b)高域補償容量Cpを設けたことにより、高域側の利得低下を補償することができる。
(c)高域カット容量CLを設けたことにより、不要な高域周波数成分(雑音)を除去することができる。
(d)ソースインピーダンス用ダイオード化トランジスタブロック31内のMOSトランジスタ個数mを増やし、高域補償容量Cpを通過信号域で十分低インピーダンスとなる容量値とし、ソースインピーダンス用ダイオード化トランジスタブロック31内の容量の接続位置を利得確保ができる位置とすることにより、MOSトランジスタの閾値電圧Vtの変動に対する直流バイアス電流Iの変動を抑制し、かつ、利得の確保が可能になる。
(e)ソースフォロワ・整流回路34を設けたことにより、テスタ部への信号波形などを適宜選定することができる。
(D)第4の実施形態
次に、本発明によるセンサ基板及び検査装置の第4の実施形態を、図面を参照しながら説明する。第4の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第4の実施形態における増幅回路を説明する。第4の実施形態の増幅回路は、トランジスタ差動増幅回路(以下、単に、差動増幅回路と呼ぶ)である。
(D−1)第4の実施形態の構成
図5は、第4の実施形態に係る差動増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
図5において、第4の実施形態の差動増幅回路40には、不平衡型の差動信号源25から不平衡な信号が入力されるようになされている。図5では、信号源25を等価回路で示している。
信号源25は、入力直流バイアス電源Vidcと入力交流信号源Vsとを直列に接続して一端をグランドに接続し、他端を当該信号源25の正出力Vsopとすると共に、上述の入力直流バイアス電源Vidcの出力を当該信号源25の負出力Vsonとしている。
第4の実施形態の差動増幅回路40は、ゲートを当該差動増幅回路40の正相入力端子Vipとする第1の差動増幅MOSトランジスタM1aのソースと、吸い込み定電流源Isとの間に、第1のソースインピーダンス用ダイオード化トランジスタブロック41aを接続し、第1の差動増幅MOSトランジスタM1aのドレインと正電源Vddとの間に第1の負荷用ダイオード化トランジスタブロック42aを接続すると共に、ゲートを当該差動増幅回路40の負相入力端子Vinとする第2の差動増幅MOSトランジスタM1bのソースと、吸い込み定電流源Isとの間に、第2のソースインピーダンス用ダイオード化トランジスタブロック41bを接続し、第2の差動増幅MOSトランジスタM1bのドレインと正電源Vddとの間に第2の負荷用ダイオード化トランジスタブロック42bを接続し、第1の負荷用ダイオード化トランジスタブロック42aの第1の差動増幅MOSトランジスタM1aの(ドレイン)接続端を当該差動増幅回路40の負相出力端子Vonとし、第2の負荷用ダイオード化トランジスタブロック42bの第2の差動増幅MOSトランジスタM1bの(ドレイン)接続端を当該差動増幅回路40の正相出力端子Vopとして構成されている。
第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41bはそれぞれ、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個(0個を含む)だけ直並列接続して構成される。図5の例では、第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41bはそれぞれ、1個のダイオード化されたMOSトランジスタMsa、Msbで構成されている。
第1及び第2の負荷用ダイオード化トランジスタブロック42a及び42bはそれぞれ、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成される。図5の例では、第1及び第2の負荷用ダイオード化トランジスタブロック42a及び42bはそれぞれ、4個のダイオード化されたMOSトランジスタML1a〜ML4a、ML1b〜ML4bが直列接続されて構成されている。
(D−2)第4の実施形態の動作
図5において、差動増幅回路40の入力端子Vip及びVinが、第1及び第2の差動増幅MOSトランジスタM1a及びM1bのゲートなので、入力端子Vip、Vinには電流は流れない。
第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41bには、入力端子VipとVin間に印加される差動入力電圧に応じて電流が流れるが、第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41bの接続点が吸い込み定電流源Isに接続されているため、この接続点(吸い込み定電流源Is接続端子)の電位が適宜に変化し、第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41bに流れる電流の和が、常に吸い込み定電流源Isが流す定電流値Isと等しくなるように動作する。
すなわち、第1のソースインピーダンス用ダイオード化トランジスタブロック41aに流れる電流が増えた(減った)分、第2のソースインピーダンス用ダイオード化トランジスタブロック41bに流れる電流が減る(増える)動作となり、これら第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41bには、入力端子Vip及びVinの差動電圧に応じた差動電流が流れる。
第1の負荷用ダイオード化トランジスタブロック42aには第1のソースインピーダンス用ダイオード化トランジスタブロック41aの電流と等しい電流が流れ、第2の負荷用ダイオード化トランジスタブロック42bには第2のソースインピーダンス用ダイオード化トランジスタブロック41bの電流と等しい電流が流れて、正相出力端子Vopと負相出力端子Vonとの間に差動出力電圧が発生する。
当該差動増幅回路40の第1及び第2の差動増幅MOSトランジスタM1a及びM1bの動作バイアス電流は、入力直流バイアス電源Vidcによらず、これらMOSトランジスタM1a及びM1bの動作バイアス電流の和が、吸い込み定電流源Isが流す定電流値Isとなる。
当該差動増幅回路40の後段側の負荷抵抗が無限大の場合の差動電圧利得Aは、第1の実施形態のソース接地増幅回路30と同様に考えることができ、第1及び第2の差動増幅MOSトランジスタM1a及びM1bのソースインピーダンスをそれぞれ、RM1sa及びRM1sbとし、第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a、41b内のダイオード化トランジスタ1個当たりのインピーダンスをRMsa、RMsbとし、第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a、41b内のトランジスタ直列接続個数をma、mbとし、第1及び第2の負荷用ダイオード化トランジスタブロック42a、42b内のダイオード化トランジスタ1個当たりのインピーダンスをRMLa、RMLbとし、第1及び第2の負荷用ダイオード化トランジスタブロック42a、42b内のトランジスタ直列接続個数をna、nbとすると、(13)式で表すことができる。但し、(13)式は、RM1sa=RM1sb=RM1sのように第1及び第2の差動増幅MOSトランジスタM1a及びM1bが同様な構成であって、RMsa=RMsb=Rms、ma=mb=mのように第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41bが同様な構成であって、RMLa=RMLb=RML、na=nb=nのように第1及び第2の負荷用ダイオード化トランジスタブロック42a及び42bが同様な構成である場合を示している。
A=RML×n/(RM1s+RMs×m) …(13)
第1の実施形態の場合と同様に、当該差動増幅回路40を構成するMOSトランジスタの形状を揃えると、RML=RM1s≒RMsとなるので、(13)式は(14)式のように変形でき、n>(1+m)のときに、電圧増幅動作となる。
A≒n/(1+m) …(14)
第1の実施形態の場合と同様に、第1及び第2の増幅MOSトランジスタM1a及びM1bの第1及び第2のソースインピーダンスRM1sa及びRM1sbは、第1及び第2の増幅MOSトランジスタM1a及びM1bのゲート幅をWs1、ゲート長をLs1とし、新たな比例定数Kをおくと、(15)式で表すことができる。
RM1s≒(K/√I)×√(Ls1/Ws1) …(15)
ゲートとドレインを接続してダイオードとすると、(15)式で算出される値がダイオードインピーダンスとなる。
同様に、第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a、41b内のトランジスタMsa及びMsbのダイオードインピーダンスRMsは、トランジスタMsのゲート幅をWs、ゲート長をLsとすると、(16)式で表すことができ、第1及び第2の負荷用ダイオード化トランジスタブロック42a、42b内のトランジスタML1a〜ML4a及びML1b〜ML4bのダイオードインピーダンスRMLは、これらトランジスタML1a〜ML4a及びML1b〜ML4bのゲート幅をWL、ゲート長をLLとすると、(17)式で表すことができる。
RMs≒(K/√I)×√(Ls/Ws) …(16)
RML≒(K/√I)×√(LL/WL) …(17)
(15)〜(17)式の結果を(13)式に代入すると、(K/√(I))の項が消えて、(18)式が得られ、利得Aは、各MOSトランジスタの閾値電圧Vtやバイアス電流の影響を受けず、各MOSトランジスタのゲートサイズと個数の比となることが分かる。
A=n×√(LL/WL)/(√(Ls1/Ws1)+m×√(Ls/Ws))
…(18)
オペアンプを用いた逆相出力アンプの場合、ゲイン決定用の負帰還抵抗が増幅回路としての入力インピーダンスを低下させるが、第4の実施形態の差動増幅回路40では、入力インピーダンスはMOSトランジスタのゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。
各MOSトランジスタが飽和動作とみなせる動作範囲内では、第1の実施形態と同様に、常に、(13)〜(18)式が成立するので線形性が確保されて波形歪を生じない。
利得が、各MOSトランジスタの閾値電圧Vtやバイアス電流の影響を受けず、各MOSトランジスタのゲートサイズと個数のみの関数となるので、当該差動増幅回路40は、図6の模式図のように、電源ライン間に多段に並列接続され、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路40の電源電圧が低下し電源電流が減じても、多段の全ての差動増幅回路40の一様な電圧利得が得られる。
電源ライン間に多段に並列接続された場合において、電源電圧が低下し電源電流が減じても、一様な電圧利得が得られる点は、第1〜第3の実施形態のソース接地増幅回路30、30A、30Bにおいても同様であるが((9)式参照)、第4の実施形態の場合、差動増幅動作による直流バイアスの影響を排除でき、一段と、一様な電圧利得を達成することができる。
上述したように、表示用基板の検査に用いるセンサ基板では、図6に示すように、増幅回路を、多数、同一電源ライン間に並列接続することを要している。
第4の実施形態の差動増幅回路40では、第1及び第2の差動増幅MOSトランジスタの動作電流は、入力直流バイアス電源VidCの電圧によらず上記吸い込み定電流源Isにより決定されるので、トランジスタの閾値電圧Vtが変動しても、第1及び第2の増幅MOSトランジスタM1及びM2の動作電流Iが変動せず、高ゲインと動作電流の高安定の両立が容易になる。
また、図6に示すように、電源ライン間に増幅回路が多段に並列接続された場合、第1〜第3の実施形態のソース接地増幅回路30、30A、30Bでは、出力振幅が大きくなると、回路電流のリップルが大きくなり、そのまま正電源Vdd及び直流ソースバイアス電源Vidcの電源電流のリップル(電源ラインノイズにつながる)となる恐れがあるが、第4の実施形態の差動増幅回路40では、正相負荷電流と負相負荷電流により相殺されて、電源電流リップルが小さくなり電源ラインノイズの発生が小さくなる。
上述したセンサ基板に適用する場合は、前記の正相又は負相の入力端子Vip又はVinのいずれかに、微小容量結合センサより交流信号のみが取り込まれるので、正入力直流バイアス電源Vidcから高抵抗(例えばMOS抵抗)を通して交流信号が取り込まれる正相又は負相の入力端子に直流バイアスを供給し、交流信号が取り込まれない側の入力端子は、直接、正入力直流バイアス電源Vidcに接続して動作させる(例えば、後述する図28〜図31などの形式を適用)。
(D−3)第4の実施形態の効果
第4の実施形態の差動増幅回路40によれば、以下の効果(a)〜(k)を奏することができ、その結果、第4の実施形態のセンサ基板及び検査装置によれば、従来より一段と高精度な検査を実行することができる。
(a)利得が各MOSトランジスタの閾値電圧Vtやバイアス電流の影響を受けず、各MOSトランジスタのゲートサイズとトランジスタ個数の比で決定される差動増幅回路を実現できる。
例えば、わずか25cm強の長さに7168個並設する、センサ基板上に形成されるセンサ回路内の増幅回路に、第4の実施形態の差動増幅回路を適用した場合、同一のIC化の工程で差動増幅回路を生成しても、センサ基板上の位置によって、MOSトランジスタの閾値電圧Vtがわずかに異なる恐れがある。しかし、利得が、各MOSトランジスタの閾値電圧Vt等の影響を受けないので、並設されたセンシング用の増幅回路の利得を揃えることが可能となる。
(b)オペアンプを用いた逆相出力アンプの場合、ゲイン決定用負帰還抵抗が増幅回路としての入力インピーダンスを低下させるが、第4の実施形態の増幅回路では、入力インピーダンスはMOSトランジスタのゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。
(c)ダイオードインピーダンスを用いているが、各MOSトランジスタが飽和動作とみなせる動作範囲では線形性が確保されて波形歪を生じない。
(d)負荷用とソースインピーダンス用のMOSトランジスタの構造を揃えると、低周波から高周波まで、負荷インピーダンスとソース側インピーダンスの比が変化せず、低周波から高周波まで、平坦なゲイン特性が得られる。
(e)オペアンプ回路のような出力から入力へのループ負帰還回路が不要なので、発振の恐れがない。
(f)出力から入力へのループ負帰還回路が不要なので、入力部のバイアス電圧と、出力部のバイアス電圧とを、自由な値に設定できる。
(g)N型(又はP型)の単一タイプのトランジスタで構成でき、抵抗素子を用いない回路なので、IC化した場合に、P型(又はN型)のいずれかのトランジスタ生成工程と抵抗生成工程とが不要となり、低製造コスト化、短納期化が図れる。
(h)トランジスタに比べて大面積を必要とする抵抗素子を用いていないので、IC化した場合に、従来の抵抗素子を用いた増幅回路に比べて小面積化(小形化)できる。
(i)第1及び第2の差動増幅MOSトランジスタの動作電流Iが、入力直流バイアス電源Vidcの電圧によらず、吸い込み定電流源Isにより決定されるので、トランジスタの閾値電圧Vtの変動に影響されず、高ゲインと動作電流の高安定の両立が容易である。
(j)正相負荷電流と負相負荷電流により相殺されて、電源電流リップルが小さくなり電源ラインノイズの発生が小さくなる。
(k)当該差動増幅回路を電源ライン間に多段に並列接続し、電源端子から遠い差動増幅回路の電源電圧が、電源ライン電流と電源ライン抵抗により低下しても、各段の差動増幅回路共に安定な電圧利得を得ることができる。
(E)第5の実施形態
次に、本発明によるセンサ基板及び検査装置の第5の実施形態を、図面を参照しながら説明する。第5の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第5の実施形態における増幅回路を説明する。第5の実施形態の増幅回路も差動増幅回路である。
図7は、第5の実施形態に係る差動増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
第5の実施形態に係る差動増幅回路40Aは、第4の実施形態に係る差動増幅回路40に対して、以下のような異同を有する。
図7において、第5の実施形態に係る差動増幅回路40Aは、第4の実施形態の差動増幅回路40における第1及び第2の増幅MOSトランジスタM1a及びM1bの各ドレインと当該差動増幅回路の正負出力端子Vop及びVonとの接続、及び、第1及び第2の負荷用ダイオード化トランジスタブロック42a、42bとの接続を解除し、正電源Vddにコモン端子を接続するPチャンネルの第1及び第2の電流ミラー回路43a及び43bを付加し、第1の電流ミラー回路43aの入力に第1の増幅MOSトランジスタM1aのドレインを接続し、第1の電流ミラー回路43aの出力と第2の負電源Vee1との間に第2の負荷用ダイオード化トランジスタブロック42bを接続し、第2の負荷用ダイオード化トランジスタブロック42bの第1の電流ミラー回路43aの出力接続端を当該差動増幅回路40Aの正出力端子Vopとし、第2の電流ミラー回路43bの入力に第2の増幅MOSトランジスタM1bのドレインを接続し、第2の電流ミラー回路43bの出力と第2の負電源Vee1との間に第1の負荷用ダイオード化トランジスタブロック42aを接続し、第1の負荷用ダイオード化トランジスタブロック42aの第2の電流ミラー回路43bの出力接続端を当該差動増幅回路40Aの負出力端子Vonとするように構成されている。
以上から明らかなように、第5の実施形態に係る差動増幅回路40Aと第4の実施形態の差動増幅回路40との関係は、第2の実施形態に係るソース接地増幅回路30Aと第1の実施形態のソース接地増幅回路30との関係と同様であり、第2の実施形態に係るソース接地増幅回路30A及び第4の実施形態の差動増幅回路40の説明から動作を理解できるので、その動作説明は省略する。
但し、第5の実施形態に係る差動増幅回路40Aの利得について、簡単に補足する。第5の実施形態に係る差動増幅回路40Aでは、第1及び第2の電流ミラー回路43a及び43bにより電流増幅が可能であり、電流倍率をkとすると、RMLは1/√kとなり、電流倍率kとで、利得Aは√k倍となり、上述した(18)式ではなく、(19)式が成立するが、(18)式の場合と同様に、利得Aは、各MOSトランジスタの閾値電圧Vtやバイアス電流の影響を受けず、各MOSトランジスタのゲートサイズと個数の比に応じる。
A=√k×n×√(LL/WL)/(√(Ls1/Ws1)
+m×√(Ls/Ws)) …(19)
第5の実施形態によっても、第4の実施形態と同様な効果を奏することができる。
(F)第6の実施形態
次に、本発明によるセンサ基板及び検査装置の第6の実施形態を、図面を参照しながら説明する。第6の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第6の実施形態における増幅回路を説明する。
図8は、第6の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
図8において、第6の実施形態の増幅回路は、差動増幅回路40Bに、ソースフォロワ回路44を付加したものである。なお、第4の実施形態の差動増幅回路40や第5の実施形態の差動増幅回路40Aにソースフォロワ回路44を付加するようにしても良い。
第6の実施形態の差動増幅回路40Bは、第4の実施形態の差動増幅回路40に対して、以下のような異同がある。
第6の実施形態の差動増幅回路40Bは、第4の実施形態の差動増幅回路40における第1及び第2の増幅MOSトランジスタM1a及びM1bのドレインと負相出力端子Von及び正相出力端子Vopとの接続を解除し、負相出力端子Vonを第1のカスコードMOSトランジスタM2aのドレインに接続し、第1のカスコードMOSトランジスタM2aのゲートをカスコードゲートバイアス電源Vbに接続し、第1のカスコードMOSトランジスタM2aのソースを第1の増幅MOSトランジスタM1aのドレインに接続し、正相出力端子Vopを第2のカスコードMOSトランジスタM2bのドレインに接続し、第2のカスコードMOSトランジスタM2bのゲートをカスコードゲートバイアス電源Vbに接続し、第2のカスコードMOSトランジスタM2bのソースを第2の増幅MOSトランジスタM1bのドレインに接続し、第1及び第2の増幅MOSトランジスタM1a及びM1bのソース間に高域補償容量Cpを接続し、負相出力端子Vonと正相出力端子Vopとの間に高域カット容量CLを接続するように構成されている。
なお、高域補償が不要な場合には高域補償容量Cpを省略するようにしても良く、高域カットが不要な場合には高域カット容量CLを省略するようにしても良い。上述した第4の実施形態の差動増幅回路40や第5の実施形態の差動増幅回路40Aに対して、高域補償容量Cpや高域カット容量CLを付加するようにしても良い。
高域補償容量Cpは、上述した接続点の位置に代え、第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41b内のいずれかのダイオード化トランジスタの端子間に接続するようにしても良く、同様に、高域カット用容量CLも、第1及び第2の負荷用ダイオード化トランジスタブロック42a及び42b内のいずれかのダイオード化トランジスタの端子間に接続するようにしても良い。容量の接続位置及び容量値によって、高域補償特性、及び、高域カット特性が変化する。
高域補償容量Cpや高域カット容量CLの機能は、上述した第3の実施形態のものと同様である。
差動増幅回路においても、正出力Vop端子と負出力Von端子に、ソースフォロワ回路や整流回路を付加でき、図8は、ソースフォロワ回路44を接続した例を示している。
差動増幅回路40Bの正相出力端子Vopにソースフォロワ回路44の正相入力端子Vip1が接続され、差動増幅回路40Bの負相出力端子Vonにソースフォロワ回路44の負相入力端子Vin1が接続されている。
ソースフォロワ回路44は、正相用及び負相用の2つのソースフォロワ回路を有している。
ソースフォロワ回路44は、このソースフォロワ回路44の正相入力端子Vip1及び負相入力端子Vin1の一方にゲートを接続するソースフォロワMOSトランジスタM3b、M3aのドレインを第2の正電源Vdd1に接続し、ソースフォロワMOSトランジスタM3b、M3aのソースとグランド間にソースフォロワ負荷定電流源Ida、Idbを接続し、ソースフォロワMOSトランジスタM3bのソースをソースフォロワ回路44の正相出力Vop1とし、ソースフォロワMOSトランジスタM3aのソースをソースフォロワ回路44の負相出力Von1とするように構成されている。なお、第3の実施形態と同様に、ソースフォロワ負荷定電流源Ida、Idbにそれぞれ、電圧保持容量を並列接続するようにしても良い。
第6の実施形態のソースフォロワ回路44も、第3の実施形態のソースフォロワ・整流回路34と同様に、高入力インピーダンス、低出力インピーダンスの電圧バッファ回路として動作し、また、直流電位をシフトさせるレベルシフト回路機能を有する。
第6の実施形態によれば、差動増幅動作面については、第4の実施形態と同様な効果を奏することができ、高域補償容量Cpや高域カット容量CLの機能やソースフォロワ回路44の機能面については、第3の実施形態と同様な効果を奏することができる。
(G)第7の実施形態
次に、本発明によるセンサ基板及び検査装置の第7の実施形態を、図面を参照しながら説明する。第7の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第7の実施形態における増幅回路を説明する。
(G−1)第7の実施形態の構成
図9は、第7の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
図9において、第7の実施形態の増幅回路50は、差動増幅部52及び吸い込み定電流源53を有する差動増幅回路51に、ソースフォロワ回路44を付加したものである。
以下では、ソースフォロワ回路44に対する説明は省略し、差動増幅回路51について説明する。
差動増幅回路51は、差動増幅部52、吸い込み定電流源53、及び、電源レベルシフトダイオード化トランジスタMLsを有する。差動増幅部52は、差動増幅回路構成から、吸い込み定電流源53を除いた部分が該当する。第7の実施形態の吸い込み定電流源53及び電源レベルシフトダイオード化トランジスタMLsは、ソースフォロワ回路44内のMOSトランジスタM3a、M3bを含む増幅回路50内のトランジスタの閾値電圧Vtの変動に対する出力直流バイアス電圧補償の機能を有する。
差動増幅部52は、ゲートを当該差動増幅回路51の正相入力端子Vipとする第1の差動増幅MOSトランジスタM1aのソースと吸い込み定電流源端子Isとの間に第1の負帰還用ソース抵抗Rsaを接続し、第1の差動増幅MOSトランジスタM1aのドレインと正電源端子Vdとの間に第1の負荷抵抗RLaを接続し、ゲートを当該差動増幅回路50の負相入力端子Vinとする第2の差動増幅MOSトランジスタM1bのソースと吸い込み定電流源端子Isとの間に第2の負帰還用ソース抵抗Rsbを接続し、第2の差動増幅MOSトランジスタM1bのドレインと正電源端子Vdとの間に第2の負荷抵抗RLbを接続し、第1の負荷抵抗RLaの第1の差動増幅MOSトランジスタM1a(ドレイン)接続端を当該差動増幅回路50の負相出力端子Vonとし、第2の負荷抵抗RLbの第2の差動増幅MOSトランジスタM1b(ドレイン)接続端を当該差動増幅回路51の正相出力端子Vopとしている。
また、正電源Vddと差動増幅部52の正電源端子Vdとの間に、ゲートとドレインを接続した電源レベルシフトダイオード化MOSトランジスタMLsを順方向バイアスとなるように接続している。
吸い込み定電流源53は、差動増幅部52の吸い込み定電流源端子Isにドレインを接続する定電流源出力MOSトランジスタMisのソースと負電源Veeとの間に定電流設定抵抗Rssを接続し、定電流源出力MOSトランジスタMisのゲートと定電流源レベルシフトMOSトランジスタMissのソースとを定電流源レベルシフトトランジスタバイアス定電流源Issに接続し、定電流源レベルシフトMOSトランジスタMissのゲートに定電流源回路ゲートバイアス電源Vb1を接続し、定電流源レベルシフトMOSトランジスタMissのドレインに第3の正電源Vdd2を接続して構成されている。
(G−2)第7の実施形態の動作
第7の実施形態の増幅回路における差動増幅動作及びソースフォロワ回路動作については、上述の説明から理解できるので説明を省略する。
正電源Vddと差動増幅部52の正電源端子Vdとの間に接続される電源レベルシフトダイオード化MOSトランジスタMLsの順方向バイアス電圧と、差動増幅部52の吸い込み定電流源端子Isにドレインを接続する定電流源出力MOSトランジスタMisのゲートとソース間の電圧とが等しくなるように設定し、第1及び第2の差動増幅MOSトランジスタM1a及びM1bの各ドレインと正電源端子Vdとの間に接続される第1及び第2の負荷抵抗RLa及びRLbの無信号時の端子間電圧と、定電流源出力MOSトランジスタMisのソースと負電源Veeとの間に定電流設定抵抗Rssの端子間電圧とが等しくなるように設定しておく。
具体的には、電源レベルシフトダイオード化MOSトランジスタMLsと定電流源出力MOSトランジスタMisには、同じ電流が流れるので、同じゲート幅、同じゲート長、同じ閾値電圧VtのMOSトランジスタとし、第1及び第2の負荷抵抗RLa及びRLbには、定電流設定抵抗Rssに流れる電流の半分の電流が流れるので、RLa=RLb=2×Rssとする。
以上の設定により、正電源Vddと差動増幅部52の正負出力端子Vop及びVonとの間の電位差と、定電流源レベルシフトMOSトランジスタMissのソース電位Vb1oと負電源Veeとの間の電位差とが、トランジスタの閾値電圧Vtの変動に関係なく、(20)式に示すように、常に等しくなる。以下では、(20)式の関係を条件1と呼ぶことにする。
Vdd−Vop=Vdd−Von=Vb1o−Vee …(20)(条件1)
さらに、定電流源レベルシフトMOSトランジスタMiss、及び、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのゲート長を等しく設定し、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bと定電流源レベルシフトMOSトランジスタMissとのゲート幅比と、第1及び第2のソースフォロワ負荷定電流源Ida及びIdbの出力電流Ida及びIdbと定電流源レベルシフトトランジスタバイアス定電流源Issの出力電流Issとの電流比とを等しく設定すると、(21)式に示すように、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのゲートとソース間の電圧と、定電流源レベルシフトMOSトランジスタMissのゲートとソース間の電圧とが等しくなる。
Vip1−Vop1=Vin1−Von1=Vb1−Vb1o …(21)
Vip1=Vop、Vin1=Vonであるので、(21)式は(22)式のように書き直すことができる。以下では、(22)式の関係を条件2と呼ぶことにする。
Vop−Vop1=Von−Von1=Vb1−Vb1o …(22)(条件2)
上述した(20)式と(22)式の各辺を、それぞれ加算すると、(23)式が得られ、Vo1=Vop1=Von1とすると、(23)式は(24)式のように変形することができる。
Vdd−Vop1=Vdd−Von1=Vb1−Vee …(23)
Vo1=Vdd−Vb1+Vee …(24)
すなわち、トランジスタの閾値電圧Vtの変動に関係なく、正電源Vddとソースフォロワ回路44の正負出力端子Vop1及びVon1との間の電位差を、常に、定電流源回路ゲートバイアス電源Vb1と負電源Vee間の電位差に等しくできる。
差動増幅部52と吸い込み定電流源53間のバイアス電圧補償(条件1)と、ソースフォロワ回路44内の2つのソースフォロワ回路のレベルシフト電圧に対する補償(条件2)とは、それぞれ独立に行えるので、差動増幅部52、吸い込み定電流源53、及び、ソースフォロワ回路44のMOSトランジスタを最適サイズ化(性能)することができる。
第7の実施形態の増幅回路を、図6に模式的に示すように、電源ライン間に、多数並列接続したときには、正電源Vddの正電源電流と負電源Veeの負電源電流とは、比例関係にあり、定電流源回路ゲートバイアス電源Vb1には電源電流が流れない。従って、定電流源回路ゲートバイアス電源Vb1の電源ラインの電圧は、どこでも一様になっている。
一方、正電源Vddラインと負電源Veeラインには、各電源電流が流れるので、正電源ラインの電圧は給電端から離れるに従い、電源ライン電流と電源ライン抵抗との電圧降下により電位が低下していき、また、負電源ラインの電圧は給電端から離れるに従い、電源ライン電流と電源ライン抵抗との電圧降下により電位が上昇(電流の向きが正電源と負電源で逆向き)していき、正電源ラインの単位長の抵抗と、負電源ラインの単位長の抵抗の比と、これら正負電源ラインに流れる電流比が、逆比になるように設定しておくと、正電源ラインの電圧が低下した電圧ΔVddと、負電源ラインの電圧が上昇した電圧ΔVeeとが等しくなる。この関係ΔVdd=ΔVeeを、上述した(24)式に適用すると(25)式が得られ、給電端からの距離に関係なく、差動増幅回路の出力バイアスVo1が一定となること、すなわち、トランジスタの閾値電圧Vtの変動、給電端からの距離に無関係に、差動増幅回路の出力バイアスVo1が一定となることが分かる。
Vo1=Vdd−ΔVdd−Vb1+Vee+ΔVee
=Vdd−Vb1+Vee …(25)
(G−3)第7の実施形態の効果
第7の実施形態の増幅回路50によれば、以下の効果(a)〜(c)を奏することができ、その結果、第7の実施形態のセンサ基板及び検査装置によれば、従来より一段と高精度な検査を実行することができる。
(a)MOSトランジスタの閾値電圧Vtが変動しても、無入力時の整流出力直流バイアス電圧が常に一定な差動増幅回路が得られる。
(b)電源ライン間に差動増幅回路を多段並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、該電源電圧低下に対して、無入力時の出力直流バイアス電圧が変動しない差動増幅回路が得られる。
(c)MOSトランジスタの閾値電圧Vtの変動に対する、差動増幅部52と吸い込み定電流源53間のバイアス電圧補償(上記条件1)と、ソースフォロワ回路44内の2つのソースフォロワ回路のレベルシフト電圧に対する補償(上記条件2)とが独立に行えるので、差動増幅部52、吸い込み定電流源53及びソースフォロワ回路44のMOSトランジスタを、最適サイズ化(性能)することができる。
(H)第8の実施形態
次に、本発明によるセンサ基板及び検査装置の第8の実施形態を、図面を参照しながら説明する。第8の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第8の実施形態における増幅回路を説明する。
図10は、第8の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
第8の実施形態に係る増幅回路50Aは、第7の実施形態の増幅回路に比較して、以下のような異同を有する。
第8の実施形態に係る増幅回路50Aにおいては、第7の実施形態の増幅回路50における差動増幅部52の第1の負帰還用ソース抵抗Rsaを除去し、第1の差動増幅MOSトランジスタM1aのソースを第1の吸い込み定電流源端子Isaとすると共に、差動増幅部52の第2の負帰還用ソース抵抗Rsbを除去し、第2の差動増幅MOSトランジスタM1bのソースを第2の吸い込み定電流源端子Isbとし、第1及び第2の差動増幅MOSトランジスタM1a及びM1bのソース間にソース抵抗Rsを接続して、差動増幅部52Aを構成している。
また、第8の実施形態に係る増幅回路50Aにおいては、第7の実施形態の増幅回路50における定電流源出力MOSトランジスタMisと定電流設定抵抗Rssを除去し、第1の吸い込み定電流源端子Isaにドレインを接続する第1の定電流源出力MOSトランジスタMisaのソースと負電源Veeとの間に第1の定電流設定抵抗Rssaを接続すると共に、第2の吸い込み定電流源端子Isbにドレインを接続する第2の定電流源出力MOSトランジスタMisbのソースと負電源Veeとの間に第2の定電流設定抵抗Rssbを接続し、第1及び第2の定電流源出力MOSトランジスタMisa及びMisbの各ゲートと定電流源レベルシフトMOSトランジスタMissのソースとを定電流源レベルシフトトランジスタバイアス定電流源Issに接続して、吸い込み定電流源53Aを構成している。
第8の実施形態に係る増幅回路50Aにおいて、電源レベルシフトダイオード化MOSトランジスタMLsの順方向バイアス電圧と、第1及び第2定電流源出力MOSトランジスタMisa及びMisbの各ゲートとソース間の電圧とが等しくなるように設定し、第1及び第2の負荷抵抗RLa及びRLbの無信号時の端子間電圧と、第1及び第2の定電流設定抵抗Rssa及びRssbの端子間電圧とが等しくなるように設定しておく。
具体的には、電源レベルシフトダイオード化MOSトランジスタMLsに流れる電流の半分の電流が、第1及び第2定電流源出力MOSトランジスタMisa及びMisbに流れるので、電源レベルシフトダイオード化MOSトランジスタMLsのゲート幅を、第1及び第2定電流源出力MOSトランジスタMisa及びMisbのゲート幅の2倍に設定し、同じゲート長、同じ閾値電圧VtのMOSトランジスタとし、第1及び第2の負荷抵抗RLa及びRLbと、第1及び第2の定電流設定抵抗Rssa及びRssbに等しい電流が流れるようにして、RLa=RLb=Rssa=Rssbとする。
以上の設定により、正電源Vddと差動増幅部の正負出力端子Vop及びVonとの間の電位差と、定電流源レベルシフトMOSトランジスタMissのソース電位Vb1oと負電源Veeとの間の電位差とが、トランジスタの閾値電圧Vtの変動に関係なく、常に等しくなり、上述した条件1が成立する。
第8の実施形態に係る増幅回路50Aも第7の実施形態に係る増幅回路50と同様に条件2は成立する。
上述の条件1と条件2とが同時に成立するようにすると、第7の実施形態に係る増幅回路50と同様に、正電源Vddと第1及び第2のソースフォロワ回路の正負出力端子Vop1及びVon1との間の電位差を、トランジスタの閾値電圧Vtの変動に関係なく、常に定電流源回路ゲートバイアス電源Vb1と負電源Vee間の電位差に等しくできる。
第8の実施形態によっても、上述した第7の実施形態と同様な効果を奏することができる。
(I)第9の実施形態
次に、本発明によるセンサ基板及び検査装置の第9の実施形態を、図面を参照しながら説明する。第9の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第9の実施形態における増幅回路を説明する。
図11は、第9の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
第9の実施形態に係る増幅回路50Bは、第7の実施形態の増幅回路50に比較して、以下のような異同を有する。
第9の実施形態に係る増幅回路50Bにおいては、第7の実施形態の増幅回路50における定電流源出力MOSトランジスタMisと定電流設定抵抗Rssと定電流源レベルシフトトランジスタバイアス定電流源Issと、ソースフォロワ回路44の第1及び第2のソースフォロワ負荷定電流源Ida及びIdbとを除去している。
第9の実施形態に係る増幅回路50Bにおいては、定電流源レベルシフトMOSトランジスタMissのソースに第2の基準定電流設定抵抗Rsssの一端を接続し、この第2の基準定電流設定抵抗Rsssの他端に、(1)電流ミラー回路の入力端子となるゲート及びドレインを接続し、負電源Veeに当該電流ミラー回路のコモン端子となるソースを接続する定電流設定ダイオード化MOSトランジスタMis1と、(2)差動増幅部53の吸い込み定電流源端子Isにドレインを接続し、ゲートを該電流ミラー回路の入力端子に接続し、ソースを該電流ミラー回路のコモン端子に接続する第1の電流ミラー電流出力MOSトランジスタMm1と、(3)第1のソースフォロワMOSトランジスタM3aのソースにドレインを接続し、ゲートを該電流ミラー回路の入力端子に接続し、ソースを該電流ミラー回路のコモン端子に接続する第2の電流ミラー電流出力MOSトランジスタMm2と、(4)第2のソースフォロワMOSトランジスタM3bのソースにドレインを接続し、ゲートを該電流ミラー回路の入力端子に接続し、ソースを該電流ミラー回路のコモン端子に接続する第3の電流ミラー電流出力MOSトランジスタMm3を接続している。
第9の実施形態に係る増幅回路50Bにおいて、電源レベルシフトダイオード化MOSトランジスタMLsの順方向バイアス電圧と、電流ミラー回路の定電流設定ダイオード化MOSトランジスタMis1の順方向バイアス電圧とを等しく設定し、第1及び第2の負荷抵抗RLa及びRLbの無信号時の端子間電圧と、第2の基準定電流設定抵抗Rsssの端子間電圧とが等しくなるように設定しておく。
若しくは、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのゲートとソース間の電圧と、電流ミラー回路の定電流設定ダイオード化MOSトランジスタMis1の順方向バイアス電圧とを等しく設定し、電源レベルシフトダイオード化MOSトランジスタMLsの順方向バイアス電圧と、定電流源レベルシフトMOSトランジスタMissのゲートとソース間の電圧とを等しく設定し、第1及び第2の負荷抵抗RLa及びRLbの無信号時の端子間電圧と、第2の基準定電流設定抵抗Rsssの端子間電圧とが等しくなるように設定しておく。
具体的には、トランジスタのゲート長及び閾値電圧Vtを同じくし、ゲート幅は、流したい電流値に比例して大きくし、抵抗値は、流したい電流比の逆比にする。
以上により、第7の実施形態に係る増幅回路50と同様に、正電源Vddとソースフォロワ回路44Bの正負出力端子Vop1及びVon1との間の電位差を、トランジスタの閾値電圧Vtの変動に関係なく、常に定電流源回路ゲートバイアス電源Vb1と負電源Vee間の電位差に等しくできる。
(J)第10の実施形態
次に、本発明によるセンサ基板及び検査装置の第10の実施形態を、図面を参照しながら説明する。第10の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第10の実施形態における増幅回路を説明する。第10の実施形態の増幅回路は、全波整流回路付差動増幅回路である。
(J−1)第10の実施形態の構成
図12は、第10の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
第10の実施形態に係る増幅回路60は、第7の実施形態の増幅回路50におけるソースフォロワ回路44を、全波整流回路61に置き換えた全波整流回路付差動増幅回路である。すなわち、差動増幅部52の正負出力Vop及びVonに接続される、ソースフォロワ回路44を、第1及び第2の入力端子Vin1及びVip1から入力される全波整流回路61に置き換えたものである。
全波整流回路61は、ソースフォロワ回路44の第2のソースフォロワ負荷定電流源Idbを除去し、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのソース間を接続して全波整流出力端子Vo1とし、この全波整流出力端子Vo1とグランド間に、電圧保持容量Chを付加接続したものである。
(J−2)第10の実施形態の動作
第10の実施形態に係る増幅回路60における、差動増幅回路動作や、MOSトランジスタの閾値電圧Vt変動に対する(全波整流出力Vo1の無入力時の)直流バイアス電位の補償動作に関しては、上述した第7の実施形態の増幅回路50と同様であり、その詳細説明を省略する。
この第10の実施形態における全波整流回路61は、第1の入力端子Vin1に対応するソースフォロワ・整流回路(上述した図4参照)と、第2の入力端子Vip1に対応するソースフォロワ・整流回路を融合したものである。すなわち、2つのソースフォロワ・整流回路の出力を結合し、2つのソースフォロワ負荷定電流源Ida及びIdbを1つにまとめて改めてIdaとし、同様に、2つの電圧保持容量Cha及びChbを1つにまとめて改めて電圧保持容量Chとしたものであり、2つの入力電圧Vip1とVin1の高い電位が有効となって低い電位側が無視される動作となり、2つの入力電圧Vip1とVin1が差動信号であるので、全波整流動作となる。
第7の実施形態と同様に、MOSトランジスタの閾値電圧Vtの変動に対する、差動増幅部52と吸い込み定電流源53間のバイアス電圧補償(上記条件1)と、全波整流回路61のソースフォロワMOSトランジスタのレベルシフト電圧に対する補償(上記条件2)とが独立に行えるので、差動増幅部52、吸い込み定電流源53、全波整流回路61のMOSトランジスタを、最適サイズ化(性能)することができる。
また、図13に模式的に示すように、電源ライン間に、第10の実施形態の増幅回路60を多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路60の電源電圧が低下するが、第7の実施形態で説明したと同様に、電源電圧低下に対して全波整流出力Vo1の無入力時の直流バイアス電位が補償されて変動しない、差動増幅動作、全波整流動作となる。
(J−3)第10の実施形態の効果
第10の実施形態の増幅回路60によれば、以下の効果(a)〜(c)を奏することができ、その結果、第7の実施形態のセンサ基板及び検査装置によれば、従来より一段と高精度な検査を実行することができる。
(a)差動増幅回路51のMOSトランジスタの閾値電圧Vtが変動しても、無入力時の整流出力直流バイアス電圧が常に一定な差動増幅動作に、全波整流動作を付加することができる。
(b)電源ライン間に、第10の実施形態の増幅回路60を多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、電源電圧低下に対して、無入力時の出力直流バイアス電圧が変動しない差動増幅動作に、全波整流動作を付加できる。
(c)MOSトランジスタの閾値電圧Vtの変動に対する、差動増幅部52と吸い込み定電流源53間のバイアス電圧補償(上記条件1)と、全波整流回路61のソースフォロワMOSトランジスタのレベルシフト電圧に対する補償(上記条件2)とが独立に行えるので、差動増幅部52、吸い込み定電流源53、全波整流回路61のMOSトランジスタを最適サイズ化(性能)することができる。
(J−4)第10の実施形態の変形実施形態
第10の実施形態の増幅回路60は、第7の実施形態の増幅回路50におけるソースフォロワ回路44を全波整流回路61に置き換えたものであるが、第8や第9の実施形態の増幅回路50A、50Bにおけるソースフォロワ回路44、44Bを全波整流回路に置き換えるようにしても良い。
詳細説明は省略するが、図14は、第8の実施形態の増幅回路50Aにおけるソースフォロワ回路44を全波整流回路61に置き換えたものを示し、図15は、第9の実施形態の増幅回路50Bにおけるソースフォロワ回路44Bを全波整流回路61Bに置き換えたものを示している。
(K)第11の実施形態
次に、本発明によるセンサ基板及び検査装置の第11の実施形態を、図面を参照しながら説明する。第11の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第11の実施形態における増幅回路を説明する。第11の実施形態の増幅回路は、ピークホールド回路付差動増幅回路である。付加されるピークホールド回路は、リセット付きである。
(K−1)第11の実施形態の構成
図16は、第11の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
第11の実施形態に係る増幅回路60Cは、第7の実施形態の増幅回路50におけるソースフォロワ回路44を、ピークホールド回路62に置き換えたピークホールド回路付差動増幅回路である。すなわち、差動増幅部52の正負出力Vop及びVonに接続される、ソースフォロワ回路44を、第1及び第2の入力端子Vin1及びVip1から入力されるピークホールド回路62に置き換えたものである。
第11の実施形態に係る増幅回路60Cは、第7の実施形態の増幅回路50におけるソースフォロワ回路44の第1及び第2のソースフォロワ負荷定電流源Ida及びIdbを除去し、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのソース間を接続してピークホールド出力端子Vo1とし、このピークホールド出力端子Vo1とグランド間に、電圧保持容量Chを付加接続すると共に、スイッチ駆動パルス信号源VpLからのパルス信号により、間欠的に、ピークホールド出力端子Vo1に接続する電圧保持容量Chの端子をピークホールドリセットバイアス電源Vb3に接続するスイッチ回路Swとこのスイッチ回路Swの電流を制限する抵抗Roとの直列回路を付加接続している。
すなわち、第11の実施形態に係る増幅回路60Cでは、ソースフォロワ負荷定電流源Ida(図12参照)が流す定電流Idaを0(削除)とし、代わりに、スイッチ駆動パルス信号源VpLからのパルス信号により、間欠的に、ピークホールド出力端子Vo1に接続する電圧保持容量Chの端子をピークホールドリセットバイアス電源Vb3に接続するスイッチ回路Swを設けている。
図16に示すリセット付ピークホールド回路62は、模式的に示したものであり、具体的な回路は図16に示す構成に限定されない。
第11の実施形態に係る増幅回路60Cでは、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのゲートとソース間の電圧が、ほぼMOSトランジスタの閾値電圧Vtから整流動作を開始するので、定電流源レベルシフトMOSトランジスタMissのゲートとソース間の電圧も、ほぼMOSトランジスタの閾値電圧Vtとする必要があり、定電流源レベルシフトトランジスタバイアス定電流源Issの出力電流Issを可能な限り小さい電流とし、また、定電流源レベルシフトMOSトランジスタMissのゲート幅を可能な限り大きくする。
(K−2)第11の実施形態の動作
第11の実施形態に係る増幅回路60Cにおける、差動増幅回路動作や、MOSトランジスタの閾値電圧Vt変動に対する(ピークホールド出力Vo1の無入力時の)直流バイアス電位の補償動作に関しては、上述した第7の実施形態の増幅回路50と同様であり、その詳細説明を省略する。
この第11の実施形態は、第7の実施形態の増幅回路50におけるソースフォロワ回路44を、ピークホールド回路62に置き換えているので、差動増幅部52の出力に対するリセット付ピークホールド動作を実行する。スイッチ回路Swのオフ時に、差動増幅部52の出力Vop及びVonのピークをホールド(ピークを検出)し、スイッチ回路Swのオン時に、ピーク検出出力をピークホールドリセットバイアス電源Vb3の出力電圧値にリセットする。なお、抵抗Roは、スイッチ回路Swがオン状態となったときに、このスイッチ回路Swに流れるリセット電流を適正値に制限するためのものである。
第7の実施形態と同様に、MOSトランジスタの閾値電圧Vtの変動に対する、差動増幅部52と吸い込み定電流源53間のバイアス電圧補償(上記条件1)と、ピークホールド回路62のソースフォロワMOSトランジスタのレベルシフト電圧に対する補償(上記条件2)とが独立に行えるので、差動増幅部52、吸い込み定電流源53、ピークホールド回路62のMOSトランジスタを、最適サイズ化(性能)することができる。
また、上述した図13に模式的に示すように、電源ライン間に、第11の実施形態の増幅回路60Cを多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路60Cの電源電圧が低下するが、第3の実施形態で説明したと同様に、電源電圧低下に対してピークホールド出力Vo1の無入力時の直流バイアス電位が補償されて変動しない、差動増幅動作、ピークホールド動作となる。
(K−3)第11の実施形態の効果
第11の実施形態の増幅回路60Cによれば、以下の効果(a)〜(c)を奏することができ、その結果、第11の実施形態のセンサ基板及び検査装置によれば、従来より一段と高精度な検査を実行することができる。
(a)差動増幅回路60CのMOSトランジスタの閾値電圧Vtが変動しても、無入力時のピークホールド出力の直流バイアス電圧が常に一定な差動増幅動作に、ピークホールド動作を付加することができる。
(b)電源ライン間に、第11の実施形態の増幅回路60Cを多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、電源電圧低下に対して、無入力時の出力直流バイアス電圧が変動しない差動増幅動作に、ピークホールド動作を付加できる。
(c)MOSトランジスタの閾値電圧Vtの変動に対する、差動増幅部52と吸い込み定電流源53間のバイアス電圧補償(上記条件1)と、ピークホールド回路62のソースフォロワMOSトランジスタのレベルシフト電圧に対する補償(上記条件2)とが独立に行えるので、差動増幅部52、吸い込み定電流源53、ピークホールド回路62のMOSトランジスタを最適サイズ化(性能)することができる。
(K−4)第11の実施形態の変形実施形態
第11の実施形態の増幅回路60Cは、第7の実施形態の増幅回路50におけるソースフォロワ回路44をピークホールド回路62に置き換えたものであるが、図示は省略するが、第8や第9の実施形態の増幅回路50A、50Bにおけるソースフォロワ回路44、44Bをピークホールド回路62に置き換えるようにしても良い。
(L)第12の実施形態
次に、本発明によるセンサ基板及び検査装置の第12の実施形態を、図面を参照しながら説明する。第12の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第12の実施形態における増幅回路を説明する。第12の実施形態に係る増幅回路は、第7の実施形態に係る増幅回路の抵抗をダイオード化トランジスタブロックに置き換えたものである。
(L−1)第12の実施形態の構成
図17は、第12の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
図17において、第12の実施形態の増幅回路70は、差動増幅部72及び吸い込み定電流源73を有する差動増幅回路71に、ソースフォロワ回路44を付加したものである。
以下では、ソースフォロワ回路44に対する説明は省略し、差動増幅回路71について説明する。
差動増幅回路71は、図9に示した第7の実施形態の差動増幅回路51と同様に、差動増幅部72、吸い込み定電流源73、及び、電源レベルシフトダイオード化トランジスタMLsを有する。
差動増幅部72は、第7の実施形態の差動増幅部52における第1及び第2の負帰還用ソース抵抗Rsa及びRsbを、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個(0個を含む)だけ直並列接続して構成した第1及び第2のソースインピーダンス用ダイオード化トランジスタブロック41a及び41bに置き換えると共に、第7の実施形態の差動増幅部52における第1及び第2の負荷抵抗RLa及びRLbを、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成した第1及び第2の負荷用ダイオード化トランジスタブロック42a及び42bに置き換えたと同様な構成を有している。
また、吸い込み定電流源73は、第7の実施形態の吸い込み定電流源53における定電流設定抵抗Rssを、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成した吸い込み定電流設定用ダイオード化トランジスタブロック74に置き換えたと同様な構成を有している。
(L−2)第12の実施形態の動作
以下では、第12の実施形態に係る増幅回路70の特徴的動作について簡単に言及する。
電圧利得は、上述した第4(〜第6)の実施形態と同様に、MOSトランジスタのゲートサイズと、各ダイオード化トランジスタの個数とで決定され、MOSトランジスタの閾値電圧Vtの変動に対して変動せず、また、第7(〜第9)の実施形態と同様に、対応する素子間の電圧降下を揃えることで、第7(〜第9)の実施形態と同様に、MOSトランジスタの閾値電圧Vtが変動しても、無入力時の整流出力直流バイアス電圧が常に一定な差動増幅回路が得られる。
以上の動作は、第4(〜第6)の実施形態や第7(〜第9)の実施形態と同様に、電源ライン間に第12の実施形態に係る増幅回路70を多段に並列接続した場合(図6参照)、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、この電源電圧低下に対して、電圧利得及び無入力時の出力直流バイアス電圧が変動しない増幅回路が得られ、その結果、多段の全ての増幅回路70に一様な電圧利得が得られる。
(L−3)第12の実施形態の効果
第12の実施形態の増幅回路70によれば、以下の効果(a)〜(i)を奏することができ、その結果、第12の実施形態のセンサ基板及び検査装置によれば、従来より一段と高精度な検査を実行することができる。下記の一部の効果は、既述した実施形態で説明した理由により奏するものである。
(a)利得が各MOSトランジスタの閾値電圧Vtやバイアス電流の影響を受けず、各MOSトランジスタのゲートサイズとトランジスタ個数の比で決定される差動増幅動作を実現できる。
(b)オペアンプを用いた逆相出力アンプの場合、ゲイン決定用負帰還抵抗が増幅回路としての入力インピーダンスを低下させるが、この実施形態の増幅回路では、入力インピーダンスはMOSトランジスタのゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。
(c)ダイオードインピーダンスを用いているが、各MOSトランジスタが飽和動作とみなせる動作範囲では線形性が確保されて波形歪を生じない。
(d)負荷用とソースインピーダンス用のMOSトランジスタの構造を揃えると、低周波から高周波まで、負荷インピーダンスとソース側インピーダンスの比が変化せず、低周波から高周波まで、平坦なゲイン特性が得られる。
(e)オペアンプ回路のような出力から入力へのループ負帰還回路が不要なので、発振の恐れがない。
(f)出力から入力へのループ負帰還回路が不要なので、入力部のバイアス電圧と、出力部のバイアス電圧とを、自由な値に設定できる。
(g)N型(又はP型)の単一タイプのトランジスタで構成でき、抵抗素子を用いない回路なので、IC化した場合に、P型(又はN型)のいずれかのトランジスタ生成工程と抵抗生成工程とが不要となり、低製造コスト化、短納期化が図れる。
(h)第4(〜第6)の実施形態の実施形態と同様に、対応する素子間の電圧降下を揃えることで、MOSトランジスタの閾値電圧Vtが変動しても、無入力時の整流出力直流バイアス電圧が常に一定な差動増幅回路が得られる。
(i)電源ライン間に、この実施形態の増幅回路を多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅器の電源電圧が低下するが、該電源電圧低下に対して、電圧利得及び無入力時の出力直流バイアス電圧が変動しない増幅回路が得られる。
(L−4)第12の実施形態の変形実施形態
図18は、第12の実施形態の増幅回路70を、一部変形した増幅回路70Aを示す回路図である。
増幅回路70Aは、第12の実施形態の増幅回路70において、正電源Vddと差動増幅部72の正電源端子Vdとの間に接続するゲートとドレインを接続した電源レベルシフトダイオード化MOSトランジスタMLsを、第1及び第2の電源レベルシフトダイオード化MOSトランジスタMLsa及びMLsbに分け、それぞれを負荷素子として、第1及び第2の負荷用ダイオード化トランジスタブロック42a及び42bのそれぞれに付加したものである。
この増幅回路70Aによっても、第12の実施形態の増幅回路70と同様な効果を奏することができる。
図19は、第12の実施形態の増幅回路70を、一部変形した増幅回路70Bを示す回路図である。
増幅回路70Bは、増幅回路70Aと同様に、第12の実施形態の増幅回路70における電源レベルシフトダイオード化MOSトランジスタMLsを、第1及び第2の電源レベルシフトダイオード化MOSトランジスタMLsa及びMLsbに分けている。
また、増幅回路70Bは、増幅回路70Aにおいて、(1)定電流源出力MOSトランジスタMisと、ダイオード化トランジスタMis1〜Mis3を有限個直並列接続して構成した吸い込み定電流設定用ダイオード化トランジスタブロック74と、定電流源レベルシフトトランジスタバイアス定電流源Issと、ソースフォロワ回路44の第1及び第2のソースフォロワ負荷定電流源Ida及びIdbとを除去し、代わりに、(2)定電流源レベルシフトMOSトランジスタMissのソースに、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタMis2〜Mis4を有限個直並列接続して構成した基準定電流設定用ダイオード化トランジスタブロック75の一端を接続し、(3)基準定電流設定用ダイオード化トランジスタブロック75の他端に、(3−1)電流ミラー回路の入力端子となるゲート及びドレインを接続し負電源Veeにこの電流ミラー回路のコモン端子となるソースを接続する定電流設定ダイオード化MOSトランジスタMis1と、(3−2)差動増幅部72Aの吸い込み定電流源端子Isにドレインを接続しゲートを該電流ミラー回路の入力端子に接続しソースを該電流ミラー回路のコモン端子に接続する第1の電流ミラー電流出力MOSトランジスタMm1と、(3−3)第1のソースフォロワMOSトランジスタM3aのソースにドレインを接続しゲートを該電流ミラー回路の入力端子に接続しソースを該電流ミラー回路のコモン端子に接続する第2の電流ミラー電流出力MOSトランジスタMm2と、(3−4)第2のソースフォロワMOSトランジスタM3bのソースにドレインを接続しゲートを該電流ミラー回路の入力端子に接続しソースを該電流ミラー回路のコモン端子に接続する第3の電流ミラー電流出力MOSトランジスタMm3を接続して構成されている。
基準定電流設定用ダイオード化トランジスタブロック75は、図11に示す第9の実施形態における基準定電流設定抵抗Rsssに対応するものである。
従って、増幅回路70Bにおける吸い込み定電流源73B及びソースフォロワ回路44Bの作用効果は、第9の実施形態と同様である。
(M)第13の実施形態
次に、本発明によるセンサ基板及び検査装置の第13の実施形態を、図面を参照しながら説明する。第13の実施形態は、センサ回路8内の増幅回路だけが既述の実施形態と異なっており、以下では、第13の実施形態における増幅回路を説明する。
図20は、第13の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。
第13の実施形態に係る増幅回路80は、図18に示す第12の実施形態の第1の変形実施形態における増幅回路70Aのソースフォロワ回路44を、全波整流回路61に置き換えたものである。
全波整流回路61は、図12に示した第10の実施形態の増幅回路60における全波整流回路61と同様な構成を有し、同様な作用効果を奏するものである。
MOSトランジスタの閾値電圧Vtが変動しても、電圧利得及び無入力時の整流出力直流バイアス電圧が常に一定となる動作は、第12の実施形態やその変形実施形態と同様であり、差動増幅部72Aの正負出力Vop及びVonに接続されるソースフォロワ回路44を、第1及び第2の入力端子Vin1及びVip1から全波整流回路61に置き換えることにより、単なる差動増幅動作から、全波整流回路付差動増幅回路の動作に変更する。
第12の実施形態やその変形実施形態と同様に、電源ライン間に増幅回路を多段並列接続した場合(図13参照)、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、この電源電圧低下に対して、電圧利得及び無入力時の出力直流バイアス電圧が変動しない、全波整流回路付差動増幅回路が得られる。
第13の実施形態に係る増幅回路80によっても、第12の実施形態と同様な効果を奏することができ、また、出力を全波整流出力とすることができ、その結果、第13の実施形態のセンサ基板及び検査装置によれば、従来より一段と高精度な検査を実行することができる。
第13の実施形態に係る増幅回路80は、図18に示す第12の実施形態の第1の変形実施形態における増幅回路70Aのソースフォロワ回路44を、全波整流回路61に置き換えたものであったが、他の回路への置換を行うようにしても良い。
図21は、第12の実施形態の第2の変形実施形態における増幅回路70Bにおけるソースフォロワ回路44Bを全波整流回路61Bに置き換えた増幅回路80A(第13の実施形態に対する第1の変形実施形態)を示しており、図22は、第12の実施形態の第1の変形実施形態における増幅回路70Aのソースフォロワ回路44を、リセット付ピークホールド回路62に置き換えた増幅回路80B(第13の実施形態に対する第2の変形実施形態)を示している。
図21に示す増幅回路80Aや図22に示す増幅回路80Bの動作や作用効果については、既述した実施形態の説明から容易に理解できるので、その説明は省略する。
(N)他の実施形態
上記各実施形態の説明においても、種々変形実施形態に言及したが、さらに、以下に例示するような変形実施形態を挙げることができる。
(N−1)差動増幅回路に、ソースフォロワ回路、全波整流回路又はリセット付ピークホールド回路などの付加回路を付加する増幅回路は、以下の条件などを満足すれば良く、既述した実施形態や、既述した実施形態の変形実施形態に限定されるものではない。
付加回路を付加している増幅回路においては、MOSトランジスタの閾値電圧Vt、並びに、正負電源電圧Vdd及びVeeの変動に対して、上述した(23)〜(25)式が常に成り立つようにすることがポイントであり、その前提は、(20)及び(22)式に示す条件1及び条件2が成立することである。以下に、(23)〜(25)式、(20)及び(22)式を再掲載する。
Vdd−Vop1=Vdd−Von1=Vb1−Vee …(23)
Vo1=Vdd−Vb1+Vee …(24)
Vo1=Vdd−ΔVdd−Vb1+Vee+ΔVee
=Vdd−Vb1+Vee …(25)
Vdd−Vop=Vdd−Von=Vb1o−Vee …(20)(条件1)
Vop−Vop1=Von−Von1=Vb1−Vb1o …(22)(条件2)
以上の条件1及び条件2を成立させる回路構成であれば、上述した増幅回路の実施形態やその変形実施形態に限定されない。
例えば、図23に示す第14の実施形態の増幅回路90のように、定電流源レベルシフトトランジスタバイアス定電流Issの値と、差動増幅部の吸い込み定電流Isの値とを同じ値とし、定電流源出力MOSトランジスタMisの役割を定電流源レベルシフトトランジスタMissに兼ねさせる構成とすると、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bの各ゲートとソース間電圧は、定電流源レベルシフトトランジスタMissのゲートとソース間の電圧とではなく、定電流設定用ダイオード化トランジスタブロック(図23ではMis1からMis4)のいずれかのダイオード電圧と等しく、残りの定電流設定用ダイオード化トランジスタのダイオード電圧と定電流源レベルシフトトランジスタMissのゲートとソース間の電圧との和が、負荷用ダイオード化トランジスタブロック(図23ではMLsaからML3a、又は、MLsbからML3b)のダイオード電圧の和と同じとなれば良い。
また、定電流源レベルシフトトランジスタMissのゲートとソース間の電圧と、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bの各ゲートとソース間電圧が同じとなり、定電流設定用ダイオード化トランジスタブロック(図23ではMis1からMis4)のダイオード電圧和と、負荷用ダイオード化トランジスタブロック(図23ではMLsaからML3a、又は、MLsbからML3b)のダイオード電圧和とが同じとなる構成であっても良い。
また例えば、図24に示す第15の実施形態の増幅回路91のように、逆に、差動増幅部への吸い込み定電流Isの生成回路の定電流Isから、電流ミラー回路を用いて、定電流源レベルシフトトランジスタバイアス定電流Issや、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのソースフォロワ負荷定電流Ida及びIdbを生成するようにしても良い。
さらにまた、出力部がソースフォロワ出力回路構成でなく、全波整流回路構成や、リセット付ピークホールド回路の場合、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのソースフォロワ負荷電流Idaが微小電流となるので、定電流源レベルシフトMOSトランジスタmissの定電流Issも微小電流となる。このような場合、図25に示す第16の実施形態の増幅回路92のように、差動増幅部の比較的大きな吸い込み定電流Isと、微小電流である定電流源レベルシフトMOSトランジスタmissの定電流Issとの中間的な第2の基準定電流Isssを生成する第2の基準定電流生成回路を付加し、電流ミラー回路を用いて、この第2の基準電流Isssより、差動増幅部の吸い込み定電流Isと、定電流源レベルシフトMOSトランジスタMissの定電流Issと、第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのソースフォロワ負荷電流Idaとを生成するようにしても良い。
図25に示す第16の実施形態の増幅回路92の考えは、第4〜第9の実施形態のような抵抗とMOSトランジスタが混在する場合にも適用でき、図26には、適用した第17の実施形態の増幅回路93を示している。増幅回路93では、差動増幅回路吸い込み定電流源側の第2の基準定電流設定抵抗Rsssの電圧降下と負荷側の抵抗RLa及びRLbの電圧降下とを合わせ、また、差動増幅回路吸い込み定電流源側の定電流源レベルシフトMOSトランジスタMissのソース電位Vb1oと負電源Vee間に、第2の定電流源レベルシフトMOSトランジスタMisssと電流ミラー電流基準MOSトランジスタMis1と、2個のMOSトランジスタが接続されるので、これに合わせて、負荷側の電源レベルシフトダイオード化MOSトランジスタもMLs1とMLs2と、2個分のMOSトランジスタを接続する。
条件1及び条件2の中で、対応するトランジスタのドレインとソース間のバイアス電圧も合わせることが望ましい。
(N−2)本発明のセンサ基板に設けられた増幅回路に信号を与える信号源も、上記各実施形態のものに限定されるものではなく、以下に例示するような信号源を適用するようにしても良い。例えば、上述したセンサ基板上のセンサ電極がピックアップした信号を、増幅回路に供給するに際して、以下に等価回路を示す信号源からの信号とみなせるようにして、増幅回路に供給するようにすれば良い。
図27に示す信号源は、出力に入力バイアス抵抗Riが接続された入力直流バイアス電源Vidcと、出力に入力DCデカップリング容量Ciが接続された入力交流信号源Vsとを、グランドと信号源出力Vsoとの間に並列接続する構成のものである。これら抵抗Ri及び容量Ciでハイパスフィルタが構成されている。
図28に示す信号源は、図27に示す信号源の出力を正出力Vspoとし、入力直流バイアス電源Vidcの出力を信号源の負出力Vsnoとした、不平衡型の差動信号源である。
図27及び図28に示す信号源における入力バイアス抵抗Riは、入力バイアスMOS抵抗や入力バイアス抵抗用ダイオード化MOSトランジスタとされても良い。図29は、図28に示す信号源の入力バイアス抵抗Riを、入力バイアスMOS抵抗に置き換えたものである。図30は、図28に示す信号源の入力バイアス抵抗Riを、入力バイアス抵抗用ダイオード化MOSトランジスタの直列回路として構成したものであり、図31は、図28に示す信号源の入力バイアス抵抗Riを、入力バイアス抵抗用ダイオード化MOSトランジスタの並列回路として構成したものである。
差動増幅部を有する上記各実施形態の増幅回路は、交流信号源が片相信号である不平衡型の差動信号源からの信号を増幅するものを示したが、交流信号源が正相出力と負相出力とを持つ平衡型の差動信号源からの信号を増幅するように適用しても良い。
図32〜図36には、上述した各種の不平衡型の差動信号源に対応する、平衡型の差動信号源の構成を示している。
(N−3)上記各実施形態において、電流ミラー回路として種々説明したが、他の構成の電流ミラー回路を適用しても良いことは勿論である。
例えば、図37に示すような構成のものを適用しても良い。図37は、定電流源出力MOSトランジスタMisのソースと負電源Veeとの間に、ドレインとゲートを接続してダイオード化した複数のMOSトランジスタMis1〜Mis3(3個に限定されない)で構成する定電流設定用ダイオード化トランジスタブロックを接続し、生成される定電流Issを、ゲートとドレインを接続してダイオード化した電流ミラー電流基準トランジスタMis1に流し、この電流ミラー電流基準トランジスタMis1のゲートにゲートを接続し該電流ミラー電流基準トランジスタMis1のソースにソースを接続してドレインより定電流を出力する電流ミラー電流出力MOSトランジスタMm1からMm2で構成する電流ミラー回路に、さらに、カスコード接続MOSトランジスタMis2、Mm1a及びMm2aを付加した電流ミラー回路であり、これらの構成に限定されない。
(N−4)上記各実施形態は、第1及び第2の差動増幅MOSトランジスタM1a及びM1b側から定電流を引き込む吸い込み定電流源が1個のものを示したが、図38に示すように、2つの定電流源を有するものであっても良い。
図38においては、従来の第1と第2の負帰還用ソース抵抗Rsa及びRsbの和の値に相当するソース抵抗Rsを、第1及び第2の差動増幅MOSトランジスタM1a及びM1bのソース間に接続し、単一の吸い込み定電流源を2つに分けて、それぞれ、従来の定電流値Isの半分の吸い込み定電流を流す第1及び第2の吸い込み定電流源Isa及びIsbとし、第1及び第2の差動増幅MOSトランジスタM1a及びM1bのそれぞれのソースに接続して構成したものである。
図38に示すような2段積構成を適用した場合であっても、上述した条件1及び条件2を成立させることを要する。
上記各実施形態で示した吸い込み定電流源を、置換可能ならば、他の実施形態で示した吸い込み定電流源に置き換えるようにしても良い。
吸い込み定電流源と近似の動作をする回路として、第1及び第2の負帰還用ソース抵抗RsaおよびRsbの接続端と負電源Veeとの間に高抵抗を接続したものがあり、これを適用するようにしても良い。
(N−5)上記各実施形態の増幅回路における各種電源は、いずれかが0V(グランド接続)であっても良く、同電圧の場合には、1つの電源を共用するようにしても良い。
(N−6)上記各実施形態の増幅回路における各MOSトランジスタのPN極性を逆にしても良くし、電源電圧関係を逆にしても同様に動作する。
(N−7)第1及び第2のカスコード接続トランジスタM2a及びMsbや高域補償容量Cpや高域カット容量CLを含まない各種実施形態の構成に対し、第1及び第2のカスコード接続トランジスタM2a及びMsbや高域補償容量Cpや高域カット容量CLを付加するようにしても良い。
(N−8)正相及び負相の2出力の上記各実施形態の増幅回路に対し、Vop端子或いはVon端子、又は、Vop11端子或いはVon1端子のいずれかを削除して片相出力とするようにしても良い。テスタ部11の構成に応じて、適宜片相出力とすれば良い。
このように片相出力にされた場合、不要とされた側の要素、例えば、第1又は第2の負荷用ダイオード化トランジスタブロックや、ソースフォロワ回路内の2つのソースフォロワ回路部分の一方などを省略するようにしても良い。
片相出力化すると、回路素子数が減少し、IC化した場合にチップ面積を縮小することができる。
(N−9)上記各実施形態における全波整流回路、又は、リセット付ピークホールド回路の第1及び第2のソースフォロワMOSトランジスタM3a及びM3bのいずれかを省略して、半波整流回路、又は、リセット付半波ピークホールド回路を付加した増幅回路とするようにしても良い。
(N−10)上述した以外でも、組合せ可能ならば、上記各実施形態の技術思想を組み合わせて適用しても良い。
(N−11)上記各実施形態では、トランジスタとして、MOS型の電界効果トランジスタ(FET)を利用したものを示したが、MES型やMIS型の電界効果トランジスタなど、他のユニポーラトランジスタを利用するようにしても良い。
(N−12)上記説明では、本発明のセンサ基板を、表示用基板の検査に用いる場合を説明したが、電極がマトリクス状に配列され、1列ずつ駆動できる基板であれば、検査対象基板は表示用基板に限定されるものではない。