JP2009290490A - 増幅回路 - Google Patents

Abstract

【課題】 線形性の良好な増幅回路を提供する。
【解決手段】 本発明の増幅回路は、増幅ＭＯＳトランジスタと、ダイオード化ＭＯＳトランジスタを有限個（０個を含む）だけ直並列接続して構成された、増幅ＭＯＳトランジスタのソース側に接続される負帰還ソースインピーダンス用ダイオード化トランジスタブロックと、ダイオード化ＭＯＳトランジスタを有限個だけ直並列接続して構成された、増幅ＭＯＳトランジスタのドレイン側に接続される負荷用ダイオード化トランジスタブロックとを備える。そして、増幅ＭＯＳトランジスタのソースインピーダンスと負帰還ソースインピーダンス用ダイオード化トランジスタブロックのインピーダンスとの和のインピーダンスと、負荷用ダイオード化トランジスタブロックのインピーダンスとの比により電圧利得が決定される構成とした。
【選択図】 図１

Description

本発明は増幅回路に関し、例えば、液晶表示パネルのガラス基板のような表示用基板の検査に用いるセンサ基板上のセンサ回路に適用し得るものである。

表示用基板は、例えば、それぞれが液晶表示パネルに分割される複数の表示用基板領域を一方の面に備える複数個取りのガラス基板である。図３９に示すように、各表示用基板領域１０は、それぞれが矩形をした画素電極１２と、この画素電極１２に接続されたスイッチング素子１４とを備える多数の画素領域（すなわち、セル領域）をマトリクス状に有している。

各画素電極１２は、表示用基板１０と平行の薄膜状をした電極であり、例えば、対応する画素領域とほぼ同じ大きさを有する矩形の平面形状を有している。各スイッチング素子１４は、例えば、ソース電極、ドレイン電極及びゲート電極を有する電界効果型の薄膜トランジスタ（ＴＦＴ）であり、ドレイン電極（又はソース電極）が対応する画素電極１２に接続されている。Ｘ方向に整列するスイッチング素子１４のゲート電極は共通のゲート配線１６に接続されており、Ｙ方向に整列するスイッチング素子１４のソース電極（又はドレイン電極）は共通の配線１８に接続されている。

ゲート配線１６の電圧制御により、該当する列のスイッチング素子１４をオン状態にし、配線１８への試験用の高周波信号の印加により、該当する列の画素電極１２を充放電させることなどにより、スイッチング素子１４、ゲート配線１６、配線１８の断線などを検出することができる。画素電極１２は、例えば、Ｘ方向（の一列）に７１６８個並設され、一列毎に断線などの検査が実行される。Ｘ方向の一列は、例えば、２５ｃｍ強の長さを有する。

特許文献１には、検査対象の画素電極１２の列に、非接触に、センサ基板を対向させて検査する方法が記載されている。

センサ基板には、画素電極１２のＸ方向の配列と同様なピッチで、画素電極１２に１対１で対向させるセンサ電極が整列されている。画素電極１２と対応するセンサ電極とが電磁的に結合する程度の距離に、センサ基板を、検査対象の画素電極１２の列に接近させ、画素電極１２から放射された信号（上述した試験用の高周波信号）をセンサ電極がピックアップし、センシング用の増幅回路（特許文献１の図８参照）を介して増幅した後、テスタ部で信号の存在等を確認するようにして検査する。

表示用基板及びセンサ基板を間欠的に相対的に移動させながら、画素電極１２の各列を順次検査する。

例えば、上述したように、画素電極１２は、２５ｃｍ強の長さに７１６８個並設されるので、センサ基板上に形成されるセンシング用の増幅回路も、例えば、わずか２５ｃｍ強の長さに７１６８個並設する必要がある。そのため、センシング用の増幅回路はＳＯＧ（ポリシリコン）で構成することが実用的であり、その増幅回路は、微小容量結合入力となるために高入力インピーダンスであること、多数並列配置できるために、素子の特性バラツキや２５ｃｍ強の長い電源ライン抵抗による電源電圧降下があってもアンプ特性（ゲイン、出力バイアスなど）がばらつかないこと、ＩＣ化した場合の実回路面積が小面積となることが求められ、例えば、各増幅回路に、図４０に示すようなソース接地増幅回路を利用することが検討されている。

図４０において、ソース接地増幅回路２０は、当該ソース接地増幅回路２０の入力端子Ｖｉにゲートを接続する増幅ＭＯＳトランジスタＭ１のソースと負電源Ｖｅｅとの間に負帰還用ソース抵抗Ｒｓを接続し、ＭＯＳトランジスタＭ１のドレインと正電源Ｖｄｄとの間に負荷抵抗ＲＬを接続し、負荷抵抗ＲＬの増幅ＭＯＳトランジスタＭ１のドレイン接続端を、当該ソース接地増幅回路２０の出力端子Ｖｏとして構成されている。ソース接地増幅回路２０の入力端子Ｖｉは、信号源２２の出力Ｖｓｏに接続されている。図４０は、上述したセンサ電極がピックアップした信号を信号源２２からの信号とみなし、信号源２２を等価回路で示したものである。信号源２２は、入力直流バイアス電源Ｖｉｄｃと入力交流信号源Ｖｓとを直列に接続して、この直列回路の一端をグランドに接続し、他端を信号源出力Ｖｓｏとする構成となっている。なお、正電源Ｖｄｄ、負電源Ｖｅｅ、信号源２２の入力直流バイアス電源Ｖｉｄｃのいずれかが０Ｖ（すなわちグランド）に接続されていても良い。

ソース接地増幅回路２０は、ＭＯＳトランジスタＭ１のゲートがソース接地増幅回路２０の入力端子Ｖｉとなっているため、この入力端子Ｖｉには電流が流れない。

一方、入力端子Ｖｉと負電源Ｖｅｅとの間の直流電位差を、ＭＯＳトランジスタＭ１の直流ソース抵抗と負帰還用ソース抵抗Ｒｓとの和で除した値の直流電流が、ＭＯＳトランジスタＭ１のソース及びドレインに流れ、また、入力交流信号源Ｖｓの電圧を、ＭＯＳトランジスタＭ１の交流ソースインピーダンスと負帰還用ソース抵抗Ｒｓとの和で除した値の交流電流（信号電流）が、ＭＯＳトランジスタＭ１の該ソース及びドレインに流れる。

そして、このドレイン交流電流（出力信号電流）と負荷抵抗ＲＬとの積が出力電圧となる。

以上より、ソース接地増幅回路２０の出力Ｖｏに接続される後段回路の入力インピーダンスが無限大の場合の電圧利得Ａは、ＭＯＳトランジスタＭ１の交流ソースインピーダンスをＲＭ１ｓとすると（１）式で表される。

Ａ＝ＲＬ／（ＲＭ１ｓ＋Ｒｓ） …（１）
ＲＭ１ｓ≒Ｒｓの場合は、増幅ＭＯＳトランジスタＭ１のソースインピーダンスＲＭ１ｓのバラツキがゲインのバラツキに直結する。

ここで、ＲＭ１ｓがＲｓより十分に小さいならば（２）式が成立するが、一般的にはＲＭ１ｓが無視できず、（１）式で扱うことになる。

Ａ≒ＲＬ／Ｒｓ …（２）
特開２００７−２４８２０２号公報

しかしながら、従来のソース接地増幅回路２０の（１）式で示される電圧利得は、ＩＣ化などにより回路内の抵抗比を揃えても、増幅ＭＯＳトランジスタＭ１のソースインピーダンスＲＭ１ｓと、抵抗Ｒｓ、ＲＬとは互いに独立に変化するためにばらつくことになる。

また、動作電流をＩとしたとき、増幅ＭＯＳトランジスタＭ１のソースインピーダンスＲＭ１ｓは１／√Ｉで変化し、負荷抵抗ＲＬ及び負帰還用ソース抵抗Ｒｓは１／Ｉで変化する。従って、ソースインピーダンスＲＭ１ｓを無視でき、負荷抵抗ＲＬと負帰還用ソース抵抗Ｒｓとの比で電圧利得が決まるようにするには、動作電流Ｉを小さくする必要がある。

動作電流Ｉを小さくし、負荷抵抗ＲＬ及び負帰還用ソース抵抗Ｒｓを大きくすると、これら抵抗Ｒｓ、ＲＬと増幅ＭＯＳトランジスタＭ１のドレインとゲート間容量などとの時定数が大きくなり、増幅回路としての高周波特性が劣化する、また、大きな抵抗は、ＩＣ化した場合にチップ面積を増大させる。

そのため、増幅回路の高周波特性が確保できる動作電流にて動作し、増幅用トランジスタのソースインピーダンスのばらつき（増幅用トランジスタの閾値電圧のばらつき）が電圧利得のばらつきに影響せず、かつ、線形性の良好な増幅回路の実現が求められる。

センサ基板では、従来のソース接地増幅回路２０を、多数、同一電源ライン間に並列接続することを要する。このようにした場合、電源ラインの電流とこの電源ラインの抵抗により電源電極から離れた位置にあるソース接地増幅回路２０の電源電圧が低下し、かかる位置にあるソース接地増幅回路２０の電圧利得が変動する。

そのため、このような電源電圧の低下が生じても、電圧利得が変化せず、かつ、線形性の良好な増幅回路の実現が求められている。

既存のＳＯＧプロセスには抵抗生成工程がなく、センシング用の増幅回路に、抵抗素子を含むソース接地増幅回路２０を適用させようとすると、抵抗生成工程を付加する必要があり、マスク増、工程増となり、コスト増となる。

そのため、抵抗素子を用いずに構成でき、かつ、線形性の良好な増幅回路の実現が求められる。

第１の本発明の増幅回路は、（１）ゲートを当該増幅回路の入力端子とする増幅ユニポーラトランジスタと、（２）ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化ユニポーラトランジスタを有限個（０個を含む）だけ直並列接続して構成された、上記増幅ユニポーラトランジスタのソース側に接続される負帰還ソースインピーダンス用ダイオード化トランジスタブロックと、（３）ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化ユニポーラトランジスタを有限個だけ直並列接続して構成された、上記増幅ユニポーラトランジスタのドレイン側に接続される負荷用ダイオード化トランジスタブロックと、（４）上記負荷用ダイオード化トランジスタブロックの、上記増幅ユニポーラトランジスタのドレイン側端に接続された電圧出力端子とを備え、（５）上記増幅ユニポーラトランジスタのソースインピーダンスと上記負帰還ソースインピーダンス用ダイオード化トランジスタブロックのインピーダンスとの和のインピーダンスと、上記負荷用ダイオード化トランジスタブロックのインピーダンスとの比により電圧利得が決定される構成としたことを特徴とする。

第２の本発明の増幅回路は、（１）一方のゲートを当該増幅回路の正相入力端子とすると共に、他方のゲートを当該増幅回路の負相入力端子とする第１及び第２の差動増幅ユニポーラトランジスタと、（２）上記第１及び第２の差動増幅ユニポーラトランジスタのソース電流和を定電流とさせる吸い込み定電流源と、（３）ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成された、上記第１及び第２の差動増幅ユニポーラトランジスタのソース側に接続される第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックと、（４）ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された、上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側に接続される第１及び第２の負荷用ダイオード化トランジスタブロックと、（５）上記第１及び第２の負荷用ダイオード化トランジスタブロックの上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側端の一方である正相出力端子及び他方である負相出力端子とを備え、（６）上記第１及び第２の差動増幅ユニポーラトランジスタの各ソースインピーダンスと上記第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックの各インピーダンスとの各和のインピーダンスと、上記第１及び第２の負荷用ダイオード化トランジスタブロックの各インピーダンスとの比により電圧利得が決定される構成としたことを特徴とする。

第３の本発明の増幅回路は、（１−１）一方のゲートを当該増幅回路の正相入力端子とすると共に、他方のゲートを当該増幅回路の負相入力端子とする第１及び第２の差動増幅ユニポーラトランジスタと、（１−２）上記第１及び第２の差動増幅ユニポーラトランジスタのソース側に接続する第１及び第２の負帰還用ソース抵抗と、（１−３）上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側に接続する第１及び第２の負荷抵抗と、（１−４）上記第１及び第２の負荷抵抗の、上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側端の一方である正相出力端子及び他方である負相出力端子とを有する（１）差動増幅部と、（２）上記正相出力端子及び上記負相出力端子のそれぞれにゲートが接続された第１及び第２のソースフォロワユニポーラトランジスタを有する付加回路と、（３）上記第１及び第２の差動増幅ユニポーラトランジスタのソース電流和を定電流とさせる吸い込み定電流源と、（４）上記差動増幅部への電源レベルをシフトさせる電源レベルシフトダイオード化トランジスタとを備え、（５）上記差動増幅部、並びに、上記付加回路内のユニポーラトランジスタの閾値電圧の変動に対する出力直流バイアス電圧補償の機能を、上記吸い込み定電流源及び上記電源レベルシフトダイオード化トランジスタに付加させていることを特徴とする。

本発明によれば、高入力インピーダンスの確保と、ユニポーラトランジスタの閾値のバラツキや電源ライン抵抗電源電圧低下による、増幅回路の増幅ゲインのバラツキ及び出力直流バイアス電圧のバラツキを軽減でき、ＩＣ化時の実回路面積を小面積化できる。

（Ａ）第１の実施形態
以下、本発明による増幅回路の第１の実施形態を、図面を参照しながら説明する。第１の実施形態の増幅回路は、ソース接地増幅回路であり、例えば、上述したセンサ基板上のセンサ回路に適用し得る。

（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態に係るソース接地増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

図１において、第１の実施形態のソース接地増幅回路３０は、増幅ＭＯＳトランジスタＭ１と、負帰還ソースインピーダンス用ダイオード化トランジスタブロック（以下、ソースインピーダンス用ダイオード化トランジスタブロックと呼ぶ）３１と、負荷用ダイオード化トランジスタブロック３２とを有する。

ソースインピーダンス用ダイオード化トランジスタブロック３１は、従来のソース接地増幅回路（図４０参照）における負帰還用ソース抵抗Ｒｓに代えて設けられたものである。ソースインピーダンス用ダイオード化トランジスタブロック３１は、ゲートとドレインを接続してドレイン及びソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続したものである。図１では、ダイオード化トランジスタを１個だけ示しているが、２個以上の場合には、それらを直列に接続しても良く、また、それらを並列に接続しても良く、さらに、複数の直列回路を形成してそれら直列回路を並列に接続しても良く、さらにまた、複数の並列回路を形成してそれら並列回路を直列に接続しても良く、複数のダイオード化トランジスタの接続方法は任意であり、この明細書においては、このような任意の接続方法を「直並列接続」と呼んでいる。

負荷用ダイオード化トランジスタブロック３２は、従来のソース接地増幅回路（図４０参照）における負荷抵抗ＲＬに代えて設けられたものである。負荷用ダイオード化トランジスタブロック３２は、ゲートとドレインを接続してドレイン及びソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成したものである。

図１では、ソースインピーダンス用ダイオード化トランジスタブロック３１として、増幅ＭＯＳトランジスタＭ１のソースと負電源Ｖｅｅとの間に、１個のダイオード化トランジスタＭｓが接続されたものを示し、負荷用ダイオード化トランジスタブロック３２として、増幅ＭＯＳトランジスタＭ１のドレインと正電源Ｖｄｄとの間に、５個のダイオード化トランジスタＭＬ１〜ＭＬ５が直列に接続されたものを示している。

負荷用ダイオード化トランジスタブロック３２の増幅ＭＯＳトランジスタＭ１のドレイン接続端を、第１の実施形態のソース接地増幅回路の出力端子Ｖｏとしている。

（Ａ−２）第１の実施形態の動作
第１の実施形態のソース接地増幅回路３０は、従来のソース接地増幅回路（図４０参照）における負帰還用ソース抵抗Ｒｓに代えてソースインピーダンス用ダイオード化トランジスタブロック３１を設け、従来のソース接地増幅回路における負荷抵抗ＲＬに代えて負荷用ダイオード化トランジスタブロック３２を設けたものであり、第１の実施形態のソース接地増幅回路３０の基本的な動作は、従来のソース接地増幅回路の動作と同様であるので、その説明を省略する。

利得特性については、上述した（１）式の負帰還用ソース抵抗Ｒｓを、負帰還ソースインピーダンス用ダイオード化トランジスタブロック３１のインピーダンスに置き換え、負荷抵抗ＲＬを、負荷用ダイオード化トランジスタブロック３２のインピーダンスに置き換えて計算できる。

第１の実施形態のソース接地増幅回路３０の出力に接続される後段回路の入力抵抗が無限大における電圧利得Ａは、増幅ＭＯＳトランジスタＭ１のソースインピーダンスをＲＭ１ｓとし、ソースインピーダンス用ダイオード化トランジスタブロック３１内のダイオード化トランジスタ１個当たりのインピーダンスをＲＭｓとし、ソースインピーダンス用ダイオード化トランジスタブロック３１内のトランジスタ直列接続個数をｍ（＝１）とし、負荷用ダイオード化トランジスタブロック３２内のダイオード化トランジスタ１個当たりのインピーダンスをＲＭＬとし、負荷用ダイオード化トランジスタブロック３２内のトランジスタ直列接続個数をｎ（＝５）として、上述した（１）式の各パラメータを置き換えると、（３）式が得られる。

Ａ＝ＲＭＬ×ｎ／（ＲＭ１ｓ＋ＲＭｓ×ｍ） …（３）
ここで、増幅ＭＯＳトランジスタＭ１と、ソースインピーダンス用ダイオード化トランジスタブロック３１及び負荷用ダイオード化トランジスタブロック３２を構成するトランジスタ（Ｍｓ、ＭＬ１〜ＭＬ５）のゲート幅及びゲート長を同じにすると、ＲＭＬ＝ＲＭｓ≒ＲＭ１ｓとなるので、（３）式から（４）式が得られる。

Ａ≒ｎ／（１＋ｍ） …（４）
（４）式からは、ｎ＞（１＋ｍ）のときに、電圧利得Ａが１より大きくなって電圧増幅動作となることが分かる。また、ソースインピーダンス用ダイオード化トランジスタブロック３１及び負荷用ダイオード化トランジスタブロック３２をそれぞれ、ダイオード化トランジスタの直列回路で構成する場合には、直列接続個数ｍ、ｎの選定により、電圧利得Ａを規定できることが分かる。

上述の各トランジスタサイズが同じという条件では、正電源Ｖｄｄとソース接地増幅回路３０の出力Ｖｏの直流バイアス電圧との電位差と、ソース接地増幅回路３０の入力電圧Ｖｉに含まれる入力直流バイアス電源Ｖｉｄｃと負電源Ｖｅｅ間の電位差との比が、（４）式と同じとなるので、入力直流バイアス電源Ｖｉｄｃの電圧が変動しなければ、ＭＯＳトランジスタ（Ｍｓ、ＭＬ１〜ＭＬ５）の閾値電圧Ｖｔが変動しても、ソース接地増幅回路の出力Ｖｏの直流バイアス電圧は変動しない。

一般的に、ＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬ、ゲートとソース間電圧をＶｇｓ、閾値電圧をＶｔとし、比例定数ｋをおくと、飽和動作時のドレイン電流Ｉは、（５）式で表される（＊＊２は、２乗を表している）。

Ｉ≒（ｋＷ／Ｌ）×（Ｖｇｓ−Ｖｔ）＊＊２ …（５）
（５）式をＶｇｓで偏微分するとトランスファコンダクタンスＧｍが求まる。このトランスファコンダクタンスＧｍの逆数がソースインピーダンスとなる。

増幅ＭＯＳトランジスタＭ１のソースインピーダンスＲＭ１ｓは、増幅ＭＯＳトランジスタＭ１のゲート幅をＷｓ１、ゲート長をＬｓ１とし、新たな比例定数Ｋをおくと、（６）式で表される。

ＲＭ１ｓ≒（Ｋ／√Ｉ）×√（Ｌｓ１／Ｗｓ１） …（６）
仮に、増幅ＭＯＳトランジスタＭ１のゲートとドレインを接続してダイオードとすると、（６）式で算出される値がダイオードインピーダンスとなる。

同様に、ソースインピーダンス用ダイオード化トランジスタブロック３１内のＭＯＳトランジスタＭｓのダイオードインピーダンスＲＭｓは、このＭＯＳトランジスタＭｓのゲート幅をＷｓ、ゲート長をＬｓとすると、（７）式で表される。また、同様に、負荷用ダイオード化トランジスタブロック３２内のトランジスタＭＬ１〜ＭＬ５のダイオードインピーダンスＲＭＬは、各ＭＯＳトランジスタＭＬ１〜ＭＬ５のゲート幅をＷＬ、ゲート長をＬＬとすると、（８）式で表される。

ＲＭｓ≒（Ｋ／√Ｉ）×√（Ｌｓ／Ｗｓ） …（７）
ＲＭＬ≒（Ｋ／√Ｉ）×√（ＬＬ／ＷＬ） …（８）
以上の（６）〜（８）式の結果を（３）式に代入すると、（Ｋ／√（Ｉ））の項が消えて、（９）式が得られ、利得Ａは、各ＭＯＳトランジスタの閾値電圧Ｖｔやバイアス電流の影響を受けず、各ＭＯＳトランジスタのゲートサイズと個数の比となることが分かる。

Ａ＝ｎ×√（ＬＬ／ＷＬ）／（√（Ｌｓ１／Ｗｓ１）＋ｍ×√（Ｌｓ／Ｗｓ））
…（９）
例えば、オペアンプを用いた逆相出力アンプの場合、ゲイン決定用の負帰還抵抗が増幅回路としての入力インピーダンスを低下させるが、第１の実施形態のソース接地増幅回路３０では、入力インピーダンスはＭＯＳトランジスタＭ１のゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。

上述したダイオードインピーダンスは、各ＭＯＳトランジスタの飽和動作時の値なので、各ＭＯＳトランジスタが飽和動作とみなせる動作範囲内では、交流信号入力動作の各瞬時において、常に（３）〜（９）式が成立しており、線形性が確保され波形歪を生じない。

また、ソースインピーダンス用ダイオード化トランジスタブロック３１及び負荷用ダイオード化トランジスタブロック３２内のダイオード電圧を大きめに取ると、各ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する動作電流Ｉの変動が小さくなり、また、上記線形性が確保される出力電圧範囲が拡大する。

さらに、（４）式で利得Ａが決まるように、各ＭＯＳトランジスタのサイズを同じにすると、入力信号源に含まれる直流バイアス電源Ｖｉｄｃの電圧と負電源Ｖｅｅとの電位差と、正電源Ｖｄｄと出力電圧Ｖｏの直流バイアスとの電位差の比率が同じとなり、トランジスタの閾値電圧Ｖｔが変動しても出力電圧Ｖｏの直流バイアスは変動しない。

上述したセンサ基板に適用する場合は、前記の入力端子Ｖｉに、センサより微小容量結合の形で交流信号のみが取り込まれるので、正入力直流バイアス電源Ｖｉｄｃから高抵抗（例えばＭＯＳ抵抗）を通して入力端子Ｖｉに直流バイアスを供給して動作させる（例えば、後述する図２７の形式などを適用）。

（Ａ−３）第１の実施形態の効果
第１の実施形態のソース接地増幅回路３０によれば、以下の効果（ａ）〜（ｉ）を奏することができる。

（ａ）利得が、各ＭＯＳトランジスタの閾値電圧ＶｔやＭＯＳトランジスタ動作電流の影響を受けず、各ＭＯＳトランジスタのゲートサイズとトランジスタ個数の比で決定されるソース接地増幅回路を実現できる。

例えば、わずか２５ｃｍ強の長さに７１６８個並設する、センサ基板上に形成されるセンシング用の増幅回路に、ソース接地増幅回路を適用した場合、同一のＩＣ化の工程でソース接地増幅回路を生成しても、センサ基板上の位置によって、ＭＯＳトランジスタの閾値電圧Ｖｔがわずかに異なる恐れがある。しかし、利得が、各ＭＯＳトランジスタの閾値電圧Ｖｔ等の影響を受けないので、並設されたセンシング用の増幅回路の利得を揃えることが可能となる。

（ｂ）入力インピーダンスがＭＯＳトランジスタのゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。

（ｃ）ダイオードインピーダンスを用いているが、各ＭＯＳトランジスタが飽和動作とみなせる動作範囲内では、線形性が確保されて波形歪を生じない。

（ｄ） 負荷用とソースインピーダンス用のＭＯＳトランジスタの構造を揃えると、低周波から高周波まで、負荷インピーダンスとソース側インピーダンスの比が変化せず、低周波から高周波まで、平坦なゲイン特性が得られる。

（ｅ）オペアンプ回路のような出力から入力へのループ負帰還回路が不要なので、発振の恐れがない。

（ｆ）出力から入力へのループ負帰還回路が不要なので、入力部のバイアス電圧と、出力部のバイアス電圧とを、自由な値に設定できる。

（ｇ）Ｎ型（又はＰ型）の単一タイプのＭＯＳトランジスタで構成でき、抵抗素子を用いない回路なので、ＩＣ化した場合に、Ｐ型（又はＮ型）のいずれかのトランジスタ生成工程と抵抗生成工程とが不要となり、低製造コスト化、短納期化が図れる。

（ｈ）ＭＯＳトランジスタに比べて大面積を必要とする抵抗素子を用いていないので、ＩＣ化した場合に、従来の抵抗素子を用いたソース接地増幅回路に比べて小面積化（小形化）できる。

（ｉ）増幅ＭＯＳトランジスタＭ１と、ソースインピーダンス用ダイオード化トランジスタブロック３１及び負荷用ダイオード化トランジスタブロック３２を構成するトランジスタのゲート幅及びゲート長を同じとし、正電源Ｖｄｄ、ソース接地増幅回路３０の入力電圧Ｖｉに含まれる入力直流バイアス電源Ｖｉｄｃ、負電源Ｖｅｅを固定値（変動がない）とすることで、ＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、出力Ｖｏの直流バイアス電圧が変動しないソース接地増幅回路を実現できる。

各ソース接地増幅回路３０の正電源端子と出力端子Ｖｏとの間の電位差と、入力端子Ｖｉと負電源端子間の電位差との比が各トランジスタブロックのトランジスタ個数及びサイズの比で決まる構成とした第１の実施形態のソース接地増幅回路３０を、図２に模式的に示すように、正電源Ｖｄｄラインと負電源Ｖｅｅラインの間に多段に並列接続し、各ソース接地増幅回路３０の正電源端子と正電源Ｖｄｄ接続端子までの電源ライン抵抗と、各ソース接地増幅回路３０の負電源端子と負電源Ｖｅｅ接続端子までの電源ライン抵抗との比を、前述トランジスタブロックのトランジスタ個数及びサイズの比に合わせておく（電源ライン長／電源ライン幅の比を合わせておく）と、該ソース接地増幅回路のＭＯＳトランジスタＭ１のドレインに流れる電流（正電源Ｖｄｄからの電流）とソースに流れる電流（負電源Ｖｅｅに流れる電流）とが等しいので、正電源Ｖｄｄ接続端子から各ソース接地増幅回路３０の正電源端子までの電源ライン電圧降下と、各ソース接地増幅回路３０の負電源端子から負電源Ｖｅｅ接続端子までの電源ライン電圧降下との比が前述のトランジスタ個数及びサイズの比と等しくなり、これにより、正電源Ｖｄｄ接続端子から各ソース接地増幅回路３０の出力端子Ｖｏまでの電圧降下と、各ソース接地増幅回路３０の入力端子Ｖｉ（正入力直流バイアス電源Ｖｉｄｃに接続）から負電源Ｖｅｅ接続端子までの電圧降下との比が前述のトランジスタ個数及びサイズの比と等しくなる、入力端子ＶｉはＭＯＳトランジスタＭ１のゲートであり正入力直流バイアス電源Ｖｉｄｃ供給電源ラインには直流バイアス電流が流れないので、該電源ラインに接続する各ソース接地増幅回路３０の入力端子Ｖｉの電位は一定であり、結果、各ソース接地増幅回路３０の出力端子Ｖｏの電位が一定に保たれる。

各電源ライン抵抗が交流ゲインに影響しないように、各電源ライン中間部の適宜な位置とグランド間に電源容量を接続すれば、電圧ゲインと出力バイアス電圧とが揃う結果となる。

（Ｂ）第２の実施形態
次に、本発明による増幅回路の第２の実施形態を、図面を参照しながら説明する。第２の実施形態の増幅回路もソース接地増幅回路である。

図３は、第２の実施形態に係るソース接地増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

図３において、第２の実施形態に係るソース接地増幅回路３０Ａは、上述した第１の実施形態に係るソース接地増幅回路３０における増幅ＭＯＳトランジスタＭ１のドレインと、出力端子Ｖｏとの接続、及び、負荷用ダイオード化トランジスタブロック３２との接続を解除し、正電源Ｖｄｄにコモン端子を接続するＰチャンネルの電流ミラー回路３３を付加し、この電流ミラー回路３３の入力に増幅ＭＯＳトランジスタＭ１のドレインを接続し、また、電流ミラー回路３３の出力と第２の負電源Ｖｅｅ１との間に負荷用ダイオード化トランジスタブロック３２を接続し、この負荷用ダイオード化トランジスタブロック３２の電流ミラー回路３３との接続端を、このソース接地増幅回路３０Ａの出力端子Ｖｏとするように構成されている。

Ｐチャンネルの電流ミラー回路３３の具体的構成は任意であるが、図３には、一例を示している。電流ミラー回路３３は、Ｐチャンネル電流ミラー電流基準ＭＯＳトランジスタＭｐｍ及びＰチャンネル電流ミラー電流出力ＭＯＳトランジスタＭｐｍ１の各ソースを接続してコモン端子とし、Ｐチャンネル電流ミラー電流基準ＭＯＳトランジスタＭｐｍのドレインとゲートとを接続してＰチャンネル電流ミラー回路３３の入力端子とし、ゲートをこの入力端子に接続するＰチャンネル電流ミラー電流出力ＭＯＳトランジスタＭｐｍ１のドレインを電流ミラー回路３３の出力端子として構成する。

第２の実施形態に係るソース接地増幅回路３０Ａでは、増幅ＭＯＳトランジスタＭ１のドレイン出力電流を、電流ミラー回路３３で第２の負電源Ｖｅｅ１方向に折り返すことで、ソース接地増幅回路３０Ａの出力端子Ｖｏの直流バイアス電位を変え、また、この出力端子Ｖｏの交流信号の極性を反転している。

第２の実施形態に係るソース接地増幅回路３０Ａでは、Ｐチャンネル電流ミラー回路３３によって電流増幅が可能であり、電流倍率をｋとすると、負荷用ダイオード化トランジスタブロック３２内の各ＭＯＳトランジスタＭＬ１〜ＭＬ５のダイオードインピーダンスＲＭＬは1／√ｋとなり、電流倍率ｋとで、利得Ａは、√ｋ倍となる。すなわち、第２の実施形態に係るソース接地増幅回路３０Ａの利得Ａは、上述した（９）式ではなく、（１０）式で表すことができる。

Ａ＝√ｋ×ｎ×√（ＬＬ／ＷＬ）／（√（Ｌｓ１／Ｗｓ１）
＋ｍ×√（Ｌｓ／Ｗｓ）） …（１０）
第２の実施形態に係るソース接地増幅回路３０Ａによっても、第１の実施形態に係るソース接地増幅回路３０と同様な効果を奏することができる。

（Ｃ）第３の実施形態
次に、本発明による増幅回路の第３の実施形態を、図面を参照しながら説明する。

図４は、第３の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

図４において、第３の実施形態の増幅回路は、ソース接地増幅回路３０Ｂに、ソースフォロワ回路又は整流回路として機能するソースフォロワ・整流回路３４を付加したものである。なお、第１の実施形態のソース接地増幅回路３０や第２の実施形態のソース接地増幅回路３０Ａに、ソースフォロワ回路又は整流回路として機能するソースフォロワ・整流回路３４を付加するようにしても良い。

第３の実施形態のソース接地増幅回路３０Ｂは、第１の実施形態のソース接地増幅回路３０に対して、以下のような異同がある。

第３の実施形態のソース接地増幅回路３０Ｂにおいては、第１の実施形態のソース接地増幅回路３０における増幅ＭＯＳトランジスタＭ１のドレインと出力端子Ｖｏとの接続を解除し、出力端子Ｖｏをカスコード（Ｃａｓｃｏｄｅ＝Ｃａｓｃａｄｅ Ｔｒｉｏｄｅ）接続ＭＯＳトランジスタＭ２のドレインに接続し、カスコード接続ＭＯＳトランジスタＭ２のゲートをカスコードゲートバイアス電源Ｖｂに接続し該カスコード接続ＭＯＳトランジスタＭ２のソースを増幅ＭＯＳトランジスタＭ１のドレインに接続し、増幅ＭＯＳトランジスタＭ１のソースとグランド間に高域補償容量素子（以下、高域補償容量と呼ぶ）Ｃｐ（容量０を含む）を接続し、出力端子Ｖｏとグランド間に高域カット容量素子（以下、高域カット容量と呼ぶ）ＣＬ（容量０を含む）を接続している。

ここで、高域補償容量Ｃｐは、上述の接続点の他、ソースインピーダンス用ダイオード化トランジスタブロック３１内のいずれかのダイオード化トランジスタの端子に接続されるようにしても良く、同様に、高域カット容量ＣＬも、負荷用ダイオード化トランジスタブロック３２内のいずれかのダイオード化トランジスタの端子に接続されるようにしても良い。容量の接続位置及び容量値によって、高域補償特性、及び、高域カット特性が変わる。

第３の実施形態のソース接地増幅回路３０Ｂの動作は、基本的には、第１の実施形態のソース接地増幅回路３０と同様である。しかし、第３の実施形態のソース接地増幅回路３０Ｂでは、増幅ＭＯＳトランジスタＭ１のドレインから負荷用ダイオード化トランジスタブロック３２側を見込むインピーダンスがカスコードＭＯＳトランジスタＭ２のソースインピーダンスとなるので、ソースインピーダンスを負荷用ダイオード化トランジスタブロック３２のインピーダンスＲＭＬ×ｎより小さく設定することにより、増幅ＭＯＳトランジスタＭ１のミラー容量効果による高域周波数特性の劣化を改善できる。

増幅ＭＯＳトランジスタＭ１のミラー容量効果が問題にならない場合には、カスコードＭＯＳトランジスタＭ２を付加しなくて良い。上述した第１の実施形態のソース接地増幅回路３０や第２の実施形態のソース接地増幅回路３０Ａに対して、カスコードＭＯＳトランジスタＭ２を付加するようにしても良い。

第３の実施形態のソース接地増幅回路３０Ｂにおいて、高域補償容量Ｃｐとソースインピーダンス用ダイオード化トランジスタブロック３１のインピーダンスＲＭｓ×ｍによる時定数以上の周波数領域では、増幅ＭＯＳトランジスタＭ１のソース側に接続される交流インピーダンスが低下して電圧利得が増大する。この時定数を適宜に設定することにより、高域側の利得低下を補償できる。

ここで、増幅ＭＯＳトランジスタＭ１のソースインピーダンスＲＭ１ｓより、ソースインピーダンス用ダイオード化トランジスタブロック３１のインピーダンスＲＭｓ×ｍが十分に大きいと設定しておくと、ＣｐとＲＭｓ×ｍで決まる時定数以下の周波数では、（１１）式が成り立ち、ＣｐとＲＭ１ｓで決まる時定数以上の周波数では、（１２）式が成り立ち、ＣｐとＲＭｓ×ｍで決まる時定数を、１／ｆノイズ領域付近に設定すると、この１／ｆノイズの軽減ができる。

Ａ≒ＲＭＬ×ｎ／ＲＭｓ×ｍ …（１１）
Ａ≒ＲＭＬ×ｎ／ＲＭ１ｓ …（１２）
また、高域カット容量ＣＬと負荷用ダイオード化トランジスタブロック３２のインピーダンスＲＭＬ×ｎとでローパスフィルタ（ＬＰＦ）を構成しているので、この時定数を適宜に設定することにより不要な高域周波数成分（雑音）を除去することができる。

なお、高域補償が不要な場合には高域補償容量Ｃｐを省略しても良く、高域カットが不要な場合には高域カット容量ＣＬを省略するようにしても良い。上述した第１の実施形態のソース接地増幅回路３０や第２の実施形態のソース接地増幅回路３０Ａに対して、高域補償容量Ｃｐや高域カット容量ＣＬを付加するようにしても良い。

また、ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する直流バイアス電流Ｉの変動を小さくするためには、ソースインピーダンス用ダイオード化トランジスタブロック３１内のＭＯＳトランジスタ個数ｍを増やし、ＭＯＳトランジスタ個数ｍの増加に対応してソース接地増幅回路３０Ｂの入力電圧Ｖｉに含まれる入力直流バイアス電源Ｖｉｄｃと負電源Ｖｅｅ間の電圧を大きくすると良い。

ソースインピーダンス用ダイオード化トランジスタブロック３１内のＭＯＳトランジスタ個数ｍを増やすと利得が低下するので、高域補償容量Ｃｐを通過信号域で十分低インピーダンスとなる容量値とし、ソースインピーダンス用ダイオード化トランジスタブロック３１内の容量の接続位置を利得確保ができる位置とすると、ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する直流バイアス電流Ｉの変動を抑制し、かつ、利得の確保が可能になる。

第３の実施形態のソース接地増幅回路３０Ｂの出力Ｖｏに、ソースフォロワ・整流回路３４の入力端子Ｖｉ１が接続されている。

ソースフォロワ回路又は整流回路として機能するソースフォロワ回路又は整流回路として機能するソースフォロワ・整流回路３４は、このソースフォロワ・整流回路３４の入力端子Ｖｉ１にゲートを接続するソースフォロワＭＯＳトランジスタＭ３のドレインを第２の正電源Ｖｄｄ１に接続し、ソースフォロワＭＯＳトランジスタＭ３のソースとグランド間にソースフォロワ負荷定電流源Ｉｄａと電圧保持容量素子（以下、電圧保持容量と呼ぶ）Ｃｈとを並列接続し、ソースフォロワＭＯＳトランジスタＭ３のソースをソースフォロワ・整流回路３４の出力Ｖｏ１とするように構成されている。なお、ソースフォロワ負荷定電流源Ｉｄａと電圧保持容量Ｃｈのいずれかの値を０とするようにしても良い。また、ソースフォロワ負荷定電流源Ｉｄａを、固定抵抗に置き換えても良い。

ソースフォロワ・整流回路３４は、ソースフォロワ負荷定電流源Ｉｄａが流す定電流Ｉｄａが十分大きく、電圧保持容量Ｃｈが十分に小さい場合には、高入力インピーダンス、低出力インピーダンスの電圧バッファ回路（ソースフォロワ回路）として動作し、また、直流電位をシフトさせるレベルシフト回路機能を持つ。

逆に、ソースフォロワ負荷定電流源Ｉｄａが流す定電流Ｉｄａが十分小さく、電圧保持容量Ｃｈが十分に大きい場合には、高入力インピーダンスのピークホールド回路となる。

ソースフォロワ負荷定電流源Ｉｄａが流す定電流Ｉｄａの大きさと、電圧保持容量Ｃｈの容量値を適宜に選ぶと、ソースフォロワ・整流回路３４の出力Ｖｏ１が、信号源（第３の実施形態のソース接地増幅回路３０Ｂ）の交流信号の振幅ピーク値のエンベロープに追随するようになり、ＡＭ変調信号の検波回路と同様な動作となる。

第３の実施形態に係る増幅回路によれば、第１の実施形態に係る増幅回路（ソース接地増幅回路３０）と同様な効果を奏することができる。第３の実施形態に係る増幅回路によれば、さらに、以下の効果（ａ）〜（ｅ）を奏することができる。

（ａ）カスコードＭＯＳトランジスタＭ２を設けたことにより、高域周波数特性の劣化を改善できる。

（ｂ）高域補償容量Ｃｐを設けたことにより、高域側の利得低下を補償することができる。

（ｃ）高域カット容量ＣＬを設けたことにより、不要な高域周波数成分（雑音）を除去することができる。

（ｄ）ソースインピーダンス用ダイオード化トランジスタブロック３１内のＭＯＳトランジスタ個数ｍを増やし、高域補償容量Ｃｐを通過信号域で十分低インピーダンスとなる容量値とし、ソースインピーダンス用ダイオード化トランジスタブロック３１内の容量の接続位置を利得確保ができる位置とすることにより、ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する直流バイアス電流Ｉの変動を抑制し、かつ、利得の確保が可能になる。

（ｅ）ソースフォロワ・整流回路３４を設けたことにより、テスタ部への信号波形などを適宜選定することができる。

（Ｄ）第４の実施形態
次に、本発明による増幅回路の第４の実施形態を、図面を参照しながら説明する。第４の実施形態の増幅回路は、トランジスタ差動増幅回路（以下、単に、差動増幅回路と呼ぶ）である。

（Ｄ−１）第４の実施形態の構成
図５は、第４の実施形態に係る差動増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

図５において、第４の実施形態の差動増幅回路４０には、不平衡型の差動信号源２５から不平衡な信号が入力されるようになされている。図５では、信号源２５を等価回路で示している。

信号源２５は、入力直流バイアス電源Ｖｉｄｃと入力交流信号源Ｖｓとを直列に接続して一端をグランドに接続し、他端を当該信号源２５の正出力Ｖｓｏｐとすると共に、上述の入力直流バイアス電源Ｖｉｄｃの出力を当該信号源２５の負出力Ｖｓｏｎとしている。

第４の実施形態の差動増幅回路４０は、ゲートを当該差動増幅回路４０の正相入力端子Ｖｉｐとする第１の差動増幅ＭＯＳトランジスタＭ１ａのソースと、吸い込み定電流源Ｉｓとの間に、第１のソースインピーダンス用ダイオード化トランジスタブロック４１ａを接続し、第１の差動増幅ＭＯＳトランジスタＭ１ａのドレインと正電源Ｖｄｄとの間に第１の負荷用ダイオード化トランジスタブロック４２ａを接続すると共に、ゲートを当該差動増幅回路４０の負相入力端子Ｖｉｎとする第２の差動増幅ＭＯＳトランジスタＭ１ｂのソースと、吸い込み定電流源Ｉｓとの間に、第２のソースインピーダンス用ダイオード化トランジスタブロック４１ｂを接続し、第２の差動増幅ＭＯＳトランジスタＭ１ｂのドレインと正電源Ｖｄｄとの間に第２の負荷用ダイオード化トランジスタブロック４２ｂを接続し、第１の負荷用ダイオード化トランジスタブロック４２ａの第１の差動増幅ＭＯＳトランジスタＭ１ａの（ドレイン）接続端を当該差動増幅回路４０の負相出力端子Ｖｏｎとし、第２の負荷用ダイオード化トランジスタブロック４２ｂの第２の差動増幅ＭＯＳトランジスタＭ１ｂの（ドレイン）接続端を当該差動増幅回路４０の正相出力端子Ｖｏｐとして構成されている。

第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂはそれぞれ、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成される。図５の例では、第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂはそれぞれ、１個のダイオード化されたＭＯＳトランジスタＭｓａ、Ｍｓｂで構成されている。

第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ及び４２ｂはそれぞれ、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成される。図５の例では、第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ及び４２ｂはそれぞれ、４個のダイオード化されたＭＯＳトランジスタＭＬ１ａ〜ＭＬ４ａ、ＭＬ１ｂ〜ＭＬ４ｂが直列接続されて構成されている。

（Ｄ−２）第４の実施形態の動作
図５において、差動増幅回路４０の入力端子Ｖｉｐ及びＶｉｎが、第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂのゲートなので、入力端子Ｖｉｐ、Ｖｉｎには電流は流れない。

第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂには、入力端子ＶｉｐとＶｉｎ間に印加される差動入力電圧に応じて電流が流れるが、第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂの接続点が吸い込み定電流源Ｉｓに接続されているため、この接続点（吸い込み定電流源Ｉｓ接続端子）の電位が適宜に変化し、第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂに流れる電流の和が、常に吸い込み定電流源Ｉｓが流す定電流値Ｉｓと等しくなるように動作する。

すなわち、第１のソースインピーダンス用ダイオード化トランジスタブロック４１ａに流れる電流が増えた（減った）分、第２のソースインピーダンス用ダイオード化トランジスタブロック４１ｂに流れる電流が減る（増える）動作となり、これら第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂには、入力端子Ｖｉｐ及びＶｉｎの差動電圧に応じた差動電流が流れる。

第１の負荷用ダイオード化トランジスタブロック４２ａには第１のソースインピーダンス用ダイオード化トランジスタブロック４１ａの電流と等しい電流が流れ、第２の負荷用ダイオード化トランジスタブロック４２ｂには第２のソースインピーダンス用ダイオード化トランジスタブロック４１ｂの電流と等しい電流が流れて、正相出力端子Ｖｏｐと負相出力端子Ｖｏｎとの間に差動出力電圧が発生する。

当該差動増幅回路４０の第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂの動作バイアス電流は、入力直流バイアス電源Ｖｉｄｃによらず、これらＭＯＳトランジスタＭ１ａ及びＭ１ｂの動作バイアス電流の和が、吸い込み定電流源Ｉｓが流す定電流値Ｉｓとなる。

当該差動増幅回路４０の後段側の負荷抵抗が無限大の場合の差動電圧利得Ａは、第１の実施形態のソース接地増幅回路３０と同様に考えることができ、第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂのソースインピーダンスをそれぞれ、ＲＭ１ｓａ及びＲＭ１ｓｂとし、第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ、４１ｂ内のダイオード化トランジスタ１個当たりのインピーダンスをＲＭｓａ、ＲＭｓｂとし、第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ、４１ｂ内のトランジスタ直列接続個数をｍａ、ｍｂとし、第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ、４２ｂ内のダイオード化トランジスタ１個当たりのインピーダンスをＲＭＬａ、ＲＭＬｂとし、第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ、４２ｂ内のトランジスタ直列接続個数をｎａ、ｎｂとすると、（１３）式で表すことができる。但し、（１３）式は、ＲＭ１ｓａ＝ＲＭ１ｓｂ＝ＲＭ１ｓのように第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂが同様な構成であって、ＲＭｓａ＝ＲＭｓｂ＝Ｒｍｓ、ｍａ＝ｍｂ＝ｍのように第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂが同様な構成であって、ＲＭＬａ＝ＲＭＬｂ＝ＲＭＬ、ｎａ＝ｎｂ＝ｎのように第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ及び４２ｂが同様な構成である場合を示している。

Ａ＝ＲＭＬ×ｎ／（ＲＭ１ｓ＋ＲＭｓ×ｍ） …（１３）
第１の実施形態の場合と同様に、当該差動増幅回路４０を構成するＭＯＳトランジスタの形状を揃えると、ＲＭＬ＝ＲＭ１ｓ≒ＲＭｓとなるので、（１３）式は（１４）式のように変形でき、ｎ＞（１＋ｍ）のときに、電圧増幅動作となる。

Ａ≒ｎ／（１＋ｍ） …（１４）
第１の実施形態の場合と同様に、第１及び第２の増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂの第１及び第２のソースインピーダンスＲＭ１ｓａ及びＲＭ１ｓｂは、第１及び第２の増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂのゲート幅をＷｓ１、ゲート長をＬｓ１とし、新たな比例定数Ｋをおくと、（１５）式で表すことができる。

ＲＭ１ｓ≒（Ｋ／√Ｉ）×√（Ｌｓ１／Ｗｓ１） …（１５）
ゲートとドレインを接続してダイオードとすると、（１５）式で算出される値がダイオードインピーダンスとなる。

同様に、第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ、４１ｂ内のトランジスタＭｓａ及びＭｓｂのダイオードインピーダンスＲＭｓは、トランジスタＭｓのゲート幅をＷｓ、ゲート長をＬｓとすると、（１６）式で表すことができ、第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ、４２ｂ内のトランジスタＭＬ1ａ〜ＭＬ４ａ及びＭＬ１ｂ〜ＭＬ４ｂのダイオードインピーダンスＲＭＬは、これらトランジスタＭＬ1ａ〜ＭＬ４ａ及びＭＬ１ｂ〜ＭＬ４ｂのゲート幅をＷＬ、ゲート長をＬＬとすると、（１７）式で表すことができる。

ＲＭｓ≒（Ｋ／√Ｉ）×√（Ｌｓ／Ｗｓ） …（１６）
ＲＭＬ≒（Ｋ／√Ｉ）×√（ＬＬ／ＷＬ） …（１７）
（１５）〜（１７）式の結果を（１３）式に代入すると、（Ｋ／√（Ｉ））の項が消えて、（１８）式が得られ、利得Ａは、各ＭＯＳトランジスタの閾値電圧Ｖｔやバイアス電流の影響を受けず、各ＭＯＳトランジスタのゲートサイズと個数の比となることが分かる。

Ａ＝ｎ×√（ＬＬ／ＷＬ）／（√（Ｌｓ１／Ｗｓ１）＋ｍ×√（Ｌｓ／Ｗｓ））
…（１８）
オペアンプを用いた逆相出力アンプの場合、ゲイン決定用の負帰還抵抗が増幅回路としての入力インピーダンスを低下させるが、第４の実施形態の差動増幅回路４０では、入力インピーダンスはＭＯＳトランジスタのゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。

各ＭＯＳトランジスタが飽和動作とみなせる動作範囲内では、第１の実施形態と同様に、常に、（１３）〜（１８）式が成立するので線形性が確保されて波形歪を生じない。

利得が、各ＭＯＳトランジスタの閾値電圧Ｖｔやバイアス電流の影響を受けず、各ＭＯＳトランジスタのゲートサイズと個数のみの関数となるので、当該差動増幅回路４０は、図６の模式図のように、電源ライン間に多段に並列接続され、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路４０の電源電圧が低下し電源電流が減じても、多段の全ての差動増幅回路４０の一様な電圧利得が得られる。

電源ライン間に多段に並列接続された場合において、電源電圧が低下し電源電流が減じても、一様な電圧利得が得られる点は、第１〜第３の実施形態のソース接地増幅回路３０、３０Ａ、３０Ｂにおいても同様であるが（（９）式参照）、第４の実施形態の場合、差動増幅動作による直流バイアスの影響を排除でき、一段と、一様な電圧利得を達成することができる。

上述したように、表示用基板の検査に用いるセンサ基板では、図６に示すように、増幅回路を、多数、同一電源ライン間に並列接続することを要している。

第４の実施形態の差動増幅回路４０では、第１及び第２の差動増幅ＭＯＳトランジスタの動作電流は、入力直流バイアス電源ＶｉｄＣの電圧によらず上記吸い込み定電流源Ｉｓにより決定されるので、トランジスタの閾値電圧Ｖｔが変動しても、第１及び第２の増幅ＭＯＳトランジスタＭ１及びM2の動作電流Ｉが変動せず、高ゲインと動作電流の高安定の両立が容易になる。

また、図６に示すように、電源ライン間に増幅回路が多段に並列接続された場合、第１〜第３の実施形態のソース接地増幅回路３０、３０Ａ、３０Ｂでは、出力振幅が大きくなると、回路電流のリップルが大きくなり、そのまま正電源Ｖｄｄ及び直流ソースバイアス電源Ｖｉｄｃの電源電流のリップル（電源ラインノイズにつながる）となる恐れがあるが、第４の実施形態の差動増幅回路４０では、正相負荷電流と負相負荷電流により相殺されて、電源電流リップルが小さくなり電源ラインノイズの発生が小さくなる。

上述したセンサ基板に適用する場合は、前記の正相又は負相の入力端子Ｖｉｐ又はＶｉｎのいずれかに、微小容量結合センサより交流信号のみが取り込まれるので、正入力直流バイアス電源Ｖｉｄｃから高抵抗（例えばＭＯＳ抵抗）を通して交流信号が取り込まれる正相又は負相の入力端子に直流バイアスを供給し、交流信号が取り込まれない側の入力端子は、直接、正入力直流バイアス電源Ｖｉｄｃに接続して動作させる（例えば、後述する図２８〜図３１などの形式を適用）。

（Ｄ−３）第４の実施形態の効果
第４の実施形態の差動増幅回路４０によれば、以下の効果（ａ）〜（ｋ）を奏することができる。

（ａ）利得が各ＭＯＳトランジスタの閾値電圧Ｖｔやバイアス電流の影響を受けず、各ＭＯＳトランジスタのゲートサイズとトランジスタ個数の比で決定される差動増幅回路を実現できる。

例えば、わずか２５ｃｍ強の長さに７１６８個並設する、センサ基板上に形成されるセンシング用の増幅回路に、差動増幅回路を適用した場合、同一のＩＣ化の工程で差動増幅回路を生成しても、センサ基板上の位置によって、ＭＯＳトランジスタの閾値電圧Ｖｔがわずかに異なる恐れがある。しかし、利得が、各ＭＯＳトランジスタの閾値電圧Ｖｔ等の影響を受けないので、並設されたセンシング用の増幅回路の利得を揃えることが可能となる。

（ｂ）オペアンプを用いた逆相出力アンプの場合、ゲイン決定用負帰還抵抗が増幅回路としての入力インピーダンスを低下させるが、第４の実施形態の増幅回路では、入力インピーダンスはＭＯＳトランジスタのゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。

（ｃ）ダイオードインピーダンスを用いているが、各ＭＯＳトランジスタが飽和動作とみなせる動作範囲では線形性が確保されて波形歪を生じない。

（ｄ）負荷用とソースインピーダンス用のＭＯＳトランジスタの構造を揃えると、低周波から高周波まで、負荷インピーダンスとソース側インピーダンスの比が変化せず、低周波から高周波まで、平坦なゲイン特性が得られる。

（ｅ）オペアンプ回路のような出力から入力へのループ負帰還回路が不要なので、発振の恐れがない。

（ｆ）出力から入力へのループ負帰還回路が不要なので、入力部のバイアス電圧と、出力部のバイアス電圧とを、自由な値に設定できる。

（ｇ）Ｎ型（又はＰ型）の単一タイプのトランジスタで構成でき、抵抗素子を用いない回路なので、ＩＣ化した場合に、Ｐ型（又はＮ型）のいずれかのトランジスタ生成工程と抵抗生成工程とが不要となり、低製造コスト化、短納期化が図れる。

（ｈ）トランジスタに比べて大面積を必要とする抵抗素子を用いていないので、ＩＣ化した場合に、従来の抵抗素子を用いた増幅回路に比べて小面積化（小形化）できる。

（ｉ）第１及び第２の差動増幅ＭＯＳトランジスタの動作電流Ｉが、入力直流バイアス電源Ｖｉｄｃの電圧によらず、吸い込み定電流源Ｉｓにより決定されるので、トランジスタの閾値電圧Ｖｔの変動に影響されず、高ゲインと動作電流の高安定の両立が容易である。

（ｊ）正相負荷電流と負相負荷電流により相殺されて、電源電流リップルが小さくなり電源ラインノイズの発生が小さくなる。

（ｋ）当該差動増幅回路を電源ライン間に多段に並列接続し、電源端子から遠い差動増幅回路の電源電圧が、電源ライン電流と電源ライン抵抗により低下しても、各段の差動増幅回路共に安定な電圧利得を得ることができる。

（Ｅ）第５の実施形態
次に、本発明による増幅回路の第５の実施形態を、図面を参照しながら説明する。第５の実施形態の増幅回路も差動増幅回路である。

図７は、第５の実施形態に係る差動増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

第５の実施形態に係る差動増幅回路４０Ａは、第４の実施形態に係る差動増幅回路４０に対して、以下のような異同を有する。

図７において、第５の実施形態に係るソース接地増幅回路４０Ａは、第４の実施形態の差動増幅回路４０における第１及び第２の増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂの各ドレインと当該差動増幅回路の正負出力端子Ｖｏｐ及びＶｏｎとの接続、及び、第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ、４２ｂとの接続を解除し、正電源Ｖｄｄにコモン端子を接続するＰチャンネルの第１及び第２の電流ミラー回路４３ａ及び４３ｂを付加し、第１の電流ミラー回路４３ａの入力に第１の増幅ＭＯＳトランジスタＭ１ａのドレインを接続し、第１の電流ミラー回路４３ａの出力と第２の負電源Ｖｅｅ１との間に第２の負荷用ダイオード化トランジスタブロック４２ｂを接続し、第２の負荷用ダイオード化トランジスタブロック４２ｂの第１の電流ミラー回路４３ａの出力接続端を当該差動増幅回路４０Ａの正出力端子Ｖｏｐとし、第２の電流ミラー回路４３ｂの入力に第２の増幅ＭＯＳトランジスタＭ１ｂのドレインを接続し、第２の電流ミラー回路４３ｂの出力と第２の負電源Ｖｅｅ１との間に第１の負荷用ダイオード化トランジスタブロック４２ａを接続し、第１の負荷用ダイオード化トランジスタブロック４２ａの第２の電流ミラー回路４３ｂの出力接続端を当該差動増幅回路４０Ａの負出力端子Ｖｏｎとするように構成されている。

以上から明らかなように、第５の実施形態に係る差動増幅回路４０Ａと第４の実施形態の差動増幅回路４０との関係は、第２の実施形態に係るソース接地増幅回路３０Ａと第１の実施形態のソース接地増幅回路３０との関係と同様であり、第２の実施形態に係るソース接地増幅回路３０Ａ及び第４の実施形態の差動増幅回路４０の説明から動作を理解できるので、その動作説明は省略する。

但し、第５の実施形態に係る差動増幅回路４０Ａの利得について、簡単に補足する。第５の実施形態に係る差動増幅回路４０Ａでは、第１及び第２の電流ミラー回路４３ａ及び４３ｂにより電流増幅が可能であり、電流倍率をｋとすると、ＲＭＬは1／√ｋとなり、電流倍率ｋとで、利得Ａは√ｋ倍となり、上述した（１８）式ではなく、（１９）式が成立するが、（１８）式の場合と同様に、利得Ａは、各ＭＯＳトランジスタの閾値電圧Ｖｔやバイアス電流の影響を受けず、各ＭＯＳトランジスタのゲートサイズと個数の比に応じる。

Ａ＝√ｋ×ｎ×√（ＬＬ／ＷＬ）／（√（Ｌｓ１／Ｗｓ１）
＋ｍ×√（Ｌｓ／Ｗｓ）） …（１９）
第５の実施形態に係る差動増幅回路４０Ａによっても、第４の実施形態に係る差動増幅回路４０と同様な効果を奏することができる。

（Ｆ）第６の実施形態
次に、本発明による増幅回路の第６の実施形態を、図面を参照しながら説明する。

図８は、第６の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

図８において、第６の実施形態の増幅回路は、差動増幅回路４０Ｂに、ソースフォロワ回路４４を付加したものである。なお、第４の実施形態の差動増幅回路４０や第５の実施形態の差動増幅回路４０Ａにソースフォロワ回路４４を付加するようにしても良い。

第６の実施形態の差動増幅回路４０Ｂは、第４の実施形態の差動増幅回路４０に対して、以下のような異同がある。

第６の実施形態の差動増幅回路４０Ｂは、第４の実施形態の差動増幅回路４０における第１及び第２の増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂのドレインと負相出力端子Ｖｏｎ及び正相出力端子Ｖｏｐとの接続を解除し、負相出力端子Ｖｏｎを第１のカスコードＭＯＳトランジスタＭ２ａのドレインに接続し、第１のカスコードトランジスタＭ２ａのゲートをカスコードゲートバイアス電源Ｖｂに接続し、第１のカスコードＭＯＳトランジスタＭ２ａのソースを第１の増幅ＭＯＳトランジスタＭ１ａのドレインに接続し、正相出力端子Ｖｏｐを第２のカスコードＭＯＳトランジスタＭ２ｂのドレインに接続し、第２のカスコードＭＯＳトランジスタＭ２ｂのゲートをカスコードゲートバイアス電源Ｖｂに接続し、第２のカスコードＭＯＳトランジスタＭ２ｂのソースを第２の増幅ＭＯＳトランジスタＭ１ｂのドレインに接続し、第１及び第２の増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂのソース間に高域補償容量Ｃｐを接続し、負相出力端子Ｖｏｎと正相出力端子Ｖｏｐとの間に高域カット容量ＣＬを接続するように構成されている。

なお、高域補償が不要な場合には高域補償容量Ｃｐを省略するようにしても良く、高域カットが不要な場合には高域カット容量ＣＬを省略するようにしても良い。上述した第４の実施形態の差動増幅回路４０や第５の実施形態の差動増幅回路４０Ａに対して、高域補償容量Ｃｐや高域カット容量ＣＬを付加するようにしても良い。

高域補償容量Ｃｐは、上述した接続点の位置に代え、第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂ内のいずれかのダイオード化トランジスタの端子間に接続するようにしても良く、同様に、高域カット用容量ＣＬも、第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ及び４２ｂ内のいずれかのダイオード化トランジスタの端子間に接続するようにしても良い。容量の接続位置及び容量値によって、高域補償特性、及び、高域カット特性が変化する。

高域補償容量Ｃｐや高域カット容量ＣＬの機能は、上述した第４の実施形態のものと同様である。

差動増幅回路においても、正出力Ｖｏｐ端子と負出力Ｖｏｎ端子に、ソースフォロワ回路や整流回路を付加でき、図８は、ソースフォロワ回路４４を接続した例を示している。

差動増幅回路４０Ｂの正相出力端子Ｖｏｐにソースフォロワ回路４４の正相入力端子Ｖｉｐ１が接続され、差動増幅回路４０Ｂの負相出力端子Ｖｏｎにソースフォロワ回路４４の負相入力端子Ｖｉｎ１が接続されている。

ソースフォロワ回路４４は、正相用及び負相用の２つのソースフォロワ回路を有している。

ソースフォロワ回路４４は、このソースフォロワ回路４４の正相入力端子Ｖｉｐ１及び負相入力端子Ｖｉｎ１の一方にゲートを接続するソースフォロワＭＯＳトランジスタＭ３ｂ、Ｍ３ａのドレインを第２の正電源Ｖｄｄ１に接続し、ソースフォロワＭＯＳトランジスタＭ３ｂ、Ｍ３ａのソースとグランド間にソースフォロワ負荷定電流源Ｉｄａ、Ｉｄｂを接続し、ソースフォロワＭＯＳトランジスタＭ３ｂのソースをソースフォロワ回路４４の正相出力Ｖｏｐ１とし、ソースフォロワＭＯＳトランジスタＭ３ａのソースをソースフォロワ回路４４の負相出力Ｖｏｎ１とするように構成されている。なお、第３の実施形態と同様に、ソースフォロワ負荷定電流源Ｉｄａ、Ｉｄｂにそれぞれ、電圧保持容量を並列接続するようにしても良い。

第６の実施形態のソースフォロワ回路４４も、第３の実施形態のソースフォロワ・整流回路３４と同様に、高入力インピーダンス、低出力インピーダンスの電圧バッファ回路として動作し、また、直流電位をシフトさせるレベルシフト回路機能を有する。

第６の実施形態によれば、差動増幅動作面については、第４の実施形態と同様な効果を奏することができ、高域補償容量Ｃｐや高域カット容量ＣＬの機能やソースフォロワ回路４４の機能面については、第３の実施形態と同様な効果を奏することができる。

（Ｇ）第７の実施形態
次に、本発明による増幅回路の第７の実施形態を、図面を参照しながら説明する。

（Ｇ−１）第７の実施形態の構成
図９は、第７の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

図９において、第７の実施形態の増幅回路５０は、差動増幅部５２及び吸い込み定電流源５３を有する差動増幅回路５１に、ソースフォロワ回路４４を付加したものである。

以下では、ソースフォロワ回路４４に対する説明は省略し、差動増幅回路５１について説明する。

差動増幅回路５１は、差動増幅部５２、吸い込み定電流源５３、及び、電源レベルシフトダイオード化トランジスタＭＬｓを有する。差動増幅部５２は、差動増幅回路構成から、吸い込み定電流源５３を除いた部分が該当する。第７の実施形態の吸い込み定電流源５３及び電源レベルシフトダイオード化トランジスタＭＬｓは、ソースフォロワ回路４４内のＭＯＳトランジスタＭ３ａ、Ｍ３ｂを含む増幅回路５０内のトランジスタの閾値電圧Ｖｔの変動に対する出力直流バイアス電圧補償の機能を有する。

差動増幅部５２は、ゲートを当該差動増幅回路５１の正相入力端子Ｖｉｐとする第１の差動増幅ＭＯＳトランジスタＭ１ａのソースと吸い込み定電流源端子Ｉｓとの間に第１の負帰還用ソース抵抗Ｒｓａを接続し、第１の差動増幅ＭＯＳトランジスタＭ１ａのドレインと正電源端子Ｖｄとの間に第１の負荷抵抗ＲＬａを接続し、ゲートを当該差動増幅回路５０の負相入力端子Ｖｉｎとする第２の差動増幅ＭＯＳトランジスタＭ１ｂのソースと吸い込み定電流源端子Ｉｓとの間に第２の負帰還用ソース抵抗Ｒｓｂを接続し、第２の差動増幅ＭＯＳトランジスタＭ１ｂのドレインと正電源端子Ｖｄとの間に第２の負荷抵抗ＲＬｂを接続し、第１の負荷抵抗ＲＬａの第１の差動増幅ＭＯＳトランジスタＭ１ａ（ドレイン）接続端を当該差動増幅回路５０の負相出力端子Ｖｏｎとし、第２の負荷抵抗ＲＬｂの第２の差動増幅ＭＯＳトランジスタＭ１ｂ（ドレイン）接続端を当該差動増幅回路５１の正相出力端子Ｖｏｐとしている。

また、正電源Ｖｄｄと差動増幅部５２の正電源端子Ｖｄとの間に、ゲートとドレインを接続した電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓを順方向バイアスとなるように接続している。

吸い込み定電流源５３は、差動増幅部５２の吸い込み定電流源端子Ｉｓにドレインを接続する定電流源出力ＭＯＳトランジスタＭｉｓのソースと負電源Ｖｅｅとの間に定電流設定抵抗Ｒｓｓを接続し、定電流源出力ＭＯＳトランジスタＭｉｓのゲートと定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのソースとを定電流源レベルシフトトランジスタバイアス定電流源Ｉｓｓに接続し、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのゲートに定電流源回路ゲートバイアス電源Ｖｂ１を接続し、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのドレインに第３の正電源Ｖｄｄ２を接続して構成されている。

（Ｇ−２）第７の実施形態の動作
第７の実施形態の増幅回路における差動増幅動作及びソースフォロワ回路動作については、上述の説明から理解できるので説明を省略する。

正電源Ｖｄｄと差動増幅部５２の正電源端子Ｖｄとの間に接続される電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓの順方向バイアス電圧と、差動増幅部５２の吸い込み定電流源端子Ｉｓにドレインを接続する定電流源出力ＭＯＳトランジスタＭｉｓのゲートとソース間の電圧とが等しくなるように設定し、第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂの各ドレインと正電源端子Ｖｄとの間に接続される第１及び第２の負荷抵抗ＲＬａ及びＲＬｂの無信号時の端子間電圧と、定電流源出力ＭＯＳトランジスタＭｉｓのソースと負電源Ｖｅｅとの間に定電流設定抵抗Ｒｓｓの端子間電圧とが等しくなるように設定しておく。

具体的には、電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓと定電流源出力ＭＯＳトランジスタＭｉｓには、同じ電流が流れるので、同じゲート幅、同じゲート長、同じ閾値電圧ＶｔのＭＯＳトランジスタとし、第１及び第２の負荷抵抗ＲＬａ及びＲＬｂには、定電流設定抵抗Ｒｓｓに流れる電流の半分の電流が流れるので、ＲＬａ＝ＲＬｂ＝２×Ｒｓｓとする。

以上の設定により、正電源Ｖｄｄと差動増幅部５２の正負出力端子Ｖｏｐ及びＶｏｎとの間の電位差と、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのソース電位Ｖｂ１ｏと負電源Ｖｅｅとの間の電位差とが、トランジスタの閾値電圧Ｖｔの変動に関係なく、（２０）式に示すように、常に等しくなる。以下では、（２０）式の関係を条件１と呼ぶことにする。

Ｖｄｄ−Ｖｏｐ＝Ｖｄｄ−Ｖｏｎ＝Ｖｂ１ｏ−Ｖｅｅ …（２０）（条件１）
さらに、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓ、及び、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのゲート長を等しく設定し、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂと定電流源レベルシフトＭＯＳトランジスタＭｉｓｓとのゲート幅比と、第１及び第２のソースフォロワ負荷定電流源Ｉｄａ及びＩｄｂの出力電流Ｉｄａ及びＩｄｂと定電流源レベルシフトトランジスタバイアス定電流源Ｉｓｓの出力電流Ｉｓｓとの電流比とを等しく設定すると、（２１）式に示すように、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのゲートとソース間の電圧と、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのゲートとソース間の電圧とが等しくなる。

Ｖｉｐ１−Ｖｏｐ１＝Ｖｉｎ１−Ｖｏｎ１＝Ｖｂ１−Ｖｂ１ｏ …（２１）
Ｖｉｐ１＝Ｖｏｐ、Ｖｉｎ１＝Ｖｏｎであるので、（２１）式は（２２）式のように書き直すことができる。以下では、（２２）式の関係を条件２と呼ぶことにする。

Ｖｏｐ−Ｖｏｐ１＝Ｖｏｎ−Ｖｏｎ１＝Ｖｂ１−Ｖｂ１ｏ …（２２）（条件２）
上述した（２０）式と（２２）式の各辺を、それぞれ加算すると、（２３）式が得られ、Ｖｏ１＝Ｖｏｐ１＝Ｖｏｎ１とすると、（２３）式は（２４）式のように変形することができる。

Ｖｄｄ−Ｖｏｐ１＝Ｖｄｄ−Ｖｏｎ１＝Ｖｂ１−Ｖｅｅ …（２３）
Ｖｏ１＝Ｖｄｄ−Ｖｂ１＋Ｖｅｅ …（２４）
すなわち、トランジスタの閾値電圧Ｖｔの変動に関係なく、正電源Ｖｄｄとソースフォロワ回路４４の正負出力端子Ｖｏｐ１及びＶｏｎ１との間の電位差を、常に、定電流源回路ゲートバイアス電源Ｖｂ１と負電源Ｖｅｅ間の電位差に等しくできる。

差動増幅部５２と吸い込み定電流源５３間のバイアス電圧補償（条件１）と、ソースフォロワ回路４４内の２つのソースフォロワ回路のレベルシフト電圧に対する補償（条件２）とは、それぞれ独立に行えるので、差動増幅部５２、吸い込み定電流源５３、及び、ソースフォロワ回路４４のＭＯＳトランジスタを最適サイズ化（性能）することができる。

第７の実施形態の増幅回路を、図６に模式的に示すように、電源ライン間に、多数並列接続したときには、正電源Ｖｄｄの正電源電流と負電源Ｖｅｅの負電源電流とは、比例関係にあり、定電流源回路ゲートバイアス電源Ｖｂ１には電源電流が流れない。従って、定電流源回路ゲートバイアス電源Ｖｂ１の電源ラインの電圧は、どこでも一様になっている。

一方、正電源Ｖｄｄラインと負電源Ｖｅｅラインには、各電源電流が流れるので、正電源ラインの電圧は給電端から離れるに従い、電源ライン電流と電源ライン抵抗との電圧降下により電位が低下していき、また、負電源ラインの電圧は給電端から離れるに従い、電源ライン電流と電源ライン抵抗との電圧降下により電位が上昇（電流の向きが正電源と負電源で逆向き）していき、正電源ラインの単位長の抵抗と、負電源ラインの単位長の抵抗の比と、これら正負電源ラインに流れる電流比が、逆比になるように設定しておくと、正電源ラインの電圧が低下した電圧ΔＶｄｄと、負電源ラインの電圧が上昇した電圧ΔＶｅｅとが等しくなる。この関係ΔＶｄｄ＝ΔＶｅｅを、上述した（２４）式に適用すると（２５）式が得られ、給電端からの距離に関係なく、差動増幅回路の出力バイアスＶｏ１が一定となること、すなわち、トランジスタの閾値電圧Ｖｔの変動、給電端からの距離に無関係に、差動増幅回路の出力バイアスＶｏ１が一定となることが分かる。

Ｖｏ１＝Ｖｄｄ−ΔＶｄｄ−Ｖｂ１＋Ｖｅｅ＋ΔＶｅｅ
＝Ｖｄｄ−Ｖｂ１＋Ｖｅｅ …（２５）
（Ｇ−３）第７の実施形態の効果
第７の実施形態の増幅回路５０によれば、以下の効果（ａ）〜（ｃ）を奏することができる。

（ａ）ＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、無入力時の整流出力直流バイアス電圧が常に一定な差動増幅回路が得られる。

（ｂ）電源ライン間に差動増幅回路を多段並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅器の電源電圧が低下するが、該電源電圧低下に対して、無入力時の出力直流バイアス電圧が変動しない差動増幅回路が得られる。

（ｃ）ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する、差動増幅部５２と吸い込み定電流源５３間のバイアス電圧補償（上記条件１）と、ソースフォロワ回路４４内の２つのソースフォロワ回路のレベルシフト電圧に対する補償（上記条件２）とが独立に行えるので、差動増幅部５２、吸い込み定電流源５３及びソースフォロワ回路４４のＭＯＳトランジスタを、最適サイズ化（性能）することができる。

（Ｈ）第８の実施形態
次に、本発明による増幅回路の第８の実施形態を、図面を参照しながら説明する。

図１０は、第８の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

第８の実施形態に係る増幅回路５０Ａは、第７の実施形態の増幅回路に比較して、以下のような異同を有する。

第８の実施形態に係る増幅回路５０Ａにおいては、第７の実施形態の増幅回路５０における差動増幅部５２の第１の負帰還用ソース抵抗Ｒｓａを除去し、第１の差動増幅ＭＯＳトランジスタＭ１ａのソースを第１の吸い込み定電流源端子Ｉｓａとすると共に、差動増幅部５２の第２の負帰還用ソース抵抗Ｒｓｂを除去し、第２の差動増幅ＭＯＳトランジスタＭ１ｂのソースを第２の吸い込み定電流源端子Ｉｓｂとし、第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂのソース間にソース抵抗Ｒｓを接続して、差動増幅部５２Ａを構成している。

また、第８の実施形態に係る増幅回路５０Ａにおいては、第７の実施形態の増幅回路５０における定電流源出力ＭＯＳトランジスタＭｉｓと定電流設定抵抗Ｒｓｓを除去し、第１の吸い込み定電流源端子Ｉｓａにドレインを接続する第１の定電流源出力ＭＯＳトランジスタＭｉｓａのソースと負電源Ｖｅｅとの間に第１の定電流設定抵抗Ｒｓｓａを接続すると共に、第２の吸い込み定電流源端子Ｉｓｂにドレインを接続する第２の定電流源出力ＭＯＳトランジスタＭｉｓｂのソースと負電源Ｖｅｅとの間に第２の定電流設定抵抗Ｒｓｓｂを接続し、第１及び第２の定電流源出力ＭＯＳトランジスタＭｉｓａ及びＭｉｓｂの各ゲートと定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのソースとを定電流源レベルシフトトランジスタバイアス定電流源Ｉｓｓに接続して、吸い込み定電流源５３Ａを構成している。

第８の実施形態に係る増幅回路５０Ａにおいて、電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓの順方向バイアス電圧と、第１及び第２定電流源出力ＭＯＳトランジスタＭｉｓａ及びＭｉｓｂの各ゲートとソース間の電圧とが等しくなるように設定し、第１及び第２の負荷抵抗ＲＬａ及びＲＬｂの無信号時の端子間電圧と、第１及び第２の定電流設定抵抗Ｒｓｓａ及びＲｓｓｂの端子間電圧とが等しくなるように設定しておく。

具体的には、電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓに流れる電流の半分の電流が、第１及び第２定電流源出力ＭＯＳトランジスタＭｉｓａ及びＭｉｓｂに流れるので、電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓのゲート幅を、第１及び第２定電流源出力ＭＯＳトランジスタＭｉｓａ及びＭｉｓｂのゲート幅の２倍に設定し、同じゲート長、同じ閾値電圧ＶｔのＭＯＳトランジスタとし、第１及び第２の負荷抵抗ＲＬａ及びＲＬｂと、第１及び第２の定電流設定抵抗Ｒｓｓａ及びＲｓｓｂに等しい電流が流れるようにして、ＲＬａ＝ＲＬｂ＝Ｒｓｓａ＝Ｒｓｓｂとする。

以上の設定により、正電源Ｖｄｄと差動増幅部の正負出力端子Ｖｏｐ及びＶｏｎとの間の電位差と、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのソース電位Ｖｂ１ｏと負電源Ｖｅｅとの間の電位差とが、トランジスタの閾値電圧Ｖｔの変動に関係なく、常に等しくなり、上述した条件１が成立する。

第８の実施形態に係る増幅回路５０Ａも第７の実施形態に係る増幅回路５０と同様に条件２は成立する。

上述の条件１と条件２とが同時に成立するようにすると、第７の実施形態に係る増幅回路５０と同様に、正電源Ｖｄｄと第１及び第２のソースフォロワ回路の正負出力端子Ｖｏｐ１及びＶｏｎ１との間の電位差を、トランジスタの閾値電圧Ｖｔの変動に関係なく、常に定電流源回路ゲートバイアス電源Ｖｂ１と負電源Ｖｅｅ間の電位差に等しくできる。

第８の実施形態の増幅回路５０Ａによっても、上述した第７の実施形態の増幅回路５０と同様な効果を奏することができる。

（Ｉ）第９の実施形態
次に、本発明による増幅回路の第９の実施形態を、図面を参照しながら説明する。

図１１は、第９の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

第９の実施形態に係る増幅回路５０Ｂは、第７の実施形態の増幅回路５０に比較して、以下のような異同を有する。

第９の実施形態に係る増幅回路５０Ｂにおいては、第７の実施形態の増幅回路５０における定電流源出力ＭＯＳトランジスタＭｉｓと定電流設定抵抗Ｒｓｓと定電流源レベルシフトトランジスタバイアス定電流源Ｉｓｓと、ソースフォロワ回路４４の第１及び第２のソースフォロワ負荷定電流源Ｉｄａ及びＩｄｂとを除去している。

第９の実施形態に係る増幅回路５０Ｂにおいては、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのソースに第２の基準定電流設定抵抗Ｒｓｓｓの一端を接続し、この第２の基準定電流設定抵抗Ｒｓｓｓの他端に、（１）電流ミラー回路の入力端子となるゲート及びドレインを接続し、負電源Ｖｅｅに当該電流ミラー回路のコモン端子となるソースを接続する定電流設定ダイオード化ＭＯＳトランジスタＭｉｓ１と、（２）差動増幅部５３の吸い込み定電流源端子Ｉｓにドレインを接続し、ゲートを該電流ミラー回路の入力端子に接続し、ソースを該電流ミラー回路のコモン端子に接続する第１の電流ミラー電流出力ＭＯＳトランジスタＭｍ１と、（３）第１のソースフォロワＭＯＳトランジスタＭ３ａのソースにドレインを接続し、ゲートを該電流ミラー回路の入力端子に接続し、ソースを該電流ミラー回路のコモン端子に接続する第２の電流ミラー電流出力ＭＯＳトランジスタＭｍ２と、（４）第２のソースフォロワＭＯＳトランジスタＭ３ｂのソースにドレインを接続し、ゲートを該電流ミラー回路の入力端子に接続し、ソースを該電流ミラー回路のコモン端子に接続する第３の電流ミラー電流出力ＭＯＳトランジスタＭｍ３を接続している。

第９の実施形態に係る増幅回路５０Ｂにおいて、電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓの順方向バイアス電圧と、電流ミラー回路の定電流設定ダイオード化ＭＯＳトランジスタＭｉｓ１の順方向バイアス電圧とを等しく設定し、第１及び第２の負荷抵抗ＲＬａ及びＲＬｂの無信号時の端子間電圧と、第２の基準定電流設定抵抗Ｒｓｓｓの端子間電圧とが等しくなるように設定しておく。

若しくは、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのゲートとソース間の電圧と、電流ミラー回路の定電流設定ダイオード化ＭＯＳトランジスタＭｉｓ１の順方向バイアス電圧とを等しく設定し、電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓの順方向バイアス電圧と、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのゲートとソース間の電圧とを等しく設定し、第１及び第２の負荷抵抗ＲＬａ及びＲＬｂの無信号時の端子間電圧と、第２の基準定電流設定抵抗Ｒｓｓｓの端子間電圧とが等しくなるように設定しておく。

具体的には、トランジスタのゲート長及び閾値電圧Ｖｔを同じくし、ゲート幅は、流したい電流値に比例して大きくし、抵抗値は、流したい電流比の逆比にする。

以上により、第７の実施形態に係る増幅回路５０と同様に、正電源Ｖｄｄとソースフォロワ回路４４Ｂの正負出力端子Ｖｏｐ1及びＶｏｎ1との間の電位差を、トランジスタの閾値電圧Ｖｔの変動に関係なく、常に定電流源回路ゲートバイアス電源Ｖｂ１と負電源Ｖｅｅ間の電位差に等しくできる。

（Ｊ）第１０の実施形態
次に、本発明による増幅回路の第１０の実施形態を、図面を参照しながら説明する。第１０の実施形態の増幅回路は、全波整流回路付差動増幅回路である。

（Ｊ−１）第１０の実施形態の構成
図１２は、第１０の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

第１０の実施形態に係る増幅回路６０は、第７の実施形態の増幅回路５０におけるソースフォロワ回路４４を、全波整流回路６１に置き換えた全波整流回路付差動増幅回路である。すなわち、差動増幅部５２の正負出力Ｖｏｐ及びＶｏｎに接続される、ソースフォロワ回路４４を、第１及び第２の入力端子Ｖｉｎ1及びＶｉｐ1から入力される全波整流回路６１に置き換えたものである。

全波整流回路６１は、ソースフォロワ回路４４の第２のソースフォロワ負荷定電流源Ｉｄｂを除去し、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのソース間を接続して全波整流出力端子Ｖｏ１とし、この全波整流出力端子Ｖｏ１とグランド間に、電圧保持容量Ｃｈを付加接続したものである。

（Ｊ−２）第１０の実施形態の動作
第１０の実施形態に係る増幅回路６０における、差動増幅回路動作や、ＭＯＳトランジスタの閾値電圧Ｖｔ変動に対する（全波整流出力Ｖｏ１の無入力時の）直流バイアス電位の補償動作に関しては、上述した第７の実施形態の増幅回路５０と同様であり、その詳細説明を省略する。

この第１０の実施形態における全波整流回路６１は、第１の入力端子Ｖｉｎ１に対応するソースフォロワ・整流回路（上述した図４参照）と、第２の入力端子Ｖｉｐ１に対応するソースフォロワ・整流回路を融合したものである。すなわち、２つのソースフォロワ・整流回路の出力を結合し、２つのソースフォロワ負荷定電流源Ｉｄａ及びＩｄｂを１つにまとめて改めてＩｄａとし、同様に、２つの電圧保持容量Ｃｈａ及びＣｈｂを１つにまとめて改めて電圧保持容量Ｃｈとしたものであり、２つの入力電圧Ｖｉ1ｐとＶｉ1ｎの高い電位が有効となって低い電位側が無視される動作となり、２つの入力電圧Ｖｉ1ｐとＶｉ1ｎが差動信号であるので、全波整流動作となる。

第７の実施形態と同様に、ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する、差動増幅部５２と吸い込み定電流源５３間のバイアス電圧補償（上記条件１）と、全波整流回路６１のソースフォロワＭＯＳトランジスタのレベルシフト電圧に対する補償（上記条件２）とが独立に行えるので、差動増幅部５２、吸い込み定電流源５３、全波整流回路６１のＭＯＳトランジスタを、最適サイズ化（性能）することができる。

また、図１３に模式的に示すように、電源ライン間に、第１０の実施形態の増幅回路６０を多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路６０の電源電圧が低下するが、第７の実施形態で説明したと同様に、電源電圧低下に対して全波整流出力Ｖｏ１の無入力時の直流バイアス電位が補償されて変動しない、差動増幅動作、全波整流動作となる。

（Ｊ−３）第１０の実施形態の効果
第１０の実施形態の増幅回路６０によれば、以下の効果（ａ）〜（ｃ）を奏することができる。

（ａ）差動増幅回路５１のＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、無入力時の整流出力直流バイアス電圧が常に一定な差動増幅動作に、全波整流動作を付加することができる。

（ｂ）電源ライン間に、第１０の実施形態の増幅回路６０を多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、電源電圧低下に対して、無入力時の出力直流バイアス電圧が変動しない差動増幅動作に、全波整流動作を付加できる。

（ｃ）ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する、差動増幅部５２と吸い込み定電流源５３間のバイアス電圧補償（上記条件１）と、全波整流回路６１のソースフォロワＭＯＳトランジスタのレベルシフト電圧に対する補償（上記条件２）とが独立に行えるので、差動増幅部５２、吸い込み定電流源５３、全波整流回路６１のＭＯＳトランジスタを最適サイズ化（性能）することができる。

（Ｊ−４）第１０の実施形態の変形実施形態
第１０の実施形態の増幅回路６０は、第７の実施形態の増幅回路５０におけるソースフォロワ回路４４を全波整流回路６１に置き換えたものであるが、第８や第９の実施形態の増幅回路５０Ａ、５０Ｂにおけるソースフォロワ回路４４、４４Ｂを全波整流回路に置き換えるようにしても良い。

詳細説明は省略するが、図１４は、第８の実施形態の増幅回路５０Ａにおけるソースフォロワ回路４４を全波整流回路６１に置き換えたものを示し、図１５は、第９の実施形態の増幅回路５０Ｂにおけるソースフォロワ回路４４Ｂを全波整流回路６１Ｂに置き換えたものを示している。

（Ｋ）第１１の実施形態
次に、本発明による増幅回路の第１１の実施形態を、図面を参照しながら説明する。第１１の実施形態の増幅回路は、ピークホールド回路付差動増幅回路である。付加されるピークホールド回路は、リセット付きである。

（Ｋ−１）第１１の実施形態の構成
図１６は、第１１の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

第１１の実施形態に係る増幅回路６０Ｃは、第７の実施形態の増幅回路５０におけるソースフォロワ回路４４を、ピークホールド回路６２に置き換えたピークホールド回路付差動増幅回路である。すなわち、差動増幅部５２の正負出力Ｖｏｐ及びＶｏｎに接続される、ソースフォロワ回路４４を、第１及び第２の入力端子Ｖｉｎ1及びＶｉｐ1から入力されるピークホールド回路６２に置き換えたものである。

第１１の実施形態に係る増幅回路６０Ｃは、第７の実施形態の増幅回路５０におけるソースフォロワ回路４４の第１及び第２のソースフォロワ負荷定電流源Ｉｄａ及びＩｄｂを除去し、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのソース間を接続してピークホールド出力端子Ｖｏ１とし、このピークホールド出力端子Ｖｏ１とグランド間に、電圧保持容量Ｃｈを付加接続すると共に、スイッチ駆動パルス信号源ＶｐＬからのパルス信号により、間欠的に、ピークホールド出力端子Ｖｏ１に接続する電圧保持容量Ｃｈの端子をピークホールドリセットバイアス電源Ｖｂ３に接続するスイッチ回路Ｓｗとこのスイッチ回路Ｓｗの電流を制限する抵抗Ｒｏとの直列回路を付加接続している。

すなわち、第１１の実施形態に係る増幅回路６０Ｃでは、ソースフォロワ負荷定電流源Ｉｄａ（図１２参照）が流す定電流Ｉｄａを０（削除）とし、代わりに、スイッチ駆動パルス信号源ＶｐＬからのパルス信号により、間欠的に、ピークホールド出力端子Ｖｏ１に接続する電圧保持容量Ｃｈの端子をピークホールドリセットバイアス電源Ｖｂ３に接続するスイッチ回路Ｓｗを設けている。

図１６に示すリセット付ピークホールド回路６２は、模式的に示したものであり、具体的な回路は図１６に示す構成に限定されない。

第１１の実施形態に係る増幅回路６０Ｃでは、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのゲートとソース間の電圧が、ほぼＭＯＳトランジスタの閾値電圧Ｖｔから整流動作を開始するので、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのゲートとソース間の電圧も、ほぼＭＯＳトランジスタの閾値電圧Ｖｔとする必要があり、定電流源レベルシフトトランジスタバイアス定電流源Ｉｓｓの出力電流Ｉｓｓを可能な限り小さい電流とし、また、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのゲート幅を可能な限り大きくする。

（Ｋ−２）第１１の実施形態の動作
第１１の実施形態に係る増幅回路６０Ｃにおける、差動増幅回路動作や、ＭＯＳトランジスタの閾値電圧Ｖｔ変動に対する（ピークホールド出力Ｖｏ１の無入力時の）直流バイアス電位の補償動作に関しては、上述した第７の実施形態の増幅回路５０と同様であり、その詳細説明を省略する。

この第１１の実施形態は、第７の実施形態の増幅回路５０におけるソースフォロワ回路４４を、ピークホールド回路６２に置き換えているので、差動増幅部５２の出力に対するリセット付ピークホールド動作を実行する。スイッチ回路Ｓｗのオフ時に、差動増幅部５２の出力Ｖｏｐ及びＶｏｎのピークをホールド（ピークを検出）し、スイッチ回路Ｓｗのオン時に、ピーク検出出力をピークホールドリセットバイアス電源Ｖｂ３の出力電圧値にリセットする。なお、抵抗Ｒｏは、スイッチ回路Ｓｗがオン状態となったときに、このスイッチ回路Ｓｗに流れるリセット電流を適正値に制限するためのものである。

第７の実施形態と同様に、ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する、差動増幅部５２と吸い込み定電流源５３間のバイアス電圧補償（上記条件１）と、ピークホールド回路６２のソースフォロワＭＯＳトランジスタのレベルシフト電圧に対する補償（上記条件２）とが独立に行えるので、差動増幅部５２、吸い込み定電流源５３、ピークホールド回路６２のＭＯＳトランジスタを、最適サイズ化（性能）することができる。

また、上述した図１３に模式的に示すように、電源ライン間に、第１１の実施形態の増幅回路６０Ｃを多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路６０の電源電圧が低下するが、第３の実施形態で説明したと同様に、電源電圧低下に対してピークホールド出力Ｖｏ１の無入力時の直流バイアス電位が補償されて変動しない、差動増幅動作、ピークホールド動作となる。

（Ｋ−３）第１１の実施形態の効果
第１１の実施形態の増幅回路６０Ｃによれば、以下の効果（ａ）〜（ｃ）を奏することができる。

（ａ）差動増幅回路５１のＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、無入力時のピークホールド出力の直流バイアス電圧が常に一定な差動増幅動作に、ピークホールド動作を付加することができる。

（ｂ）電源ライン間に、第１１の実施形態の増幅回路６０Ｃを多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、電源電圧低下に対して、無入力時の出力直流バイアス電圧が変動しない差動増幅動作に、ピークホールド動作を付加できる。

（ｃ）ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対する、差動増幅部５２と吸い込み定電流源５３間のバイアス電圧補償（上記条件１）と、ピークホールド回路６２のソースフォロワＭＯＳトランジスタのレベルシフト電圧に対する補償（上記条件２）とが独立に行えるので、差動増幅部５２、吸い込み定電流源５３、ピークホールド回路６２のＭＯＳトランジスタを最適サイズ化（性能）することができる。

（Ｋ−４）第１１の実施形態の変形実施形態
第１１の実施形態の増幅回路６０Ｃは、第７の実施形態の増幅回路５０におけるソースフォロワ回路４４をピークホールド回路６２に置き換えたものであるが、図示は省略するが、第８や第９の実施形態の増幅回路５０Ａ、５０Ｂにおけるソースフォロワ回路４４、４４Ｂをピークホールド回路６２に置き換えるようにしても良い。

（Ｌ）第１２の実施形態
次に、本発明による増幅回路の第１２の実施形態を、図面を参照しながら説明する。第１２の実施形態に係る増幅回路は、第７の実施形態に係る増幅回路の抵抗をダイオード化トランジスタブロックに置き換えたものである。

（Ｌ−１）第１２の実施形態の構成
図１７は、第１２の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

図１７において、第１２の実施形態の増幅回路７０は、差動増幅部７２及び吸い込み定電流源７３を有する差動増幅回路７１に、ソースフォロワ回路４４を付加したものである。

以下では、ソースフォロワ回路４４に対する説明は省略し、差動増幅回路７１について説明する。

差動増幅回路７１は、図９に示した第７の実施形態の差動増幅回路５１と同様に、差動増幅部７２、吸い込み定電流源７３、及び、電源レベルシフトダイオード化トランジスタＭＬｓを有する。

差動増幅部７２は、第７の実施形態の差動増幅部５２における第１及び第２の負帰還用ソース抵抗Ｒｓａ及びＲｓｂを、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成した第１及び第２のソースインピーダンス用ダイオード化トランジスタブロック４１ａ及び４１ｂに置き換えると共に、第７の実施形態の差動増幅部５２における第１及び第２の負荷抵抗ＲＬａ及びＲＬｂを、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成した第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ及び４２ｂに置き換えたと同様な構成を有している。

また、吸い込み定電流源７３は、第７の実施形態の吸い込み定電流源５３における定電流設定抵抗Ｒｓｓを、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成した吸い込み定電流設定用ダイオード化トランジスタブロック７４に置き換えたと同様な構成を有している。

（Ｌ−２）第１２の実施形態の動作
以下では、第１２の実施形態に係る増幅回路７０の特徴的動作について簡単に言及する。

電圧利得は、上述した第４（〜第６）の実施形態と同様に、ＭＯＳトランジスタのゲートサイズと、各ダイオード化トランジスタの個数とで決定され、ＭＯＳトランジスタの閾値電圧Ｖｔの変動に対して変動せず、また、第７（〜第９）の実施形態と同様に、対応する素子間の電圧降下を揃えることで、第７（〜第９）の実施形態と同様に、ＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、無入力時の整流出力直流バイアス電圧が常に一定な差動増幅回路が得られる。

以上の動作は、第４（〜第６）の実施形態や第７（〜第９）の実施形態と同様に、電源ライン間に第１２の実施形態に係る増幅回路７０を多段に並列接続した場合（図６参照）、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、この電源電圧低下に対して、電圧利得及び無入力時の出力直流バイアス電圧が変動しない増幅回路が得られ、その結果、多段の全ての増幅回路７０に一様な電圧利得が得られる。

（Ｌ−３）第１２の実施形態の効果
第１２の実施形態の増幅回路７０によれば、以下の効果（ａ）〜（ｉ）を奏することができる。下記の一部の効果は、既述した実施形態で説明した理由により奏するものである。

（ａ）利得が各ＭＯＳトランジスタの閾値電圧Ｖｔやバイアス電流の影響を受けず、各ＭＯＳトランジスタのゲートサイズとトランジスタ個数の比で決定される差動増幅動作を実現できる。

（ｂ）オペアンプを用いた逆相出力アンプの場合、ゲイン決定用負帰還抵抗が増幅回路としての入力インピーダンスを低下させるが、この実施形態の増幅回路では、入力インピーダンスはＭＯＳトランジスタのゲート入力インピーダンスなので、増幅回路としての入力インピーダンスを高インピーダンスに維持できる。

（ｃ）ダイオードインピーダンスを用いているが、各ＭＯＳトランジスタが飽和動作とみなせる動作範囲では線形性が確保されて波形歪を生じない。

（ｄ）負荷用とソースインピーダンス用のＭＯＳトランジスタの構造を揃えると、低周波から高周波まで、負荷インピーダンスとソース側インピーダンスの比が変化せず、低周波から高周波まで、平坦なゲイン特性が得られる。

（ｅ）オペアンプ回路のような出力から入力へのループ負帰還回路が不要なので、発振の恐れがない。

（ｆ）出力から入力へのループ負帰還回路が不要なので、入力部のバイアス電圧と、出力部のバイアス電圧とを、自由な値に設定できる。

（ｇ）Ｎ型（又はＰ型）の単一タイプのトランジスタで構成でき、抵抗素子を用いない回路なので、ＩＣ化した場合に、Ｐ型（又はＮ型）のいずれかのトランジスタ生成工程と抵抗生成工程とが不要となり、低製造コスト化、短納期化が図れる。

（ｈ）第４（〜第６）の実施形態の実施形態と同様に、対応する素子間の電圧降下を揃えることで、ＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、無入力時の整流出力直流バイアス電圧が常に一定な差動増幅回路が得られる。

（ｉ）電源ライン間に、この実施形態の増幅回路を多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅器の電源電圧が低下するが、該電源電圧低下に対して、電圧利得及び無入力時の出力直流バイアス電圧が変動しない増幅回路が得られる。

（Ｌ−４）第１２の実施形態の変形実施形態
図１８は、第１２の実施形態の増幅回路７０を、一部変形した増幅回路７０Ａを示す回路図である。

増幅回路７０Ａは、第１２の実施形態の増幅回路７０において、正電源Ｖｄｄと差動増幅部７２の正電源端子Ｖｄとの間に接続するゲートとドレインを接続した電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓを、第１及び第２の電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓａ及びＭＬｓｂに分け、それぞれを負荷素子として、第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ及び４２ｂのそれぞれに付加したものである。

この増幅回路７０Ａによっても、第１２の実施形態の増幅回路７０と同様な効果を奏することができる。

図１９は、第１２の実施形態の増幅回路７０を、一部変形した増幅回路７０Ｂを示す回路図である。

増幅回路７０Ｂは、増幅回路７０Ａと同様に、第１２の実施形態の増幅回路７０における電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓを、第１及び第２の電源レベルシフトダイオード化ＭＯＳトランジスタＭＬｓａ及びＭＬｓｂに分けている。

また、増幅回路７０Ｂは、増幅回路７０Ａにおいて、（１）定電流源出力ＭＯＳトランジスタＭｉｓと、ダイオード化トランジスタＭｉｓ１〜Ｍｉｓ３を有限個直並列接続して構成した吸い込み定電流設定用ダイオード化トランジスタブロック７４と、定電流源レベルシフトトランジスタバイアス定電流源Ｉｓｓと、ソースフォロワ回路４４の第１及び第２のソースフォロワ負荷定電流源Ｉｄａ及びＩｄｂとを除去し、代わりに、（２）定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのソースに、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタＭｉｓ２〜Ｍｉｓ４を有限個直並列接続して構成した基準定電流設定用ダイオード化トランジスタブロック７５の一端を接続し、（３）基準定電流設定用ダイオード化トランジスタブロック７５の他端に、（３−１）電流ミラー回路の入力端子となるゲート及びドレインを接続し負電源Ｖｅｅにこの電流ミラー回路のコモン端子となるソースを接続する定電流設定ダイオード化ＭＯＳトランジスタＭｉｓ１と、（３−２）差動増幅部７２Ａの吸い込み定電流源端子Ｉｓにドレインを接続しゲートを該電流ミラー回路の入力端子に接続しソースを該電流ミラー回路のコモン端子に接続する第１の電流ミラー電流出力ＭＯＳトランジスタＭｍ１と、（３−３）第１のソースフォロワＭＯＳトランジスタＭ３ａのソースにドレインを接続しゲートを該電流ミラー回路の入力端子に接続しソースを該電流ミラー回路のコモン端子に接続する第２の電流ミラー電流出力ＭＯＳトランジスタＭｍ２と、（３−４）第２のソースフォロワＭＯＳトランジスタＭ３ｂのソースにドレインを接続しゲートを該電流ミラー回路の入力端子に接続しソースを該電流ミラー回路のコモン端子に接続する第３の電流ミラー電流出力ＭＯＳトランジスタＭｍ３を接続して構成されている。

基準定電流設定用ダイオード化トランジスタブロック７５は、図１１に示す第９の実施形態における基準定電流設定抵抗Ｒｓｓｓに対応するものである。

従って、増幅回路７０Ｂにおける吸い込み定電流源７３Ｂ及びソースフォロワ回路４４Ｂの作用効果は、第９の実施形態と同様である。

（Ｍ）第１３の実施形態
次に、本発明による増幅回路の第１３の実施形態を、図面を参照しながら説明する。

図２０は、第１３の実施形態に係る増幅回路の構成を示す回路図であり、既述の図面との同一、対応部分には同一、対応符号を付して示している。

第１３の実施形態に係る増幅回路８０は、図１８に示す第１２の実施形態の第１の変形実施形態における増幅回路７０Ａのソースフォロワ回路４４を、全波整流回路６１に置き換えたものである。

全波整流回路６１は、図１２に示した第１０の実施形態の増幅回路６０における全波整流回路６１と同様な構成を有し、同様な作用効果を奏するものである。

ＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、電圧利得及び無入力時の整流出力直流バイアス電圧が常に一定となる動作は、第１２の実施形態やその変形実施形態と同様であり、差動増幅部７２Ａの正負出力Ｖｏｐ及びＶｏｎに接続されるソースフォロワ回路４４を、第１及び第２の入力端子Ｖｉｎ１及びＶｉｐ１から全波整流回路６１に置き換えることにより、単なる差動増幅動作から、全波整流回路付差動増幅回路の動作に変更する。

第１２の実施形態やその変形実施形態と同様に、電源ライン間に増幅回路を多段並列接続した場合（図１３参照）、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路の電源電圧が低下するが、この電源電圧低下に対して、電圧利得及び無入力時の出力直流バイアス電圧が変動しない、全波整流回路付差動増幅回路が得られる。

第１３の実施形態に係る増幅回路８０によっても、第１２の実施形態と同様な効果を奏することができ、また、出力を全波整流出力とすることができる。

第１３の実施形態に係る増幅回路８０は、図１８に示す第１２の実施形態の第１の変形実施形態における増幅回路７０Ａのソースフォロワ回路４４を、全波整流回路６１に置き換えたものであったが、他の回路への置換を行うようにしても良い。

図２１は、第１２の実施形態の第２の変形実施形態における増幅回路７０Ｂにおけるソースフォロワ回路４４Ｂを全波整流回路６１Ｂに置き換えた増幅回路８０Ａ（第１３の実施形態に対する第１の変形実施形態）を示しており、図２２は、第１２の実施形態の第１の変形実施形態における増幅回路７０Ａのソースフォロワ回路４４を、リセット付ピークホールド回路６２に置き換えた増幅回路８０Ｂ（第１３の実施形態に対する第２の変形実施形態）を示している。

図２１に示す増幅回路８０Ａや図２２に示す増幅回路８０Ｂの動作や作用効果については、既述した実施形態の説明から容易に理解できるので、その説明は省略する。

（Ｎ）他の実施形態
上記各実施形態の説明においても、種々変形実施形態に言及したが、さらに、以下に例示するような変形実施形態を挙げることができる。

（Ｎ−１）差動増幅回路に、ソースフォロワ回路、全波整流回路又はリセット付ピークホールド回路などの付加回路を付加する増幅回路は、以下の条件などを満足すれば良く、既述した実施形態や、既述した実施形態の変形実施形態に限定されるものではない。

付加回路を付加している増幅回路においては、ＭＯＳトランジスタの閾値電圧Ｖｔ、並びに、正負電源電圧Ｖｄｄ及びＶｅｅの変動に対して、上述した（２３）〜（２５）式が常に成り立つようにすることがポイントであり、その前提は、（２０）及び（２２）式に示す条件１及び条件２が成立することである。以下に、（２３）〜（２５）式、（２０）及び（２２）式を再掲載する。

Ｖｄｄ−Ｖｏｐ１＝Ｖｄｄ−Ｖｏｎ１＝Ｖｂ１−Ｖｅｅ …（２３）
Ｖｏ１＝Ｖｄｄ−Ｖｂ１＋Ｖｅｅ …（２４）
Ｖｏ１＝Ｖｄｄ−ΔＶｄｄ−Ｖｂ１＋Ｖｅｅ＋ΔＶｅｅ
＝Ｖｄｄ−Ｖｂ１＋Ｖｅｅ …（２５）
Ｖｄｄ−Ｖｏｐ＝Ｖｄｄ−Ｖｏｎ＝Ｖｂ１ｏ−Ｖｅｅ …（２０）（条件１）
Ｖｏｐ−Ｖｏｐ１＝Ｖｏｎ−Ｖｏｎ１＝Ｖｂ１−Ｖｂ１ｏ …（２２）（条件２）
以上の条件１及び条件２を成立させる回路構成であれば、上述した増幅回路の実施形態やその変形実施形態に限定されない。

例えば、図２３に示す第１４の実施形態の増幅回路９０のように、定電流源レベルシフトトランジスタバイアス定電流Ｉｓｓの値と、差動増幅部の吸い込み定電流Ｉｓの値とを同じ値とし、定電流源出力ＭＯＳトランジスタＭｉｓの役割を定電流源レベルシフトトランジスタＭｉｓｓに兼ねさせる構成とすると、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂの各ゲートとソース間電圧は、定電流源レベルシフトトランジスタＭｉｓｓのゲートとソース間の電圧とではなく、定電流設定用ダイオード化トランジスタブロック（図２３ではＭｉｓ１からＭｉｓ４）のいずれかのダイオード電圧と等しく、残りの定電流設定用ダイオード化トランジスタのダイオード電圧と定電流源レベルシフトトランジスタＭｉｓｓのゲートとソース間の電圧との和が、負荷用ダイオード化トランジスタブロック（図２３ではＭＬｓａからＭＬ３ａ、又は、ＭＬｓｂからＭＬ３ｂ）のダイオード電圧の和と同じとなれば良い。

また、定電流源レベルシフトトランジスタＭｉｓｓのゲートとソース間の電圧と、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂの各ゲートとソース間電圧が同じとなり、定電流設定用ダイオード化トランジスタブロック（図２３ではＭｉｓ１からＭｉｓ４）のダイオード電圧和と、負荷用ダイオード化トランジスタブロック（図２３ではＭＬｓａからＭＬ３ａ、又は、ＭＬｓｂからＭＬ３ｂ）のダイオード電圧和とが同じとなる構成であっても良い。

また例えば、図２４に示す第１５の実施形態の増幅回路９１のように、逆に、差動増幅部への吸い込み定電流Ｉｓの生成回路の定電流Ｉｓから、電流ミラー回路を用いて、定電流源レベルシフトトランジスタバイアス定電流Ｉｓｓや、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのソースフォロワ負荷定電流Ｉｄａ及びＩｄｂを生成するようにしても良い。

さらにまた、出力部がソースフォロワ出力回路構成でなく、全波整流回路構成や、リセット付ピークホールド回路の場合、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのソースフォロワ負荷電流Ｉｄａが微小電流となるので、定電流源レベルシフトＭＯＳトランジスタｍｉｓｓの定電流Ｉｓｓも微小電流となる。このような場合、図２５に示す第１６の実施形態の増幅回路９２のように、差動増幅部の比較的大きな吸い込み定電流Ｉｓと、微小電流である定電流源レベルシフトＭＯＳトランジスタｍｉｓｓの定電流Ｉｓｓとの中間的な第２の基準定電流Ｉｓｓｓを生成する第２の基準定電流生成回路を付加し、電流ミラー回路を用いて、この第２の基準電流Ｉｓｓｓより、差動増幅部の吸い込み定電流Ｉｓと、定電流源レベルシフトＭＯＳトランジスタＭｉｓｓの定電流Ｉｓｓと、第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのソースフォロワ負荷電流Ｉｄａとを生成するようにしても良い。

図２５に示す第１６の実施形態の増幅回路９２の考えは、第４〜第９の実施形態のような抵抗とＭＯＳトランジスタが混在する場合にも適用でき、図２６には、適用した第１７の実施形態の増幅回路９３を示している。増幅回路９３では、差動増幅回路吸い込み定電流源側の第２の基準定電流設定抵抗Ｒｓｓｓの電圧降下と負荷側の抵抗ＲＬａ及びＲＬｂの電圧降下とを合わせ、また、差動増幅回路吸い込み定電流源側の定電流源レベルシフトＭＯＳトランジスタＭｉｓｓのソース電位Ｖｂ１ｏと負電源Ｖｅｅ間に、第２の定電流源レベルシフトＭＯＳトランジスタＭｉｓｓｓと電流ミラー電流基準ＭＯＳトランジスタＭｉｓ１と、２個のＭＯＳトランジスタが接続されるので、これに合わせて、負荷側の電源レベルシフトダイオード化ＭＯＳトランジスタもＭＬｓ１とＭＬｓ２と、２個分のＭＯＳトランジスタを接続する。

条件１及び条件２の中で、対応するトランジスタのドレインとソース間のバイアス電圧も合わせることが望ましい。

（Ｎ−２）本発明の増幅回路に信号を与える信号源も、上記各実施形態のものに限定されるものではなく、以下に例示するような信号源を適用するようにしても良い。例えば、上述したセンサ基板上のセンサ電極がピックアップした信号を、本発明の増幅回路に供給するに際して、以下に等価回路を示す信号源からの信号とみなせるようにして、本発明の増幅回路に供給するようにすれば良い。

図２７に示す信号源は、出力に入力バイアス抵抗Ｒｉが接続された入力直流バイアス電源Ｖｉｄｃと、出力に入力ＤＣデカップリング容量Ｃｉが接続された入力交流信号源Ｖｓとを、グランドと信号源出力Ｖｓｏとの間に並列接続する構成のものである。これら抵抗Ｒｉ及び容量Ｃｉでハイパスフィルタが構成されている。

図２８に示す信号源は、図２７に示す信号源の出力を正出力Ｖｓｐｏとし、入力直流バイアス電源Ｖｉｄｃの出力を信号源の負出力Ｖｓｎｏとした、不平衡型の差動信号源である。

図２７及び図２８に示す信号源における入力バイアス抵抗Ｒｉは、入力バイアスＭＯＳ抵抗や入力バイアス抵抗用ダイオード化ＭＯＳトランジスタとされても良い。図２９は、図２８に示す信号源の入力バイアス抵抗Ｒｉを、入力バイアスＭＯＳ抵抗に置き換えたものである。図３０は、図２８に示す信号源の入力バイアス抵抗Ｒｉを、入力バイアス抵抗用ダイオード化ＭＯＳトランジスタの直列回路として構成したものであり、図３１は、図２８に示す信号源の入力バイアス抵抗Ｒｉを、入力バイアス抵抗用ダイオード化ＭＯＳトランジスタの並列回路として構成したものである。

差動増幅部を有する上記各実施形態の増幅回路は、交流信号源が片相信号である不平衡型の差動信号源からの信号を増幅するものを示したが、交流信号源が正相出力と負相出力とを持つ平衡型の差動信号源からの信号を増幅するように適用しても良い。

図３２〜図３６には、上述した各種の不平衡型の差動信号源に対応する、平衡型の差動信号源の構成を示している。

（Ｎ−３）上記各実施形態において、電流ミラー回路として種々説明したが、他の構成の電流ミラー回路を適用しても良いことは勿論である。

例えば、図３７に示すような構成のものを適用しても良い。図３７は、定電流源出力ＭＯＳトランジスタＭｉｓのソースと負電源Ｖｅｅとの間に、ドレインとゲートを接続してダイオード化した複数のＭＯＳトランジスタＭｉｓ１〜Ｍｉｓ３（３個に限定されない）で構成する定電流設定用ダイオード化トランジスタブロックを接続し、生成される定電流Ｉｓｓを、ゲートとドレインを接続してダイオード化した電流ミラー電流基準トランジスタＭｉｓ１に流し、この電流ミラー電流基準トランジスタＭｉｓ１のゲートにゲートを接続し該電流ミラー電流基準トランジスタＭｉｓ１のソースにソースを接続してドレインより定電流を出力する電流ミラー電流出力ＭＯＳトランジスタＭｍ１からＭｍ２で構成する電流ミラー回路に、さらに、カスコード接続ＭＯＳトランジスタＭｉｓ２、Ｍｍ１ａ及びＭｍ２ａを付加した電流ミラー回路であり、これらの構成に限定されない。

（Ｎ−４）上記各実施形態は、第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂ側から定電流を引き込む吸い込み定電流源が１個のものを示したが、図３８に示すように、２つの定電流源を有するものであっても良い。

図３８においては、従来の第１と第２の負帰還用ソース抵抗Ｒｓａ及びＲｓｂの和の値に相当するソース抵抗Ｒｓを、第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂのソース間に接続し、単一の吸い込み定電流源を２つに分けて、それぞれ、従来の定電流値Ｉｓの半分の吸い込み定電流を流す第１及び第２の吸い込み定電流源Ｉｓａ及びＩｓｂとし、第１及び第２の差動増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂのそれぞれのソースに接続して構成したものである。

図３８に示すような２段積構成を適用した場合であっても、上述した条件１及び条件２を成立させることを要する。

上記各実施形態で示した吸い込み定電流源を、置換可能ならば、他の実施形態で示した吸い込み定電流源に置き換えるようにしても良い。

吸い込み定電流源と近似の動作をする回路として、第１及び第２の負帰還用ソース抵抗ＲｓａおよびＲｓｂの接続端と負電源Ｖｅｅとの間に高抵抗を接続したものがあり、これを適用するようにしても良い。

（Ｎ−５）上記各実施形態の増幅回路における各種電源は、いずれかが０Ｖ（グランド接続）であっても良く、同電圧の場合には、１つの電源を共用するようにしても良い。

（Ｎ−６）上記各実施形態の増幅回路における各ＭＯＳトランジスタのＰＮ極性を逆にしても良くし、電源電圧関係を逆にしても同様に動作する。

（Ｎ−７）第１及び第２のカスコード接続トランジスタＭ２ａ及びＭｓｂや高域補償容量Ｃｐや高域カット容量ＣLを含まない各種実施形態の構成に対し、第１及び第２のカスコード接続トランジスタＭ２ａ及びＭｓｂや高域補償容量Ｃｐや高域カット容量ＣLを付加するようにしても良い。

（Ｎ−８）正相及び負相の２出力の上記各実施形態の増幅回路に対し、Ｖｏｐ端子或いはＶｏｎ端子、又は、Ｖｏｐ１1端子或いはＶｏｎ１端子のいずれかを削除して片相出力とするようにしても良い。

このようにされた場合、不要とされた側の要素、例えば、第１又は第２の負荷用ダイオード化トランジスタブロックや、ソースフォロワ回路内の２つのソースフォロワ回路部分の一方などを省略するようにしても良い。

片相出力化すると、回路素子数が減少し、ＩＣ化した場合にチップ面積を縮小することができる。

（Ｎ−９）上記各実施形態における全波整流回路、又は、リセット付ピークホールド回路の第１及び第２のソースフォロワＭＯＳトランジスタＭ３ａ及びＭ３ｂのいずれかを省略して、半波整流回路、又は、リセット付半波ピークホールド回路を付加した増幅回路とするようにしても良い。

（Ｎ−１０）上述した以外でも、組合せ可能ならば、上記各実施形態の技術思想を組み合わせて適用しても良い。

（Ｎ−１１）上記各実施形態では、トランジスタとして、ＭＯＳ型の電界効果トランジスタ（ＦＥＴ）を利用したものを示したが、ＭＥＳ型やＭＩＳ型の電界効果トランジスタなど、他のユニポーラトランジスタを利用するようにしても良い。

（Ｎ−１２）上記説明では、本発明の増幅回路を、表示用基板の検査に用いるセンサ基板上のセンサ回路に適用する場合を示したが、本発明の増幅回路の用途はこれに限定されるものではない。

第１の実施形態に係るソース接地増幅回路の構成を示す回路図である。 第１の実施形態に係るソース接地増幅回路を多段に接続した場合を示すブロック図である。 第２の実施形態に係るソース接地増幅回路の構成を示す回路図である。 第３の実施形態に係る増幅回路の構成を示す回路図である。 第４の実施形態に係る差動増幅回路の構成を示す回路図である。 第４の実施形態の差動増幅回路を多段に接続した場合を示すブロック図である。 第５の実施形態に係る差動増幅回路の構成を示す回路図である。 第６の実施形態に係る増幅回路の構成を示す回路図である。 第７の実施形態に係る増幅回路の構成を示す回路図である。 第８の実施形態に係る増幅回路の構成を示す回路図である。 第９の実施形態に係る増幅回路の構成を示す回路図である。 第１０の実施形態に係る増幅回路の構成を示す回路図である。 第１０の実施形態の増幅回路を多段に接続した場合を示すブロック図である。 第１０の実施形態の変形実施形態（その１）に係る増幅回路の構成を示す回路図である。 第１０の実施形態の変形実施形態（その２）に係る増幅回路の構成を示す回路図である。 第１１の実施形態に係る増幅回路の構成を示す回路図である。 第１２の実施形態に係る増幅回路の構成を示す回路図である。 第１２の実施形態の変形実施形態（その１）に係る増幅回路の構成を示す回路図である。 第１２の実施形態の変形実施形態（その２）に係る増幅回路の構成を示す回路図である。 第１３の実施形態に係る増幅回路の構成を示す回路図である。 第１３の実施形態の変形実施形態（その１）に係る増幅回路の構成を示す回路図である。 第１３の実施形態の変形実施形態（その２）に係る増幅回路の構成を示す回路図である。 第１４の実施形態に係る増幅回路の構成を示す回路図である。 第１５の実施形態に係る増幅回路の構成を示す回路図である。 第１６の実施形態に係る増幅回路の構成を示す回路図である。 第１７の実施形態に係る増幅回路の構成を示す回路図である。 信号源の他の構成（その１）を示す回路図である。 信号源の他の構成（その２）を示す回路図である。 信号源の他の構成（その３）を示す回路図である。 信号源の他の構成（その４）を示す回路図である。 信号源の他の構成（その５）を示す回路図である。 信号源の他の構成（その６）を示す回路図である。 信号源の他の構成（その７）を示す回路図である。 信号源の他の構成（その８）を示す回路図である。 信号源の他の構成（その９）を示す回路図である。 信号源の他の構成（その１０）を示す回路図である。 電流ミラー回路の他の構成を示す回路図である。 吸い込み定電流源の他の構成を示す回路図である。 表示用基板の説明図である。 従来のソース接地増幅回路の構成を示す回路図である。

符号の説明

Ｍ１、Ｍ１ａ、Ｍ１ｂ…増幅ＭＯＳトランジスタ、
Ｍ２ａ、Ｍ２ｂ…カスコード接続トランジスタ、
Ｍ３、Ｍ３ａ、Ｍ３ｂ…ソースフォロワＭＯＳトランジスタ、
ＭＬｓ、ＭＬｓ１、ＭＬｓ２…電源レベルシフトダイオード化トランジスタ、
Ｍｉｓ、Ｍｉｓａ、Ｍｉｓｂ…定電流源出力ＭＯＳトランジスタ、
Ｍｉｓ１…定電流設定ダイオード化ＭＯＳトランジスタ、
Ｍｉｓｓ…定電流源レベルシフトＭＯＳトランジスタ、
Ｍｍ１〜Ｍｍ３…電流ミラー電流出力ＭＯＳトランジスタ
Ｃｐ…高域補償容量、
ＣＬ…高域カット容量、
Ｃｈ…電圧保持容量、
ＲＬａ、ＲＬｂ…負荷抵抗、
Ｒｓ、Ｒｓａ、Ｒｓｂ…負帰還用ソース抵抗、
Ｒｓｓ、Ｒｓｓａ、Ｒｓｓｂ…定電流設定抵抗、
Ｒｓｓｓ…第２の基準定電流設定抵抗、
Ｉｓｓ…定電流源レベルシフトトランジスタバイアス定電流源、
Ｉｄａ、Ｉｄｂ…ソースフォロワ負荷定電流源、
ＶｐＬ…スイッチ駆動パルス信号源、
Ｓｗ…スイッチ回路、
２２…信号源、
２５…差動信号源、
３０、３０Ａ、３０Ｂ…ソース接地増幅回路、
３１、４１ａ、４１ｂ…ソースインピーダンス用ダイオード化トランジスタブロック、
３２、４２ａ、４２ｂ…負荷用ダイオード化トランジスタブロック、
３３、４３ａ、４３ｂ…電流ミラー回路、
３４…ソースフォロワ・整流回路、
４０、５１、５１Ａ、５１Ｂ…差動増幅回路、
４４、４４Ｂ…ソースフォロワ回路、
５０、５０Ａ、５０Ｂ、６０、６０Ａ、６０Ｂ、６０Ｃ、７０、７０Ａ、７０Ｂ、８０Ａ、８０Ｂ、８０Ｃ、９０〜９３…増幅回路、
５２、５２Ａ、７２、７２Ａ…差動増幅部、
５３、５３Ａ、５３Ｂ、７３、７３Ｂ…吸い込み定電流源、
６１、６１Ｂ…全波整流回路、
６２…リセット付ピークホールド回路、
７４…吸い込み定電流設定用ダイオード化トランジスタブロック、
７５…基準定電流設定用ダイオード化トランジスタブロック。

Claims (30)

1. ゲートを当該増幅回路の入力端子とする増幅ユニポーラトランジスタと、
   ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化ユニポーラトランジスタを有限個（０個を含む）だけ直並列接続して構成された、上記増幅ユニポーラトランジスタのソース側に接続される負帰還ソースインピーダンス用ダイオード化トランジスタブロックと、
   ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化ユニポーラトランジスタを有限個だけ直並列接続して構成された、上記増幅ユニポーラトランジスタのドレイン側に接続される負荷用ダイオード化トランジスタブロックと、
   上記負荷用ダイオード化トランジスタブロックの、上記増幅ユニポーラトランジスタのドレイン側端に接続された電圧出力端子とを備え、
   上記増幅ユニポーラトランジスタのソースインピーダンスと上記負帰還ソースインピーダンス用ダイオード化トランジスタブロックのインピーダンスとの和のインピーダンスと、上記負荷用ダイオード化トランジスタブロックのインピーダンスとの比により電圧利得が決定される構成とした
   ことを特徴とする増幅回路。
2. 請求項１に記載の増幅回路において、
   上記増幅ユニポーラトランジスタのソースと、正電源又は負電源の一方である第１の第２極性電源との間に、上記負帰還ソースインピーダンス用ダイオード化トランジスタブロックを接続し、
   上記増幅ユニポーラトランジスタのドレインと、正電源又は負電源の他方である第１の第１極性電源との間に、上記負荷用ダイオード化トランジスタブロックを接続し、
   上記負荷用ダイオード化トランジスタブロックの、上記増幅ユニポーラトランジスタのドレイン接続端を電圧出力端子としている
   ことを特徴とする増幅回路。
3. 請求項１に記載の増幅回路において、
   コモン端子を、正電源又は負電源の一方である第１の第１極性電源に接続する電流ミラー回路を有し、
   上記電流ミラー回路の入力に上記増幅ユニポーラトランジスタのドレインを接続し、
   上記電流ミラー回路の出力と、正電源又は負電源の他方である第２の第２極性電源との間に、上記負荷用ダイオード化トランジスタブロックを接続し、
   上記負荷用ダイオード化トランジスタブロックの上記電流ミラー回路接続端を、電圧出力端子としている
   ことを特徴とする増幅回路。
4. 請求項１に記載の増幅回路において、
   カスコードゲートバイアス電源にゲートを接続するカスコード接続ユニポーラトランジスタを有し、
   上記カスコード接続ユニポーラトランジスタのドレインに上記電圧出力端子を接続し、上記カスコード接続ユニポーラトランジスタのソースを上記増幅ユニポーラトランジスタのドレインに接続している
   ことを特徴とする増幅回路。
5. 請求項１〜４のいずれかに記載の増幅回路において、
   上記負帰還ソースインピーダンス用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子とグランド間に高域補償容量（容量０を含む）を接続し、
   上記負荷用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子とグランド間に高域カット容量（容量０を含む）を接続している
   ことを特徴とする増幅回路。
6. 請求項１〜５のいずれかに記載の増幅回路において、
   上記電圧出力端子に、ソースフォロワ回路及び整流回路として機能するソースフォロワ・整流回路を接続していることを特徴とする増幅回路。
7. 請求項１〜５のいずれかに記載の増幅回路において、
   上記電圧出力端子に、リセット付ピークホールド回路を接続していることを特徴とする増幅回路。
8. 一方のゲートを当該増幅回路の正相入力端子とすると共に、他方のゲートを当該増幅回路の負相入力端子とする第１及び第２の差動増幅ユニポーラトランジスタと、
   上記第１及び第２の差動増幅ユニポーラトランジスタのソース電流和を定電流とさせる吸い込み定電流源と、
   ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成された、上記第１及び第２の差動増幅ユニポーラトランジスタのソース側に接続される第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックと、
   ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された、上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側に接続される第１及び第２の負荷用ダイオード化トランジスタブロックと、
   上記第１及び第２の負荷用ダイオード化トランジスタブロックの上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側端の一方である正相出力端子及び他方である負相出力端子とを備え、
   上記第１及び第２の差動増幅ユニポーラトランジスタの各ソースインピーダンスと上記第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックの各インピーダンスとの各和のインピーダンスと、上記第１及び第２の負荷用ダイオード化トランジスタブロックの各インピーダンスとの比により電圧利得が決定される構成とした
   ことを特徴とする増幅回路。
9. 請求項８に記載の増幅回路において、
   ゲートを当該増幅回路の正相入力端子とする上記第１の差動増幅ユニポーラトランジスタのソースと上記吸い込み定電流源との間に上記第１の負帰還ソースインピーダンス用ダイオード化トランジスタブロックを接続し、
   上記第１の差動増幅ユニポーラトランジスタのドレインと正電源又は負電源の一方である第１の第１極性電源との間に上記第１の負荷用ダイオード化トランジスタブロックを接続し、
   ゲートを当該増幅回路の負相入力端子とする上記第２の差動増幅ユニポーラトランジスタのソースと上記吸い込み定電流源との間に上記第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックを接続し、
   上記第２の差動増幅ユニポーラトランジスタのドレインと上記第１の第１極性電源との間に上記第２の負荷用ダイオード化トランジスタブロックを接続している
   ことを特徴とする増幅回路。
10. 請求項８に記載の増幅回路において、
    上記第１の第１極性電源にコモン端子を接続する第１及び第２の電流ミラー回路を有し、
    上記第１の電流ミラー回路の入力に上記第１の増幅ユニポーラトランジスタのドレインを接続し、
    上記第１の電流ミラー回路の出力と、正電源又は負電源の他方である第２の第２極性電源との間に、上記第２の負荷用ダイオード化トランジスタブロックを接続し、
    上記第２の負荷用ダイオード化トランジスタブロックの、上記第１の電流ミラー回路との接続端を正相出力端子とし、
    上記第２の電流ミラー回路の入力に上記第２の増幅ユニポーラトランジスタのドレインを接続し、
    上記第２の電流ミラー回路の出力と上記第２の第２極性電源との間に、上記第１の負荷用ダイオード化トランジスタブロックを接続し、
    上記第１の負荷用ダイオード化トランジスタブロックの、上記第２の電流ミラー回路との接続端を負相出力端子としている
    ことを特徴とする増幅回路。
11. 請求項８に記載の増幅回路において、
    カスコードゲートバイアス電源にゲートを接続する第１及び第２のカスコードユニポーラトランジスタを有し、
    上記第１のカスコードユニポーラトランジスタのドレインに負相出力端子を接続し、
    上記第１のカスコードユニポーラトランジスタのソースに上記第１の増幅ユニポーラトランジスタのドレインを接続し、
    上記第２のカスコードユニポーラトランジスタのドレインに正相出力端子を接続し、
    上記第２のカスコードユニポーラトランジスタのソースに上記第２の増幅ユニポーラトランジスタのドレインを接続している
    ことを特徴とする増幅回路。
12. 請求項８〜１１のいずれかに記載の増幅回路において、
    上記第１の負帰還ソースインピーダンス用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子と上記第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子との間に高域補償容量（容量０を含む）を接続し、
    上記第１の負荷用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子と上記第２の負荷用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子との間に高域カット容量（容量０を含む）を接続している
    ことを特徴とする増幅回路。
13. 一方のゲートを当該増幅回路の正相入力端子とすると共に、他方のゲートを当該増幅回路の負相入力端子とする第１及び第２の差動増幅ユニポーラトランジスタと、上記第１及び第２の差動増幅ユニポーラトランジスタのソース側に接続する第１及び第２の負帰還用ソース抵抗と、上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側に接続する第１及び第２の負荷抵抗と、上記第１及び第２の負荷抵抗の、上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側端の一方である正相出力端子及び他方である負相出力端子とを有する差動増幅部と、
    上記正相出力端子及び上記負相出力端子のそれぞれにゲートが接続された第１及び第２のソースフォロワユニポーラトランジスタを有する第１及び第２のソースフォロワ回路でなる付加回路と、
    上記第１及び第２の差動増幅ユニポーラトランジスタのソース電流和を定電流とさせる吸い込み定電流源と、
    上記差動増幅部への電源レベルをシフトさせる電源レベルシフトダイオード化トランジスタとを備え、
    上記差動増幅部、並びに、上記付加回路内のユニポーラトランジスタの閾値電圧の変動に対する出力直流バイアス電圧補償の機能を、上記吸い込み定電流源及び上記電源レベルシフトダイオード化トランジスタに付加させている
    ことを特徴とする増幅回路。
14. 請求項１３に記載の増幅回路において、
    ゲートを当該増幅回路の正相入力端子とする上記第１の差動増幅ユニポーラトランジスタのソースと吸い込み定電流源端子との間に、上記第１の負帰還用ソース抵抗を接続し、
    上記第１の差動増幅ユニポーラトランジスタのドレインと第１極性電源端子との間に、上記第１の負荷抵抗を接続し、
    ゲートを当該増幅回路の負相入力端子とする上記第２の差動増幅ユニポーラトランジスタのソースと吸い込み定電流源端子との間に、上記第２の負帰還用ソース抵抗を接続し、
    上記第２の差動増幅ユニポーラトランジスタのドレインと上記第１極性電源端子との間に、上記第２の負荷抵抗を接続し、
    上記第１の負荷抵抗の、上記第１の差動増幅ユニポーラトランジスタのドレイン接続端を上記差動増幅部の負相出力端子とし、
    上記第２の負荷抵抗の、上記第２の差動増幅ユニポーラトランジスタのドレイン接続端を上記差動増幅部の正相出力端子とし、
    ドレインを第２の第１極性電源に接続する上記第１のソースフォロワユニポーラトランジスタのゲートを、上記差動増幅部の負相出力端子に接続し、
    上記付加回路の第１の出力端子となる上記第１のソースフォロワユニポーラトランジスタのソースに、上記付加回路の要素である第１のソースフォロワ負荷定電流源を接続し、
    ドレインを上記第２の第１極性電源に接続する上記第２のソースフォロワユニポーラトランジスタのゲートを、上記差動増幅部の正相出力端子に接続し、
    上記付加回路の第２の出力端子となる上記第２のソースフォロワユニポーラトランジスタのソースに、上記付加回路の要素である第２のソースフォロワ負荷定電流源を接続し、
    第１の第１極性電源と上記差動増幅部の上記正電源端子との間に、ゲートとドレインを接続した電源レベルシフトダイオード化ユニポーラトランジスタを順方向バイアスとなるように接続し、
    上記吸い込み定電流源は、定電流源出力ユニポーラトランジスタ、定電流設定抵抗、定電流源レベルシフトユニポーラトランジスタ及び定電流源レベルシフトトランジスタバイアス定電流源を有し、
    上記差動増幅部の吸い込み定電流源端子にドレインを接続する上記定電流源出力ユニポーラトランジスタのソースと第１の第２極性電源との間に上記定電流設定抵抗を接続し、
    上記定電流源出力ユニポーラトランジスタのゲートと上記定電流源レベルシフトユニポーラトランジスタのソースとを上記定電流源レベルシフトトランジスタバイアス定電流源に接続し、
    上記定電流源レベルシフトユニポーラトランジスタのゲートに定電流源回路ゲートバイアス電源を接続し、
    上記定電流源レベルシフトユニポーラトランジスタのドレインに第３の第１極性電源を接続している
    ことを特徴とする増幅回路。
15. 請求項１３に記載の増幅回路において、
    上記差動増幅部は、上記第１及び第２の負帰還用ソース抵抗に代えて、上記第１及び第２の差動増幅ユニポーラトランジスタのソース間に接続されているソース抵抗を有すると共に、上記第１及び第２の差動増幅ユニポーラトランジスタのソースを第１及び第２の吸い込み定電流源端子としており、
    上記吸い込み定電流源は、第１及び第２の定電流源出力ユニポーラトランジスタ、第１及び第２の定電流設定抵抗、定電流源レベルシフトユニポーラトランジスタ及び定電流源レベルシフトトランジスタバイアス定電流源を有し、
    上記第１の吸い込み定電流源端子にドレインを接続する上記第１の定電流源出力ユニポーラトランジスタのソースと第１の第２極性電源との間に上記第１の定電流設定抵抗を接続し、
    上記第２の吸い込み定電流源端子にドレインを接続する上記第２の定電流源出力ユニポーラトランジスタのソースと上記第１の第２極性電源との間に第２の定電流設定抵抗を接続し、
    上記第１及び第２の定電流源出力ユニポーラトランジスタの各ゲートと上記定電流源レベルシフトユニポーラトランジスタのソースとを上記定電流源レベルシフトトランジスタバイアス定電流源に接続している
    ことを特徴とする増幅回路。
16. 請求項１３に記載の増幅回路において、
    上記吸い込み定電流源は、定電流源レベルシフトユニポーラトランジスタ、第２の基準定電流設定抵抗、定電流設定ダイオード化ユニポーラトランジスタ及び第１の電流ミラー電流出力ユニポーラトランジスタを有し、
    上記付加回路は、上記第１及び第２のソースフォロワユニポーラトランジスタ、並びに、第２及び第３の電流ミラー電流出力ユニポーラトランジスタを有し、
    上記定電流源レベルシフトユニポーラトランジスタのソースに上記第２の基準定電流設定抵抗の一端を接続し、
    上記第２の基準定電流設定抵抗の他端に、電流ミラー回路の入力端子となる上記定電流設定ダイオード化ユニポーラトランジスタのゲート及びドレインを接続すると共に、第１の第２極性電源に、上記電流ミラー回路のコモン端子となる上記定電流設定ダイオード化ユニポーラトランジスタのソースを接続し、
    上記差動増幅部の吸い込み定電流源端子に上記第１の電流ミラー電流出力ユニポーラトランジスタのドレインを接続し、上記第１の電流ミラー電流出力ユニポーラトランジスタのゲートを上記電流ミラー回路の入力端子に接続し、上記第１の電流ミラー電流出力ユニポーラトランジスタのソースを上記電流ミラー回路のコモン端子に接続し、
    上記第１のソースフォロワユニポーラトランジスタのソースに上記第２の電流ミラー電流出力ユニポーラトランジスタのドレインを接続し、上記第２の電流ミラー電流出力ユニポーラトランジスタのゲートを上記電流ミラー回路の入力端子に接続し、上記第２の電流ミラー電流出力ユニポーラトランジスタのソースを上記電流ミラー回路のコモン端子に接続し、
    上記第２のソースフォロワユニポーラトランジスタのソースに上記第３の電流ミラー電流出力ユニポーラトランジスタのドレインを接続し、上記第３の電流ミラー電流出力ユニポーラトランジスタのゲートを上記電流ミラー回路の入力端子に接続し、上記第３の電流ミラー電流出力ユニポーラトランジスタのソースを上記電流ミラー回路のコモン端子に接続している
    ことを特徴とする増幅回路。
17. 請求項１３〜１６のいずれかに記載の増幅回路において、
    第１及び第２のソースフォロワ回路を有する上記付加回路に代え、上記差動増幅部の正相出力端子及び負相出力端子のそれぞれに第１及び第２の入力端子が接続されている全波整流回路でなる付加回路を適用したことを特徴とする増幅回路。
18. 請求項１３〜１６のいずれかに記載の増幅回路において、
    第１及び第２のソースフォロワ回路を有する上記付加回路に代え、上記差動増幅部の正相出力端子及び負相出力端子のそれぞれに第１及び第２の入力端子が接続されているリセット付ピークホールド回路でなる付加回路を適用したことを特徴とする増幅回路。
19. 請求項１３〜１５のいずれかに記載の増幅回路において、
    上記第２のソースフォロワ回路の第２のソースフォロワ負荷定電流源を除去し、
    上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続して全波整流出力端子とし、上記全波整流出力端子とグランド間に電圧保持容量を接続し、
    上記付加回路を全波整流回路としている
    ことを特徴とする増幅回路。
20. 請求項１６に記載の増幅回路において、
    上記第３の電流ミラー電流出力ユニポーラトランジスタを除去し、
    上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続して全波整流出力端子とし、上記全波整流出力端子とグランド間に電圧保持容量を接続し、
    上記付加回路を全波整流回路としている
    ことを特徴とする増幅回路。
21. 請求項１３〜１５のいずれかに記載の増幅回路において、
    上記第１及び第２のソースフォロワ回路の第１及び第２のソースフォロワ負荷定電流源を除去し、
    上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続してピークホールド出力端子とし、上記ピークホールド出力端子とグランド間に電圧保持容量を接続すると共に、
    スイッチ駆動パルス信号源の駆動により、上記ピークホールド出力端子を間欠的にピークホールドリセットバイアス電圧に接続するスイッチを有し、
    上記付加回路をリセット付ピークホールド回路としている
    ことを特徴とする増幅回路。
22. 請求項１６に記載の増幅回路において、
    上記第２及び第３の電流ミラー電流出力ユニポーラトランジスタを除去し、
    上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続してピークホールド出力端子とし、上記ピークホールド出力端子とグランド間に電圧保持容量を接続すると共に、
    スイッチ駆動パルス信号源の駆動により、上記ピークホールド出力端子を間欠的にピークホールドリセットバイアス電圧に接続するスイッチを有し、
    上記付加回路をリセット付ピークホールド回路としている
    ことを特徴とする増幅回路。
23. 請求項１３〜２２のいずれかに記載の増幅回路において、
    一部又は全ての上記抵抗素子に代え、それぞれの機能に対応する、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成されたダイオード化トランジスタブロックを適用したことを特徴とする増幅回路。
24. 請求項１４に記載の増幅回路において、
    上記第１及び第２の負帰還用ソース抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成された第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックを適用し、
    上記第１及び第２の負荷抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された第１及び第２の負荷用ダイオード化トランジスタブロックを適用し、
    上記各定電流設定抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された吸い込み定電流設定用ダイオード化トランジスタブロックを適用した
    ことを特徴とする増幅回路。
25. 請求項１６に記載の増幅回路において、
    上記第１及び第２の負帰還用ソース抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成された第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックを適用し、
    上記第１及び第２の負荷抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された第１及び第２の負荷用ダイオード化トランジスタブロックを適用し、
    上記第２の基準定電流設定抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された基準定電流設定用ダイオード化トランジスタブロックを適用した
    ことを特徴とする増幅回路。
26. 請求項２４又は２５に記載の増幅回路において、
    上記電源レベルシフトダイオード化ユニポーラトランジスタを、第１及び第２の電源レベルシフトダイオード化ユニポーラトランジスタに分け、それぞれを負荷素子として、上記第１及び第２の負荷インピーダンス用ダイオード化トランジスタブロックのそれぞれに接続したことを特徴とする増幅回路。
27. 請求項２４に記載の増幅回路において、
    上記第２のソースフォロワ回路の第２のソースフォロワ負荷定電流源を除去し、
    上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続して全波整流出力端子とし、上記全波整流出力端子とグランド間に電圧保持容量を接続し、
    上記付加回路を全波整流回路としている
    ことを特徴とする増幅回路。
28. 請求項２５に記載の増幅回路において、
    上記第３の電流ミラー電流出力ユニポーラトランジスタを除去し、
    上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続して全波整流出力端子とし、上記全波整流出力端子とグランド間に電圧保持容量を接続し、
    上記付加回路を全波整流回路としている
    ことを特徴とする増幅回路。
29. 請求項２４に記載の増幅回路において、
    上記第１及び第２のソースフォロワ回路の第１及び第２のソースフォロワ負荷定電流源を除去し、
    上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続してピークホールド出力端子とし、上記ピークホールド出力端子とグランド間に電圧保持容量を接続すると共に、
    スイッチ駆動パルス信号源の駆動により、上記ピークホールド出力端子を間欠的にピークホールドリセットバイアス電圧に接続するスイッチを有し、
    上記付加回路をリセット付ピークホールド回路としている
    ことを特徴とする増幅回路。
30. 請求項２５に記載の増幅回路において、
    上記第２及び第３の電流ミラー電流出力ユニポーラトランジスタを除去し、
    上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続してピークホールド出力端子とし、上記ピークホールド出力端子とグランド間に電圧保持容量を接続すると共に、
    スイッチ駆動パルス信号源の駆動により、上記ピークホールド出力端子を間欠的にピークホールドリセットバイアス電圧に接続するスイッチを有し、
    上記付加回路をリセット付ピークホールド回路としている
    ことを特徴とする増幅回路。

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