JP5176971B2 - 直流電位生成回路、多段回路、及び通信装置 - Google Patents

直流電位生成回路、多段回路、及び通信装置 Download PDF

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Description

本発明は、直流電位を生成する直流電位生成回路と、直流電位生成回路を含む多段回路と、多段回路を含む通信装置に関する。
近年、通信ネットワークは高速化・大容量化の一途をたどっており、このような通信ネットワークでは高速電気信号の増幅及び波形整形が行われる。これに加えて、送信機、受信機、中継装置等の通信装置に用いられる回路では、低消費電力化が急務となっているため、回路設計には厳しい条件が求められているといえる。
高速電気信号の増幅や波形整形を行うために、増幅回路や波形整形回路の構成は多段構成となる場合が多い。多段回路において、低消費電力を実現しつつ、次段回路の直流電位設計を成立させるためには、前段回路の出力直流電位を低く設計しなければならない場合がある。
図１は、多段回路の一例である２段差動増幅回路の構成例を示している。図１の２段差動増幅回路は、入力端子１０１−１、１０１−２、抵抗器１０２、１０３−１、１０３−２、１０６−１、１０６−２、及びトランジスタ１０４−１、１０４−２、１０７−１、１０７−２、１０８−１、１０８−２を備える。図１の２段差動増幅回路は、電流源１０５、１０９、及び出力端子１１０−１、１１０−２をさらに備える。
トランジスタ１０４−１及び１０４−２は１段目の差動トランジスタであり、トランジスタ１０７−１、１０７−２、１０８−１、及び１０８−２は２段目の差動トランジスタである。
抵抗器１０２、１０３−１、１０３−２、トランジスタ１０４−１、１０４−２、及び電流源１０５は１段目の差動増幅器を構成する。抵抗器１０２の一方の端子は電源電位ＶＤＤに接続され、他方の端子には抵抗器１０３−ｊ（ｊ＝１，２）が接続されている。抵抗器１０３−ｊはトランジスタ１０４−ｊのドレインに接続され、トランジスタ１０４−ｊのソースと接地電位の間には電流源１０５が接続されている。
抵抗器１０６−１、１０６−２、トランジスタ１０７−１、１０７−２、１０８−１、１０８−２、及び電流源１０９は２段目の差動増幅器を構成する。抵抗器１０６−ｊの一方の端子は電源電位ＶＤＤに接続され、他方の端子はトランジスタ１０７−ｊのドレインに接続されている。トランジスタ１０７−ｊのソースはトランジスタ１０８−ｊのドレインに接続され、トランジスタ１０８−ｊのソースと接地電位の間には電流源１０９が接続されている。
入力端子１０１−ｊは、１段目のトランジスタ１０４−ｊのゲートに接続され、トランジスタ１０４−ｊのドレインは、２段目のトランジスタ１０８−ｊのゲートに接続されている。２段目のトランジスタ１０７−ｊのドレインは、出力端子１１０−ｊに接続されている。
１段目の差動増幅器は、入力端子１０１−１及び１０１−２に供給された信号の電位差を増幅して、トランジスタ１０８−１及び１０８−２のゲートに出力する。２段目の差動増幅器は、トランジスタ１０８−１及び１０８−２のゲートに供給された信号の電位差を増幅して、出力端子１１０−１及び１１０−２から出力信号を出力する。
２段目の差動増幅器では、トランジスタ１０７−ｊとトランジスタ１０８−ｊがカスコード接続されている。カスコード接続を用いることで、トランジスタ１０８−ｊの容量の影響が回避され、高速電気信号を増幅する場合でも良好な高周波特性が得られる。
ところが、カスコード接続の挿入によって、トランジスタ１０８−２のドレイン（Ｃ点）の電位は、出力端子１１０−２の電位よりも低くなる。この状態で、トランジスタ１０８−２の動作に必要なドレイン電圧を確保するためには、電源電位ＶＤＤを高く設定するか、又はトランジスタ１０８−２のソース（Ｂ点）の電位を低く設定する必要がある。しかしながら、低消費電力を実現するために電源電位ＶＤＤは低く設定されているため、Ｂ点の電位が低くなるように設計することが望ましい。
Ｂ点の電位は、トランジスタ１０８−２のゲート（Ａ点）の電位から、ドレイン−ソース間に電流を流すために必要なゲート電圧である閾値電圧Ｖｔｈだけ電圧降下した値となる。したがって、Ｂ点の電位を下げるためには、Ａ点の電位を下げればよいことになる。
従来の２段差動増幅回路では、Ａ点の電位を下げる方法として、電源電位ＶＤＤと抵抗器１０３−ｊの間に抵抗器１０２を挿入する方法が用いられている。Ａ点の直流電位は、電源電位ＶＤＤ、抵抗器１０２の抵抗値ＲC 、抵抗器１０３−ｊの抵抗値ＲO 、及び電流源１０５の電流値Ｉref から計算することができる。例えば、ＶＤＤを１．２Ｖ、ＲC を１０Ω、ＲO を３０Ω、Ｉref を２０ｍＡとすると、Ａ点の直流電位は０．７Ｖとなる。さらに、Ｖｔｈを０．６Ｖとすると、Ｂ点の電位は０．１Ｖとなる。
Metal Oxide Semiconductor （ＭＯＳ）トランジスタの製造プロセスにおけるばらつきの影響を少なくしたＭＯＳ電流源回路も知られている。
特開昭６１−２８８６０７号公報
上述した従来の２段差動増幅回路には、次のような問題がある。
図１のトランジスタ１０８−２の閾値電圧Ｖｔｈが０．６Ｖであり、Ｂ点の電位が０．１Ｖである場合、２段目の差動増幅器における直流電位の低電位側にはあまり余裕がないことが分かる。ここで、トランジスタの製造プロセスにおけるばらつき（プロセスばらつき）によりＶｔｈが変動すると、直流電位設計が成り立たなくなる場合がある。
図２は、トランジスタのゲート電圧とドレイン電流の関係を示している。ＴＹＰは典型的なトランジスタを表し、ＳＳはＶｔｈが大きい方にばらついたトランジスタを表し、ＦＦはＶｔｈが小さい方にばらついたトランジスタを表す。ＴＹＰ、ＳＳ、及びＦＦのトランジスタのＶｔｈは、それぞれ０．６Ｖ、０．７Ｖ、及び０．５Ｖである。
図３は、これらの３種類のトランジスタのＶｔｈと図１のＢ点の電位との関係を示している。Ａ点の電位を０．７Ｖとすると、トランジスタ１０８−２がＴＹＰのトランジスタである場合、Ｂ点の電位は０．１Ｖとなる。トランジスタ１０８−２がＦＦのトランジスタである場合、Ｂ点の電位は０．２Ｖとなり、ＴＹＰの場合と比較して、直流電位設計の低電位側に余裕ができる。
一方、トランジスタ１０８−２がＳＳのトランジスタである場合、Ｂ点の電位は０Ｖと
なる。この場合、電流源１０９を駆動するための電圧が不足して２段目の差動増幅器が正常に動作しないため、２段目の直流電位設計は成り立たないことになる。
２段差動増幅回路のみならず、前段回路の出力信号が次段回路のトランジスタのゲートに入力されるような多段回路においても、同様の問題が生じる。すなわち、多段回路において低消費電力を実現しようとすると、トランジスタのプロセスばらつきによる閾値電圧の変動により、次段回路の直流設計が成立しなくなる場合がある。多段回路には、２段回路のみならず、３段以上の回路も含まれる。
本発明の課題は、多段回路に使用されるトランジスタにプロセスばらつきがある場合でも、前段回路の出力直流電位を適切に制御することで次段回路を正常に動作させることである。
開示の直流電位生成回路は、抵抗器手段と、抵抗器手段に直列に接続されたダイオード接続トランジスタ手段と、電流源手段とを備える。電流源手段は、抵抗器手段及びトランジスタ手段に電流を供給することで、抵抗器手段の端子に直流電位を生成する。
ダイオード接続トランジスタ手段のドレインの直流電位は、その閾値電圧の変動に追従して変化するため、抵抗器手段の端子に生成される直流電位もダイオード接続トランジスタ手段の閾値電圧の変動に追従して変化する。したがって、ダイオード接続トランジスタ手段にプロセスばらつきがある場合でも、閾値電圧のばらつきに応じた直流電位を生成することができる。
開示の多段回路は、第１の信号を出力する第１段回路と、第１のトランジスタ手段を含み、第２の信号を出力する第２段回路と、直流電位生成回路とを備える。第１段回路は、第１の信号を第１のトランジスタ手段のゲートに出力し、直流電位生成回路は、抵抗器手段と、抵抗器手段に直列に接続された第２のトランジスタ手段と、電流源手段とを含む。
電流源手段は、抵抗器手段及び第２のトランジスタ手段に電流を供給することで、抵抗器手段の端子に直流電位を生成する。抵抗器手段の端子は第１段回路又は第１のトランジスタ手段のゲートに接続される。第２のトランジスタ手段はダイオード接続トランジスタ手段である。
第２のトランジスタ手段のドレインの直流電位は、その閾値電圧の変動に追従して変化するため、抵抗器手段の端子に生成される直流電位も第２のトランジスタ手段の閾値電圧の変動に追従して変化する。したがって、第１及び第２のトランジスタ手段のプロセスばらつきが同様の傾向を示す場合は、第１のトランジスタ手段の閾値電圧のばらつきに応じた直流電位を第１段回路又は第１のトランジスタ手段のゲートに供給することができる。
多段回路に使用されるトランジスタにプロセスばらつきがある場合でも、前段回路の出力直流電位が適切に制御され、次段回路を正常に動作させることができる。
従来の２段差動増幅回路の構成図である。 トランジスタのゲート電圧とドレイン電流の関係を示す図である。 トランジスタの閾値電圧とソースの電位との関係を示す図である。 第１の２段差動増幅回路の構成図である。 従来の２段差動増幅回路と第１の２段差動増幅回路における直流電位の比較結果を示す図である。 第２の２段差動増幅回路の構成図である。 第１の２段増幅回路の構成図である。 第２の２段増幅回路の構成図である。 光伝送システムの構成図である。 第１のマルチプレクサの構成図である。 第２のマルチプレクサの構成図である。
以下、図面を参照しながら、実施形態を詳細に説明する。
多段回路に使用されるトランジスタのプロセスばらつきにより閾値電圧が変動した場合でも、前段回路の出力直流電位を閾値電圧の変動に連動して変化するように制御すれば、次段回路の直流電位設計を成立させることができる。
図４は、このような直流電位制御を行う２段差動増幅回路の構成例を示している。図４の２段差動増幅回路は、入力端子４０１−１、４０１−２、抵抗器４０３−１、４０３−２、４０６−１、４０６−２、４１４、及びトランジスタ４０４−１、４０４−２、４０７−１、４０７−２、４０８−１、４０８−２、４１１、４１５を備える。図４の２段差動増幅回路は、電流源４０５、４０９、４１３、出力端子４１０−１、４１０−２、及び演算増幅器４１２をさらに備える。
トランジスタ４０４−１、４０４−２、４０７−１、４０７−２、４０８−１、４０８−２、及び４１５は、N-channel Metal Oxide Semiconductor Field Effect Transistor （ＭＯＳＦＥＴ）であり、トランジスタ４１１は、P-channel ＭＯＳＦＥＴである。
トランジスタ４０４−１及び４０４−２は１段目の差動トランジスタであり、トランジスタ４０７−１、４０７−２、４０８−１、及び４０８−２は２段目の差動トランジスタである。
抵抗器４０３−１、４０３−２、４１４、トランジスタ４０４−１、４０４−２、４１１、４１５、電流源４０５、４１３、及び演算増幅器４１２は、１段目の差動増幅器を構成する。トランジスタ４１１のソースは電源電位ＶＤＤに接続され、トランジスタ４１１のドレインは抵抗器４０３−ｊ（ｊ＝１，２）に接続されている。抵抗器４０３−ｊはトランジスタ４０４−ｊのドレインに接続され、トランジスタ４０４−ｊのソースと接地電位の間には電流源４０５が接続されている。
電源電位ＶＤＤと抵抗器４１４の間には電流源４１３が接続され、抵抗器４１４はトランジスタ４１５のドレインに接続されている。トランジスタ４１５のドレインとゲートは接続されており（ダイオード接続）、トランジスタ４１５のソースは接地電位に接続されている。したがって、抵抗器４１４とダイオード接続トランジスタ４１５は直列に接続されている。
演算増幅器４１２の非反転入力端子は、電流源４１３と抵抗器４１４の間のＥ点に接続され、反転入力端子はトランジスタ４１１のドレインに接続されている。演算増幅器４１２の出力端子はトランジスタ４１１のゲートに接続されている。
抵抗器４０６−１、４０６−２、トランジスタ４０７−１、４０７−２、４０８−１、４０８−２、及び電流源４０９は２段目の差動増幅器を構成する。抵抗器４０６−ｊの一方の端子は電源電位ＶＤＤに接続され、他方の端子はトランジスタ４０７−ｊのドレインに接続されている。トランジスタ４０７−ｊのソースはトランジスタ４０８−ｊのドレイ
ンに接続され、トランジスタ４０８−ｊのソースと接地電位の間には電流源４０９が接続されている。
入力端子４０１−ｊは、１段目のトランジスタ４０４−ｊのゲートに接続され、トランジスタ４０４−ｊのドレインは、２段目のトランジスタ４０８−ｊのゲートに接続されている。２段目のトランジスタ４０７−ｊのドレインは、出力端子１１０−ｊに接続されている。
１段目の差動増幅器は、入力端子４０１−１及び４０１−２に供給された信号の電位差を増幅して、トランジスタ４０８−１及び４０８−２のゲートに出力する。２段目の差動増幅器は、トランジスタ４０８−１及び４０８−２のゲートに供給された信号の電位差を増幅して、出力端子４１０−１及び４１０−２から出力信号を出力する。
図４の２段差動増幅回路は、図１の抵抗器１０２の代わりに、トランジスタ４１１、４１５、演算増幅器４１２、電流源４１３、及び抵抗器４１４を挿入した構成となっている。このうち、トランジスタ４１１及び演算増幅器４１２は、非反転増幅回路を構成し、電流源４１３、抵抗器４１４、及びトランジスタ４１５は、直流電位設定回路を構成する。
直流電位設定回路は、トランジスタ４１５の閾値電圧に応じた直流電位をＥ点に設定する。トランジスタ４１５のドレイン（Ｄ点）の電位は、トランジスタ４１５の閾値電圧の変動に追従するため、非反転増幅回路への入力点であるＥ点の電位もその変動に追従する。
一方、非反転増幅回路は、Ｅ点の入力電位をトランジスタ４１１のドレイン（Ｆ点）に出力する。非反転増幅回路では、演算増幅器４１２の出力端子からトランジスタ４１１を通って演算増幅器４１２の反転入力端子に至る負帰還ループが形成されており、Ｅ点とＦ点はほぼ同電位となる。言い換えれば、Ｅ点の電位がＦ点に写し取られる。
電源電位ＶＤＤが変動しても、演算増幅器４１２の負帰還動作によりトランジスタ４１１のゲート電圧が制御され、トランジスタ４１１による電圧降下が調整される。このため、Ｅ点とＦ点がほぼ同電位の状態が維持される。トランジスタ４１１の代わりにN-channel ＭＯＳＦＥＴを用いてもよい。
演算増幅器４１２の入力インピーダンスが高いため、Ｅ点から演算増幅器４１２の非反転入力端子には電流がほとんど流れない。したがって、Ｅ点の電位は、電流源４１３の電流値Ｉ１、抵抗器４１４の抵抗値Ｒ、及びＤ点の電位によって決まり、Ｄ点の電位は、トランジスタ４１５の閾値電圧によって決まる。
同じチップ内の集積回路では、複数のトランジスタのプロセスばらつきが同様の傾向を示すため、２段目のトランジスタ４０８−ｊとトランジスタ４１５の閾値電圧は同様に変動する。つまり、トランジスタ４０８−ｊの閾値電圧Ｖｔｈが大きい方にばらつけば、トランジスタ４１５の閾値電圧も大きい方にばらつき、トランジスタ４０８−ｊの閾値電圧Ｖｔｈが小さい方にばらつけば、トランジスタ４１５の閾値電圧も小さい方にばらつく。
したがって、直流電位設定回路及び非反転増幅回路を設けることで、Ｆ点の電位をトランジスタ４０８−ｊの閾値電圧Ｖｔｈの変動に追従させることができる。これにより、トランジスタ４０８−２のゲート（Ａ点）の直流電位が常に最適値になるように制御される。トランジスタ４０８−１のゲートの直流電位も同様に制御される。
ここで、トランジスタ４０８−ｊとトランジスタ４１５の閾値電圧が同じ値になるよう
にするには、トランジスタ４１５と電流源４１３の電流密度がトランジスタ４０８−ｊの電流密度と等しくなるように直流電位設定回路を設計すればよい。
トランジスタ４１５のドレイン電流は電流源４１３の電流値Ｉ１に一致するから、トランジスタ４１５のゲート幅をｗ１とすると、トランジスタ４１５のドレイン電流密度はＩ１／ｗ１となる。
一方、トランジスタ４０８−ｊのドレイン電流は電流源４１３の電流値Ｉ２の半分であるから、トランジスタ４０８−ｊのゲート幅をｗ２とすると、トランジスタ４０８−ｊのドレイン電流密度はＩ２／（２ｗ２）となる。したがって、Ｉ１／ｗ１＝Ｉ２／（２ｗ２）となるように直流電位設定回路を設計することが望ましい。
例えば、電流源４１３の電流値Ｉ１をＩ２／２に設定した場合、トランジスタ４１５のゲート幅ｗ１をｗ２と同じ値に設定すれば、トランジスタ４１５とトランジスタ４０８−ｊの閾値電圧は同じ値になる。
実用的には、トランジスタ４１５と電流源４１３の電流密度とトランジスタ４０８−ｊの電流密度は、許容範囲内で実質的に等しくなるようにすればよい。許容範囲は、例えば、双方の電流密度の差がいずれかの電流密度のｘ％以内という条件により設定される。ｘ％としては、例えば、１％〜２０％程度の値を用いることができる。これにより、トランジスタ４０８−ｊとトランジスタ４１５の閾値電圧が実質的に等しくなり、直流電位の制御が容易になる。
図５は、図１及び図４の２段差動増幅回路におけるＡ点及びＢ点の直流電位の比較結果を示している。Ｖｔｈは、トランジスタ１０８−２及び４０８−２の閾値電圧を表す。ＴＹＰ、ＳＳ、及びＦＦのトランジスタのＶｔｈは、それぞれ０．６Ｖ、０．７Ｖ、及び０．５Ｖである。比較に用いたその他の数値は、以下の通りである。
電源電位ＶＤＤ：１．２Ｖ
抵抗器１０２の抵抗値：１０Ω
抵抗器１０３−ｊ及び４０３−ｊの抵抗値：３０Ω
電流源１０５及び４０５の電流値：２０ｍＡ
トランジスタ１０８−２及び４０８−２がＴＹＰのトランジスタである場合、図１及び図４のＡ点の電位はともに０．７Ｖであり、図１及び図４のＢ点の電位はともに０．１Ｖである。したがって、電流源１０９及び４０９はともに正常に動作する。
トランジスタ１０８−２及び４０８−２がＳＳのトランジスタである場合、図１及び図４のＡ点の電位はそれぞれ０．７Ｖ及び０．８Ｖとなり、図１及び図４のＢ点の電位はそれぞれ０Ｖ及び０．１Ｖとなる。したがって、図１の電流源１０９は正常に動作しないのに対して、図４の電流源４０９は正常に動作することが分かる。
トランジスタ１０８−２及び４０８−２がＦＦのトランジスタである場合、図１及び図４のＡ点の電位はそれぞれ０．７Ｖ及び０．６Ｖとなり、図１及び図４のＢ点の電位はそれぞれ０．２Ｖ及び０．１Ｖとなる。したがって、電流源１０９及び４０９はともに正常に動作する。
このように、図４の構成によれば、２段目の差動増幅器の入力トランジスタの閾値電圧が大きい方にばらついた場合でも、Ａ点における１段目の差動増幅器の出力直流電位が適切に制御され、２段目の差動増幅器を正常に動作させることができる。これにより、常に次段回路の直流電位設計が成立する最適な入力直流電位の供給が可能となり、良好な増幅
特性及び波形特性が得られる。
図６は、２段差動増幅回路の別の構成例を示している。図６の２段差動増幅回路は、図４の２段差動増幅回路から直流電位設定回路及び非反転増幅回路を削除した構成を有する。その代わりに、キャパシタ６０１−１、６０１−２、抵抗器６０２−１、６０２−２、６０３−１、６０３−２、トランジスタ６０４−１、６０４−２、及び電流源６０５−１、６０５−２が設けられている。
抵抗器６０２−ｊ、６０３−ｊ、トランジスタ６０４−ｊ、及び電流源６０５−ｊ（ｊ＝１，２）は、トランジスタ４０８−ｊのゲートの直流電位を設定する直流電位設定回路を構成する。
抵抗器６０２−ｊの一方の端子は電源電位ＶＤＤに接続され、他方の端子は抵抗器６０３−ｊ及びトランジスタ４０８−ｊのゲートに接続されている。抵抗器６０３−ｊはトランジスタ６０４−ｊのドレインに接続されている。トランジスタ６０４−ｊのドレインとゲートは接続されており（ダイオード接続）、トランジスタ６０４−ｊのソースと接地電位の間には電流源６０５−ｊが接続されている。したがって、抵抗器６０２−ｊ、６０３−ｊ、及びダイオード接続トランジスタ６０４−ｊは直列に接続されている。
トランジスタ４０４−ｊのドレインは、キャパシタ６０１−ｊを介してトランジスタ４０８−ｊのゲートに接続されている。
直流電位設定回路は、トランジスタ６０４−ｊの閾値電圧に応じた直流電位をトランジスタ４０８−ｊのゲートに設定する。例えば、トランジスタ６０４−２のドレイン（Ｄ点）の電位は、トランジスタ６０４−２の閾値電圧の変動に追従するため、トランジスタ４０８−２のゲート（Ａ点）の電位もその変動に追従する。
このとき、キャパシタ６０１−２により直流電流がカットされるため、直流電位設定回路から１段目の差動増幅器には直流電流は流れない。したがって、Ａ点の電位は、電源電位ＶＤＤとＤ点の電位差を抵抗器６０２−２及び６０３−２で抵抗分割することで求められ、Ｄ点の電位は、トランジスタ６０４−２の閾値電圧によって決まる。抵抗器６０２−２と抵抗器６０３−２の抵抗値は異なっていてもよく、同じ値でもよい。
上述したように、同じチップ内の集積回路では、複数のトランジスタのプロセスばらつきが同様の傾向を示すため、２段目のトランジスタ４０８−２とトランジスタ６０４−２の閾値電圧は同様に変動する。したがって、直流電位設定回路を設けることで、Ａ点の電位をトランジスタ４０８−２の閾値電圧Ｖｔｈの変動に追従させることができる。同様にして、トランジスタ４０８−１のゲートの直流電位も、トランジスタ４０８−１の閾値電圧Ｖｔｈの変動に追従させることができる。
ここで、トランジスタ４０８−ｊとトランジスタ６０４−ｊの閾値電圧が実質的に等しくなるようにすれば、直流電位の制御が容易になる。そのためには、トランジスタ６０４−ｊと電流源６０５−ｊの電流密度がトランジスタ４０８−ｊの電流密度と許容範囲内で実質的に等しくなるように直流電位設定回路を設計すればよい。
図６の構成によれば、図４の構成と同様に、２段目の差動増幅器の入力トランジスタのプロセスばらつきがある場合でも、１段目の差動増幅器の出力直流電位が適切に制御され、２段目の差動増幅器を正常に動作させることができる。
図４及び図６には２段差動増幅回路の構成を示したが、シングル動作の２段増幅回路でも同様の直流電位制御が可能である。そこで、図７及び図８を参照しながら、シングル動
作の２段増幅回路の構成及び動作について説明する。
図７は、このような２段増幅回路の構成例を示している。図７の２段増幅回路は、入力端子７０１、抵抗器７０３、７０６、７１４、及びトランジスタ７０４、７０７、７０８、７１１、７１５、電流源７０５、９０９、７１３、出力端子７１０、及び演算増幅器７１２を備える。
トランジスタ７０４、７０７、７０８、及び７１５は、N-channel ＭＯＳＦＥＴであり、トランジスタ７１１は、P-channel ＭＯＳＦＥＴである。
抵抗器７０３、７１４、トランジスタ７０４、７１１、７１５、電流源７０５、７１３、及び演算増幅器７１２は、１段目の増幅器を構成する。トランジスタ７１１のソースは電源電位ＶＤＤに接続され、トランジスタ７１１のドレインは抵抗器７０３に接続されている。抵抗器７０３はトランジスタ７０４のドレインに接続され、トランジスタ７０４のソースと接地電位の間には電流源７０５が接続されている。
電源電位ＶＤＤと抵抗器７１４の間には電流源７１３が接続され、抵抗器７１４はトランジスタ７１５のドレインに接続されている。トランジスタ７１５のドレインとゲートは接続されており（ダイオード接続）、トランジスタ７１５のソースは接地電位に接続されている。
演算増幅器７１２の非反転入力端子は、電流源７１３と抵抗器７１４の間の点に接続され、反転入力端子はトランジスタ７１１のドレインに接続されている。演算増幅器７１２の出力端子はトランジスタ７１１のゲートに接続されている。
抵抗器７０６、トランジスタ７０７、７０８、及び電流源７０９は２段目の増幅器を構成する。抵抗器７０６の一方の端子は電源電位ＶＤＤに接続され、他方の端子はトランジスタ７０７のドレインに接続されている。トランジスタ７０７のソースはトランジスタ７０８のドレインに接続され、トランジスタ７０８のソースと接地電位の間には電流源７０９が接続されている。
入力端子７０１は、１段目のトランジスタ７０４のゲートに接続され、トランジスタ７０４のドレインは、２段目のトランジスタ７０８のゲートに接続されている。２段目のトランジスタ７０７のドレインは、出力端子７１０に接続されている。
１段目の増幅器は、入力端子７０１に供給された信号を増幅して、トランジスタ７０８のゲートに出力する。２段目の増幅器は、トランジスタ７０８のゲートに供給された信号を増幅して、出力端子７１０から出力信号を出力する。
トランジスタ７１１及び演算増幅器７１２は、非反転増幅回路を構成し、電流源７１３、抵抗器７１４、及びトランジスタ７１５は、直流電位設定回路を構成する。直流電位設定回路は、トランジスタ７１５の閾値電圧に応じた直流電位を演算増幅器７１２の非反転入力端子に設定する。非反転増幅回路は、非反転入力端子の入力電位をトランジスタ７１１のドレインに出力する。トランジスタ７１１の代わりにN-channel ＭＯＳＦＥＴを用いてもよい。
直流電位設定回路及び非反転増幅回路を設けることで、トランジスタ７１１のドレインの電位をトランジスタ７０８の閾値電圧Ｖｔｈの変動に追従させることができる。ここで、トランジスタ７０８とトランジスタ７１５の閾値電圧が実質的に等しくなるようにすれば、直流電位の制御が容易になる。そのためには、トランジスタ７１５と電流源７１３の電流密度がトランジスタ７０８の電流密度と許容範囲内で実質的に等しくなるように直流電位設定回路を設計すればよい。
図７の構成によれば、図４の構成と同様に、２段目の増幅器の入力トランジスタのプロセスばらつきがある場合でも、１段目の増幅器の出力直流電位が適切に制御され、２段目の増幅器を正常に動作させることができる。
図８は、２段増幅回路の別の構成例を示している。図８の２段増幅回路は、図７の２段増幅回路から直流電位設定回路及び非反転増幅回路を削除した構成を有する。その代わりに、キャパシタ８０１、抵抗器８０２、８０３、トランジスタ８０４、及び電流源８０５が設けられている。
抵抗器８０２、トランジスタ８０４、及び電流源８０５は、トランジスタ７０８のゲートの直流電位を設定する直流電位設定回路を構成する。
抵抗器８０２の一方の端子は電源電位ＶＤＤに接続され、他方の端子は抵抗器８０３及びトランジスタ７０８のゲートに接続されている。抵抗器８０３はトランジスタ８０４のドレインに接続されている。トランジスタ８０４のドレインとゲートは接続されており（ダイオード接続）、トランジスタ８０４のソースと接地電位の間には電流源８０５が接続されている。
トランジスタ７０４のドレインは、キャパシタ８０１を介してトランジスタ７０８のゲートに接続されている。
直流電位設定回路は、トランジスタ８０４の閾値電圧に応じた直流電位をトランジスタ７０８のゲートに設定する。トランジスタ８０４のドレインの電位は、トランジスタ８０４の閾値電圧の変動に追従するため、トランジスタ７０８のゲートの電位もその変動に追従する。ここで、トランジスタ７０８とトランジスタ８０４の閾値電圧が実質的に等しくなるようにすれば、直流電位の制御が容易になる。そのためには、トランジスタ８０４と電流源８０５の電流密度がトランジスタ７０８の電流密度と許容範囲内で実質的に等しくなるように直流電位設定回路を設計すればよい。
図８の構成によれば、図７の構成と同様に、２段目の増幅器の入力トランジスタのプロセスばらつきがある場合でも、１段目の増幅器の出力直流電位が適切に制御され、２段目の増幅器を正常に動作させることができる。
図４及び図６〜図８に示した増幅回路の構成は、３段以上の多段増幅回路にも拡張することが可能である。これにより、２段目以降の増幅器の入力トランジスタのプロセスばらつきがある場合でも、前段増幅器の出力直流電位が適切に制御され、次段増幅器を正常に動作させることができる。
図９は、光送信機及び光受信機に多段増幅回路を使用した光伝送システムの構成例を示している。図９の光伝送システムは、送信回路９０１、変調器９０２、受信回路９０３、復調器９０４、及び光伝送路９０５を備える。このうち、送信回路９０１及び変調器９０２は光送信機を構成し、受信回路９０３及び復調器９０４は光受信機を構成する。
送信回路９０１は、マルチプレクサ９１１、多段増幅回路９１２、及びバッファ９１３を含み、受信回路９０３は、デマルチプレクサ９２１、多段増幅回路９２２−１、９２２−２、及びバッファ９２３を含む。
送信回路９０１において、クロック信号ＣＬＫ１はバッファ９１３を介してマルチプレクサ９１１に入力される。マルチプレクサ９１１は、クロック信号ＣＬＫ１に同期して低速データ信号Ｄ１及びＤ２を多重化することで、高速データ信号を生成する。多段増幅回
路９１２は、高速データ信号を増幅し、送信信号として変調器９０２に出力する。
変調器９０２は、不図示の信号光源から出力される信号光を送信回路９０１から出力される送信信号で変調して光信号を生成し、光伝送路９０５に出力する。
復調器９０４は、光伝送路９０５から入力される光信号と不図示の局発光源から出力される局発光を混合することで光信号を復調し、光電変換により高速データ信号を生成する。
受信回路９０３において、クロック信号ＣＬＫ２はバッファ９２３を介してデマルチプレクサ９２１に入力される。デマルチプレクサ９２１は、クロック信号ＣＬＫ２に同期して高速データ信号を非多重化することで２つの低速データ信号を生成する。多段増幅回路９２２−１及び９２２−２は、それぞれの低速データ信号を増幅し、低速データ信号Ｄ１１及びＤ１２として出力する。
この場合、多段増幅回路９１２、９２２−１、及び９２２−２として、実施形態の多段増幅回路を用いることで、トランジスタのプロセスばらつきがある場合でも多段増幅回路９１２、９２２−１、及び９２２−２を正常に動作させることが可能になる。
なお、図９の構成では、多重化前と非多重化後の低速データ信号の数は２つであるが、３つ以上の低速データ信号を多重化して通信を行うこともできる。
ところで、実施形態の構成は、増幅回路に限らず、２段以上の回路を有する様々な多段回路に用いることができる。例えば、図４の構成を図９のマルチプレクサ９１１に適用した場合、回路構成は図１０のようになる。
図１０のマルチプレクサは、入力端子１００１−１、１００１−２、１０２１−１、１０２１−２、１０２４−１、１０２４−２、及び抵抗器１００２−１、１００２−２、１０１４、１０２２−１、１０２２−２、１０２５−１、１０２５−２を備える。図１０のマルチプレクサは、トランジスタ１００３−１、１００３−２、１０１１、１０１５、１０２３−１、１０２３−２、１０２６−１、１０２６−２、１０２８−１、１０２８−２をさらに備える。図１０のマルチプレクサは、電流源１００４、１０１３、１０２９、出力端子１０２７−１、１０２７−２、及び演算増幅器１０１２をさらに備える。
トランジスタ１００３−１、１００３−２、１０１５、１０２３−１、１０２３−２、１０２６−１、１０２６−２、１０２８−１、及び１０２８−２は、N-channel ＭＯＳＦＥＴであり、トランジスタ１０１１は、P-channel ＭＯＳＦＥＴである。
トランジスタ１００３−１及び１００３−２は１段目の差動トランジスタであり、トランジスタ１０２３−１、１０２３−２、１０２６−１、１０２６−２、１０２８−１、及び１０２８−２は２段目の差動トランジスタである。
抵抗器１００２−１、１００２−２、１０１４、トランジスタ１００３−１、１００３−２、１０１１、１０１５、電流源１００４、１０１３、及び演算増幅器１０１２は、１段目の回路を構成する。トランジスタ１０１１のソースは電源電位ＶＤＤに接続され、トランジスタ１０１１のドレインは抵抗器１００２−ｊ（ｊ＝１，２）に接続されている。抵抗器１００２−ｊはトランジスタ１００３−ｊのドレインに接続され、トランジスタ１００３−ｊのソースと接地電位の間には電流源１００４が接続されている。
電源電位ＶＤＤと抵抗器１０１４の間には電流源１０１３が接続され、抵抗器１０１４はトランジスタ１０１５のドレインに接続されている。トランジスタ１０１５のドレインとゲートは接続されており（ダイオード接続）、トランジスタ１０１５のソースは接地電
位に接続されている。
演算増幅器１０１２の非反転入力端子は、電流源１０１３と抵抗器１０１４の間の点に接続され、反転入力端子はトランジスタ１０１１のドレインに接続されている。演算増幅器１０１２の出力端子はトランジスタ１０１１のゲートに接続されている。
抵抗器１０２２−１、１０２２−２、１０２５−１、１０２５−２、トランジスタ１０２３−１、１０２３−２、１０２６−１、１０２６−２、１０２８−１、１０２８−２、及び電流源１０２９は、２段目の回路を構成する。抵抗器１０２２−ｊ及び１０２５−ｊの一方の端子は電源電位ＶＤＤに接続され、他方の端子はトランジスタ１０２３−ｊ及び１０２６−ｊのドレインに接続されている。トランジスタ１０２３−ｊ及び１０２６−ｊのソースはトランジスタ１０２８−２及び１０２８−１のドレインに接続され、トランジスタ１０２８−ｊのソースと接地電位の間には電流源１０２９が接続されている。
入力端子１００１−ｊは、１段目のトランジスタ１００３−ｊのゲートに接続され、トランジスタ１００３−ｊのドレインは、２段目のトランジスタ１０２８−ｊのゲートに接続されている。２段目のトランジスタ１０２３−１及び１０２６−１のドレインは、出力端子１０２７−２に接続され、トランジスタ１０２３−２及び１０２６−２のドレインは、出力端子１０２７−１に接続されている。
１段目の回路は、入力端子１００１−１及び１００１−２にクロック信号ＣＬＫ１として入力された信号の電位差を増幅して、トランジスタ１０２８−１及び１０２８−２のゲートに出力する。
２段目の回路は、トランジスタ１０２８−１及び１０２８−２のゲートにそれぞれローレベル（Ｌ）信号及びハイレベル（Ｈ）信号が供給されたとき、入力端子１０２１−１及び１０２１−２に低速データ信号Ｄ１として入力された信号を選択する。そして、選択した低速データ信号Ｄ１を出力端子１０２７−１及び１０２７−２から出力する。
また、トランジスタ１０２８−１及び１０２８−２のゲートにそれぞれＨ信号及びＬ信号が供給されたとき、入力端子１０２４−１及び１０２４−２に低速データ信号Ｄ２として入力された信号を選択する。そして、選択した低速データ信号Ｄ２を出力端子１０２７−１及び１０２７−２から出力する。
トランジスタ１０１１及び演算増幅器１０１２は、非反転増幅回路を構成し、電流源１０１３、抵抗器１０１４、及びトランジスタ１０１５は、直流電位設定回路を構成する。直流電位設定回路及び非反転増幅回路を設けることで、トランジスタ１０１１のドレインの電位をトランジスタ１０２８−ｊの閾値電圧Ｖｔｈの変動に追従させることができる。
ここで、トランジスタ１０２８−ｊとトランジスタ１０１５の閾値電圧が実質的に等しくなるようにすれば、直流電位の制御が容易になる。そのためには、トランジスタ１０１５と電流源１０１３の電流密度がトランジスタ１０２８−ｊの電流密度と許容範囲内で実質的に等しくなるように直流電位設定回路を設計すればよい。
図１０の構成によれば、図４の構成と同様に、２段目の回路の入力トランジスタのプロセスばらつきがある場合でも、１段目の回路の出力直流電位が適切に制御され、２段目の回路を正常に動作させることができる。
図１１は、図６の構成を図９のマルチプレクサ９１１に適用した場合の構成例を示している。図１１のマルチプレクサは、図１０のマルチプレクサから直流電位設定回路及び非
反転増幅回路を削除した構成を有する。その代わりに、キャパシタ１１０１−１、１１０１−２、抵抗器１１０２−１、１１０２−２、１１０３−１、１１０３−２、トランジスタ１１０４−１、１１０４−２、及び電流源１１０５−１、１１０５−２が設けられている。
抵抗器１１０２−ｊ、１１０３−ｊ、トランジスタ１１０４−ｊ、及び電流源１１０５−ｊ（ｊ＝１，２）は、トランジスタ１０２８−ｊのゲートの直流電位を設定する直流電位設定回路を構成する。
抵抗器１１０２−ｊの一方の端子は電源電位ＶＤＤに接続され、他方の端子は抵抗器１１０３−ｊ及びトランジスタ１０２８−ｊのゲートに接続されている。抵抗器１１０３−ｊはトランジスタ１１０４−ｊのドレインに接続されている。トランジスタ１１０４−ｊのドレインとゲートは接続されており（ダイオード接続）、トランジスタ１１０４−ｊのソースと接地電位の間には電流源１１０５−ｊが接続されている。
トランジスタ１００３−ｊのドレインは、キャパシタ１１０１−ｊを介してトランジスタ１０２８−ｊのゲートに接続されている。
直流電位設定回路は、トランジスタ１１０４−ｊの閾値電圧に応じた直流電位をトランジスタ１０２８−ｊのゲートに設定する。トランジスタ１１０４−ｊのドレインの電位は、トランジスタ１１０４−２の閾値電圧の変動に追従するため、トランジスタ１０２８−ｊのゲートの電位もその変動に追従する。
ここで、トランジスタ１０２８−ｊとトランジスタ１１０４−ｊの閾値電圧が実質的に等しくなるようにすれば、直流電位の制御が容易になる。そのためには、トランジスタ１１０４−ｊと電流源１１０５−ｊの電流密度がトランジスタ１０２８−ｊの電流密度と許容範囲内で実質的に等しくなるように直流電位設定回路を設計すればよい。
図１１の構成によれば、図１０の構成と同様に、２段目の回路の入力トランジスタのプロセスばらつきがある場合でも、１段目の回路の出力直流電位が適切に制御され、２段目の回路を正常に動作させることができる。
なお、実施形態の多段回路は、光送信機、光受信機、及び中継装置を含む通信装置に使用することができ、さらに、回路設計に対して厳しい条件が課される、その他の装置にも使用することができる。
開示の実施形態とその利点について詳しく説明したが、当業者は、特許請求の範囲に明確に記載した本発明の範囲から逸脱することなく、様々な変更、追加、省略をすることができるであろう。
１０１−１、１０１−２、４０１−１、４０１−２、７０１、１００１−１、１００１−２、１０２１−１、１０２１−２、１０２４−１、１０２４−２ 入力端子
１０２、１０３−１、１０３−２、１０６−１、１０６−２、４０３−１、４０３−２、４０６−１、４０６−２、４１４、６０２−１、６０２−２、６０３−１、６０３−２、７０３、７０６、７１４、８０２、８０３、１００２−１、１００２−２、１０１４、１０２２−１、１０２２−２、１０２５−１、１０２５−２、１１０２−１、１１０２−２、１１０３−１、１１０３−２ 抵抗器
１０４−１、１０４−２、１０７−１、１０７−２、１０８−１、１０８−２、４０４−１、４０４−２、４０７−１、４０７−２、４０８−１、４０８−２、４１１、４１５、６０４−１、６０４−２、７０４、７０７、７０８、７１１、７１５、８０４、１００３−１、１００３−２、１０１１、１０１５、１０２３−１、１０２３−２、１０２６−１、１０２６−２、１０２８−１、１０２８−２、１１０４−１、１１０４−２ トランジスタ
１０５、１０９、４０５、４０９、４１３、６０５−１、６０５−２、７０５、９０９、７１３、８０５、１００４、１０１３、１０２９、１１０５−１、１１０５−２ 電流源
１１０−１、１１０−２、４１０−１、４１０−２、７１０、１０２７−１、１０２７−２ 出力端子
４１２、７１２、１０１２ 演算増幅器
６０１−１、６０１−２、８０１、１１０１−１、１１０１−２ キャパシタ
９０１ 送信回路
９０２ 変調器
９０３ 受信回路
９０４ 復調器
９０５ 光伝送路
９１１ マルチプレクサ
９１２、９２２−１、９２２−２ 多段増幅回路
９１３、９２３ バッファ
９２１ デマルチプレクサ

Claims (6)

  1. 抵抗器手段と、
    前記抵抗器手段に直列に接続されたダイオード接続トランジスタ手段と、
    前記抵抗器手段及び前記トランジスタ手段に電流を供給することで、該抵抗器手段の端子に直流電位を生成する電流源手段と、
    前記抵抗器手段の端子に接続され、該端子に生成された直流電位を出力する非反転増幅手段と
    を備えることを特徴とする直流電位生成回路。
  2. 第１の信号を出力する第１段回路と、
    第１のトランジスタ手段を含み、第２の信号を出力する第２段回路と、
    直流電位生成回路とを備え、
    前記第１段回路は、前記第１の信号を前記第１のトランジスタ手段のゲートに出力し、
    前記直流電位生成回路は、
    抵抗器手段と、
    前記抵抗器手段に直列に接続された第２のトランジスタ手段と、
    前記抵抗器手段及び前記第２のトランジスタ手段に電流を供給することで、該抵抗器手段の端子に直流電位を生成する電流源手段とを含み、
    前記抵抗器手段の端子は前記第１段回路又は前記第１のトランジスタ手段のゲートに接続され、前記第２のトランジスタ手段はダイオード接続トランジスタ手段であることを特徴とする多段回路。
  3. 前記直流電位生成回路は、前記抵抗器手段の端子に接続され、該端子に生成された直流電位を出力する非反転増幅手段をさらに備えることを特徴とする請求項２記載の多段回路。
  4. 前記直流電位生成回路は、前記抵抗器手段に直列に接続された抵抗器手段をさらに備えることを特徴とする請求項２記載の多段回路。
  5. 前記第１のトランジスタ手段の電流密度が前記第２のトランジスタ手段の電流密度と実質的に等しいことを特徴とする請求項２記載の多段回路。
  6. 第１の信号を出力する第１段回路と、
    第１のトランジスタ手段を含み、第２の信号を出力する第２段回路と、
    直流電位生成回路とを備え、
    前記第１段回路は、前記第１の信号を前記第１のトランジスタ手段のゲートに出力し、
    前記直流電位生成回路は、
    抵抗器手段と、
    前記抵抗器手段に直列に接続された第２のトランジスタ手段と、
    前記抵抗器手段及び前記第２のトランジスタ手段に電流を供給することで、該抵抗器手段の端子に直流電位を生成する電流源手段とを含み、
    前記抵抗器手段の端子は前記第１段回路又は前記第１のトランジスタ手段のゲートに接続され、前記第２のトランジスタ手段はダイオード接続トランジスタ手段であることを特徴とする通信装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5569346B2 (ja) * 2010-11-08 2014-08-13 富士通株式会社 エンファシス信号生成回路及び信号合成回路

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4740766A (en) * 1987-09-04 1988-04-26 Tektronix, Inc. Precision tracking current generator
US5032799A (en) * 1989-10-04 1991-07-16 Westinghouse Electric Corp. Multistage cascode radio frequency amplifier
US5066873A (en) * 1989-12-04 1991-11-19 Altera Corporation Integrated circuits with reduced switching noise
US5105165A (en) * 1990-12-17 1992-04-14 At&T Bell Laboratories Low distortion, low noise, amplifier
KR940003406B1 (ko) * 1991-06-12 1994-04-21 삼성전자 주식회사 내부 전원전압 발생회로
JPH05289760A (ja) * 1992-04-06 1993-11-05 Mitsubishi Electric Corp 基準電圧発生回路
JPH08204459A (ja) * 1995-01-30 1996-08-09 Fujitsu Ltd アナログ乗算器及び半導体集積回路装置
US5506544A (en) * 1995-04-10 1996-04-09 Motorola, Inc. Bias circuit for depletion mode field effect transistors
US5724004A (en) * 1996-06-13 1998-03-03 Motorola, Inc. Voltage bias and temperature compensation circuit for radio frequency power amplifier
US5757236A (en) * 1996-07-01 1998-05-26 Motorola, Inc. Amplifier bias circuit and method
US5793254A (en) * 1996-09-24 1998-08-11 Brookhaven Science Associates Llc Monolithic amplifier with stable, high resistance feedback element and method for fabricating the same
JP3562267B2 (ja) * 1997-11-11 2004-09-08 株式会社ルネサステクノロジ 集積化バイアス回路
JPH11251852A (ja) * 1998-03-04 1999-09-17 Kokusai Electric Co Ltd リミッタアンプ
JP2003529995A (ja) * 2000-03-31 2003-10-07 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 所望の共通モード電圧を増幅器段の差動出力に供給する電子回路
US20020118006A1 (en) * 2000-06-02 2002-08-29 Enam Syed K. Phase frequency detector
DE60123062T2 (de) * 2000-07-03 2007-04-19 Broadcom Corp., Irvine Vorspannungsschaltung zum erzeugung von mehreren vorspannungen
JP2002111400A (ja) * 2000-10-03 2002-04-12 Nec Corp 電力増幅器
US6411126B1 (en) * 2000-12-21 2002-06-25 Texas Instruments Incorporated Output slew rate control for a differential transmission line driver
US6731135B2 (en) * 2001-06-14 2004-05-04 Artisan Components, Inc. Low voltage differential signaling circuit with mid-point bias
ATE360280T1 (de) * 2001-11-19 2007-05-15 Dialog Semiconductor Gmbh Störunterdrückungsoptimierung der stromversorgung während des prüfens
US6603348B1 (en) * 2002-04-18 2003-08-05 International Business Machines Corporation Center tap level control for current mode differential driver
US7177620B1 (en) * 2003-01-29 2007-02-13 Marvell International Ltd. Mixer constant linear range biasing apparatus and method
JP4073436B2 (ja) * 2003-04-15 2008-04-09 富士通株式会社 水晶発振回路
US7061273B2 (en) * 2003-06-06 2006-06-13 Rambus Inc. Method and apparatus for multi-mode driver
TWI231645B (en) * 2003-10-16 2005-04-21 Novatek Microelectronics Corp Power amplifier having active bias circuit
US7570108B2 (en) * 2003-10-28 2009-08-04 Texas Instruments Incorporated Apparatus for regulating voltage
JP2005151460A (ja) * 2003-11-19 2005-06-09 Toyota Industries Corp Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路
US20050168275A1 (en) * 2003-12-22 2005-08-04 Hector Torres Common mode feedback in high speed differential output circuits
US7471107B1 (en) * 2004-05-12 2008-12-30 Pmc-Sierra, Inc. Active biasing in metal oxide semiconductor (MOS) differential pairs
US7064614B2 (en) * 2004-07-09 2006-06-20 Xindium Technologies, Inc. Current mirror biasing circuit with power control for HBT power amplifiers
US7061337B2 (en) * 2004-07-14 2006-06-13 Infineon Technologies Ag Amplitude control circuit
KR100631174B1 (ko) * 2005-03-31 2006-10-02 주식회사 하이닉스반도체 글로벌 입출력 라인의 데이터 출력장치 및 그 데이터출력방법
JP4008459B2 (ja) * 2005-06-10 2007-11-14 日本テキサス・インスツルメンツ株式会社 制御信号供給回路及び信号出力回路
KR100631049B1 (ko) * 2005-11-15 2006-10-04 한국전자통신연구원 리플리카 바이어스 회로
JP4695519B2 (ja) * 2006-02-08 2011-06-08 株式会社東芝 差動増幅装置
DE102006032276B4 (de) * 2006-07-12 2011-10-27 Infineon Technologies Ag Amplitudenregelungsschaltung
US7348810B1 (en) * 2006-10-27 2008-03-25 Rajendran Nair Push pull high-swing capable differential signaling circuits
US20080279288A1 (en) * 2007-05-11 2008-11-13 Philip John Crawley Digital Isolator Interface with Process Tracking
US7750693B2 (en) * 2007-06-05 2010-07-06 O2Micro, Inc. Frequency divider including latch circuits
US7642759B2 (en) * 2007-07-13 2010-01-05 Linear Technology Corporation Paralleling voltage regulators
JP5012412B2 (ja) * 2007-10-25 2012-08-29 富士通株式会社 増幅装置及びバイアス回路
JP2009290490A (ja) * 2008-05-28 2009-12-10 Micronics Japan Co Ltd 増幅回路
US7834683B2 (en) * 2008-05-30 2010-11-16 Nanya Technology Corp. Method to reduce variation in CMOS delay
US7635990B1 (en) * 2008-07-18 2009-12-22 Xilinx, Inc. Methods and apparatus for implementing an output circuit
US7852136B2 (en) * 2008-08-12 2010-12-14 Raytheon Company Bias network
US7911279B2 (en) * 2008-11-26 2011-03-22 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Amplifier with bias circuit providing improved linearity
JP5573048B2 (ja) * 2009-08-25 2014-08-20 富士通株式会社 半導体集積回路
TW201210198A (en) * 2010-08-31 2012-03-01 Novatek Microelectronics Corp Pre-driver and digital transmitter using the same
TWI491180B (zh) * 2010-09-08 2015-07-01 Mstar Semiconductor Inc 具高輸出電壓的低電壓傳輸裝置

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