JP5569346B2 - エンファシス信号生成回路及び信号合成回路 - Google Patents

Description

本明細書で議論される実施形態は、複数の信号を合成して１つの信号を得る信号合成の技術に関する。

近年、通信分野では、データ通信量の増大に伴い、１つの信号で大量のデータ送信を行うようにしたことで、データ伝送の高速化が進んでいる。このようなデータ伝送の高速化は、ケーブルやボード等での符号間干渉等によってデータ伝送信号の劣化を生じさせるという問題を引き起こすことがある。

このような問題に鑑み、信号の符号間干渉を生じやすい部分を予め強化したエンファシス信号を用いて、伝送信号の劣化分を補償するという技術がある。このようなエンファシス信号の生成技術として、分岐した信号間に遅延差を与えた上で両者を加減算することによってエンファシス信号を生成するという技術が知られている。図１Ａは、このようなエンファシス信号生成回路の一例のブロック図である。

図１Ａのエンファシス信号生成回路１０において、入力信号は、第一の経路を通る第一入力信号と、第二の経路を通る第二入力信号とに分けられる。第一の経路を通る第一入力信号は、第一プリドライバ１２でバッファリングされた上で加減算部１４の正側入力に入力される。一方、第二の経路を通る第二入力信号は、遅延部１１によって時間τの遅延時間を与えられた後に、第二プリドライバ１３でバッファリングされた上で加減算部１４の負側入力に入力される。加減算部１４は、その正側入力に入力された信号のレベルをａ倍した信号から、その負側入力に入力された信号のレベルをｂ倍した信号を減算し、その減算結果の信号を出力する。出力ドライバ１５は、加減算部１４から出力される信号をバッファリングして出力する。

エンファシス信号生成回路１０は、このような信号合成を行って、入力信号から、その入力信号において符号間干渉を生じやすい部分を予め強化したエンファシス信号を生成する。

ここで図１Ｂについて説明する。図１Ｂは、図１Ａのエンファシス信号生成回路１０の各部の信号波形例であり、図１Ａに示したＡ、Ｂ、及びＣの各ノードにおける信号波形例が表されている。

図１Ｂの例を参照すると、ノードＢの信号波形がノードＡのものよりも時間τだけ遅れていることが分かる。この遅延は遅延部１１によってもたらされるものである。また、ノードＣの信号波形は、このノードＡを通る信号のレベルをａ倍した信号から、ノードＢを通る信号のレベルをｂ倍した信号を減算した信号である。このノードＣの信号波形をノードＡのものと対比すると、ノードＣを通る信号は、その立ち上がり時刻から時間τの期間はノードＡを通る信号よりもレベルが高く、その立ち下がり時刻から時間τの期間はノードＡを通る信号よりもレベルが低い信号となっている。

図１Ａの回路は、このようにして、符号間干渉を生じやすい部分である信号の立ち上がり・立ち下がり直後の期間τの信号の絶対値を大きくしたエンファシス信号を生成する。
ところで、このようにして生成されるエンファシス信号を用いて補償を行う信号の劣化の程度は、使用するケーブルの長さ、あるいはボードやデバイスの使用条件などにより個別に異なっている。従って、エンファシス信号の生成回路は、生成するエンファシス信号における信号の強調の程度（エンファシス量）が自在に可変できる機能を備えていることが極めて好ましい。

生成するエンファシス信号のエンファシス量を可変自在とする技術として、図２に図解する信号合成回路が知られている。この回路は、図１Ａのエンファシス信号生成回路１０における加減算部１４として使用することもできる回路である。

図２に示す信号合成回路は、トランジスタＭ１１、Ｍ１２、Ｍ２１、及びＭ２２と、抵抗Ｒ１１及びＲ１２と、可変定電流源Ｉ１１及びＩ１２とを備えて構成されている。ここで、トランジスタＭ１１、Ｍ１２、Ｍ２１、及びＭ２２は、いずれもｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）である。また、可変定電流源Ｉ１１及びＩ２１は、流し出す電流値を自在に設定変更できる定電流源である。

図２において、抵抗Ｒ１１の一方の端子はトランジスタＭ１１及びＭ２１の各ドレイン端子とそれぞれ接続されており、抵抗Ｒ１２の一方の端子はトランジスタＭ１２及びＭ２２の各ドレイン端子とそれぞれ接続されている。抵抗Ｒ１１及びＲ１２の他方の端子はどちらも電源ＶＤＤに接続されている。トランジスタＭ１１及びＭ１２の各ソース端子は可変定電流源Ｉ１１を介して電源ＶＳＳに接続されており、トランジスタＭ２１及びＭ２２の各ソース端子は可変定電流源Ｉ２１を介して電源ＶＳＳに接続されている。

この図２の回路に入力される第一の差動信号である信号Ａが入力される端子ＩＮ１Ｐ及びＩＮ１Ｎは、トランジスタＭ２２及びＭ２１の各ゲート端子にそれぞれ接続されている。また、この図２の回路に入力される第二の差動信号である信号Ｂが入力される端子ＩＮ２Ｐ及びＩＮ２Ｎは、トランジスタＭ１１及びＭ１２の各ゲート端子にそれぞれ接続されている。そして、この回路の出力の差動信号である信号Ｃが出力される端子ＯＵＴＰ及びＯＵＴＮは、それぞれ、抵抗Ｒ１２とトランジスタＭ１２及びＭ２２とのノードと、抵抗Ｒ１１とトランジスタＭ１１及びＭ２１とのノードとに接続されている。

この図２の回路において、可変定電流源Ｉ２１の電流値をａに設定し、可変定電流源Ｉ１１の電流値をｂに設定すると、出力信号Ｃと入力信号Ａ及びＢとの関係は下記の式により表される。
Ｃ＝ａ×Ａ−ｂ×Ｂ

ここで、可変定電流源Ｉ２１の電流値ａ及び可変定電流源Ｉ１１の電流値ｂはどちらも可変自在である。従って、この図２の信号合成回路を図１Ａのエンファシス信号生成回路１０における加減算部１４として使用することで、生成するエンファシス信号のエンファシス量を可変自在とすることができる。

特開２００４−８８６９３号公報

図２の信号合成回路を加減算部１４として使用して図１Ａのエンファシス信号生成回路１０を構成する場合には、入力信号Ｂのレベルを、想定されるエンファシス量の使用範囲の最大の場合に応じた大きさに設定しておく必要がある。ところが、この設定は、エンファシスを行わない場合やエンファシス量をごく少量とする場合であっても維持されるため、このような場合においては電力が無駄に消費されてしまうことになる。

上述した問題に鑑み、本明細書で後述するエンファシス生成回路及び信号合成回路は、電力消費の無駄を低減する。

本明細書で後述するエンファシス生成回路に、遅延部と、加減算部と、振幅調整部と、直流レベル調整部とを備えているというものがある。ここで、遅延部は信号を遅延させるものである。また、加減算部は第一信号と第二信号とを所定の比率で加減算するものであって、その比率が可変自在であるものである。そして、振幅調整部は差動増幅回路を備えて構成されており、信号の振幅の調整を行うものであって、その振幅の調整量が可変自在であるものである。また、直流レベル調整部は、加減算部に入力される信号の直流成分のレベルを調整するものである。この回路では、入力信号が前述の第一信号として加減算部に入力され、更に、その入力信号を遅延部で遅延させると共に振幅調整部で振幅の調整を行うことによって得られるエンファシス成分信号が、直流レベル調整部によって直流成分のレベルが調整された上で、前述の第二信号として該加減算部に入力される。また、直流レベル調整部は、電源が前述の差動増幅回路に流す電流値を変化させることによって、加減算部に入力されるエンファシス成分信号の直流成分のレベルを調整する。

また、本明細書で後述するエンファシス生成回路に、遅延部と、加減算部と、振幅調整部と、直流電圧生成部と、スイッチ部とを備えているというものがある。ここで、遅延部は信号を遅延させるものである。また、加減算部は、第一信号と第二信号とを所定の比率で加減算するものであって、その比率が可変自在であるものである。そして、振幅調整部は信号の振幅の調整を行うものである。また、スイッチ部は、エンファシス信号の生成・不生成を切り換えるものである。この回路では、入力信号が前述の第一信号として前記加減算部に入力される。そして、スイッチ部がエンファシス信号の生成側に切り換えられている場合には、その入力信号を遅延部で遅延させると共に振幅調整部で振幅の調整を行うことによって得られるエンファシス成分信号が、前述の第二信号として加減算部に入力される。一方、スイッチ部がエンファシス信号の不生成側に切り換えられている場合には、直流電圧生成部が生成する直流電圧が、前述の第二信号として加減算部に入力される。

また、本明細書で後述する信号合成回路に、加減算部と、振幅調整部と、直流レベル調整部とを備えているというものがある。ここで、加減算部は第一信号と第二信号とを所定の比率で加減算するものであって、その比率が可変自在であるものである。また、振幅調整部は差動増幅回路を備えて構成されており、信号の振幅の調整を行うものである。そして、直流レベル調整部は、加減算部に入力される信号の直流成分のレベルを調整するものである。この回路では、第一の入力信号が前述の第一信号として加減算部に入力され、更に、第二の入力信号が、振幅調整部によって振幅の調整が行われると共に直流レベル調整部によって直流成分のレベルが調整された上で、前述の第二信号として加減算部に入力される。また、直流レベル調整部は、電源が前述の差動増幅回路に流す電流値を変化させることによって、加減算部に入力される前述の第二の信号の直流成分のレベルを調整する。

また、本明細書で後述する信号合成回路に、振幅調整部と、直流電圧生成部と、スイッチ部とを備えているというものがある。ここで、加減算部は、第一信号と第二信号とを所定の比率で加減算するものであって、その比率が可変自在であるものである。また、振幅調整部は、信号の振幅の調整を行うものである。そして、直流電圧生成部は、振幅調整部が出力する信号に含まれる直流成分のレベルと同一の直流電圧を生成するものである。そして、スイッチ部は、合成信号の生成・不生成を切り換えるものである。この回路では、第一の入力信号が前述の第一信号として加減算部に入力される。そして、スイッチ部が合成信号の生成側に切り換えられている場合には、第二の入力信号が、振幅調整部によって振幅の調整が行われた上で、第二信号として加減算部に入力される。一方、スイッチ部が合成信号の不生成側に切り換えられている場合には、直流電圧生成部が生成する直流電圧が、第二信号として加減算部に入力される。

本明細書で後述するエンファシス生成回路及び信号合成回路は、電力消費の無駄の低減が実現されるという効果を奏する。

エンファシス信号生成回路の一例のブロック図である。 図１Ａのエンファシス信号生成回路の各部の信号波形例である。 従来の信号合成回路の構成の一例である。 信号合成回路の一実施例の構成図である。 エンファシス信号生成回路の一実施例のブロック図である。 信号合成回路の別の一実施例の構成図である。 エンファシス信号生成回路の別の一実施例のブロック図である。 信号合成回路の更なる別の一実施例の構成図である。

まず、図３について説明する。
図３は、信号合成回路の一実施例の構成図である。この信号合成回路は、図１Ａのエンファシス信号生成回路１０の構成の一部に用いることができる回路である。

図３の信号合成回路は、加減算部１００と振幅調整部３００とを備えて構成されている。
加減算部１００は、図２に構成を示した信号合成回路と同様の構成を備えており、トランジスタＭ１０１、Ｍ１０２、Ｍ２０１、及びＭ２０２と、抵抗Ｒ１０１及びＲ１０２と、可変定電流源Ｉ１０１及びＩ１０２とを備えて構成されている。ここで、トランジスタＭ１０１、Ｍ１０２、Ｍ２０１、及びＭ２０２は、いずれもｎ型ＭＯＳＦＥＴである。また、可変定電流源Ｉ１０１及びＩ２０１は、流し出す電流値の設定を自在に変更できる定電流源である。

図３において、抵抗Ｒ１０１の一方の端子はトランジスタＭ１０１及びＭ２０１の各ドレイン端子とそれぞれ接続されており、抵抗Ｒ１０２の一方の端子はトランジスタＭ１０２及びＭ２０２の各ドレイン端子とそれぞれ接続されている。抵抗Ｒ１０１及びＲ１０２の他方の端子はどちらも電源ＶＤＤに接続されている。トランジスタＭ１０１及びＭ１０２の各ソース端子は可変定電流源Ｉ１０１を介して電源ＶＳＳに接続されており、トランジスタＭ２０１及びＭ２０２の各ソース端子は可変定電流源Ｉ２０１を介して電源ＶＳＳに接続されている。

この加減算部１００に入力される差動信号である第一信号Ａが入力される端子ＩＮ１Ｐ及びＩＮ１Ｎは、トランジスタＭ２０２及びＭ２０１の各ゲート端子にそれぞれ接続されている。なお、端子ＩＮ１Ｐ及びＩＮ１Ｎには、図３の信号合成回路に入力される第一の入力信号が入力される。

また、この加減算部１００に入力されるもうひとつの差動信号である第二信号Ｂが入力される端子２Ｐ及び２Ｎは、トランジスタＭ１０１及びＭ１０２の各ゲート端子にそれぞれ接続されている。なお、端子２Ｐ及び２Ｎには、振幅調整部３００から出力される差動信号が入力される。

そして、加減算部１００の出力である差動信号Ｃが出力される端子ＯＵＴＰ及びＯＵＴＮは、それぞれ、抵抗Ｒ１０２とトランジスタＭ１０２及びＭ２０２とのノードと、抵抗Ｒ１０１とトランジスタＭ１０１及びＭ２０１とのノードとに接続されている。この端子ＯＵＴＰ及びＯＵＴＮから出力される信号は、図３の信号合成回路の出力信号である。

この図３の加減算部１００において、可変定電流源Ｉ２０１の電流値をａに設定し、可変定電流源Ｉ１０１の電流値をｂに設定すると、加減算部１００の出力である差動信号Ｃと第一信号Ａ及び第二信号Ｂとの関係は下記の式により表される。
Ｃ＝ａ×Ａ−ｂ×Ｂ

ここで、可変定電流源Ｉ２０１の電流値ａ及び可変定電流源Ｉ１０１の電流値ｂはどちらも可変自在である。つまり、この加減算部１００は、第一信号Ａと第二信号Ｂとを所定の比率ａ：ｂで加減算する回路であり、しかも、この比率ａ：ｂは可変自在である。
加減算部１００は以上のように構成されている。

次に振幅調整部３００について説明する。
振幅調整部３００は、トランジスタＭ３０１及びＭ３０２と、抵抗Ｒ３０１及びＲ３０２と、可変定電流源Ｉ３０１とを備えており、これらによって差動増幅回路が構成されている。

トランジスタＭ３０１及びＭ３０２は、どちらもｎ型ＭＯＳＦＥＴであり、差動対を構成している一対のトランジスタである。
抵抗Ｒ３０１及びＲ３０２は、トランジスタＭ３０１及びＭ３０２の各々のドレイン端子と、電源ＶＤＤとの間に挿入されている。この抵抗Ｒ３０１及びＲ３０２は、差動増幅回路の負荷抵抗として機能する。

可変定電流源Ｉ３０１は、トランジスタＭ３０１及びＭ３０２により構成されている差動対についてのテール電流源であって、流し出す電流値の設定を自在に変更できる定電流源である。

トランジスタＭ３０２及びＭ３０１の各ゲート端子には、端子ＩＮ２Ｐ及びＩＮ２Ｎが接続されている。この端子ＩＮ２Ｐ及びＩＮ２Ｎには、振幅調整部３００への入力信号である差動信号が入力される。そして、振幅調整部３００の出力である差動信号が出力される端子２Ｐ及び２Ｎは、それぞれ、抵抗Ｒ３０１とトランジスタＭ３０１とのノードと、抵抗Ｒ３０２とトランジスタＭ３０２とのノードとに接続されている。この端子２Ｐ及び２Ｎから出力される信号は、前述した第二信号Ｂとして加減算部１００に入力される。

振幅調整部３００は、以上のように構成されており、差動増幅回路が構成されている。従って、振幅調整部３００は、端子ＩＮ２Ｐ及びＩＮ２Ｎに入力される信号を増幅して端子２Ｐ及び２Ｎから出力する。ここで、可変定電流源Ｉ３０１は、トランジスタＭ３０１及びＭ３０２により構成されている差動対についてのテール電流源であるので、その電流値を変化させることで、差動増幅回路での信号の増幅度を変化させることができる。従って、振幅調整部３００は、可変定電流源Ｉ３０１の電流値の設定を変更することによって、端子２Ｐ及び２Ｎから出力される信号の振幅の調整を行うことができる。
図３の信号合成回路は以上のように構成されている。

なお、この信号合成回路を図１Ａのエンファシス信号生成回路１０の構成の一部に用いる場合には、加減算部１００を図１における加減算部１４とし、図３における振幅調整部３００を図１における第二プリドライバ１３として使用する。つまり、図３における振幅調整部３００の前段に、信号を遅延させる遅延部１１を備えるようにして、入力信号を遅延部１１で遅延させると共に、その振幅の調整を振幅調整部３００で行うようにしてエンファシス成分信号の生成を行うようにする。そして、入力信号を第一信号Ａとして加減算部１００に入力すると共に、生成されたエンファシス成分信号を、第二信号Ｂとして加減算部１００に入力する。

このようにして図３の信号合成回路を図１Ａのエンファシス信号生成回路１０の構成の一部に用いると、加減算部１００の出力信号としてエンファシス信号が出力される。しかも、可変定電流源Ｉ２０１の電流値ａ及び可変定電流源Ｉ１０１の電流値ｂは可変自在であるので、これらの値の設定を変更することで、生成するエンファシス信号のエンファシス量を変化させることができる。

このようにして振幅調整部３００を第二プリドライバ１３として使用することで、エンファシスを行わない場合やエンファシス量をごく少量とする場合において、振幅調整部３００での消費電力量をそのエンファシス量に応じた量とすることができる。従って、このような場合における電力消費の無駄が低減される。

次に図４について説明する。図４は、エンファシス信号生成回路の一実施例のブロック図である。
図３に図解した信号合成回路を用いて図１Ａのエンファシス信号生成回路１０を構成した場合には、可変定電流源Ｉ３０１の電流値を変化させると、生成されるエンファシス信号のエンファシス量が変化する。しかし、可変定電流源Ｉ３０１での電流値を変化させると、振幅調整部３００から出力されて加減算部１００に入力されるエンファシス成分信号の直流成分のレベルも変化してしまう。このレベルの変動は、加減算部１００での第一信号Ａと第二信号Ｂとの加減算に影響を及ぼすことがある。

そこで図４のエンファシス信号生成回路２０では、可変定電流源Ｉ３０１の電流値を変化させても、加減算部１００に入力されるエンファシス成分信号の直流成分のレベルが一定の値となるようにして、加減算部１００での加減算への影響を抑制する。

図４のエンファシス信号生成回路２０は、遅延部１１、第一プリドライバ１２、出力ドライバ１５、加減算部１００、振幅調整部３００、及び直流レベル調整部４００を備えて構成されている。なお、このうちの遅延部１１、第一プリドライバ１２、及び出力ドライバ１５は、図１Ａのエンファシス信号生成回路１０におけるものと同一のものである。また、加減算部１００及び振幅調整部３００の構成は、図３の信号合成回路におけるものと同一である。

図４のエンファシス信号生成回路２０において、入力信号は、第一の経路を通る第一入力信号と、第二の経路を通る第二入力信号とに分けられる。
第一の経路を通る第一入力信号は、第一プリドライバ１２でバッファリングされた上で加減算部１００の正側入力に入力される。一方、第二の経路を通る第二入力信号は、遅延部１１に入力される。

遅延部１１は、入力された第二入力信号を、所定の時間τだけ遅延させて出力する。
振幅調整部３００は、遅延部１１から出力された信号の振幅の調整を行うものであり、その振幅の調整量が可変自在である。この振幅調整部３００から出力される信号は、エンファシス成分信号である。

直流レベル調整部４００は、振幅調整部３００から出力されて加減算部１００に入力されるエンファシス信号の直流成分のレベルを調整する。この調整は、可変定電流源Ｉ３０１の設定を変更することにより行われる。

加減算部１００は、第一プリドライバ１２から出力された信号（前述した第一信号Ａ）と、振幅調整部３００から出力されるエンファシス成分信号（前述した第二信号Ｂ）とを所定の比率で加減算する。なお、加減算部１００は、この加減算における比率が可変自在である。但し、エンファシス成分信号は、直流成分のレベルが直流レベル調整部４００によって調整された上で、加減算部１００に入力される。

出力ドライバ１５は、加減算部１４から出力されるエンファシス信号をバッファリングして出力する。
以上のように、図４のエンファシス信号生成回路２０では、加減算部１００に入力されるエンファシス信号の直流成分のレベルが直流レベル調整部４００によって調整された上で、加減算部１００に入力される。従って、このレベルの変動に起因する加減算部１００での加減算に影響が抑制される。

次に図５について説明する。図５は、信号合成回路の別の一実施例の構成図である。この信号合成回路は、図４のエンファシス信号生成回路２０の構成の一部に用いることができる回路である。

図５の信号合成回路は、加減算部１００、振幅調整部３００、及び直流レベル調整部４００を備えて構成されている。なお、このうちの加減算部１００及び振幅調整部３００は、図３に図解した信号合成回路におけるものと同一の構成であるので、ここでは説明を省略し、直流レベル調整部４００の構成について説明する。

図５において、直流レベル調整部４００は、可変定電流源Ｉ４０１と、抵抗Ｒ４０１と、トランジスタＭ４０１と、オペアンプＯＰ４０１とを備えて構成されている。
可変定電流源Ｉ４０１は、抵抗Ｒ４０１に流す電流を決定する電流源であって、流し出す電流値の設定を自在に変更できる定電流源である。

抵抗Ｒ４０１は、電源ＶＤＤと可変定電流源Ｉ４０１との間に挿入されている。従って、抵抗Ｒ４０１と可変定電流源Ｉ４０１とのノードの電位は、可変定電流源Ｉ４０１が抵抗Ｒ４０１に流す電流によって生じる電圧降下分だけ電源ＶＤＤから常に低い電位となる。また、この電位は、可変定電流源Ｉ４０１が流し出す電流値の設定を変更することで自在に変更することができる。つまり、可変定電流源Ｉ４０１と抵抗Ｒ４０１とにより、所定の基準電圧値を発生させる電圧源であって、その基準電圧値が可変自在である可変基準電圧源４０１が構成されている。

トランジスタＭ４０１はｐ型ＭＯＳＦＥＴであり、そのソース端子は電源ＶＤＤに接続されている。また、トランジスタＭ４０１のドレイン端子は、振幅調整部３００において構成されている差動増幅回路における負荷抵抗である、抵抗Ｒ３０１及びＲ３０２の一端（図３においては電源ＶＤＤが接続されていた側）に接続されている。つまり、トランジスタＭ４０１は、この信号合成回路の電源と振幅調整部３００において構成されている差動増幅回路との接続点に挿入されている。このトランジスタＭ４０１は、この信号合成回路の電源が振幅調整部３００において構成されている差動増幅回路に流す電流の制御を行う。

オペアンプＯＰ４０１は、可変基準電圧源４０１が発生させる前述の基準電圧値と、トランジスタＭ４０１並びに抵抗Ｒ３０１及びＲ３０２のノードの電圧値との大小比較を行う比較回路である。このオペアンプＯＰ４０１の出力はトランジスタＭ４０１のゲート端子に接続されており、前述の大小比較の結果に基づいてそのゲート電圧を変化させる。

トランジスタＭ４０１は、このゲート電圧の変化に応じてそのドレイン電流を制御して、トランジスタＭ４０１並びに抵抗Ｒ３０１及びＲ３０２のノードの電圧値を、可変基準電圧源４０１が発生させる基準電圧値に一致させる電圧調整素子である。つまり、トランジスタＭ４０１は、振幅調整部３００の差動増幅回路に電源が流す電流を、オペアンプＯＰ４０１の比較結果に基づき変化させて、その差動増幅回路に印加されている電圧値を、可変基準電圧源４０１が発生させる基準電圧値に一致させる。

ここで、前述したように、可変定電流源Ｉ４０１と抵抗Ｒ４０１とにより構成されている可変基準電圧源４０１は、可変定電流源Ｉ４０１が流し出す電流値を変化させることで、基準電圧値を変化させることができる。従って、図５の直流レベル調整部４００は、この基準電圧値を変更することで、振幅調整部３００において構成されている差動増幅回路を流れる電流値を変更することができる。

この差動増幅回路を流れる電流値を変更すると、差動増幅回路の出力信号に含まれる直流成分のレベルが変化する。そこで、生成するエンファシス信号のエンファシス量を変化させるために可変定電流源Ｉ３０１の電流値を変更してエンファシス成分信号の振幅を調整したときには、この調整に応じて可変定電流源Ｉ４０１が流し出す電流値の設定を適切に変更するようにする。このようにすることで、エンファシス成分信号の振幅を変化させても、その直流成分のレベルを、その変化に関わらずに常に一定の値とすることができる。従って、加減算部１００での加減算への影響が抑制される。

なお、図５の信号合成回路においては、振幅調整部３００において構成されている差動増幅回路に流れる電流値を制御するトランジスタＭ４０１が、この信号合成回路の電源と振幅調整部３００において構成されている差動増幅回路との接続点に挿入されている。この挿入場所は、高周波的には接地されている場所であるので、この挿入場所で差動増幅回路を流れる電流値の制御を行うことは、高速な信号の特性に影響を及ぼさないという点において好ましい。

次に図６について説明する。図６は、エンファシス信号生成回路の一実施例のブロック図である。
図６のエンファシス信号生成回路３０は、図４に図解したエンファシス信号生成回路２０と同様に、遅延部１１、第一プリドライバ１２、出力ドライバ１５、加減算部１００、振幅調整部３００、及び直流レベル調整部４００を備えて構成されている。

図６の回路では、振幅調整部３００のスイッチＳＷ３０１の状態に応じて入力信号のエンファシスを行うか否かが切り換えられる。図６の回路は、この点において、可変定電流源Ｉ３０１の設定の変更に応じて生成するエンファシス信号のエンファシス量を自在に変化させることができる図４の回路と異なっている。また、この相違点に伴い、後述するように、図６の回路における直流レベル調整部４００の詳細構成が図４の回路と異なっている。そこで、ここでは、この相違点を中心に説明することとして、他の構成要素の詳細な説明は省略する。

次に図７について説明する。図７は、信号合成回路の更なる別の一実施例の構成図である。この信号合成回路は、図６のエンファシス信号生成回路３０の構成の一部に用いることができる回路である。

図７の信号合成回路は、加減算部１００、振幅調整部３００、及び直流レベル調整部４００を備えて構成されている。なお、このうちの加減算部１００は、図３に図解した信号合成回路におけるものと同一の構成であるので、ここでは説明を省略する。

振幅調整部３００は、図３におけるものと同様のトランジスタＭ３０１及びＭ３０２と、抵抗Ｒ３０１及びＲ３０２と、定電流源Ｉ３０２とを備えており、これらによって、図３におけるものと同様の差動増幅回路が構成されている。この差動増幅回路の構成の詳細な説明は省略する。但し、図３の構成において、トランジスタＭ３０１及びＭ３０２により構成されている差動対についてのテール電流源である可変定電流源Ｉ３０１が、図７の構成では定電流源Ｉ３０２に置き換えられている。このため、図７の振幅調整部３００では、信号の振幅の調整量が、図３のもののように可変自在ではなく、固定されている。

図７の信号合成回路では、振幅調整部３００が、更に、スイッチ部５００の構成要素のひとつであるスイッチＳＷ３０１を備えている。
スイッチＳＷ３０１は、電源ＶＤＤと、振幅調整部３００において構成されている差動増幅回路における負荷抵抗である、抵抗Ｒ３０１及びＲ３０２の一端（図３においては電源ＶＤＤが接続されていた側）との間に挿入されている。このスイッチＳＷ３０１は、この信号合成回路による信号合成によって得られる合成信号であるエンファシス信号の生成・不生成を切り換えるものである。ここで、エンファシス信号を生成する場合にはスイッチＳＷ３０１は閉止状態に切り換えられ、エンファシス信号を生成しない場合にはスイッチＳＷ３０１は開放状態に切り換えられる。スイッチＳＷ３０１がエンファシス信号の生成側である閉止状態に切り換えられている場合には、差動増幅回路に電源から電力が供給されて、端子ＩＮ２Ｐ及びＩＮ２Ｎに入力される信号の振幅が調整され、端子２Ｐ及び２Ｎからエンファシス成分信号が出力される。一方、スイッチＳＷ３０１がエンファシス信号の不生成側である開放状態に切り換えられている場合には、差動増幅回路への電源からの電力供給が遮断される結果、差動増幅回路の動作が停止され、差動増幅回路による電力消費の無駄が低減される。

次に、図７の信号合成回路における直流レベル調整部４００の構成について説明する。
直流レベル調整部４００は、スイッチ部５００の構成要素であるスイッチＳＷ４１１及び４１２と、直流電圧生成部４１０の構成要素である抵抗Ｒ４１１、Ｒ４１２、Ｒ４１３、及びＲ４１４とを備えている。

スイッチＳＷ４１１は、電源ＶＤＤと、抵抗Ｒ４１１の一端との間に挿入されている。この抵抗Ｒ４１１の他の一端には抵抗Ｒ４１２が直列接続されており、抵抗Ｒ４１２の他の一端は電源ＶＳＳに接続されている。また、スイッチＳＷ４２１は、電源ＶＤＤと、抵抗Ｒ４２１の一端との間に挿入されている。この抵抗Ｒ４２１の他の一端には抵抗Ｒ４２２が直列接続されており、抵抗Ｒ４２２の他の一端は電源ＶＳＳに接続されている。

なお、直列接続されている抵抗Ｒ４１１と抵抗Ｒ４１２とのノードは、振幅調整部３００の出力端子のひとつである端子２Ｐに接続されている。また、直列接続されている抵抗Ｒ４１１と抵抗Ｒ４１２とのノードは、振幅調整部３００の出力端子の別のひとつである端子２Ｎに接続されている。

スイッチＳＷ４１１及びＳＷ４２１は、この信号合成回路による信号合成によって得られる合成信号であるエンファシス信号の生成・不生成を切り換えるスイッチＳＷ３０１に連動して切り換えられる。但し、スイッチＳＷ４１１及びＳＷ４２１は、エンファシス信号を生成する場合には開放状態に切り換えられ、エンファシス信号を生成しない場合には閉止状態に切り換えられる。

スイッチＳＷ４１１及びＳＷ４２１がエンファシス信号の生成側である開放状態に切り換えられている場合には、振幅調整部３００において構成されている差動増幅回路の出力信号であるエンファシス成分信号が端子２Ｐ及び２Ｎから出力される。従って、この場合には、このエンファシス成分信号が、前述した第二信号Ｂとして加減算部１００に入力される。

一方、スイッチＳＷ４１１及びＳＷ４２１がエンファシス信号の不生成側である閉止状態に切り換えられている場合には、端子２Ｐからは、直列接続されている抵抗Ｒ４１１と抵抗Ｒ４１２とによって電源ＶＤＤと電源ＶＳＳとの電位差を分圧した電圧が出力される。また、この場合には、端子２Ｎからは、直列接続されている抵抗Ｒ４２１と抵抗Ｒ４２２とによって電源ＶＤＤと電源ＶＳＳとの電位差を分圧した電圧が出力される。従って、この場合には、直流電圧生成部４１０によってこのようにして生成された直流電圧が、前述した第二信号Ｂとして加減算部１００に入力される。

ここで、抵抗Ｒ４１１及びＲ４１２による分圧並びに抵抗Ｒ４２１及びＲ４２２による分圧によって得られる電圧が、振幅調整部３００が出力するエンファシス成分信号に含まれる直流成分のレベルと同一となるようにこれらの抵抗値を設定しておく。直流電圧生成部４１０を構成している抵抗Ｒ４１１、Ｒ４１２、Ｒ４２１、及びＲ４２２の抵抗値をこのように設定しておくことで、エンファシス信号の生成・不生成を切り換えても、加減算部１００に入力される信号の直流成分のレベルが一定の値となる。従って、加減算部１００の動作への影響が抑制される。

なお、以上までに説明した実施形態に関し、更に以下の付記を開示する。
（付記１）
信号を遅延させる遅延部と、
第一信号と第二信号とを所定の比率で加減算し、該比率が可変自在である加減算部と、
信号の振幅の調整を行い、該振幅の調整量が可変自在である振幅調整部と、
を備えており、
入力信号が前記第一信号として前記加減算部に入力され、更に、該入力信号を前記遅延部で遅延させると共に前記振幅調整部で振幅の調整を行うことによって得られるエンファシス成分信号が、前記第二信号として該加減算部に入力される、
ことを特徴とするエンファシス信号生成回路。
（付記２）
前記加減算部に入力される信号の直流成分のレベルを調整する直流レベル調整部を更に備えており、
前記エンファシス成分信号の直流成分のレベルが、前記直流レベル調整部によって調整された上で、前記第二信号として該加減算部に入力される、
ことを特徴とする付記１に記載のエンファシス信号生成回路。
（付記３）
前記振幅調整部は、差動増幅回路を備えて構成されており、
前記直流レベル調整部は、電源が前記差動増幅回路に流す電流値を変化させることによって、前記加減算部に入力される前記エンファシス成分信号の直流成分のレベルを調整する、
ことを特徴とする付記２に記載のエンファシス信号生成回路。
（付記４）
前記直流レベル設定部は、
所定の基準電圧値を発生させる電圧源であって、該基準電圧値が可変自在である可変基準電圧源と、
前記可変基準電圧源が発生させた基準電圧値と前記差動増幅回路に印加されている電圧値との大小比較を行う比較回路と、
前記比較回路の比較結果に基づいて前記電源が前記差動増幅回路に流す電流値を変化させて、該差動増幅回路に印加されている電圧値を前記電圧源が発生させる基準電圧値に一致させる電圧調整素子と、
を備えており、前記可変基準電圧源での基準電圧値の設定を変更することによって、前記差動増幅回路を流れる電流値を変化させる、
ことを特徴とする付記３に記載のエンファシス信号生成回路。
（付記５）
前記電圧調整素子は、前記電源と前記差動増幅回路との接続点に挿入されていることを特徴とする付記４に記載のエンファシス信号生成回路。
（付記６）
前記差動増幅回路は、
差動対を構成する一対のトランジスタと、
前記一対のトランジスタの各々のドレイン端子に接続されている負荷抵抗と、
前記差動対についてのテール電流源である定電流源であって、電流値が可変自在である可変定電流源と、
を備えており、
前記振幅調整部は、前記可変定電流源での電流値の設定を変化させることによって、前記振幅の調整を行う、
ことを特徴とする付記３から５のうちのいずれか一項に記載のエンファシス信号生成回路。
（付記７）
信号を遅延させる遅延部と、
第一信号と第二信号とを所定の比率で加減算し、該比率が可変自在である加減算部と、
信号の振幅の調整を行う振幅調整部と、
前記振幅調整部が出力する信号に含まれる直流成分のレベルと同一の直流電圧を生成する直流電圧生成部と、
エンファシス信号の生成・不生成を切り換えるスイッチ部と、
を備えており、
入力信号が前記第一信号として前記加減算部に入力され、
前記スイッチ部が前記エンファシス信号の生成側に切り換えられている場合には、前記入力信号を前記遅延部で遅延させると共に前記振幅調整部で振幅の調整を行うことによって得られるエンファシス成分信号が、前記第二信号として前記加減算部に入力され、
前記スイッチ部が前記エンファシス信号の不生成側に切り換えられている場合には、前記直流電圧生成部が生成する直流電圧が、前記第二信号として前記加減算部に入力される、
ことを特徴とするエンファシス信号生成回路。
（付記８）
前記振幅調整部は、差動増幅回路を備えて構成されており、
前記スイッチ部が前記エンファシス信号の生成側に切り換えられている場合には、前記差動増幅回路への電力の供給が行われ、前記スイッチ部が前記エンファシス信号の不生成側に切り換えられている場合には、前記差動増幅回路への電力の供給が遮断される、
ことを特徴とする付記７に記載のエンファシス信号生成回路。
（付記９）
前記差動増幅回路は、
差動対を構成する一対のトランジスタと、
前記一対のトランジスタの各々のドレイン端子に接続されている負荷抵抗と、
前記差動対についてのテール電流源である定電流源と、
を備えていることを特徴とする付記８に記載のエンファシス信号生成回路。
（付記１０）
前記直流電圧生成部は、電源電圧を分圧して前記振幅調整部が出力する信号に含まれる直流成分のレベルと同一の直流電圧を生成する、直列接続された抵抗素子を備えていることを特徴とする付記７から９のうちのいずれか一項に記載のエンファシス信号生成回路。
（付記１１）
第一信号と第二信号とを所定の比率で加減算し、該比率が可変自在である加減算部と、
信号の振幅の調整を行う振幅調整部と、
前記加減算部に入力される信号の直流成分のレベルを調整する直流レベル調整部と、
を備えており、
第一の入力信号が前記第一信号として前記加減算部に入力され、更に、第二の入力信号が、前記振幅調整部によって振幅の調整が行われると共に前記直流レベル調整部によって直流成分のレベルが調整された上で、前記第二信号として該加減算部に入力される、
ことを特徴とする信号合成回路。
（付記１２）
前記振幅調整部は、差動増幅回路を備えて構成されており、
前記直流レベル調整部は、電源が前記差動増幅回路に流す電流値を変化させることによって、前記第二信号として該加減算部に入力される信号の直流成分のレベルを調整する、
ことを特徴とする付記１１に記載の信号合成回路。
（付記１３）
前記直流レベル調整部は、
基準電圧値を発生させる電圧源であって、該基準電圧値が可変自在である可変基準電圧源と、
前記可変基準電圧源が発生させた基準電圧値と前記差動増幅回路に印加されている電圧値との大小比較を行う比較回路と、
前記比較回路の比較結果に基づいて前記電源が前記差動増幅回路に流す電流値を変化させて、該差動増幅回路に印加されている電圧値を前記電圧源が発生させる基準電圧値に一致させる電圧調整素子と、
を備えており、前記可変基準電圧源での基準電圧値の設定を変更することによって、前記差動増幅回路を流れる直流値を変化させる、
ことを特徴とする付記１２に記載の信号合成回路。
（付記１４）
前記電圧調整素子は、前記電源と前記差動増幅回路との接続点に挿入されていることを特徴とする付記１３に記載の信号合成回路。
（付記１５）
第一信号と第二信号とを所定の比率で加減算し、該比率が可変自在である加減算部と、
信号の振幅の調整を行う振幅調整部と、
前記振幅調整部が出力する信号に含まれる直流成分のレベルと同一の直流電圧を生成する直流電圧生成部と、
合成信号の生成・不生成を切り換えるスイッチ部と、
を備えており、
第一の入力信号が前記第一信号として前記加減算部に入力され、
前記スイッチ部が前記合成信号の生成側に切り換えられている場合には、第二の入力信号が、前記振幅調整部によって振幅の調整が行われた上で、前記第二信号として該加減算部に入力され、
前記スイッチ部が前記合成信号の不生成側に切り換えられている場合には、前記直流電圧生成部が生成する直流電圧が、前記第二信号として前記加減算部に入力される、
ことを特徴とする信号合成回路。
（付記１６）
前記振幅調整部は、差動増幅回路を備えて構成されており、
前記スイッチ部が前記合成信号の生成側に切り換えられている場合には、前記差動増幅回路への電力の供給が行われ、前記スイッチ部が前記合成信号の不生成側に切り換えられている場合には、前記差動増幅回路への電力の供給が遮断される、
ことを特徴とする付記１５に記載の信号合成回路。
（付記１７）
前記直流電圧生成部は、電源電圧を分圧して、前記振幅調整部が出力する信号に含まれる直流成分のレベルと同一の直流電圧を生成する、直列接続された抵抗素子を備えていることを特徴とする付記１５又は１６に記載の信号合成回路。

１０、２０、３０ エンファシス信号生成回路
１１ 遅延部
１２ 第一プリドライバ
１３ 第二プリドライバ
１４、１００ 加減算部
１５ 出力ドライバ
３００ 振幅調整部
４００ 直流レベル調整部
４０１ 可変基準電圧源
４１０ 直流電圧生成部
５００ スイッチ部
Ｉ１１、Ｉ２１、Ｉ１０１、Ｉ２０１、Ｉ３０１、Ｉ４０１ 可変定電流源
Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ１０１、Ｍ１０２、Ｍ２０１、Ｍ２０２、Ｍ３０１、Ｍ３０２、Ｍ４０１ トランジスタ
Ｒ１１、Ｒ１２、Ｒ１０１、Ｒ１０２、Ｒ３０１、Ｒ３０２、Ｒ４０１、Ｒ４１１、Ｒ４１２、Ｒ４２１、Ｒ４２２ 抵抗
Ｉ３０２ 定電流源
ＯＰ４０１ オペアンプ
ＳＷ３０１、ＳＷ４１１、ＳＷ４２１ スイッチ

Claims (5)

1. 信号を遅延させる遅延部と、
   第一信号と第二信号とを所定の比率で加減算し、該比率が可変自在である加減算部と、
   差動増幅回路を備えて構成されており、信号の振幅の調整を行い、該振幅の調整量が可変自在である振幅調整部と、
   前記加減算部に入力される信号の直流成分のレベルを調整する直流レベル調整部と、
   を備えており、
   入力信号が前記第一信号として前記加減算部に入力され、更に、該入力信号を前記遅延部で遅延させると共に前記振幅調整部で振幅の調整を行うことによって得られるエンファシス成分信号が、前記直流レベル調整部によって直流成分のレベルが調整された上で、前記第二信号として該加減算部に入力され、
   前記直流レベル調整部は、電源が前記差動増幅回路に流す電流値を変化させることによって、前記加減算部に入力される前記エンファシス成分信号の直流成分のレベルを調整する、
   ことを特徴とするエンファシス信号生成回路。
2. 信号を遅延させる遅延部と、
   第一信号と第二信号とを所定の比率で加減算し、該比率が可変自在である加減算部と、
   信号の振幅の調整を行う振幅調整部と、
   前記振幅調整部が出力する信号に含まれる直流成分のレベルと同一の直流電圧を生成する直流電圧生成部と、
   エンファシス信号の生成・不生成を切り換えるスイッチ部と、
   を備えており、
   入力信号が前記第一信号として前記加減算部に入力され、
   前記スイッチ部が前記エンファシス信号の生成側に切り換えられている場合には、前記入力信号を前記遅延部で遅延させると共に前記振幅調整部で振幅の調整を行うことによって得られるエンファシス成分信号が、前記第二信号として前記加減算部に入力され、
   前記スイッチ部が前記エンファシス信号の不生成側に切り換えられている場合には、前記直流電圧生成部が生成する直流電圧が、前記第二信号として前記加減算部に入力される、
   ことを特徴とするエンファシス信号生成回路。
3. 前記振幅調整部は、差動増幅回路を備えて構成されており、
   前記スイッチ部が前記エンファシス信号の生成側に切り換えられている場合には、前記差動増幅回路への電力の供給が行われ、前記スイッチ部が前記エンファシス信号の不生成側に切り換えられている場合には、前記差動増幅回路への電力の供給が遮断される、
   ことを特徴とする請求項２に記載のエンファシス信号生成回路。
4. 第一信号と第二信号とを所定の比率で加減算し、該比率が可変自在である加減算部と、
   差動増幅回路を備えて構成されており、信号の振幅の調整を行う振幅調整部と、
   前記加減算部に入力される信号の直流成分のレベルを調整する直流レベル調整部と、
   を備えており、
   第一の入力信号が前記第一信号として前記加減算部に入力され、更に、第二の入力信号が、前記振幅調整部によって振幅の調整が行われると共に前記直流レベル調整部によって直流成分のレベルが調整された上で、前記第二信号として該加減算部に入力され、
   前記直流レベル調整部は、電源が前記差動増幅回路に流す電流値を変化させることによって、前記加減算部に入力される前記第二の入力信号の直流成分のレベルを調整する、
   ことを特徴とする信号合成回路。
5. 第一信号と第二信号とを所定の比率で加減算し、該比率が可変自在である加減算部と、
   信号の振幅の調整を行う振幅調整部と、
   前記振幅調整部が出力する信号に含まれる直流成分のレベルと同一の直流電圧を生成する直流電圧生成部と、
   合成信号の生成・不生成を切り換えるスイッチ部と、
   を備えており、
   第一の入力信号が前記第一信号として前記加減算部に入力され、
   前記スイッチ部が前記合成信号の生成側に切り換えられている場合には、第二の入力信号が、前記振幅調整部によって振幅の調整が行われた上で、前記第二信号として該加減算部に入力され、
   前記スイッチ部が前記合成信号の不生成側に切り換えられている場合には、前記直流電圧生成部が生成する直流電圧が、前記第二信号として前記加減算部に入力される、
   ことを特徴とする信号合成回路。

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