TWI392232B - 差動驅動電路及通信裝置 - Google Patents

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TWI392232B
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Gen Ichimura
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Description

差動驅動電路及通信裝置
本發明係關於處理差動傳輸線或類似者上所傳播之差動信號的差動驅動電路及通信裝置。
相關申請案之交互參考
本發明包含分別在2007年11月30日與2008年9月9日向日本專利局申請的日本專利申請案JP 2007-311134與JP 2008-231338之相關標的，該等申請案之全部內容係以引用的方式併入本文中。
差動信號係廣泛用於資料之高速長距離傳輸。
特定言之，常常使用日本未審專利申請公開案第2006-345259號中所說明之推挽驅動器，因為用於將差動信號驅動至負載所必需之電流係小。
在此類型之電路中，除非一上拉電流與一下拉電流在一長時間週期上之平均值相互匹配，否則橫跨負載之平均電壓不穩定。因此，藉由使用使得共同模式電壓輸出恆定之此類回授控制來調整電流來源。
此外，日本未審專利申請公開案第2003-347860號揭示一種藉由調整驅動電晶體之驅動時序來抑制共同模式電壓之產生的技術。
不過，藉由使用使得共同模式電壓輸出恆定之此類回授控制來調整電流來源之該技術係一慢回應控制且僅用以保持平均電壓恆定。共同模式電壓之瞬時值由於推挽電晶體之開/關時序之變化而極大地波動。
共同模式電壓之此類波動產生一脈動電流，其係在差動傳輸線上傳播且藉由穿過發射器與接收器之接地電位GND之間連接之線而返回，散射大輻射雜訊。
如上所述，日本未審專利申請公開案第2003-347860號中所揭示之技術藉由調整驅動電晶體之驅動時序來抑制共同模式電壓之產生。
不過，嚴格而言，此方法僅在一上拉驅動電路之上升時間與一下拉電路之下降時間係相等時係有效的。實際上，上升與下降時間之間存在一差異，且因此難以將共同模式電壓波動抑制至零。
一種更常採用的方法係藉由針對一差動驅動電路之包含共同模式電壓之波動之輸出使用一稱為共同模式濾波器或脈衝變壓器之濾波器元件來抑制共同模式電壓波動。
不過，不利地，此一濾波器元件之大小係大，使得難以將濾波器元件與驅動電路一起整合於半導體基板上。此外，該濾波器元件增加零件之數目且係昂貴的。
需要提供一種甚至當電晶體之閘極電壓-汲極電流特徵為非線性時或甚至當該特徵在不同極性之電晶體之間不同時也可以輸出一具有所需共同模式成分之差動信號的差動驅動電路及通信裝置。
依據本發明之一具體實施例，提供一種差動驅動電路，其包括一第一驅動系統與一第二驅動系統之至少一個。該第一驅動系統包括一第一導電率類型之一第一場效電晶體；該第一導電率類型之一第二場效電晶體；一第一電阻器與一第二電阻器；一第一電路，其控制該第一場效電晶體之一源極電壓致使成為等於所供應之一第一驅動目標電壓；及一第二電路，其控制該第二場效電晶體之一源極電壓致使成為等於所供應之一第二驅動目標電壓，該第一場效電晶體具有經由該第一電阻器而連接至一電源供應電位來源之一源極，及連接至一第一輸出節點之一汲極，該第二場效電晶體具有經由該第二電阻器而連接至該電源供應電位來源之一源極，及連接至一第二輸出節點之一汲極。該第二驅動系統包括一第二導電率類型之一第三場效電晶體；該第二導電率類型之一第四場效電晶體；一第三電阻器與第四電阻器；一第三電路，其控制該第三場效電晶體之一源極電壓致使成為等於所供應之一第三驅動目標電壓；及一第四電路，其控制該第四場效電晶體之一源極電壓致使成為等於所供應之一第四驅動目標電壓，該第三場效電晶體具有經由該第三電阻器而連接至一參考電位來源之一源極，及連接至該第一輸出節點之一汲極，該第四場效電晶體具有經由該第四電阻器而連接至該參考電位來源之一源極，及連接至該第二輸出節點之一汲極。該差動驅動電路驅動一共同模式電壓以便橫跨一負載電阻形成一恆定差動信號。
較佳地，該第一驅動目標電壓與該第二驅動目標電壓形成一其總和為恆定的差動信號對，而且在該第二驅動系統中，且該第三驅動目標電壓與該第四驅動目標電壓形成一其總和為恆定的差動信號對。
較佳地，該第一驅動目標電壓與該第三驅動目標電壓係具有一偏移之相同波形之信號，且該第二驅動目標電壓與該第四驅動目標電壓係具有一偏移之相同波形之信號。
較佳地，該第一驅動目標電壓與該第二驅動目標電壓之一平均電壓係經偏壓致使成為比該電源供應電位低一恆定值，且該第三驅動目標電壓與該第四驅動目標電壓之一平均電壓係經偏壓致使成為比該參考電位高一恆定值。
較佳地，該第一電路包括一第一運算放大器，該第一運算放大器具有連接至該第一驅動目標電壓之一供應線的一第一輸入端子，連接至該第一場效電晶體之該源極的一第二輸入端子，及連接至該第一場效電晶體之一閘極的一輸出；該第二電路包括一第二運算放大器，該第二運算放大器具有連接至該第二驅動目標電壓之一供應線的一第三輸入端子，連接至該第二場效電晶體之該源極的一第四輸入端子，及連接至該第二場效電晶體之一閘極的一輸出；該第三電路包括一第三運算放大器，該第三運算放大器具有連接至該第三驅動目標電壓之一供應線的一第五輸入端子，連接至該第三場效電晶體之該源極的一第六輸入端子，及連接至該第三場效電晶體之一閘極的一輸出；及該第四電路包括一第四運算放大器，該第四運算放大器具有連接至該第四驅動目標電壓之一供應線的一第七輸入端子，連接至該第四場效電晶體之該源極的一第八輸入端子，及連接至該第四場效電晶體之一閘極的一輸出。
較佳地，該第一驅動系統進一步包括一連接在該第一場效電晶體之該源極與該第二場效電晶體之該源極之間的第五電阻器，且該第二驅動系統進一步包括一連接在該第三場效電晶體之該源極與該第四場效電晶體之該源極之間的第六電阻器。
較佳地，該第一驅動系統進一步包括一第一差動放大器，其接收一差動電壓且產生該第一驅動目標電壓與該第二驅動目標電壓、將該已產生第一驅動目標電壓供應至該第一電路及將該已產生第二驅動目標電壓供應至該第二電路，且該第二驅動系統進一步包括一第二差動放大器，其接收該差動電壓且產生該第三驅動目標電壓與該第四驅動目標電壓、將該已產生第三驅動目標電壓供應至該第三電路及將該已產生第四驅動目標電壓供應至該第四電路。
較佳地，該第一驅動系統進一步包括一數位轉類比轉換器(DAC)，其依據輸入數位資料而產生該第一驅動目標電位與該第二驅動目標電位，且該第二驅動系統進一步包括一數位轉類比轉換器(DAC)，其依據輸入數位資料而產生該第三驅動目標電位與該第四驅動目標電位。
較佳地，該第一驅動系統進一步包括一第一DAC，其自兩個數值輸入之一第一加法/減法結果產生該第一驅動目標電位；及一第二DAC，其自兩個數值輸入之一第二加法/減法結果產生該第二驅動目標電位，且該第二驅動系統進一步包括一第三DAC，其自兩個數值輸入之一第三加法/減法結果產生該第三驅動目標電位；及一第四DAC，其自兩個數值輸入之一第四加法/減法結果產生該第四驅動目標電位。
較佳地，該第一驅動系統進一步包括一穩定電路，其使該第一DAC與該第二DAC之輸出穩定，且該第二驅動系統進一步包括一穩定電路，其使該第三DAC與該第四DAC之輸出穩定。
較佳地，該第一驅動系統進一步包括一乘法器，其將一特定輸入乘以一指定係數以便使該DAC相對於該輸入之一輸出變為一恆定值，且輸入該經乘法運算輸入至該DAC，且該第二驅動系統進一步包括一乘法器，其將一特定輸入乘以一指定係數以便使該DAC相對於該輸入之一輸出變為一恆定值，且輸入該經乘法運算輸入至該DAC。
較佳地，該第一驅動系統進一步包括一偏移加法電路，其將一偏移與由該第一差動放大器所產生之該第一驅動目標電位與該第二驅動目標電位之每一者相加，且該第二驅動系統進一步包括一偏移加法電路，其將一偏移與由該第二差動放大器所產生之該第三驅動目標電位與該第四驅動目標電位之每一者相加。
較佳地，該第一驅動系統進一步包括一第一電阻調整場效電晶體，其係與該第一差動放大器之一負載電阻並聯連接；及一調整電路，其調整該第一電阻調整場效電晶體之一閘極電位，且該第二驅動系統進一步包括一第二電阻調整場效電晶體，其係與該第二差動放大器之一負載電阻並聯連接；及一調整電路，其調整該第二電阻調整場效電晶體之一閘極電位。
較佳地，該差動驅動電路係與一抑制該負載側上之共同模式電壓之變化的共同模式回授電路連接。
依據本發明之一具體實施例，提供一種通信裝置，其包括配置於一差動傳輸線之任一端側上之一發射器。該發射器包括一差動驅動電路，其驅動一共同模式電壓以便橫跨一負載電阻形成一恆定差動信號。該差動驅動電路包括一第一導電率類型之一第一場效電晶體；該第一導電率類型之一第二場效電晶體；一第二導電率類型之一第三場效電晶體；該第二導電率類型之一第四場效電晶體；一第一輸出節點與一第二輸出節點；一第一電阻器、一第二電阻器、一第三電阻器及一第四電阻器，該第一場效電晶體具有經由該第一電阻器而連接至一電源供應電位之一源極，及連接至該第一輸出節點之一汲極，該第二場效電晶體具有經由該第二電阻器而連接至該電源供應電位之一源極，及連接至該第二輸出節點之一汲極，該第三場效電晶體具有經由該第三電阻器而連接至一參考電位之一源極，及連接至該第一輸出節點之一汲極，該第四場效電晶體具有經由該第四電阻器而連接至該參考電位之一源極，及連接至該第二輸出節點之一汲極；一第一電路，其控制該第一場效電晶體之一源極電壓致使成為等於所供應之一第一驅動目標電壓；一第二電路，其控制該第二場效電晶體之一源極電壓致使成為等於所供應之一第二驅動目標電壓；一第三電路，其控制該第三場效電晶體之一源極電壓致使成為等於所供應之一第三驅動目標電壓；及一第四電路，其控制該第四場效電晶體之一源極電壓致使成為等於所供應之一第四驅動目標電壓。
較佳地，該通信裝置進一步包括一接收器，其相對於該差動傳輸線與該發射器並聯配置。
依據本發明之一具體實施例，該等第一與第二電阻器係分別連接在該等第一與第二場效電晶體之該等源極與該電源來源電位之間，且該等第三與第四電阻器係分別連接在該等第三與第四場效電晶體之該等源極與該參考電位之間。
接著，施加回授控制使得該等第一與第二場效電晶體之該等源極電壓及該等第三與第四場效電晶體之該等源極電壓變得等於其個別驅動目標電壓，且驅動該等第一與第二場效電晶體之閘極及該等第三與第四場效電晶體之閘極以自該等汲極擷取輸出。
此差動驅動電路作為一所謂差動推挽驅動器發揮功能。
依據本發明之一具體實施例，甚至當電晶體之閘極電壓-汲極電流特徵為非線性時或甚至當該特徵在不同極性之電晶體之間不同時，也可以藉由簡單組態輸出一具有所需共同模式成分之差動信號。
下文中將參考圖式來說明本發明之具體實施例。
<第一具體實施例>
圖1係一電路圖，其顯示依據本發明之一第一具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據此具體實施例之驅動器1具有一差動驅動電路2、一第一數位轉類比轉換器(DAC)3、一第二DAC 4及一共同模式回授(CMFB)電路5。
差動驅動電路2具有一PMOS電晶體Q1，其係第一導電率類型(例如，p通道類型(P型))之第一場效電晶體，及一PMOS電晶體Q2，其係P型第二場效電晶體。
差動驅動電路2具有一NMOS電晶體Q3，其係第二導電率類型(例如，n通道類型(N型))之第三場效電晶體，及一NMOS電晶體Q4，其係N型第四場效電晶體。
第一電晶體Q1之源極係經由第一電阻器R1而連接至一電源供應電位來源VDD，且汲極係連接至一第一輸出節點NO1。
第二電晶體Q2之源極係經由第二電阻器R2而連接至電源供應電位來源VDD，且汲極係連接至一第二輸出節點NO2。
第三電晶體Q3之源極係經由第三電阻器R3而連接至一參考電位來源VSS，且汲極係連接至第一輸出節點NO1。
第四電晶體Q4之源極係經由第四電阻器R4而連接至參考電位來源VSS，且汲極係連接至第二輸出節點NO2。
參考電位VSS包括一接地電位GND。
此外，依據此具體實施例之差動驅動電路2具有一第一電路21，其控制第一電晶體Q1之源極電壓S1致使成為等於自DAC 3所供應之第一驅動目標電壓V1。
差動驅動電路2具有一第二電路22，其控制第二電晶體Q2之源極電壓S2致使成為等於自DAC 3所供應之第二驅動目標電壓V2。
差動驅動電路2具有一第三電路23，其控制第三電晶體Q3之源極電壓S3致使成為等於自DAC 4所供應之第三驅動目標電壓V3。
差動驅動電路2具有一第四電路24，其控制第四電晶體Q4之源極電壓S4致使成為等於所供應之第四驅動目標電壓V4。
差動驅動電路2驅動(例如)輸出側上之一傳輸線以便一共同模式電壓橫跨負載電阻Rload形成一恆定差動信號。
藉由一第一運算放大器A1來組態第一電路21。
在第一電路21中，作為第一輸入端子之非反向輸入端子(+)係連接至第一驅動目標電壓V1之供應線，作為第二輸入端子之反向輸入端子(-)係連接至第一電晶體Q1之源極，且輸出係連接至第一電晶體Q1之閘極。
藉由一第二運算放大器A2來組態第二電路22。
在第二電路22中，作為第三輸入端子之非反向輸入端子(+)係連接至第二驅動目標電壓V2之供應線，作為第四輸入端子之反向輸入端子(-)係連接至第二電晶體Q2之源極，且輸出係連接至第二電晶體Q2之閘極。
藉由一第三運算放大器A3來組態第三電路23。
在第三電路23中，作為第五輸入端子之非反向輸入端子(+)係連接至第三驅動目標電壓V3之供應線，作為第六輸入端子之反向輸入端子(-)係連接至第三電晶體Q3之源極，且輸出係連接至第三電晶體Q3之閘極。
藉由一第四運算放大器A4來組態第四電路24。
在第四電路24中，作為第七輸入端子之非反向輸入端子(+)係連接至第四驅動目標電壓V4之供應線，作為第八輸入端子之反向輸入端子(-)係連接至第四電晶體Q4之源極，且輸出係連接至第四電晶體Q4之閘極。
DAC 3接收N位元數位信號D以產生第一驅動目標電壓V1與第二驅動目標電壓V2、將已產生第一驅動目標電壓V1供應至差動驅動電路2之第一電路21及將第二驅動目標電壓V2供應至第二電路22。
DAC 4接收N位元數位信號D以產生第三驅動目標電壓V3與第四驅動目標電壓V4、將已產生第三驅動目標電壓V3供應至差動驅動電路2之第三電路23及將第四驅動目標電壓V4供應至第四電路24。
DAC 3具有一電阻器RA1，其連接在第一驅動目標電壓V1之第一供應線LV1與電源供應電位來源VDD之間，及一電流來源I31，其連接在第一供應線LV1與參考電位來源VSS之間。
DAC 3具有一電阻器RA2，其連接在第二驅動目標電壓V2之第二供應線LV2與電源供應電位來源VDD之間，及一電流來源I32，其連接在第二供應線LV2與參考電位來源VSS之間。
DAC 3具有N個電源供應I3-0至I3-N-1，其各連接至參考電位來源VSS且對其電流值進行加權。
此外，DAC 3具有開關SW3-0至SW3-N-1，其選擇性連接個別電流來源I3-0至I3-N-1與第一或第二供應線LV1、LV2。
參考電位VSS包括接地電位GND。
DAC 4具有一電阻器RA3，其連接在第三驅動目標電壓V3之第三供應線LV3與參考電位來源VSS之間，及一電流來源I41，其連接在第三供應線LV3與電源電位來源VDD之間。
DAC 4具有一電阻器RA4，其連接在第四驅動目標電壓V4之第四供應線LV4與參考電位來源VSS之間，及一電流來源I42，其連接在第四供應線LV4與電源電位來源VDD之間。
DAC 4具有N個電源供應I4-0至I4-N-1，其各連接至電源供應電位VDD且對其電流值進行加權。
此外，DAC 4具有開關SW4-0至SW4-N-1，其選擇性連接個別電流來源I4-0至I4-N-1與第三或第四供應線LV3、LV4。
參考電位VSS包括接地電位GND。
共同模式回授(CMFB)電路5具有吸收供應至負載側之過剩電流之功能。
共同模式回授(CMFB)電路5具有N型場效電晶體Q51與Q52、一運算放大器A51、電阻器R51與R52及一共同電壓來源V51。
電晶體Q51之汲極係連接至差動驅動電路2之第一輸出節點NO1側，源極係連接至參考電位VSS(例如，接地電位GND)，且閘極係連接至運算放大器A51之輸出。
電晶體Q52之汲極係連接至差動驅動電路2之第二輸出節點NO2側，源極係連接至參考電位VSS(例如，接地電位GND)，且閘極係連接至運算放大器A51之輸出。
電阻器R51與R52係以串聯連接在差動驅動電路2之第一輸出節點NO1與第二輸出節點NO2之間。兩個電阻器之接面係連接至運算放大器A51之非反向輸入端子(+)。共同電壓來源V51係連接至運算放大器A51之反向輸入端子(-)。
在具有以上所提及之組態之驅動器1中，在DAC 3與DAC 4中如下轉換以數位形式所供給之輸出電壓資訊。
即，在DAC 3中，將輸出電壓資訊轉換為第一驅動目標電壓V1與第二驅動目標電壓V2，其係用作第一與第二電晶體(PMOS電晶體)Q1與Q2之驅動目標值的類比電壓。
在DAC 4中，將輸出電壓資訊轉換為第三驅動目標電壓V3與第四驅動目標電壓V4，其係用作第三與第四電晶體(NMOS電晶體)Q3與Q4之驅動目標值的類比電壓。
該第一驅動目標電壓V1與該第二驅動目標電壓V2係一其總和為恆定的差動信號對，且該第三驅動目標電壓V3與該第四驅動目標電壓V4亦係一其總和為恆定的差動信號對。
該第一驅動目標電壓V1與該第三驅動目標電壓V3係具有一偏移但相同波形之信號，且該第二驅動目標電壓V2與該第四驅動目標電壓V4亦係具有一偏移之相同波形之信號。
該第一驅動目標電壓V1與該第二驅動目標電壓V2係各經偏壓以便平均電壓變得比電源供應電位VDD低一恆定值。
該第三驅動目標電壓V3與該第四驅動目標電壓V4係各經偏壓以便平均電壓變得比參考電位VSS高一恆定值。
藉由以下包含單一參數V(t)之等式來表示第一至第四驅動目標電壓V1至V4之瞬時電壓。
[等式1]
V1(t)=VbiasP+V(t)　(1)
V2(t)=VbiasP-V(t)　(2)
V3(t)=VbiasN+V(t)　(3)
V4(t)=VbiasN-V(t)　(4)
運算放大器An(n=1至4)構建負回授(NFB)以便電晶體Qn之源極電壓Sn變得等於驅動目標電壓Vn。
因此，由V(t)所決定之電流流至電阻器R1至R4，且相等電流流至電晶體Q1至Q4之汲極。
假設電阻器R1至R4之電阻值全部為R，則藉由以下等式來表示自電晶體Q1與電晶體Q3之汲極接面朝一負載流動之電流Ipos。
[等式2]
Ipos=(VDD-VbiasP-V(t))/R-(VbiasN+V(t))/R=(VDD-VbiasP-VbiasN-2V(t))/R　(5)
同樣地，藉由以下等式來表示自一負載流至電晶體Q2與電晶體Q4之汲極接面之電流Ineg。
[等式3]
Ineg=(VbiasN-V(t))/R-(VDD-VbiasP+V(t))/R=(VbiasN+VbiasP-VDD-2V(t))/R　(6)
藉由採用由以下等式所表示之方式設定偏壓電流Ipos與電流Ineg變得彼此相等。
[等式4]
VDD-VbiasP=VbiasN　(7)
[等式5]
Ipos=Ineg=-2V(t)/R　(8)
此意指此電路既不相對於一負載對一平均電壓充電也不相對於一負載對一平均電壓放電，且保持共同模式電壓恆定。
在實際電路中，由於諸如裝置性能之變化之此類因素，偏壓可能難以完全滿足由以上所提及之等式(7)所表示之關係。
可以藉由以電流Ipos變得稍微但確實大於電流Ineg之此一方式設定偏壓來克服此問題，以便藉由共同模式回授(CMFB)電路5來吸收採用電流Ipos所供應的過剩電流。
CMFB可為窄頻帶，與信號V(t)無關。基於信號之AC成分V(t)之負載驅動係如藉由以上所提及之等式(5)與等式(6)所指示加以平衡，且不具有共同模式成分。
<第二具體實施例>
圖2係一電路圖，其顯示依據本發明之一第二具體實施例之包括一差動驅動電路之一驅動器之一組態。
圖2所顯示之驅動器1A與圖1所顯示之驅動器1具有以下差異。
首先，在差動驅動電路2A中，第五電阻器R5係連接在第一電晶體Q1之源極與第二電晶體Q2之源極之間，且第六電阻器R6係連接在第三電晶體Q3之源極與第四電晶體Q4之源極之間。
其次，提供第一差動放大器6與第二差動放大器7而非DAC 3與DAC 4。
第一差動放大器6接收一類比差動電壓以產生第一驅動目標電壓V1與第二驅動目標電壓V2、將已產生第一驅動目標電壓V1供應至第一電路21及將第二驅動目標電壓V2供應至第二電路22。
第二差動放大器7接收一類比差動電壓以產生第三驅動目標電壓V3與第四驅動目標電壓V4、將已產生第三驅動目標電壓V3供應至第三電路23及將第四驅動目標電壓V4供應至第四電路24。
第一差動放大器6具有NMOS電晶體Q61與Q62(其係第二導電率類型之場效電晶體)、電阻器RA1、RA2及R61以及電流來源I61與I62。
NMOS電晶體Q61之源極係連接至電流來源I61，汲極係經由電阻器RA1而連接至電源供應電位來源VDD，且閘極係連接至一類比差動電壓VinP之供應線。
NMOS電晶體Q62之源極係連接至電流來源I62，汲極係經由電阻器RA2而連接至電源供應電位來源VDD，且閘極係連接至一類比差動電壓VinN之供應線。
電阻器R61係連接在NMOS電晶體Q61之源極與NMOS電晶體Q62之源極之間。
第二差動放大器7具有PMOS電晶體Q71與Q72(其係第一導電率類型之場效電晶體)、電阻器RA3、RA4及R71以及電流來源I71與I72。
PMOS電晶體Q71之源極係連接至電流來源I71，汲極係經由電阻器RA3而連接至參考電位來源VSS(例如，接地電位GND)，且閘極係連接至類比差動電壓VinP之供應線。
PMOS電晶體Q72之源極係連接至電流來源I72，汲極係經由電阻器RA4而連接至參考電位來源VSS，且閘極係連接至類比差動電壓VinN之供應線。
電阻器R71係連接在PMOS電晶體Q71之源極與PMOS電晶體Q72之源極之間。
在此範例中，藉由類比差動電壓VinP-VinN來供給欲驅動至輸出之信號。
藉由第一與第二差動放大器6與7將此電壓轉換為第一至第四驅動目標電壓V1至V4。
為了第一差動放大器6與第二差動放大器7保持良好線性，差動成對電晶體Q61與Q62及Q71與Q72之汲極電流比之峰值可以不設定為非常大。
例如，假設該比率為3:1，在如同第一具體實施例中差動驅動電路2不具有第五電阻器R5與第六電阻器R6之情況下，將最大電流供應至負載之瞬時第一電晶體Q1與第二電晶體Q2之間之電流比亦為3:1。因此，由差動驅動電路(輸出電路)所消耗之電流與可以作為輸出所擷取之電流之間之比率係4:2。
由於輸出係一將大電流供應至負載之電路，所以輸出電路始終不變地消耗為最大驅動電流之兩倍之電流的事實可以說成係浪費電力。
在第二具體實施例中，提供使第一電晶體Q1與第二電晶體Q2之源極短路之第五電阻器R5以及使第三電晶體Q3與第四電晶體Q4之源極短路之第六電阻器R6。
由於將2V(t)之電位差施加至電阻器R5與R6，所以第一電晶體Q1與第二電晶體Q2之間之電流比以及第三NMOS電晶體Q3與第四NMOS電晶體Q4之間之電流比超過差動放大器6與7內之電晶體之電流比。
因此，可以供應至負載之電流增加，因而輸出電路用於提供相同驅動電流之電流消耗減少，藉此改善電源效率。
將藉由以下範例說明第五電阻器R5與第六電阻器R6之插入如何改善差動驅動電路2A之電源效率。
此處假設第一至第四電阻器R1至R4之每一者之值為R(Ω)，且第五與第六電阻器R5與R6之每一者之值為r(Ω)。
首先，考量其中不存在第五與第六電阻器R5與R6之情況。
假定第三驅動目標電壓V3與第四驅動目標電壓V4之電位(即，第三電晶體Q3之源極電壓S3之電位與第四電晶體Q4之源極電壓S4之電位)係各藉由一具有最大值0.6(V)與最小值0.2(V)之波形來供給。
最小值可能不降至接地電位GND之原因係(例如)用以保持上游電路之良好輸入/輸出線性。
在源極電壓S3為最小電壓0.2(V)之瞬時，第三電晶體Q3自汲極汲入且經過源極傳遞至第三電阻器R3之電流係0.2/R(A)。由於源極電壓S4同時變為最大電壓0.6(V)，所以第四NMOS電晶體Q4自汲極汲入且經過源極傳遞至第四電阻器R4之電流為0.6/R(A)。
依據此具體實施例之電路係經設計使得對於此瞬時自第一電晶體Q1與第二電晶體Q2之汲極所放電之電流，來自第一電晶體Q1之電流為0.6/R(A)，且來自第二電晶體Q2之電流為0.2/R(A)。
因此，可以傳遞至負載之電流為0.4/R(A)，其係等於自第一電晶體Q1所放電之電流減去藉由第三電晶體Q3可完全汲取之電流量。
此亦等於藉由第四電晶體Q4所汲取之電流減去藉由第二電晶體Q2可完全處置之電流量。
另一方面，由於流經輸出電路之總電流係0.8/R(A)，所以可以傳遞以驅動負載之電流係總消耗電流之一半。
接下來，考量其中存在第五與第六電阻器R5與R6之情況。
此處假設第三電晶體Q3之源極電壓S3與第四電晶體Q4之源極電壓S4之最大電壓與最小電壓亦為0.6(V)與0.2(V)。
源極電壓S3為最小電壓且源極電壓S4為最大電壓之瞬時自第三電晶體Q3之汲極流至源極之電流係以下值。
即，自第三電晶體Q3之汲極流至源極之電流係(例如)藉由從經過源極流至接地電位GND之電流0.2/R(A)減去經過第六電阻器R6供應至第三電晶體Q3之源極之電流0.4/r(A)所獲得之一值。
相同瞬時自第四電晶體Q4之汲極流至源極之電流係藉由將流經第六電阻器R6之電流0.4/r(A)與流經第四電阻器R4之電流0.6/R(A)相加所獲得之一值。
由於自第一電晶體Q1之汲極流出之電流係等於自第四電晶體Q4之汲極所汲取之電流，所以造成自第一電晶體Q1與第三電晶體Q3之接面流入至負載中之電流係0.4/R+0.8/r(A)。
由於自第二電晶體Q2之汲極流出之電流係等於自第三電晶體Q3之汲極所汲取之電流，所以自負載流入至第二電晶體Q2與第四電晶體Q4之接面中之電流亦係0.4/R+0.8/r(A)。
雖然此時輸出電路之總消耗電流係0.8/R(A)(其係與未提供第五電阻器R5與第六電阻器R6時之總消耗電流相同)，但可以傳遞至負載之電流增加0.8/r(A)。
就計算而言，當r=2R時，負載驅動電流變得等於電路消耗電流且可以使得消耗電流之全部用於驅動負載。不過，實際上，電晶體之電流變為0並不較佳，因為用於使源極電位與目標電位匹配之回授迴路變為斷開。
調整電阻r以便在電晶體中保留用於維持回授迴路之至少一電流。
<第三具體實施例>
圖3係顯示依據本發明之一第三具體實施例的一通信裝置之一組態之圖式。
圖3之通信裝置100在其發射器之每一者中具有依據本發明之一具體實施例包括一差動驅動電路之一驅動器。
通信裝置100具有配置於一差動傳輸線110之兩側上之發射器120與130，且係經組態以能夠雙向通信。
發射器120與130各包括以上所述依據第一或第二具體實施例之差動驅動電路2或2A。
通信裝置100具有相對於差動傳輸線110分別與發射器120與130並聯所配置之接收器140與150。
差動傳輸線110係在任一端處與一終止電阻器Rterm連接。
由於依據本發明之一具體實施例之一差動驅動電路可以不考慮負載之電壓而將與目標電流相同之電流輸出至負載，所以不干擾發射器之另一端處之輸出狀態。
因此，橫跨負載產生發射器120與130在兩端處欲輸出之信號之完美總和信號(sum signal)。
提供於差動傳輸線110之兩端處致使成為與發射器120與130並聯之接收器140與150之每一者可以在另一端處藉由從橫跨負載所產生之總和信號減去與接收器140與150並聯所配置之發射器120與130之每一者之目標輸出而獲得發射器之信號。
如上所述，此具體實施例提供使作為輸出電晶體之電晶體Q1至Q4之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
此係有利的，因為在(例如)乙太網路(R)1000BASE-T中所執行之雙向多工之情況下，可以獨立於接收波形獲得準確輸出電流，且可以無失真地產生發射/接收信號之準確總和信號。
此外，依據此具體實施例，可以實現以下效應。
甚至當MOS電晶體(場效電晶體)之閘極電壓-汲極電流特徵不為線性或在PMOS與NMOS之間不同時，也可以輸出具有所需共同模式成分之差動信號。
此外，在此具體實施例中，由於作為一輸入所供給之一驅動目標電壓與一輸出電壓之間之良好線性，可以將經嚴格調節以用於限制頻寬之一波形正確傳送至負載。
此外，此具體實施例亦具有可以將負載驅動電流對輸出級處之消耗電流之比率設定為大之優點，因此提供極佳電源效率。
此外，可以獨立於負載之狀況準確輸出與目標驅動電壓成正比之電流。藉由觀察負載之電壓，且藉由計算減掉目標驅動電流之一恆定倍數，可以識別第二驅動電路將電流施加至負載。此使得可以藉由單一負載(即，單一傳輸線)實行雙向通信。
此外，在依據此具體實施例之差動驅動電路中，輸出端子(輸出節點)與參考電位VSS(例如，接地電位GND)與電源供應電位VDD之每一者之間僅存在一電晶體級與一電阻器。
此藉由比日本未審專利申請公開案2006-345259中所揭示之電路或採用電流來源電晶體與差動電晶體之所謂垂直堆疊之類似電路之情況下低的電壓致能操作。
在前面之說明中，已作為第一與第二具體實施例說明包括一差動驅動電路之一驅動器，且已作為第三具體實施例說明包括該驅動器之一通信裝置。
下文中，將說明依據該第一具體實施例之包括一差動驅動電路之驅動器1之另一組態、依據該第二具體實施例之包括一差動驅動電路之驅動器1A之另一組態以及依據該第三具體實施例之通信裝置100之另一組態。
首先，將參考圖4至11作為第四至第十具體實施例說明依據該第一具體實施例之包括一差動驅動電路之驅動器1之另一組態。
<第四具體實施例>
圖4係一電路圖，其顯示依據本發明之一第四具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第四具體實施例之驅動器1B與依據第一具體實施例之驅動器1之不同之處在於，藉由僅使用一上拉電路作為第一驅動系統來實行一負載之驅動。
明確言之，圖4之驅動器1B使用圖1之驅動器1之組件中的PMOS電晶體Q1與Q2、第一電路21、第二電路22、電阻器R1與R2及DAC 3來實行負載之驅動。
PMOS電晶體Q1與Q2之汲極係分別連接至負載電阻Rload1與Rload2，且負載電阻Rload1與Rload2係連接至偏壓電壓Vbias之電源供應8。
依據第四具體實施例，提供使作為輸出電晶體之電晶體Q1與Q2之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
<第五具體實施例>
圖5係一電路圖，其顯示依據本發明之一第五具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第五具體實施例之驅動器1C與依據第一具體實施例之驅動器1之不同之處在於，藉由僅使用一下拉電路作為第二驅動系統來實行一負載之驅動。
明確言之，圖5之驅動器1C使用圖1之驅動器1之組件中的NMOS電晶體Q3與Q4、第三與第四電路23與24、電阻器R3與R4及DAC 4來實行負載之驅動。
NMOS電晶體Q3與Q4之汲極係分別連接至負載電阻Rload3與Rload4，且負載電阻Rload3與Rload4係連接至偏壓電壓Vbias之電源供應9。
依據第五具體實施例，提供使作為輸出電晶體之電晶體Q3與Q4之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
<第六具體實施例>
圖6係一電路圖，其顯示依據本發明之一第六具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第六具體實施例之驅動器1D與依據第一具體實施例之驅動器1之不同之處在於，依據所供給之數值Ddiff與Dcom輸出輸出之差動電壓與共同模式電壓。
因此，在上拉側上之DAC 3係分成兩個DAC(第一DAC 3-1與第二DAC 3-2)，且在下拉側上之DAC 4係分成兩個DAC(第三DAC 4-1與第四DAC 4-2)
各將數值Ddiff與Dcom相加/相減之加法器/減法器10、11、12及13係配置於個別DAC 3-1、3-2、4-1及4-2之輸入級處。因此，將不同數值輸入至個別DAC 3-1、3-2、4--1及4-2。
差動驅動電路2D之第一與第二輸出節點NO1與NO2係分別連接至負載電阻Rload1與Rload2。負載電阻Rload1與Rload2係連接至偏壓電壓Vbias之電源供應8。
加法器/減法器10接收數值Ddiff之一輸入作為負輸入，且接收數值Dcom之一輸入作為正輸入。加法器/減法器10藉由該等輸入上之一計算獲得一N位元數值[Dcom-Ddiff]，且將此數值[Dcom-Ddiff]供應至DAC 3-2。
加法器/減法器11接收數值Ddiff之一輸入作為第一正輸入，且接收數值Dcom之一輸入作為第二正輸入。加法器/減法器11藉由該等輸入上之一計算獲得一N位元數值[Dcom+Ddiff]，且將此數值[Dcom+Ddiff]供應至DAC 3-1。
加法器/減法器12接收數值Ddiff之一輸入作為正輸入，且接收數值Dcom之一輸入作為負輸入。加法器/減法器12藉由該等輸入上之一計算獲得一N位元數值[-Dcom+Ddiff]，且將此數值[-Dcom+Ddiff]供應至DAC 4-2。
加法器/減法器13接收數值Ddiff之一輸入作為第一負輸入，且接收數值Dcom之一輸入作為第二負輸入。加法器/減法器13藉由該等輸入上之一計算獲得一N位元數值[-Dcom-Ddiff]，且將此數值[-Dcom-Ddiff]供應至DAC 4-1。
DAC 3-1具有開關SW3-10至SW3-1N-1以及電流來源I3-10至I3-1N。
如圖6所示，電流來源I3-10至I3-1N-1與開關SW3-10至SW3-1N-1係成對串聯連接在電源供應電位來源VDD與第一供應線LV1之間。電流來源I3-1N係連接在電源供應電位來源VDD與第一供應線LV1之間。
將數值[Dcom+Ddiff]供應至電流來源I3-10至I3-1N之控制閘極。
DAC 3-2具有開關SW3-20至SW3-2N-1以及電流來源I3-20至I3-2N。
如圖6所示，電流來源I3-20至I3-2N-1與開關SW3-20至SW3-2N-1係成對串聯連接在電源供應電位來源VDD與第二供應線LV2之間。電流來源I3-2N係連接在電源供應電位來源VDD與第二供應線LV2之間。
將數值[Dcom-Ddiff]供應至電流來源I3-20至I3-2N之控制閘極。
DAC 4-1具有開關SW4-10至SW4-1N-1以及電流來源I4-10至I4-1N。
如圖6所示，電流來源I4-10至I4-1N-1與開關SW4-10至SW4-1N-1係成對串聯連接在電源供應電位來源VDD與第三供應線LV3之間。電流來源I4-1N係連接在電源供應電位來源VDD與第三供應線LV3之間。
將數值[-Dcom-Ddiff]供應至電流來源I4-10至I4-1N之控制閘極。
DAC 4-2具有開關SW4-20至SW4-2N-1以及電流來源I4-20至I4-2N。
如圖6所示，電流來源I4-20至I4-2N-1與開關SW4-20至SW4-2N-1係成對串聯連接在電源供應電位來源VDD與第四供應線LV4之間。電流來源I4-2N係連接在電源供應電位來源VDD與第四供應線LV4之間。
將數值[-Dcom+Ddiff]供應至電流來源I4-20至I4-2N之控制閘極。
在驅動器1D中，將驅動目標電位V1供給至上拉第一輸出節點NO1(輸出VoutP)之電阻器R1與PMOS電晶體Q1，且將驅動目標電位V3供給至下拉第一輸出節點NO1(輸出VoutP)之電阻器R3與NMOS電晶體Q3。
此外，將驅動目標電位V2供給至上拉第二輸出節點NO2(輸出VoutP)之電阻器R2與PMOS電晶體Q2，且將驅動目標電位V4供給至下拉第二輸出節點NO2(輸出VoutP)之電阻器R4與NMOS電晶體Q4。
藉由四個DAC(DAC3-1、3-2、4-1及4-2)產生驅動目標電位V1至V4。
作為至DAC 3-1、3-2、4-1及4-2之數位輸入，相對於兩段數值資料Ddiff與Dcom供給[Dcom+Ddiff]、[Dcom-Ddiff]、[-Dcom-Ddiff]及[-Dcom+Ddiff]。
假設對應於Ddiff與Dcom之類比電壓值為Vdiff與Vcom，以下關係成立。
[等式6]
VDD-V1=+Vdiff+Vcom
VDD-V2=-Vdiff+Vcom
V3-GND=-Vdiff-Vcom
V4-GND=+Vdiff-Vcom
當電阻器R1至R4之電阻值全部為R時，藉由以下等式給出PMOS電晶體Q1之輸出電流IQ1、NMOS電晶體Q3之輸出電流IQ3及自第一輸出節點NO1朝負載前進之電流IVoutP。
[等式7]
IQ1=(+Vdiff+Vcom)/R
IQ3=(-Vdiff-Vcom)/R
IVoutP=2‧(+Vdiff+Vcom)/R
同樣地，當電阻器R1至R4之電阻值全部為R時，藉由以下等式給出PMOS電晶體Q2之輸出電流IQ2、NMOS電晶體Q4之輸出電流IQ4及自第二輸出節點NO2朝負載前進之電流IVoutN。
[等式8]
IQ2=(-Vdiff+Vcom)/R
IQ4=(+Vdiff-Vcom)/R
IVoutN=2‧(-Vdiff+Vcom)/R
藉由以下等式給出第一輸出節點NO1側上之電位VoutP及第二輸出節點NO2側上之電位VoutN。
[等式9]
VoutP=Vbias+2‧Rload‧(+Vdiff+Vcom)/R
VoutN=Vbias+2‧Rload‧(-Vdiff+Vcom)/R
因此，輸出VoutP與VoutN之差動電壓VDPN與共同模式電壓VIPN係如下。
[等式10]
VDPN=4‧Rload‧Vdiff/R
VIPN=Vbias+2‧Rload‧Vcom/R
此意指依據數值Ddiff與Dcom輸出輸出之差動電壓VDPN與共同模式電壓VIPN。
甚至當將此類共同模式電壓驅動包括在內時，依據本發明之一具體實施例之電路也準確控制流經電阻器R1至R4之電流，即，自電晶體Q1至Q4所輸出之電流，因此可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
依據第六具體實施例，提供使作為輸出電晶體之電晶體Q1至Q4之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
甚至當MOS電晶體(場效電晶體)之閘極電壓-汲極電流特徵不為線性或在PMOS與NMOS之間不同時，也可以輸出具有所需共同模式成分之差動信號。
此外，在第六具體實施例中，由於作為一輸入所供給之一驅動目標電壓與一輸出電壓之間之良好線性，可以將經嚴格調節以用於限制頻寬之一波形正確傳送至負載。
此外，第六具體實施例亦具有可以將負載驅動電流對輸出級處之消耗電流之比率設定為大之優點，因此提供極佳電源效率。
此外，可以獨立於負載之狀況準確輸出與目標驅動電壓成正比之電流。
此外，可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
<第七具體實施例>
圖7係一電路圖，其顯示依據本發明之一第七具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第七具體實施例之驅動器1E與依據第六具體實施例之驅動器1D之不同之處在於，藉由僅使用一上拉電路作為第一驅動系統來實行一負載之驅動。
明確言之，圖7之驅動器1E使用圖6之驅動器1D之組件中的PMOS電晶體Q1與Q2、第一電路21、第二電路22、電阻器R1與R2、DAC3-1與3-2及加法器/減法器10與11來實行負載之驅動。
PMOS電晶體Q1與Q2之汲極係分別連接至負載電阻Rload1與Rload2，且負載電阻Rload1與Rload2係連接至偏壓電壓Vbias之電源供應8。
依據第七具體實施例，提供使作為輸出電晶體之電晶體Q1與Q2之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
此外，可以依據數值Ddiff與Dcom輸出輸出之差動電壓VDPN與共同模式電壓VIPN。
在此情況下，可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
<第八具體實施例>
圖8係一電路圖，其顯示依據本發明之一第八具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第八具體實施例之驅動器1F與依據第六具體實施例之驅動器1D之不同之處在於，藉由僅使用一下拉電路作為第二驅動系統來實行一負載之驅動。
明確言之，圖8之驅動器1F使用圖6之驅動器1D之組件中的NMOS電晶體Q3與Q4、第三與第四電路23與24、電阻器R3與R4、DAC4-1與4-2及加法器/減法器12與13來實行負載之驅動。
NMOS電晶體Q3與Q4之汲極係分別連接至負載電阻Rload1與Rload2，且負載電阻Rload1與R1oad2係連接至偏壓電壓Vbias之電源供應8。
依據第八具體實施例，提供使作為輸出電晶體之電晶體Q3與Q4之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
此外，可以依據數值Ddiff與Dcom輸出輸出之差動電壓VDPN與共同模式電壓VIPN。
在此情況下，可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
<第九具體實施例>
圖9係一電路圖，其顯示依據本發明之一第九具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第九具體實施例之驅動器1G與依據第八具體實施例之驅動器1F之不同之處在於，驅動器1G針對DAC具有一穩定電路30以使輸出穩定。
針對DAC之穩定電路30具有PMOS電晶體QA與QB、運算放大器A31與A32、電阻器RA31與RA32及參考電阻器Rext31以及電源供應V31。
PMOS電晶體QA之源極係連接至電源供應電位來源VDD，汲極係連接至電阻器RA31之一端及運算放大器A31之非反向輸入端子(+)。電阻器RA31之另一端係連接至參考電位來源VSS。
PMOS電晶體QA之閘極係連接至運算放大器A31之輸出。
PMOS電晶體QB之源極係連接至參考電阻器Rext31之一端及運算放大器A32之反向輸入端子(-)。
PMOS電晶體QB之汲極係連接至電阻器RA32之一端及運算放大器A31之反向輸入端子(-)。
PMOS電晶體QB之閘極係連接至運算放大器A32之輸出。參考電阻器Rext31之另一端係連接至電源供應電位來源VDD，且電阻器RA32之另一端係連接至參考電位來源VSS。
運算放大器A32之非反向輸入(+)係連接至供應參考電壓Vref之電源供應V31。
DAC 4-1具有開關SW4-10至SW4-1N-1以及作為電流來源之PMOS電晶體Q4-10至Q4-1N。
如圖9所示，PMOS電晶體Q4-10至Q4-1N-1與開關SW4-10至SW4-1N-1係成對串聯連接在電源供應電位來源VDD與第三供應線LV3之間。PMOS電晶體Q4-1N之源極係連接至電源供應電位來源VDD，且汲極係連接至第三供應線LV3。
PMOS電晶體Q4-10至Q4-1N之閘極係連接至穩定電路30之運算放大器A31之輸出。
DAC 4-2具有開關SW4-20至SW4-2N-1以及作為電流來源之PMOS電晶體Q4-20至Q4-2N。
如圖9所示，PMOS電晶體Q4-20至Q4-2N-1與開關SW4-20至SW4-2N-1係成對串聯連接在電源供應電位來源VDD與第四供應線LV4之間。PMOS電晶體Q4-2N之源極係連接至電源供應電位來源VDD，且汲極係連接至第四供應線LV4。
PMOS電晶體Q4-20至Q4-2N之閘極係連接至穩定電路30之運算放大器A31之輸出。
在穩定電路30中，電晶體QA與電阻器RA31用作產生驅動目標電壓V3與V4之DAC 4-1與4-2之複製體。包括此等複製體之穩定電路30輸出與將某一數值輸入供給至DAC 4-1與4-2之每一者時所輸出之輸出相同的輸出VA。
將負回授(NFB)施加至輸出VA以便獲得藉由以下等式所表示之關係。
[等式11]
VA=Vref.(RA/Rext)
因此，將一特定數值輸入至DAC 4-1與4-2之每一者時之輸出亦變為VA。
倘若R=R3=R4則輸出級處之跨導為1/R，因此輸出電位係如下。
[等式12]
VA‧Rload/R=Vref‧(RA/R)‧(Rload/Rext)
假設電阻器RA31與電阻器R3與R4兩者為相同積體電路中之電阻且其比率為實質上恆定，而且負載電阻Rload 1與2與參考電阻器Rext31兩者為該積體電路外部之高準確性電阻，其比率亦為恆定的。
因此，將一特定數值輸入至DAC4-1與4-2之每一者時之輸出係參考電壓Vref之整數倍數。
若參考電壓Vref係由一帶隙參考輸出或一裁剪偏壓產生電路所供給之一穩定電壓，則此意指依據第九具體實施例之驅動器1G在供給一特定數值輸入時之輸出得以穩定。
相同穩定電路亦可應用於圖1之驅動器1、圖4之驅動器1B、圖5之驅動器1C、圖6之驅動器1D及圖7之驅動器1E。
依據第九具體實施例，提供使作為輸出電晶體之電晶體Q3與Q4之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
此外，可以依據數值Ddiff與Dcom輸出輸出之差動電壓VDPN與共同模式電壓VIPN。
在此情況下，可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
此外，供給一特定數值輸入時之輸出可得以穩定。
<第十具體實施例>
圖10係一電路圖，其顯示依據本發明之一第十具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第十具體實施例之驅動器1H與依據第五具體實施例之驅動器1C之不同之處在於，在DAC之上游級處配置一將輸入乘以係數C之乘法器14以便相對於一特定數值輸入之輸出變為恆定。
藉由一具有複製DAC之功能的穩定電路40來產生係數C。
穩定電路40具有一PMOS電晶體Q41、電阻器RA41與RA42、一參考電阻器Rext41、運算放大器A41與A42及一電源供應V41。
穩定電路40進一步具有開關SW41-0至SW41-N-1、電流來源I41-0至I41-N、一供應線LV41、一乘法器41及一狀態機42。
PMOS電晶體Q41之源極係連接至參考電阻器Rext41之一端及運算放大器A41之反向輸入端子(-)。
PMOS電晶體Q41之汲極係連接至電阻器RA41之一端及運算放大器A42之反向輸入端子(-)。
PMOS電晶體Q41之閘極係連接至運算放大器A41之輸出。參考電阻器Rext41之另一端係連接至電源供應電位來源VDD，且電阻器RA41之另一端係連接至參考電位來源VSS。
運算放大器A41之非反向輸入(＋)係連接至供應參考電壓Vref之電源供應V41。
運算放大器A42之非反向輸入(＋)係連接至供應線LV41。
電阻器RA42之一端係連接至供應線LV41，且另一端係連接至參考電位來源VSS。
如圖10所示，電流來源I41-0至I41-N-1與開關SW41-10至SW41-1N-1係成對串聯連接在電源供應電位來源VDD與供應線LV41之間。電流來源I41-1N係連接在電源供應電位來源VDD與供應線LV41之間。
藉由將一固定值乘以係數C所獲得的用於開/關控制之N位元資料係供應至開關SW41-10至SW41-1N-1之控制閘極。
乘法器41將藉由將一固定值乘以係數C所獲得的N位元資料供應至開關SW41-10至SW41-1N-1之控制閘極。
狀態機42藉由自最小值掃描獲取係數C之一值，在該值處作為比較器之運算放大器A42之輸出位準P自0變為1。狀態機42將已獲取係數C供應至乘法器41與14。
圖11係一流程圖，其顯示依據第十具體實施例之穩定電路之狀態機之一操作。
首先，狀態機42將係數C設定為最小值(ST1)。
接下來，狀態機42決定運算放大器A42之輸出P是否為0或1(ST2)。
若在步驟ST2中決定輸出P為0，則狀態機42決定係數C是否為最大值(ST3)。
若在步驟ST3中決定係數C不為最大值，則狀態機42使係數C之值加1，且自步驟ST2重複該程序。
接下來，當在步驟ST2中決定輸出P為1時，狀態機42終止該程序。
當在步驟ST3中決定係數C已達到最大值時狀態機42亦終止該程序。
以此方式，狀態機42自最小值掃描係數C，且找到係數C之一值，在該值處比較器輸出自0變為1。
一般如下表示包括一DAC複製體功能之穩定電路40(藉由將一固定值Fixed乘以係數C所獲得的一值係輸入至穩定電路40)之輸出。
[等式13]
VA=Vref‧(RA/R)
由於在DAC 4之輸入處將數值乘以係數C，所以向其供給與以上所提及者相同之數值輸入的作為輸出電路之差動驅動電路2H亦針對驅動目標電壓V3或V4輸出與VA相同之電壓。假設R=R3=R4，此時之輸出電壓係如下獲得且因此得以穩定為一恆定值。
[等式14]
VA‧(Rload/R)=Vref‧(RA/R)‧(Rload/Rext)
相同穩定電路亦可應用於圖1之驅動器1、圖4之驅動器1B、圖5之驅動器1C、圖6之驅動器1D及圖7之驅動器1E。
依據第十具體實施例，提供使作為輸出電晶體之電晶體Q3與Q4之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
在此情況下，可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
此外，供給一特定數值輸入時之輸出可得以穩定。
在前面之說明中，已說明依據第一具體實施例之包括一差動驅動電路之驅動器1之其他組態。
接下來，將參考圖12至19作為第十一至第十六具體實施例說明依據該第二具體實施例之包括一差動驅動電路之驅動器1A之其他組態。
<第十一具體實施例>
圖12係一電路圖，其顯示依據本發明之一第十一具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第十一具體實施例之驅動器1I與依據第二具體實施例之驅動器1A之不同之處在於，藉由僅使用一上拉電路作為第一驅動系統來實行一負載之驅動。
明確言之，圖12之驅動器1I使用圖2之驅動器1A之組件中的PMOS電晶體Q1與Q2、第一電路21、第二電路22、電阻器R1與R2及差動放大器6來實行負載之驅動。
PMOS電晶體Q1與Q2之汲極係分別連接至負載電阻Rload1與Rload2，且負載電阻Rload1與Rload2係連接至偏壓電壓Vbias之電源供應8。
依據第十一具體實施例，提供使作為輸出電晶體之電晶體Q1與Q2之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
<第十二具體實施例>
圖13係一電路圖，其顯示依據本發明之一第十二具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第十二具體實施例之驅動器1J與依據第二具體實施例之驅動器1A之不同之處在於，藉由僅使用一下拉電路作為第二驅動系統來實行一負載之驅動。
明確言之，圖13之驅動器1J使用圖2之驅動器1A之組件中的NMOS電晶體Q3與Q4、第三與第四電路23與24、電阻器R3與R4及差動放大器7來實行負載之驅動。
NMOS電晶體Q3與Q4之汲極係分別連接至負載電阻Rload3與Rload4，且負載電阻Rload3與Rload4係連接至偏壓電壓Vbias之電源供應9。
依據第十二具體實施例，提供使作為輸出電晶體之電晶體Q3與Q4之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。同時，可以準確輸出預期共同模式電壓。
<第十三具體實施例>
圖14係一電路圖，其顯示依據本發明之一第十三具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第十三具體實施例之驅動器1K與依據第二具體實施例之驅動器1A之不同之處在於，驅動器1K具有一偏移加法電路50，其將一偏移與驅動目標電位V1至V4之每一者相加。
差動驅動電路2K之第一與第二輸出節點NO1與NO2係分別連接至負載電阻Rload1與Rload2，且負載電阻Rload1與Rload2係連接至偏壓電壓Vbias之電源供應8。
偏移加法電路50具有一差動放大器51、電流鏡面電路52與53及一電阻器R51。
差動放大器51具有PMOS電晶體QP51與QP52、電阻器R51及電流來源I51與I52。
電流鏡面電路52具有NMOS電晶體QN51至QN53及一電流來源I53。
電流鏡面電路53具有NMOS電晶體QN54與QN55、PMOS電晶體QP53至QP55及一電流來源I54。
差動放大器51之PMOS電晶體QP51之源極係連接至電流來源I51，且汲極係連接至電流鏡面電路52之NMOS電晶體QN54之汲極且至NMOS電晶體QN54與QN55之閘極。
PMOS電晶體QP52之源極係連接至電流來源I52，且汲極係連接至電流鏡面電路52之NMOS電晶體QN51之汲極。
電阻器R51係連接在PMOS電晶體QP51之源極與PMOS電晶體QP52之源極之間。
PMOS電晶體QP51之閘極係連接至電壓VcomP之供應線。PMOS電晶體QP52之閘極係連接至電壓VcomN之供應線。
在電流鏡面電路52中，NMOS電晶體QN51之汲極係連接至電流來源I53、NMOS電晶體QN51本身之閘極及NMOS電晶體QN52與QN53之閘極，且源極係連接至參考電位來源VSS。
NMOS電晶體QN52之源極係連接至參考電位來源VSS，且汲極係連接至第一差動放大器6之驅動目標電位V1之輸出部分，即，至電阻器RA1與NMOS電晶體Q61之汲極之間之接面。
NMOS電晶體QN53之源極係連接至參考電位來源VSS，且汲極係連接至第一差動放大器6之驅動目標電位V2之輸出部分，即，至電阻器RA2與NMOS電晶體Q62之汲極之間之接面。
在電流鏡面電路53中，NMOS電晶體QN54與QN55之源極係連接至參考電位來源VSS。
NMOS電晶體QN55之汲極係連接至PMOS電晶體QP53之汲極與電流來源I54。
PMOS電晶體QP53之源極係連接至電源供應電位來源VDD，且汲極係連接至PMOS電晶體QP53本身之閘極且至PMOS電晶體QP54與QP55之閘極。
PMOS電晶體QP54之源極係連接至電源供應電位來源VDD，且汲極係連接至第二差動放大器7之驅動目標電位V4之輸出部分，即，至電阻器RA4與PMOS電晶體Q72之汲極之間之接面。
PMOS電晶體QP55之源極係連接至電源供應電位來源VDD，且汲極係連接至第二差動放大器7之驅動目標電位V3之輸出部分，即，至電阻器RA3與PMOS電晶體Q71之汲極之間之接面。
在驅動器1K中，藉由為已相加差動對之差動放大器51向驅動目標電位V1至V4之每一者供給一偏移。
與供給至差動放大器51之電壓VcomP與VcomN得以平衡時相比，當作為[VcomP-VcomN]所供給之信號為正時，流至第一與第二差動放大器6與7之電流改變。
即，當作為[VcomP-VcomN]所供給之信號為正時，流經第一差動放大器6之電阻器RA1與RA2之電流增加，且流經第二差動放大器7之電阻器RA3與RA4之電流減少。
因此，驅動目標電位V1與驅動目標電位V2下降，且流經差動驅動電路2K之電阻器R1與R2之電流增加。由於驅動目標電位V3與驅動目標電位V4下降，所以流經電阻器R3與R4之電流減少。
即，自第一與第二電晶體Q1與Q2所輸出之上拉電流增加，且自第三與第四電晶體Q3與Q4所輸出之下拉電流減少，因此輸出VoutP與 VoutN之共同模式電壓上升。
不過，由於第一與第二電晶體Q1與Q2之輸出之增加係相同的，且第三與第四電晶體Q3與Q4之輸出之減少亦係相同的，所以差動電壓不改變。
即，此電路亦能夠輸出獨立於共同模式電壓之位準的準確差動輸出。
依據第十三具體實施例，提供使作為輸出電晶體之電晶體Q1至Q4之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
甚至當MOS電晶體(場效電晶體)之閘極電壓-汲極電流特徵不為線性或在PMOS與NMOS之間不同時，也可以輸出具有所需共同模式成分之差動信號。
此外，在第十三具體實施例中，由於作為一輸入所供給之一驅動目標電壓與一輸出電壓之間之良好線性，可以將經嚴格調節以用於限制頻寬之一波形正確傳送至負載。
此外，第十三具體實施例亦具有可以將負載驅動電流對輸出級處之消耗電流之比率設定為大之優點，因此提供極佳電源效率。
此外，可以獨立於負載之狀況準確輸出與目標驅動電壓成正比之電流。
此外，可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
<第十四具體實施例>
圖15係一電路圖，其顯示依據本發明之一第十四具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第十四具體實施例之驅動器1L與依據第十三具體實施例之驅動器1K之不同之處在於，藉由僅使用一上拉電路作為第一驅動系統來實行一負載之驅動。
明確言之，圖15之驅動器1L使用圖14之驅動器1K之組件中的PMOS電晶體Q1與Q2、第一電路21、第二電路22、電阻器R1與R2、差動放大器6、差動放大器51及電流鏡面電路52來實行負載之驅動。
PMOS電晶體Q1與Q2之汲極係分別連接至負載電阻Rload1與Rload2，且負載電阻Rload1與Rload2係連接至偏壓電壓Vbias之電源供應8。
不過，應注意，差動放大器51之PMOS電晶體QP51之汲極係連接至參考電位來源VSS。
依據第十四具體實施例，提供使作為輸出電晶體之電晶體Q1與Q2之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
此外，可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
<第十五具體實施例>
圖16係一電路圖，其顯示依據本發明之一第十五具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第十五具體實施例之驅動器1M與依據第十三具體實施例之驅動器1K之不同之處在於，藉由僅使用一下拉電路作為第二驅動系統來實行一負載之驅動。
明確言之，圖16之驅動器1M使用圖14之驅動器1K之組件中的NMOS電晶體Q3與Q4、第三與第四電路23與24、電阻器R3與R4、差動放大器7、差動放大器51及電流鏡面電路53來實行負載之驅動。
NMOS電晶體Q3與Q4之汲極係分別連接至負載電阻Rload1與Rload2，且負載電阻Rload1與 Rload2係連接至偏壓電壓Vbias之電源供應8。
不過，應注意，差動放大器51之PMOS電晶體QP52之汲極係連接至參考電位來源VSS。
此外，在電流鏡面電路53中，不使用圖14之NMOS電晶體QN54與QN55，且差動放大器51之PMOS電晶體QP51之汲極係連接至電流來源I54與PMOS電晶體QP53之汲極。
依據第十五具體實施例，提供使作為輸出電晶體之電晶體Q1與Q2之每一者之源極電位與驅動目標電壓值匹配的負回授(NFB)。因此，甚至在汲極電位中存在干擾之情況下也可準確輸出目標電流。
此外，可以準確輸出差動輸出，不會取決於共同模式輸出之位準而遭調變或失真。
<第十六具體實施例>
圖17係一電路圖，其顯示依據本發明之一第十六具體實施例之包括一差動驅動電路之一驅動器之一組態。
依據第十六具體實施例之驅動器1N具有添加至依據第十二具體實施例之驅動器1I之組態的以下組件。
即，驅動器1N具有用於電阻調整之PMOS電晶體QA61與QA62，其係與第一級處之差動放大器6之負載電阻RA1與RA2並聯連接。藉由增益調整電路60來控制PMOS電晶體QA61與QA62之每一者之閘極電位Vadj。
驅動器1N在輸出級處具有一跨導電路，其輸出一與驅動目標電位V1與V2成正比且與電阻R1與R2成反比之電流。
假設第一級處之差動放大器6之增益為Gamp，藉由以下等式來表示自至第一級處之差動放大器6之一差動輸入[VinP-VinN]至差動驅動電路2N之一差動輸出[VoutP-VoutN]的總增益Gtot。
[等式15]
Gtot=Gamp．(1/R)．Rload
此處，R表示由差動驅動電路2N之電阻器R1、R2及R12所決定之組合電阻值。由於將各電阻器R放置於積體電路內部，所以，若將負載電阻Rload放置於積體電路外部，則R與Rload之間之比率不為恆定的。差動放大器6之增益亦依據積體電路之裝置特徵或溫度變化。
因此，總增益亦受積體電路之大製造變化性與溫度漂移影響。
因此，圖17所顯示之電路採用以上所述組態以保持總增益Gtot恆定。
即，在圖17之電路中，用於電阻調整之PMOS電晶體QA61與QA62係與第一級處之差動放大器6之負載電阻RA1與RA2並聯連接，形成一放大級(位準偏移器)6A。
圖17之電路係經組態使得藉由增益調整電路60來控制其閘極電位Vadj。
圖18係一電路圖，其顯示圖17所顯示之增益調整電路60之一第一組態。
圖18之增益調整電路60A具有一在放大級6A處之複製體電路61以及一參考電壓與偏移電壓供應區段(下文中稱為電壓供應區段)62。
增益調整電路60A進一步具有一將偏移與複製體電路61之輸出相加之偏移加法電路63以及一採用偏移使複製體輸出平衡之回授放大器(誤差放大器)64。
複製體電路61具有與放大級6A之組態相同的組態。
即，複製體電路61具有NMOS電晶體QN61與QN62、電阻器RB1、RB2及RB61、電流來源IB61與IB62及PMOS電晶體QP61與QP62。
在複製體電路61中，NMOS電晶體QN61之源極係連接至電流來源IB61，汲極係連接至電阻器RB1之一端與PMOS電晶體QP61之汲極，且藉由其接面形成一節點ND61。電阻器RB1之另一端與PMOS電晶體QP61之源極係連接至電源供應電位來源VDD。
NMOS電晶體QN62之源極係連接至電流來源IB62，汲極係連接至電阻器RB2之一端與PMOS電晶體QP62之汲極，且藉由其接面形成一節點ND62。電阻器RB2之另一端與PMOS電晶體QP62之源極係連接至電源供應電位來源VDD。
電阻器RB61係連接在NMOS電晶體QN61之汲極與NMOS電晶體QN62之汲極之間。
NMOS電晶體QN61與QN62之閘極係連接至電壓供應區段62之參考電壓供應區段。
誤差放大器64之輸出係回授供應至PMOS電晶體QP61與QP62之閘極。
在放大級6A處作為PMOS電晶體QA61與QA62之每一者之閘極電位Vadj供給誤差放大器64之輸出。
電壓供應區段62具有一參考電壓來源V61、一監視電阻器Rpoly、一參考電阻器Rext及運算放大器A61與A62。
電壓供應區段62在參考電壓輸出側上具有PMOS電晶體QP63至QP66、一NMOS電晶體QN63及電阻器R62與R63。
監視電阻器Rpoly之一端係連接至運算放大器A61之非反向輸入端子(+)且至PMOS電晶體QP63之汲極，且另一端係連接至參考電位來源VSS(例如，接地電位GND)。
PMOS電晶體QP63之源極係連接至電源供應電位來源VDD，且閘極係連接至運算放大器A61之輸出。
PMOS電晶體QP64之源極係連接至電源供應電位來源VDD，汲極係連接至電阻器R62之一端，且其一連接節點ND63係連接至複製體電路61之NMOS電晶體QN61之閘極。
電阻器R62之一端係連接至電阻器R63之一端，且其一連接節點ND64係連接至複製體電路61之NMOS電晶體QN62之閘極。電阻器R63之另一端係連接至參考電位來源VSS。
運算放大器A61與A62之個別反向輸入端子(-)係共同連接至參考電壓來源V61。
參考電阻器Rext之一端係連接至運算放大器A62之非反向輸入端子(+)且至PMOS電晶體QP65之汲極。PMOS電晶體QP65與QP66之源極係連接至電源供應電位來源VDD，且其個別閘極係連接至運算放大器A62之輸出。
PMOS電晶體QP66之汲極係連接至NMOS電晶體QN63之汲極與閘極，且其一連接節點ND65係連接至偏移加法電路63之輸入區段。
偏移電壓加法電路63具有PMOS電晶體QP67與QP68、NMOS電晶體QN64與QN65及電阻器R64與R65。
在偏移加法電路63中，PMOS電晶體QP67之源極係連接至電源供應電位來源VDD，汲極係連接至電阻器R64之一端，且閘極係連接至複製體電路61之高輸出側(VH)上之節點ND62。
電阻器R64之另一端係連接至NMOS電晶體QN64之汲極，且其一連接節點ND66係連接至誤差放大器64之反向輸入端子(-)。NMOS電晶體QN64之源極係連接至參考電位來源VSS。
PMOS電晶體QP68之源極係連接至電源供應電位來源VDD，汲極係連接至電阻器R65之一端，且其一連接節點ND67係連接至誤差放大器64之非反向輸入端子(+)。
PMOS電晶體QP68之閘極係連接至複製體電路61之低輸出側(VL)上之節點ND61。
電阻器R65之另一端係連接至NMOS電晶體QN65之汲極，且NMOS電晶體QN64之源極係連接至參考電位來源VSS。
NMOS電晶體QN64與QN65之閘極係共同連接至電壓供應區段62之偏移電壓輸出側上之節點ND65。
此處，參考電阻器Rext係在積體電路外部的一電阻且以高準確性維持其對負載電阻之比率。監視電阻器Rpoly係在積體電路內部之一電阻且一直維持對R之準確比率。
在圖18之電路中，藉由負回授(NFB)來實現其中將參考電位Vref施加至監視電阻器Rpoly之一狀態。
在該狀態下流經監視電阻器Rpoly之一電流由於一包括PMOS電晶體QP64之電流鏡而流經複製體電路之差動對之輸入處的偏壓電阻器R62。因此，由複製體電路61之NMOS電晶體QN61與QN62所形成之一差動放大器之差動輸入變為α‧Vref。
此處，α係監視電阻器Rpoly與偏壓電阻器R62之間之比率。若將此等電阻器製造於相同積體電路中，則α一直變為實質上恆定值。
參考電阻器Rext亦處於施加有參考電壓Vref之一狀態下，且亦將與流經參考電阻器Rext之電流相同的電流傳遞至輸出偏移電阻器R64與R65。
藉由亦將輸出偏移電阻器R64與R65製造於具有監視電阻器Rpoly之相同積體電路中，亦可使得其間之比率β實質上恆定。
對於此組態，輸出偏移電壓係與參考電壓Vref乘以監視電阻器Rpoly與參考電阻器Rext之間之比率成正比。
向其供給一偏移的複製電路61之差動放大器之輸出係輸入至誤差放大器64，且施加NFB以便藉由操作差動放大器之負載調整PMOS電晶體QP61與QP62之閘極使誤差放大器64之輸入平衡。
若建立此平衡，則此意指如下調整差動放大器之增益Gamp。
[等式16]
Gamp=(Vref*β*Rpoly/Rext)/(α*Vref)=(1/α)*β*Rpoly/Rext
由於R亦為積體電路電阻之組合電阻，所以R維持對監視電阻器Rpoly之恆定比率。
假設R=Rpoly/γ重寫總增益之等式得出以下等式。
Gtot=(1/α)*β*γ*Rload/Rext
由於如上所述α、β及γ各為相同積體電路內之電阻比，且因而具有一既不受製造變化性影響也不受溫度影響之實質上恆定值。
倘若Rload與Rext係積體電路外部且具有準確絕對值與小溫度特徵之電阻，則比率Rload/Rext亦為恆定的。
因此，此等式指示依據第十六具體實施例之電路供給一既不受製造變化性影響也不受溫度影響的穩定總增益。
藉由切換此增益調整電路之極性，可以實行圖l3所顯示之下拉驅動電路之增益調整。
對於依據第二具體實施例之推挽驅動電路，可以藉由使用圖17所顯示之電路與其相反極性電路兩者進行調整。
圖19係一電路圖，其顯示圖17所顯示之增益調整電路60之一第二組態。
圖19之增益調整電路60B與圖18之增益調整電路60A之不同之處如下。
即，藉由控制信號TRIM使造成已流經監視電阻器Rpoly之電流流至複製體電路61之運算放大器之輸入偏壓電阻器R62的電流鏡面電路中之電流比稍微改變。
明確言之，在電壓供應區段62A中，PMOS電晶體QP70至QP73係與形成電流鏡面電路之PMOS電晶體QP64並聯連接。
PMOS電晶體QP70之汲極係連接至節點ND63，源極係連接至PMOS電晶體QP72之汲極，且PMOS電晶體QP72之源極係連接至電源供應電位來源VDD。
PMOS電晶體QP71之汲極係連接至節點ND63，源極係連接至PMOS電晶體QP73之汲極，且PMOS電晶體QP73之源極係連接至電源供應電位來源VDD。
PMOS電晶體QP70與QP71之閘極係與PMOS電晶體QP64之閘極共同連接至運算放大器A61之輸出。
PMOS電晶體QP72之閘極係連接至控制信號TRIM1之供應線，且PMOS電晶體QP73之閘極係連接至控制信號TRIM2之供應線。
在電壓供應區段62A中，藉由採用控制信號TRIM1與TRIM0開啟/關閉PMOS電晶體QP72與QP73使藉由電流鏡面電路而傳遞至輸入偏壓電阻器R62之電流比稍微改變。
此係等效於調整監視電阻器Rpoly與偏壓電阻器R62之間之比率α。因此，亦可調整總增益。
即使積體電路內之電阻比α、β及γ為實質上恆定，也會由於製造變化性而存在微小誤差。若製造大量積體電路，則在罕見執行個體中也可能存在具有大誤差者。
在圖19之增益調整電路60B中，可以藉由控制信號TRIM1與TRIM0來校正由由於製造變化性所引起之一電阻比誤差所造成之總增益。
將圖19之電路之極性反向且與相反極性電路組合使用使得可應用於圖13所顯示依據第十四具體實施例之電路及依據第二具體實施例之電路。
在前面之說明中，已說明依據第二具體實施例之包括一差動驅動電路之驅動器1A之另一組態。
接下來，將參考圖20至23作為第十七至第二十具體實施例說明依據第三具體實施例之通信裝置100之另一組態。
<第十七具體實施例>
圖20係顯示依據本發明之一第十七具體實施例的一通信裝置之一組態之圖式。
依據第十七具體實施例之通信裝置100A除依據第三具體實施例之通信裝置100之組態之外具有配置於發射器120側上之一發射器160以及配置於發射器130側上之一接收器170與一偏壓電源供應180。
差動傳輸線110之一端側係藉由發射器120附近之一單一終止電阻器Rterm1而終止，且發射器160之輸出係經由兩個終止電阻器Rterm2而連接至差動傳輸線110。
差動傳輸線110之另一端側係藉由發射器130附近之一單一終止電阻器Rterm1而終止，且發射器160之輸出係經由兩個終止電阻器Rterm2而連接至DC偏壓電源供應180。
接收器170係連接至差動傳輸線110之另一端側。
發射器120與130包括(例如)以上所述依據第一或第二具體實施例之差動驅動電路2或2A。
依據此具體實施例之差動驅動電路(輸出電路)一直輸出一準確差動電流，與輸出之電位無關。因此，甚至當將在共同模式電位之另一信號疊加於差動信號對上時，差動信號中也不存在干擾，且伴隨差動信號驅動很少洩漏至共同模式信號，該洩漏針對共同模式信號造成雜訊。
如上所述，在依據第十七具體實施例之通信裝置100A中，藉由單一電阻器Rterm1與兩個串聯電阻器Rterm2(-1、-2)並聯終止差動傳輸線110。各電阻器Rterm2之節點在發射器120側上係施加有一低阻抗信號電壓，且在發射器130側上係採用一DC電壓加以偏壓。
對於從差動傳輸線110側察看發射器時之阻抗，分別在差動模式與共同模式下察看終止電阻器Rterm1與Rterm2及處於差動模式下之終止電阻器Rterm1與終止電阻器Rterm2之兩個並聯電阻器以及兩個並聯電阻器Rterm2的並聯電阻。
例如，假設終止電阻器Rterm1為1kΩ且終止電阻器Rterm2為56Ω，此意指在差動模式下採用大約100Ω且在共同模式下採用28Ω來終止差動傳輸線110，因此在差動模式下實現與100Ω匹配之阻抗且在共同模式下實現與30Ω匹配之阻抗，其對於具有電磁耦合之成對傳輸線係典型的。
當將一共同模式電壓信號自發射器160傳送至此一傳輸線時，接收器170可以作為差動對之平均電壓接收一信號。
在不干擾自發射器120至接收器150之差動信號傳輸及自發射器130至接收器140之差動信號傳輸的情況下實現此傳輸。
<第十八具體實施例>
圖21係顯示依據本發明之一第十八具體實施例的一通信裝置之一組態之圖式。
在依據第十八具體實施例之通信裝置100B中，接收器200係與發射器160並聯配置於差動傳輸線110之一端側上，且發射器190與接收器210係同樣並聯連接於另一端側上。
在通信裝置100B中，亦在自發射器160至接收器210及自發射器190至接收器200之雙向通信以同時平行方式不干擾彼此之情況下實現共同模式信號傳輸。
<第十九具體實施例>
圖22係顯示依據本發明之一第十九具體實施例的一通信裝置之一組態之圖式。
依據第十九具體實施例之通信裝置100C與依據第十七具體實施例之通信裝置100A之不同之處在於，將依據第六具體實施例之驅動器1D或依據第十三具體實施例之驅動器1K應用於差動傳輸線110之一端側上之發射器120C。
此外，通信裝置100C具有一偏壓電源供應220而非發射器160，且採用一DC電壓透過電阻器Rterm2使差動傳輸線110之一端側偏壓。
<第二十具體實施例>
圖23係顯示依據本發明之一第二十具體實施例的一通信裝置之一組態之圖式。
依據第二十具體實施例之通信裝置100D與依據第十九具體實施例之通信裝置100C之不同之處在於，亦將依據第六具體實施例之驅動器1D或依據第十三具體實施例之驅動器1K應用於差動傳輸線110之另一端側上之發射器130D。
接收器230係與發射器120C並聯連接。
依據第二十具體實施例，可以藉由使用依據第六具體實施例之驅動器1D或依據第十三具體實施例之驅動器1K來實行共同模式信號之同時雙向傳輸。
熟習此項技術者應瞭解，可取決於設計要求及其他因素進行各種修改、組合、次組合及變更，只要其係在所附申請專利範圍或其等效內容的範疇內即可。
1．．．驅動器
1A．．．驅動器
1B．．．驅動器
1C．．．驅動器
1D．．．驅動器
1E．．．驅動器
1F．．．驅動器
1G．．．驅動器
1H．．．驅動器
1I．．．驅動器
1J．．．驅動器
1K．．．驅動器
1L．．．驅動器
1M．．．驅動器
1N．．．驅動器
2．．．差動驅動電路
2A．．．差動驅動電路
2D．．．差動驅動電路
2H．．．差動驅動電路
2K．．．差動驅動電路
2N．．．差動驅動電路
3．．．第一數位轉類比轉換器
3-1．．．第一數位轉類比轉換器
3-2．．．第二數位轉類比轉換器
4．．．第二數位轉類比轉換器
4-1．．．第三數位轉類比轉換器
4-2．．．第四數位轉類比轉換器
5．．．共同模式回授電路
6．．．第一差動放大器
6A．．．放大級/位準偏移器
7．．．第二差動放大器
8．．．電源供應
9．．．電源供應
10．．．加法器/減法器
11．．．加法器/減法器
12．．．加法器/減法器
13．．．加法器/減法器
14．．．乘法器
21．．．第一電路
22．．．第二電路
23．．．第三電路
24．．．第四電路
30．．．穩定電路
40．．．穩定電路
41．．．乘法器
42．．．狀態機
50．．．偏移加法電路
51．．．差動放大器
52．．．電流鏡面電路
53．．．電流鏡面電路
60．．．增益調整電路
60A．．．增益調整電路
60B．．．增益調整電路
61．．．複製體電路
62．．．參考電壓與偏移電壓供應區段/電壓供應區段
62A．．．電壓供應區段
63．．．偏移加法電路
64．．．回授放大器/誤差放大器
100．．．通信裝置
100A．．．通信裝置
100B．．．通信裝置
100C．．．通信裝置
100D．．．通信裝置
110．．．差動傳輸線
120．．．發射器
120C．．．發射器
130．．．發射器
130D．．．發射器
140．．．接收器
150．．．接收器
160．．．發射器
170．．．接收器
180．．．DC偏壓電源供應
190．．．發射器
200．．．接收器
210．．．接收器
220．．．偏壓電源供應
230．．．接收器
A1．．．第一運算放大器
A2．．．第二運算放大器
A3．．．第三運算放大器
A31．．．運算放大器
A32．．．運算放大器
A4．．．第四運算放大器
A41．．．運算放大器
A42．．．運算放大器
A51．．．運算放大器
A61．．．運算放大器
A62．．．運算放大器
I31．．．電流來源
I32．．．電流來源
I3-0至I3-N-1．．．電源供應/電流來源
I3-10至I3-1N．．．電流來源
I3-20至I3-2N．．．電流來源
I41．．．電流來源
I42．．．電流來源
I4-0至I4-N-1．．．電源供應/電流來源
I4-10至I4-1N．．．電流來源
I4-20至I4-2N．．．電流來源
I41-0至I41-N．．．電流來源
I51．．．電流來源
I52．．．電流來源
I53．．．電流來源
I54．．．電流來源
I61．．．電流來源
I62．．．電流來源
I71．．．電流來源
I72．．．電流來源
IB61．．．電流來源
IB62．．．電流來源
Ineg．．．電流
Ipos．．．電流
IQ1．．．輸出電流
IQ2．．．輸出電流
IQ3．．．輸出電流
IQ4．．．輸出電流
IVoutN．．．電流
IVoutP．．．電流
LV1．．．第一供應線
LV2．．．第二供應線
LV3．．．第三供應線
LV4．．．第四供應線
LV41．．．供應線
ND61．．．節點
ND62．．．節點
ND63．．．連接節點
ND64．．．連接節點
ND65．．．連接節點
ND66．．．連接節點
ND67．．．連接節點
NO1．．．第一輸出節點
NO2．．．第二輸出節點
P．．．輸出位準
Q1．．．PMOS電晶體
Q2．．．PMOS電晶體
Q3．．．NMOS電晶體
Q4．．．NMOS電晶體
Q41．．．PMOS電晶體
Q4-10至Q4-1N．．．PMOS電晶體
Q4-20至Q4-2N．．．PMOS電晶體
Q51．．．N型場效電晶體
Q52．．．N型場效電晶體
Q61．．．NMOS電晶體
Q62．．．NMOS電晶體
Q71．．．PMOS電晶體
Q72．．．PMOS電晶體
QA．．．PMOS電晶體
QA61．．．PMOS電晶體
QA62．．．PMOS電晶體
QB．．．PMOS電晶體
QN51．．．NMOS電晶體
QN52．．．NMOS電晶體
QN53．．．NMOS電晶體
QN54．．．NMOS電晶體
QN55．．．NMOS電晶體
QN61．．．NMOS電晶體
QN62．．．NMOS電晶體
QN63．．．NMOS電晶體
QN64．．．NMOS電晶體
QN65．．．NMOS電晶體
QP51．．．PMOS電晶體
QP52．．．PMOS電晶體
QP53．．．PMOS電晶體
QP54．．．PMOS電晶體
QP55．．．PMOS電晶體
QP61．．．PMOS電晶體/負載調整PMOS電晶體
QP62．．．PMOS電晶體/負載調整PMOS電晶體
QP63．．．PMOS電晶體
QP64．．．PMOS電晶體
QP65．．．PMOS電晶體
QP66．．．PMOS電晶體
QP67．．．PMOS電晶體
QP68．．．PMOS電晶體
QP70．．．PMOS電晶體
QP71．．．PMOS電晶體
QP72．．．PMOS電晶體
QP73．．．PMOS電晶體
R．．．電阻器
R1．．．第一電阻器
R2．．．第二電阻器
R3．．．第三電阻器
R4．．．第四電阻器
R5．．．第五電阻器
R6．．．第六電阻器
R12．．．電阻器
R51．．．電阻器
R52．．．電阻器
R61．．．電阻器
R62．．．電阻器/輸入偏壓電阻器
R63．．．電阻器
R64．．．電阻器/輸出偏移電阻器
R65．．．電阻器/輸出偏移電阻器
R71．．．電阻器
RA1．．．電阻器
RA2．．．電阻器
RA3．．．電阻器
RA31．．．電阻器
RA32．．．電阻器
RA4．．．電阻器
RA41．．．電阻器
RA42．．．電阻器
RB1．．．電阻器
RB2．．．電阻器
RB61．．．電阻器
Rext．．．參考電阻器
Rext31．．．參考電阻器
Rext41．．．參考電阻器
Rpoly．．．監視電阻器
Rterm．．．終止電阻器
Rterm1．．．終止電阻器
Rterm2．．．終止電阻器
SW3-0至SW3-N-1．．．開關
SW3-10至SW3-1N-1．．．開關
SW3-20至SW3-2N-1．．．開關
SW4-0至SW4-N-1．．．開關
SW4-10至SW4-1N-1．．．開關
SW4-20至SW4-2N-1．．．開關
SW41-0至SW41-N-1．．．開關
TRIM．．．控制信號
TRIM1．．．控制信號
TRIM2．．．控制信號
V1．．．第一驅動目標電壓
V2．．．第二驅動目標電壓
V3．．．第三驅動目標電壓
V4．．．第四驅動目標電壓
V31．．．電源供應
V41．．．電源供應
V51．．．共同電壓來源
V61．．．參考電壓來源
VDD．．．電源供應電位來源
VH．．．高輸出側
VL．．．低輸出側
VSS．．．參考電位來源
圖1係一電路圖，其顯示依據本發明之一第一具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖2係一電路圖，其顯示依據本發明之一第二具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖3係顯示依據本發明之一第三具體實施例的一通信裝置之一組態之圖式；
圖4係一電路圖，其顯示依據本發明之一第四具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖5係一電路圖，其顯示依據本發明之一第五具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖6係一電路圖，其顯示依據本發明之一第六具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖7係一電路圖，其顯示依據本發明之一第七具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖8係一電路圖，其顯示依據本發明之一第八具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖9係一電路圖，其顯示依據本發明之一第九具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖10係一電路圖，其顯示依據本發明之一第十具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖11係一流程圖，其顯示圖10之狀態機之操作；
圖12係一電路圖，其顯示依據本發明之一第十一具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖13係一電路圖，其顯示依據本發明之一第十二具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖14係一電路圖，其顯示依據本發明之一第十三具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖15係一電路圖，其顯示依據本發明之一第十四具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖16係一電路圖，其顯示依據本發明之一第十五具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖17係一電路圖，其顯示依據本發明之一第十六具體實施例之包括一差動驅動電路之一驅動器之一組態；
圖18係一電路圖，其顯示圖17之增益調整電路之一第一組態；
圖19係一電路圖，其顯示圖17之增益調整電路之一第二組態；
圖20係顯示依據本發明之一第十七具體實施例的一通信裝置之一組態之圖式；
圖21係顯示依據本發明之一第十八具體實施例的一通信裝置之一組態之圖式；
圖22係顯示依據本發明之一第十九具體實施例的一通信裝置之一組態之圖式；及
圖23係顯示依據本發明之一第二十具體實施例的一通信裝置之一組態之圖式。
1．．．驅動器
2．．．差動驅動電路
3．．．第一數位轉類比轉換器
4．．．第二數位轉類比轉換器
5．．．共同模式回授電路
21．．．第一電路
22．．．第二電路
23．．．第三電路
24．．．第四電路
A1．．．第一運算放大器
A2．．．第二運算放大器
A3．．．第三運算放大器
A4．．．第四運算放大器
A51．．．運算放大器
I31．．．電流來源
I32．．．電流來源
I3-0至I3-N-1．．．電源供應/電流來源
I41．．．電流來源
I42．．．電流來源
I4-0至I4-N-1．．．電源供應/電流來源
LV1．．．第一供應線
LV2．．．第二供應線
LV3．．．第三供應線
LV4．．．第四供應線
NO1．．．第一輸出節點
NO2．．．第二輸出節點
Q1．．．PMOS電晶體
Q2．．．PMOS電晶體
Q3．．．NMOS電晶體
Q4．．．NMOS電晶體
Q51．．．N型場效電晶體
Q52．．．N型場效電晶體
R1．．．第一電阻器
R2．．．第二電阻器
R3．．．第三電阻器
R4．．．第四電阻器
R51．．．電阻器
R52．．．電阻器
RA1．．．電阻器
RA2．．．電阻器
RA3．．．電阻器
RA4．．．電阻器
SW3-0至SW3-N-1．．．開關
SW4-0至SW4-N-1．．．開關
V1．．．第一驅動目標電壓
V2．．．第二驅動目標電壓
V3．．．第三驅動目標電壓
V4．．．第四驅動目標電壓
V51．．．共同電壓來源
VDD．．．電源供應電位來源
VSS．．．參考電位來源

Claims (20)

  1. 一種差動驅動電路，其包含以下之至少一者：一第一驅動系統，其包括一第一導電率類型之一第一場效電晶體，該第一導電率類型之一第二場效電晶體，一第一電阻器與一第二電阻器，一第一電路，其控制該第一場效電晶體之一源極電壓致使成為等於所供應之一第一驅動目標電壓，及一第二電路，其控制該第二場效電晶體之一源極電壓致使成為等於所供應之一第二驅動目標電壓，該第一場效電晶體具有經由該第一電阻器而連接至一電源供應電位來源之一源極，及連接至一第一輸出節點之一汲極，該第二場效電晶體具有經由該第二電阻器而連接至該電源供應電位來源之一源極，及連接至一第二輸出節點之一汲極；及一第二驅動系統，其包括一第二導電率類型之一第三場效電晶體，該第二導電率類型之一第四場效電晶體，一第三電阻器與一第四電阻器，一第三電路，其控制該第三場效電晶體之一源極電壓致使成為等於所供應之一第三驅動目標電壓，及一第四電路，其控制該第四場效電晶體之一源極電壓致使成為等於所供應之一第四驅動目標電壓，該第三場效電晶體具有經由該第三電阻器而連接至一參考電位來源之一源極，及連接至該第一輸出節點之一汲極，該第四場效電晶體具有經由該第四電阻器而連接至該參考電位來源之一源極，及連接至該第二輸出節點之一汲極，其中該差動驅動電路驅動一共同模式電壓以便橫跨一負載電阻形成一恆定差動信號。
  2. 如請求項1之差動驅動電路，其中：在該第一驅動系統中，該第一驅動目標電壓與該第二驅動目標電壓形成一其總和為恆定的差動信號對；及在該第二驅動系統中，該第三驅動目標電壓與該第四驅動目標電壓形成一其總和為恆定的差動信號對。
  3. 如請求項2之差動驅動電路，其中若該差動驅動電路具有該第一驅動系統與該第二驅動系統，則該第一驅動目標電壓與該第三驅動目標電壓係具有一偏移之相同波形之信號，及該第二驅動目標電壓與該第四驅動目標電壓係具有一偏移之相同波形之信號。
  4. 如請求項2之差動驅動電路，其中：在該第一驅動系統中，該第一驅動目標電壓與該第二驅動目標電壓之一平均電壓係經偏壓致使成為比該電源供應電位低一恆定值；及在該第二驅動系統中，該第三驅動目標電壓與該第四驅動目標電壓之一平均電壓係經偏壓致使成為比該參考電位高一恆定值。
  5. 如請求項1之差動驅動電路，其中：該第一電路包括一第一運算放大器，該第一運算放大器具有連接至該第一驅動目標電壓之一供應線的一第一輸入端子，連接至該第一場效電晶體之該源極的一第二輸入端子，及連接至該第一場效電晶體之一閘極的一輸出；該第二電路包括一第二運算放大器，該第二運算放大器具有連接至該第二驅動目標電壓之一供應線的一第三輸入端子，連接至該第二場效電晶體之該源極的一第四輸入端子，及連接至該第二場效電晶體之一閘極的一輸出；該第三電路包括一第三運算放大器，該第三運算放大器具有連接至該第三驅動目標電壓之一供應線的一第五輸入端子，連接至該第三場效電晶體之該源極的一第六輸入端子，及連接至該第三場效電晶體之一閘極的一輸出；及該第四電路包括一第四運算放大器，該第四運算放大器具有連接至該第四驅動目標電壓之一供應線的一第七輸入端子，連接至該第四場效電晶體之該源極的一第八輸入端子，及連接至該第四場效電晶體之一閘極的一輸出。
  6. 如請求項1之差動驅動電路，其中：該第一驅動系統進一步包括一連接在該第一場效電晶體之該源極與該第二場效電晶體之該源極之間的第五電阻器；及該第二驅動系統進一步包括一連接在該第三場效電晶體之該源極與該第四場效電晶體之該源極之間的第六電阻器。
  7. 如請求項5之差動驅動電路，其中：該第一驅動系統進一步包括一連接在該第一場效電晶體之該源極與該第二場效電晶體之該源極之間的第五電阻器；及該第二驅動系統進一步包括一連接在該第三場效電晶體之該源極與該第四場效電晶體之該源極之間的第六電阻器。
  8. 如請求項1之差動驅動電路，其中：該第一驅動系統進一步包括一數位轉類比轉換器(DAC)，其依據輸入數位資料而產生該第一驅動目標電位與該第二驅動目標電位；及該第二驅動系統進一步包括一數位轉類比轉換器(DAC)，其依據輸入數位資料而產生該第三驅動目標電位與該第四驅動目標電位。
  9. 如請求項8之差動驅動電路，其中：該第一驅動系統進一步包括一第一DAC，其自兩個數值輸入之一第一加法/減法結果產生該第一驅動目標電位，及一第二DAC，其自兩個數值輸入之一第二加法/減法結果產生該第二驅動目標電位；及該第二驅動系統進一步包括一第三DAC，其自兩個數值輸入之一第三加法/減法結果產生該第三驅動目標電位，及一第四DAC，其自兩個數值輸入之一第四加法/減法結果產生該第四驅動目標電位。
  10. 如請求項9之差動驅動電路，其中：該第一驅動系統進一步包括一穩定電路，其使該第一DAC與該第二DAC之輸出穩定；及該第二驅動系統進一步包括一穩定電路，其使該第三DAC與該第四DAC之輸出穩定。
  11. 如請求項8之差動驅動電路，其中：該第一驅動系統進一步包括一乘法器，其將一特定輸入乘以一指定係數以便使該DAC相對於該輸入之一輸出變為一恆定值，且輸入該經乘法運算輸入至該DAC；及該第二驅動系統進一步包括一乘法器，其將一特定輸入乘以一指定係數以便使該DAC相對於該輸入之一輸出變為一恆定值，且輸入該經乘法運算輸入至該DAC。
  12. 如請求項1之差動驅動電路，其中：該第一驅動系統進一步包括一第一差動放大器，其接收一差動電壓且產生該第一驅動目標電壓與該第二驅動目標電壓、將該已產生第一驅動目標電壓供應至該第一電路及將該已產生第二驅動目標電壓供應至該第二電路；該第二驅動系統進一步包括一第二差動放大器，其接收該差動電壓且產生該第三驅動目標電壓與該第四驅動目標電壓、將該已產生第三驅動目標電壓供應至該第三電路及將該已產生第四驅動目標電壓供應至該第四電路。
  13. 如請求項12之差動驅動電路，其中：該第一驅動系統進一步包括一連接在該第一場效電晶體之該源極與該第二場效電晶體之該源極之間的第五電阻器；及該第二驅動系統進一步包括一連接在該第三場效電晶體之該源極與該第四場效電晶體之該源極之間的第六電阻器。
  14. 如請求項12之差動驅動電路，其中：該第一驅動系統進一步包括一偏移加法電路，其將一偏移與由該第一差動放大器所產生之該第一驅動目標電位與該第二驅動目標電位之每一者相加；及該第二驅動系統進一步包括一偏移加法電路，其將一偏移與由該第二差動放大器所產生之該第三驅動目標電位與該第四驅動目標電位之每一者相加。
  15. 如請求項12之差動驅動電路，其中：該第一驅動系統進一步包括一第一電阻調整場效電晶體，其係與該第一差動放大器之一負載電阻並聯連接，及一調整電路，其調整該第一電阻調整場效電晶體之一閘極電位；及該第二驅動系統進一步包括一第二電阻調整場效電晶體，其係與該第二差動放大器之一負載電阻並聯連接，及一調整電路，其調整該第二電阻調整場效電晶體之一閘極電位。
  16. 如請求項5之差動驅動電路，其中該差動驅動電路係與一吸收供應至一負載側之過剩電流的共同模式回授電路連接。
  17. 一種通信裝置，其包含配置於一差動傳輸線之任一端側上之一發射器，其中：該發射器包括一差動驅動電路，其驅動一共同模式電壓以便橫跨一負載電阻形成一恆定差動信號；及該差動驅動電路包括一第一導電率類型之一第一場效電晶體，該第一導電率類型之一第二場效電晶體，一第二導電率類型之一第三場效電晶體，該第二導電率類型之一第四場效電晶體，一第一輸出節點與一第二輸出節點，一第一電阻器、一第二電阻器、一第三電阻器及一第四電阻器，該第一場效電晶體具有經由該第一電阻器而連接至一電源供應電位之一源極，及連接至該第一輸出節點之一汲極，該第二場效電晶體具有經由該第二電阻器而連接至該電源供應電位之一源極，及連接至該第二輸出節點之一汲極，該第三場效電晶體具有經由該第三電阻器而連接至一參考電位之一源極，及連接至該第一輸出節點之一汲極，該第四場效電晶體具有經由該第四電阻器而連接至該參考電位之一源極，及連接至該第二輸出節點之一汲極，一第一電路，其控制該第一場效電晶體之一源極電壓致使成為等於所供應之一第一驅動目標電壓，一第二電路，其控制該第二場效電晶體之一源極電壓致使成為等於所供應之一第二驅動目標電壓，一第三電路，其控制該第三場效電晶體之一源極電壓致使成為等於所供應之一第三驅動目標電壓，及一第四電路，其控制該第四場效電晶體之一源極電壓致使成為等於所供應之一第四驅動目標電壓。
  18. 如請求項17之通信裝置，其中該差動驅動電路進一步包括：一第五電阻器，其連接在該第一場效電晶體之該源極與該第二場效電晶體之該源極之間；及一第六電阻器，其連接在該第三場效電晶體之該源極與該第四場效電晶體之該源極之間。
  19. 如請求項17之通信裝置，其進一步包含：一第一差動放大器，其接收一差動電壓且產生該第一驅動目標電壓與該第二驅動目標電壓、將該已產生第一驅動目標電壓供應至該第一電路及將該已產生第二驅動目標電壓供應至該第二電路；及一第二差動放大器，其接收該差動電壓且產生該第三驅動目標電壓與該第四驅動目標電壓、將該已產生第三驅動目標電壓供應至該第三電路及將該已產生第四驅動目標電壓供應至該第四電路。
  20. 如請求項17之通信裝置，其進一步包含一接收器，該接收器係相對於該差動傳輸線與該發射器並聯配置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5581913B2 (ja) * 2010-09-06 2014-09-03 ソニー株式会社 ドライバアンプ回路および通信システム
KR101332072B1 (ko) 2011-11-17 2014-01-22 서울시립대학교 산학협력단 전원장치에 사용되는 ic 회로
US9531337B2 (en) * 2014-05-29 2016-12-27 Qualcomm Incorporated Transmitter digital-to-analog converter (DAC)-baseband filter (BBF) common mode interface
US9882482B1 (en) * 2016-09-15 2018-01-30 Monolithic Power Systems, Inc. Current sense circuit with adaptive common mode voltage adjust and associated method thereof
US11005477B2 (en) * 2016-10-12 2021-05-11 Sony Semiconductor Solutions Corporation Driver circuit and control method therefor, and transmission/reception system
CN112737567A (zh) 2017-05-08 2021-04-30 华为技术有限公司 一种叠加运算电路及浮动电压数模转换电路
JP7317332B2 (ja) * 2017-10-19 2023-07-31 ザインエレクトロニクス株式会社 送信装置および送受信システム
GB201801995D0 (en) * 2018-02-07 2018-03-28 Analog Devices Global Unlimited Co A method of and apparatus for detecting open circuit conditions at an input to a signal chain and for detecting channel imbalance in a differential signal
DE102018221586A1 (de) * 2018-12-13 2020-06-18 Robert Bosch Gmbh Störsichere Übertragung von Signalen zwischen unterschiedlichen Massepotentialen
TWI756531B (zh) * 2019-04-09 2022-03-01 瑞昱半導體股份有限公司 傳送器、接收器及混合式傳送接收器
CN112398466A (zh) * 2019-08-15 2021-02-23 成都锐成芯微科技股份有限公司 一种低压高速驱动电路
CN116192122B (zh) * 2023-04-26 2023-07-14 安徽矽磊电子科技有限公司 一种差分电平转换控制电路的控制电路及控制方法
CN116938222B (zh) * 2023-09-15 2024-01-09 芯潮流(珠海)科技有限公司 补偿校准电路、输出驱动器及电子设备
CN117497020B (zh) * 2023-12-29 2024-04-19 长鑫存储技术(西安)有限公司 输出驱动电路及存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624670B2 (en) * 2001-03-21 2003-09-23 Texas Instruments Incorporated High speed voltage mode differential digital output driver with edge-emphasis and pre-equalization
US6856178B1 (en) * 2003-07-31 2005-02-15 Silicon Bridge, Inc. Multi-function input/output driver

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2606960A1 (fr) * 1986-11-14 1988-05-20 Efcis Circuit d'emission de signaux numeriques pour un reseau telephonique
US5740201A (en) * 1993-12-10 1998-04-14 International Business Machines Corporation Dual differential and binary data transmission arrangement
US5504782A (en) * 1994-07-29 1996-04-02 Motorola Inc. Current mode transmitter and receiver for reduced RFI
US5589831A (en) * 1995-01-30 1996-12-31 Samsung Semiconductor, Inc. Fully differential flash ADC based on the voltage follower amplifier structure
JP2004254155A (ja) * 2003-02-21 2004-09-09 Kanji Otsuka 信号伝送装置および配線構造
JP4923442B2 (ja) * 2005-06-06 2012-04-25 ソニー株式会社 差動信号伝送回路および差動信号伝送装置
JP2008182418A (ja) * 2007-01-24 2008-08-07 Sharp Corp 半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624670B2 (en) * 2001-03-21 2003-09-23 Texas Instruments Incorporated High speed voltage mode differential digital output driver with edge-emphasis and pre-equalization
US6856178B1 (en) * 2003-07-31 2005-02-15 Silicon Bridge, Inc. Multi-function input/output driver

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Khorramabadi, H.; , "A CMOS line driver with 80-dB linearity for ISDN applications," Solid-State Circuits, IEEE Journal of , vol.27, no.4, pp.539-544, Apr 1992. *

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Publication number Publication date
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