JP5114293B2 - 波形等化回路 - Google Patents

Description

本発明は、波形等化回路に関し、特に、データ伝送システムにおける送信側の波形等化回路に適用して有益な技術に関するものである。

図２は、一般的なデータ伝送システムの概略図である。データ伝送システムは、送信回路１１、伝送線路１２，１３、受信回路１４から構成される。容量１５，１６は、送信回路１１の出力端子の負荷容量を示している。図２では、差動信号システムを例にしているがシングルエンド信号システムでも構わない。データ伝送システムでは、送信データ信号が送信回路１１を経由して送信される。送信回路１１の出力信号１７は、例えばバックプレーン基板などの伝送線路１２を介して、受信回路１４に到達する。

ここで、伝送線路１２の出力信号１８は、伝送線路１２での減衰、反射、クロストークなどにより、入力信号（１７）に比べ波形が減衰し、また、波形に歪みが生じる。図４は、伝送線路１２の損失特性の一例である。一般に、伝送線路損失の周波数特性は、信号の高周波成分ほど高い減衰が生じるロウパスフィルタの特性を持つ。図３は、図４のような伝送損失特性を持つ伝送線路における、１ビットのみ‘１’を送信する場合の入力波形２１と出力波形２２である。伝送線路の減衰特性により、出力波形２２の振幅が減少し、波形に歪みが生じる。また、波形の立ち上がり、立下り時間が増加する。これにより、この波形歪みが次シンボルに混合し、データ受信を困難にするＩＳＩ（Inter Symbol Interference）が生じる。受信回路１４では、信号１８から元の送信データを復元する。

図２に示すようなデータ伝送システムにおいて、送信側のデータ出力回路では、伝送線路での信号の減衰等による通信品質の悪化を補償するため、通常、波形等化機能が用いられている。具体的には、伝送線路での信号の減衰を予め見越して、その減衰を打ち消す様に送信データ信号の波形形状を強調してデータを送信している。

この種の従来技術として、例えば、特許文献１では、概略的に図５に示すような送信側のデータ出力回路が用いられている。図５の出力回路は、１データシンボル時間（１ビットのデータを送信するのに許容される最大時間、データレートの逆数）分の遅延回路４１，４２、駆動力調整機能を持った出力バッファ４３，４４，４５、波形加算器４６から構成される。ここでは、送信データ信号が３経路に分けられ、３データシンボル分の駆動力を調整した波形を加算することにより、波形等化を実現する例を示している。この出力回路では、出力バッファ４３には送信データ信号が直接入力され、出力バッファ４４，４５にはそれぞれ１シンボル時間遅延、２シンボル時間遅延した送信データ信号が入力される。波形加算器４６では、出力バッファ４３，４４，４５の出力信号が加算され、伝送線路へ出力される。波形等化の制御量は、波形加算するデータシンボル数と、出力バッファ４３，４４，４５の駆動力を変化させることにより調整可能である。このように、シンボル時間単位での波形を加算することで、シンボルポイントのＩＳＩを低減することができる。

また、例えば、特許文献２には、第１の増幅回路、第２の増幅回路、フィルタ回路、逆相加算回路などを備え、受信回路内で用いられるイコライザ回路が記載されている。入力信号は、第１の増幅回路で増幅されると共に、フィルタ回路を介して第２の増幅回路で増幅され、逆相加算回路は、第１の増幅回路の出力から第２の増幅回路の出力を減算して出力する。フィルタ回路は、少なくとも積分回路を含み、低域通過型フィルタや帯域通過型フィルタで構成される。これによって、逆相加算回路からは、入力信号の高域成分がより強調された信号が得られる。
特表２００７−５１５１３０号公報 特開２００７−１２９６１９号公報

例えば、図５で説明したように、データ伝送システムにおける送信側出力回路では、シンボル時間単位で遅延した波形を加算することで、シンボル時間単位の波形等化を実現している。しかし、データ伝送速度を更に高速化していくと、図４の損失特性に示すように、より高周波成分の信号が減衰する上に、信号遷移に許容される１シンボル分時間は減少することになる。従って、送信データ信号が遷移した際の出力回路の出力信号の遷移にかかる時間が１シンボル時間の数倍にもなり、データ伝送が加速度的に困難になる。ある伝送速度より高速な伝送システムでは、もはや伝送線路の損失にかかわらず、出力バッファの出力インピーダンスとパッド等による負荷容量による伝送損失のみで送信信号は大きく減衰されるため、データ伝送がほぼ不可能になる。

このような伝送損失の大きな高速データ伝送システムにおいて、従来の波形等化技術を用いて伝送を行うには、加算する波形の数を増加させる必要がある。しかし、これは回路規模、設計工数といったコスト面の増大や消費電力の増大等を招く。また、減衰量が大きすぎるため、従来のシンボル時間単位の波形等化では、加算する波形の数を増加させても、１シンボル時間以内に出力回路の出力信号の波形遷移を完了させることが困難である。

本発明はこのような問題を解決するためになされたものであり、その目的の一つは、データ伝送の通信品質を低コストで向上可能な波形等化回路を提供することである。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明の代表的な実施の形態による波形等化回路は、送信データ信号の遷移を検出する遷移検出回路と、伝送線路の損失を打ち消すように、遷移検出回路の検出信号を用いて送信データ信号の遷移を強調して、外部に出力する出力回路を備えて構成される。また、本発明の他の代表的な実施の形態による波形等化回路は、差動信号となる送信データ信号対の遷移を検出し、各信号対毎の検出信号を出力する遷移検出回路と、伝送線路の損失を打ち消すように、遷移検出回路の各検出信号を用いて送信データ信号対のそれぞれの遷移を強調して、外部に出力する出力回路を備えて構成される。さらに、遷移検出回路は、各信号対毎に出力する検出信号の大きさに差をつけることで、差動信号間のオフセット電圧等の補償も可能な構成となっている。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、データ伝送の通信品質の向上が低コストで実現可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

まず、本発明の主な実施の形態による波形等化回路に関し、以下、その構成を簡単に説明する。

本実施の形態による波形等化回路は、入力された送信データ信号に対して波形等化を行い、その結果となる出力データ信号を出力する出力回路と、送信データ信号の遷移を検出する遷移検出回路とを備えるものとなっている。そして、この出力回路は、波形等化を行う際に遷移検出回路からの検出信号を用いて送信データ信号の遷移を強調する動作を行い、この遷移が強調された結果となる出力データ信号を出力するものとなっている。これによって、伝送線路による高周波帯域の減衰を補償する波形等化を簡単な回路構成（すなわち低コスト）で実現でき、データ伝送の通信品質を向上させることが可能となる。

ここで、前記出力回路は、より具体的には、例えば、カレントスイッチ回路と電流加算回路とから構成される。カレントスイッチ回路は、送信データ信号の電圧値に応じた駆動電流を流すトランジスタと、このトランジスタに電気的に結合され、このトランジスタに流れる駆動電流を電圧に変換する負荷部とを備える。一方、電流加算回路は、前記負荷部に電気的に結合され、遷移検出回路からの検出信号の電圧値に応じた駆動電流を流し、この駆動電流を前記負荷部に流れる駆動電流に加算（減算）するトランジスタを備える。

また、前記遷移検出回路は、送信データ信号の遷移を受けて検出パルス信号を出力し、この検出パルス信号の電圧振幅とパルス幅（パルス出力時間）のどちらか一方あるいは両方を外部からの設定によって制御可能な構成となっている。これによって、様々な伝送線路の特性に応じて柔軟に波形等化を実現可能となる。

前記遷移検出回路は、より具体的には、例えば、一端に送信データ信号が入力され他端が電流加算回路のトランジスタに結合された容量と、この容量の他端と遷移検出回路の電源との間に挿入された抵抗とからなる所謂微分回路で構成されたものとなっている。そして、この抵抗の値ならびに容量の値のどちらか一方あるいは両方が外部からの設定によって制御可能な構成となっている。なお、この抵抗は、例えば、単数または複数のトランジスタによって実現することもできる。また、前記出力回路の電源と前記遷移検出回路の電源は、それぞれ電圧値が異なるものにすることが望ましく、これによって波形等化の効果を強化することができる。

さらに、本実施の形態による波形等化回路は、前述したような構成を備えつつ、送信データ信号および反転送信データ信号が入力され、これらに対して波形等化を行い、その結果となる出力データ信号および反転出力データ信号を出力する差動回路構成となっている。この場合、前述したカレントスイッチ回路は、差動対となる２個のトランジスタと、各トランジスタに電気的に結合される２個の負荷部を備え、電流加算回路は、前記２個の負荷部にそれぞれ電気的に結合され差動対となる２個のトランジスタを備える。そして、遷移検出回路は、送信データ信号の遷移を検出し、その遷移の方向に応じた極性の第１検出パルス信号を出力すると共に、反転送信データ信号の遷移を検出し、その遷移の方向に応じた極性の第２検出パルス信号を出力する。電流加算回路内の差動トランジスタ対は、この第１および第２検出パルス信号を差動入力として動作し、一方の負荷部の駆動電流を加算し、他方の負荷部の駆動電流を減算する。このように、差動構成の波形等化回路を用いることで、より高速な伝送システムに対応可能となり、その上で適切な波形等化を低コストで実現可能となる。

また、この差動回路構成による波形等化回路は、第１検出パルス信号と第２検出パルス信号に関し、その電圧振幅の絶対値およびパルス幅（パルス出力時間）の大きさのいずれか一方または両方が異なるように構成されたものとなっている。これは、例えば、遷移検出回路を前述したような容量と抵抗で構成した場合、第１検出パルス信号に対応する容量値または抵抗値と第２検出パルス信号に対応する容量値または抵抗値とを外部からの設定によって異なる値に制御すればよい。または、第１検出パルス信号に対応する容量の電流加算回路側ノードと第２検出パルス信号に対応する容量の電流加算回路側ノードのいずれか一方のノードと、遷移検出回路の電源もしくは接地ノードとの間に電流源を接続可能な構成とすればよい。このように、第１検出パルス信号と第２検出パルス信号に差を持たせることで、伝送線路の差動信号特性や増幅回路のオフセット電圧などを補償できる。

次にこれらの構成を含んだ波形等化回路のより具体的な構成に関し、以下の実施の形態で詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１による波形等化回路において、その構成例を示す回路図である。本実施の形態による波形等化回路は、前述した図２のデータ伝送システムにおける送信回路１１に含まれるものとなっている。図１の波形等化回路（送信回路または送信側出力回路）は、遷移検出回路６１，６２、カレントスイッチ回路６００、電流加算回路６１０とから構成される。本実施の形態では、差動回路を例に説明するが、シングルエンド回路を使用してもよい。カレントスイッチ回路６００と電流加算回路６１０の両回路は、差動データ入力信号を伝送線路に出力する出力バッファを構成する。

カレントスイッチ回路６００は、負荷抵抗６０１，６０２、ＮＭＯＳトランジスタ６０３，６０４、電流源６０５から構成される。また、電流加算回路６１０は、ＮＭＯＳトランジスタ６１１，６１２、可変電流源６１３から構成される。送信データ信号６３および反転送信データ信号６４からなる差動データ入力信号６２０の論理値により、カレントスイッチ回路６００内のＮＭＯＳトランジスタ６０３，６０４の一方がオンし、他方がオフし、出力データ信号６８および反転出力データ信号６７からなる差動データ出力信号６２１を確定する。電流加算回路６１０は、当該出力バッファの駆動力を制御するために設けられたものであり、カレントスイッチ回路６００の差動データ出力信号６２１に接続され、差動データ出力信号６２１を駆動する電流を加算する。

送信データ信号６３および反転送信データ信号６４は、それぞれ、カレントスイッチ回路６００のＮＭＯＳトランジスタ６０３および６０４のゲート端子に接続される。また、送信データ信号６３および反転送信データ信号６４は、それぞれ、遷移検出回路６１および６２にも接続され、遷移検出回路６１および６２の出力が、それぞれ、電流加算回路６１０のＮＭＯＳトランジスタ６１１および６１２のゲート端子に接続される。遷移検出回路６１は、送信データ信号６３のデータの遷移を検出する回路であり、遷移検出回路６２は、反転送信データ信号６４のデータの遷移を検出する回路である。遷移検出回路６１，６２は、共に同様の回路構成となっており、詳細は後述するが、共通の設定データ信号６９に基づいて動作特性を設定可能となっている。

図７に、遷移検出回路６１，６２の動作波形の一例を示す。図７の波形７１は、遷移検出回路６１の入力である送信データ信号６３を示している。また、波形７２は、遷移検出回路６１の出力である図１におけるノード６５の波形を示している。図７では、送信データ信号６３として、デジタル信号“０００１１１１０”が入力された場合を例として示している。遷移検出回路６１は、送信データ信号６３が０から１、または１から０に遷移したことを検出し、その時にパルス信号を出力する回路である。

遷移検出回路６１は、送信データ信号６３の遷移がない時（送信データ信号が０または１が連続する時）、一定電圧Ｖ０を出力する。送信データ信号６３が０から１に遷移する時、最大電圧Ｖ０＋Ｖｈとなるパルス信号を出力する。逆に、送信データ信号６３が１から０に遷移する時、最小電圧Ｖ０−Ｖｌとなるパルス信号を出力する。ＶｈとＶｌは後述するように、設定データ信号６９に基づいて制御することが可能である。遷移検出回路６１の出力（ノード６５）は、送信データ信号の遷移時に電圧Ｖ０から電圧Ｖ０＋Ｖｈまたは電圧Ｖ０−Ｖｌに遷移した後、徐々に元の電圧であるＶ０に収束していく。図７に示すこの元の電圧Ｖ０に収束する時間Ｔｗも、後述するように設定データ信号６９に基づいて制御可能である。なお、遷移検出回路６２は、反転送信データ信号６４を対象として遷移検出回路６１と同様の動作を行う。

図８は、遷移検出回路６１，６２の構成例の一つである。遷移検出回路６１，６２は、容量値が可変あるいは固定である容量８１と、抵抗値が可変あるいは固定である抵抗８２とから構成される。容量８１は、遷移検出回路６１，６２のそれぞれにおいて入力と出力の間に挿入され、抵抗８２は出力と電源８３の間に挿入される。図７の波形７２の電圧Ｖ０は、電源８３の電圧に等しい。入力信号は容量８１を介して出力に接続されているので、入力信号に変化があった場合のみ、入力信号と同じ電圧方向に変化する信号が出力される。これに対して、入力信号が一定の場合は、電圧Ｖ０が出力される。

図７に示すように、遷移検出回路６１，６２が出力する電圧は、入力信号が０から１へ遷移する時には電圧Ｖ０＋Ｖｈであり、１から０へ遷移する時には電圧Ｖ０−Ｖｌである。出力信号がＶ０から変化した場合、抵抗８２を介して電源８３と容量８１の間で電荷の充放電が行われ、出力電圧は徐々に電圧Ｖ０に接近していく。前述した設定データ信号６９に該当する容量値設定データ信号８９ａおよび／または抵抗値設定データ信号８９ｂにより容量８１の容量値と抵抗８２の抵抗値のいずれか一方または両方を変化させることで、図７の波形７２の電圧Ｖ０＋Ｖｈや電圧Ｖ０−Ｖｌと、パルス信号の頂点から定常電圧Ｖ０に戻る時間Ｔｗを制御することができる。

図９は、遷移検出回路６１，６２の別の構成例であり、図８の抵抗８２の代わりにトランジスタを用いたものである。遷移検出回路６１，６２は、容量値が可変あるいは固定である容量９１と、サイズが可変あるいは固定であるＰＭＯＳトランジスタ９２およびＮＭＯＳトランジスタ９３とから構成される。容量９１は、遷移検出回路６１，６２のそれぞれの入力と出力の間に挿入される。ＰＭＯＳトランジスタ９２とＮＭＯＳトランジスタ９３は、ソース、ドレイン間が出力と電源９４との間に挿入される。ＰＭＯＳトランジスタ９２のゲートは入力に、ＮＭＯＳトランジスタ９３のゲートは出力に接続される。図７の波形７２の電圧Ｖ０は電源９４の電圧に等しい。入力信号が遷移した時の振る舞いは、図８の場合とほぼ同様なので、以下簡単に省略する。

図９の構成例において、出力信号がＶ０から変化した場合に容量９１の電荷を充放電するのは、ＰＭＯＳトランジスタ９２およびＮＭＯＳトランジスタ９３である。容量９１の容量値は設定データ信号６９に該当する容量値設定データ信号９９ａで設定可能となっている。ＰＭＯＳトランジスタ９２およびＮＭＯＳトランジスタ９３は、それぞれ、設定データ信号６９に該当する回路定数設定データ信号［Ａ］９９ｂおよび回路定数設定データ信号［Ｂ］９９ｃに応じて例えばゲート幅等を設定可能となっており、これに伴いソース−ドレイン間の抵抗値を可変設定可能となっている。ＰＭＯＳトランジスタ９２は、入力が１から０に遷移する際に主体的に動作し、ＮＭＯＳトランジスタ９３は、入力が０から１に遷移する際に主体的に動作する。なお、遷移検出回路６１，６２の電源電圧と、カレントスイッチ回路６００の電源電圧は、同じ電圧でも異なる電圧にしてもよい。遷移検出回路６１，６２の電源電圧をカレントスイッチ回路６００の電源電圧と異なる電圧にすると、波形等化の効果をより強化することができる。

本実施の形態における送信回路の簡単な動作内容を以下に説明する。前述したように、送信データ信号６３、反転送信データ信号６４はデジタル信号であり、また、それぞれの信号の遷移検出信号（ノード６５，６６）はアナログ信号である。遷移検出信号（６５，６６）は、送信データ信号６３および反転送信データ信号６４の非遷移時は電圧Ｖ０を出力し、遷移時にはある形状のパルス信号を出力する。カレントスイッチ回路６００内のＮＭＯＳトランジスタ６０３，６０４は、送信データ信号６３および反転送信データ信号６４によりどちらか一方がオンし、他方がオフする。ＮＭＯＳトランジスタ６０３，６０４のオフしたトランジスタ側のドレイン端子（すなわちカレントスイッチ回路６００の出力データ信号６７あるいは６８）は、カレントスイッチ回路６００の電源電圧をハイレベルとして出力し、一方のオフしたトランジスタ側のドレイン端子はある電圧をローレベルとして出力する。この時、カレントスイッチ回路６００が出力しようとするローレベル電圧は、「［カレントスイッチ回路６００の電源電圧］−［負荷抵抗６０１あるいは６０２の抵抗値］×［電流源６０５の電流値］」、である。

送信データ信号６３、および反転送信データ信６４が、それぞれ、０から１、および１から０に遷移する場合を例に動作を説明すると、ＮＭＯＳトランジスタ６０３がオフ状態からオンし、ＮＭＯＳトランジスタ６０４がオン状態からオフする。よって、カレントスイッチ回路６００は、反転出力データ信号６７にローレベルを、出力データ信号６８にハイレベルを、ある遷移時間をもって出力しようとする。

電流加算回路６１０は、送信データ信号６３、および反転送信データ信号６４が遷移した時に、カレントスイッチ回路６００による出力データ信号（６７，６８）の遷移に用いる電流を加算し、出力データ信号（６７，６８）の遷移時間を短縮する役割を担う。遷移検出回路６１，６２により、ＮＭＯＳトランジスタ６１１，６１２のゲートには、送信データ信号（６３，６４）の非遷移時において電圧Ｖ０が入力され、遷移時においてパルス信号が入力される。送信データ信号の非遷移時には、ＮＭＯＳトランジスタ６１１，６１２共にオンするため、負荷抵抗６０１，６０２に流れる電流は、カレントスイッチ回路６００による電流に電流加算回路６１０による電流が加算される。よって、出力データ信号（６７，６８）の電圧値は、カレントスイッチ回路６００が出力する電圧より、「［ＮＭＯＳトランジスタ６１１，６１２に流れる電流］×［負荷抵抗６０１，６０２の抵抗値］」の電圧分だけ引き下げられる。

送信データ信号（６３，６４）の遷移時には、遷移検出回路６１，６２によってパルス信号が生成され、出力データ信号（６７，６８）の電圧値は次のようになる。電圧Ｖ０より高い電圧が入力されるＮＭＯＳトランジスタ（６１１又は６１２）が接続される方の出力データ信号（６７又は６８）の電圧は、強く引き下げられることになる。すなわち、短い時間で出力がより低いローレベルに遷移させられることになる。なぜなら、送信データ信号の遷移時には非遷移時より、負荷抵抗に流れていた電流が増加するためである。一方、電圧Ｖ０より低い電圧が入力されるＮＭＯＳトランジスタが接続される方の出力データ信号の電圧は、強く引き上げられることになる。すなわち、短い時間で出力がより高いハイレベルに遷移させられることになる。なぜなら、非遷移時より負荷抵抗に流れていた電流が減少するためである。

先ほどの送信データ信号の入力を例に示すと、ＮＭＯＳトランジスタ６１１は非遷移時より強くオンし、カレントスイッチ回路６００によりローレベルを出力しようとしている反転出力データ信号６７を更に強く引き下げる。一方、ＮＭＯＳトランジスタ６１２は非遷移時より弱くオン、又はオフし、カレントスイッチ回路６００によりハイレベルを出力しようとしている出力データ信号６８を更に強く引き上げる。これにより、送信データ信号（６３，６４）の遷移時に、出力バッファの出力データ信号（６７，６８）の遷移時間を短縮することができ、信号遷移を強調した信号を送信することができる。

また、前述したように、遷移検出回路６１，６２を構成する素子の値を制御することにより、パルス信号の高さ方向、および時間方向を制御できる。パルス信号の高さ方向を制御することにより、遷移時に加算または減算する電流値を制御することができる。つまり、出力データ信号（６７，６８）の信号遷移時間と出力電圧値を制御できる。また、パルス信号の時間方向を制御することにより、電流加算または減算を持続させる期間を制御することができ、伝送線路によって異なるＩＳＩによる通信品質劣化に対して、最適な波形等化を行うことができる。

図６は、図１の波形等化回路の動作概念を示す説明図である。図６に示すように、伝送線路は、ロウパスフィルタ（ＬＰＦ）特性を備え、高周波帯域において著しくゲインの低下を引き起こす。そうすると、伝送線路の受信端で波形の歪みが生じ、伝送されるデータが高速になるほど良質なデータ伝送が困難となる。図１の遷移検出回路６１，６２を介して電流加算回路６１０を駆動すると、遷移検出回路６１，６２のハイパスフィルタ（ＨＰＦ）特性により、伝送線路への送信データ信号の遷移時（すなわち送信データ信号の高周波帯域）において予めゲインを加算できるため、伝送線路による高周波帯域でのゲイン低下を補償することができる。これによって、データ伝送の品質を向上でき、データ伝送の高速化に対応可能となる。

以上のように、送信データ信号の信号遷移を強調した信号を送信することによって、送信回路での波形等化が可能である。また、遷移検出回路６１，６２が出力するパルス信号の電圧方向、および時間方向を変化させることにより、波形等化の効果を制御し、伝送線路の特性に応じた最適な波形等化を適用することが可能である。

（実施の形態２）
図１０は、本発明による実施の形態２の波形等化回路において、その構成例を示す回路図である。図１０に示す波形等化回路は、図２に示したデータ伝送システムにおける送信側の波形等化回路に関する。図２に示すデータ伝送システムの概要は、既に説明したので省略する。また、図１０において、実施の形態１で説明した図１と同様の構成部分については同じ番号を付し、その説明は省略する。

図１０の波形等化回路（送信回路または送信側出力回路）は、遷移検出部１０１、カレントスイッチ回路６００、電流加算回路６１０とから構成され、遷移検出部１０１は、遷移検出回路［１］１０２ａと遷移選出回路［２］１０２ｂを含んで構成される。本実施の形態では、差動回路を例に説明するが、シングルエンド回路を使用してもよい。カレントスイッチ回路６００と、電流加算回路６１０の構成は、実施の形態１と同様なので、その説明を省略する。

波形等化回路には、送信データ信号６３、およびその反転信号である反転送信データ信号６４が差動信号として入力される。送信データ信号６３、および反転送信データ信号６４はデジタル信号である。送信データ信号６３、および反転送信データ信号６４は、それぞれ、カレントスイッチ回路６００のＮＭＯＳトランジスタ６０３および６０４のゲート端子に接続される。また、送信データ信号６３および反転送信データ信号６４は、それぞれ、遷移検出回路［１］１０２ａおよび遷移検出回路［２］１０２ｂにも接続され、その出力となるノード１０３および１０４が、それぞれ電流加算回路６１０のＮＭＯＳトランジスタ６１１および６１２のゲート端子に接続される。

遷移検出回路［１］１０２ａおよび遷移検出回路［２］１０２ｂは、それぞれ、送信データ信号６３および反転送信データ信号６４のデータの遷移を検出する回路である。遷移検出回路［１］１０２ａおよび遷移検出回路［２］１０２ｂは、それぞれ、設定データ信号［１］６９ａおよび設定データ信号［２］６９ｂによって特性の設定が可能となっている。本実施の形態２では、実施の形態１の場合と異なり、遷移検出回路［１］１０２ａと遷移検出回路［２］１０２ｂの構成がそれぞれ異なるか、または共に同一構成であるが、設定データ信号［１］６９ａと設定データ信号［２］６９ｂの設定値が異なっていることが主要な特徴となっている。

図１１に、遷移検出回路［１］１０２ａと遷移検出回路［２］１０２ｂの動作波形の一例を示す。図１１の波形１１１および１１２は、それぞれ、遷移検出回路［１］１０２ａおよび［２］１０２ｂの入力である送信データ信号６３および反転送信データ信号６４を示している。また、波形１１３は、遷移検出回路［１］１０２ａの出力である図１０におけるノード１０３の波形を示している。同様に、波形１１４は、遷移検出回路［２］１０２ｂの出力である図１０におけるノード１０４の波形を示している。図１１では、送信データ信号６３として、デジタル信号“０００１１１１０”が入力された場合を例として示している。遷移検出回路［１］１０２ａおよび［２］１０２ｂは、送信データ信号６３および反転送信データ信号６４が０から１、または１から０に遷移したことを検出し、その時にパルス信号を出力する回路である。

遷移検出回路［１］１０２ａの出力と遷移検出回路［２］１０２ｂの出力との相違は、送信データ信号（６３，６４）の検出結果であるパルス信号の形状が、電圧方向と時間方向のどちらか、あるいはその両方で異なる点である。このように、出力するパルス信号の形状に予め差を生じさせることで、トランジスタの製造ばらつきによる回路のオフセット電圧や、伝送線路での差動ペア信号の特性誤差を補正することが可能となる。

遷移検出回路［１］１０２ａ，［２］１０２ｂは、送信データ信号（６３，６４）の遷移がない時（送信データ信号が０または１が連続する時）、一定電圧Ｖ０を出力する。送信データ信号（６３，６４）が０から１に遷移する時、遷移検出回路［１］１０２ａは、最大電圧Ｖ０＋Ｖｈ１となるパルス信号を出力し、遷移検出回路［２］１０２ｂは、Ｖ０＋Ｖｈ２となるパルス信号を出力する。逆に、送信データ信号（６３，６４）が１から０に遷移する時、遷移検出回路［１］１０２ａおよび遷移検出回路［２］１０２ｂは、それぞれ、最小電圧Ｖ０−Ｖｌ１およびＶ０−Ｖｌ２となるパルス信号を出力する。Ｖｈ１，Ｖｈ２とＶｌ１，Ｖｌ２は、後述するように設定データ信号［１］６９ａ，［２］６９ｂによって制御することが可能である。遷移検出回路［１］１０２ａ，［２］１０２ｂの出力ノード１０３，１０４は、送信データ遷移時に電圧Ｖ０から電圧Ｖ０＋Ｖｈ１，Ｖ０＋Ｖｈ２または電圧Ｖ０−Ｖｌ１，Ｖ０−Ｖｌ２に遷移した後、徐々に元の電圧であるＶ０に収束していく。この元の電圧Ｖ０に収束する時間Ｔｗ１，Ｔｗ２も、後述するように設定データ信号［１］６９ａ，［２］６９ｂによって制御可能である。

図１２は、図１１の遷移検出部１０１の構成例の他の一つである。図１２の遷移検出部１０１ａは、遷移検出回路１２６ａ，１２６ｂによって構成される。遷移検出回路１２６ａは、容量値が可変あるいは固定である容量１２１ａと、抵抗値が可変あるいは固定である抵抗１２２ａとから構成される。容量１２１ａは、一端に送信データ信号６３が入力され、他端（ノード１０３）に電流加算回路６１０のＮＭＯＳトランジスタ６１１のゲートが接続される。抵抗１２２ａは、ノード１０３と電源１２３の間に接続される。同様に、遷移検出回路１２６ｂは、容量値が可変あるいは固定である容量１２１ｂと、抵抗値が可変あるいは固定である抵抗１２２ｂとから構成される。容量１２１ｂは、一端に反転送信データ信号６４が入力され、他端（ノード１０４）に電流加算回路６１０のＮＭＯＳトランジスタ６１２のゲートが接続される。抵抗１２２ｂは、ノード１０４と電源１２４の間に接続される。

容量１２１ａは、容量値設定データ信号［１］１２９ａで容量値を設定でき、抵抗１２２ａは、抵抗値設定データ信号［１］１２９ｂで抵抗値を設定できる。容量１２１ｂは、容量値設定データ信号［２］１２９ｃで容量値を設定でき、抵抗１２２ｂは、抵抗値設定データ信号［２］１２９ｄで抵抗値を設定できる。容量値設定データ信号［１］１２９ａおよび抵抗値設定データ信号［１］１２９ｂは、図１０の設定データ信号［１］６９ａに該当し、容量値設定データ信号［２］１２９ｃおよび抵抗値設定データ信号［２］１２９ｄは、図１０の設定データ信号［２］６９ｂに該当する。

ここで、遷移検出回路１２６ａ，１２６ｂのそれぞれが出力するパルス信号に差を付けるため、容量値設定データ信号［１］１２９ａと容量値設定データ信号［２］１２９ｃを異なる値とするか、または抵抗値設定データ信号［１］１２９ｂと抵抗値設定データ信号［２］１２９ｄを異なる値に設定するか、あるいはその両方を異なる値に設定する。図１１の波形１１３および１１４の電圧Ｖ０は電源１２３，１２４の電圧に等しい。送信データ信号（６３，６４）は容量１２１ａ，１２１ｂを介して出力されるので、送信データ信号に変化があった場合のみ、送信データ信号と同じ電圧方向に変化するパルス信号がノード１０３，１０４に出力される。これに対して、送信データ信号が一定の場合は、電圧Ｖ０が出力される。動作の詳細は、遷移検出回路１２６ａ，１２６ｂのそれぞれが出力するパルス形状が異なること以外は、実施の形態１の場合と同様なので省略する。このように、容量１２１ａ，１２１ｂの容量値と、抵抗１２２ａ，１２２ｂの抵抗値を可変制御することで、図１１の波形１１３，１１４の電圧Ｖ０＋Ｖｈ１，Ｖ０＋Ｖｈ２や電圧Ｖ０−Ｖｌ１，Ｖ０−Ｖｌ２と、パルス信号の頂点から定常電圧Ｖ０に戻る時間Ｔｗ１，Ｔｗ２を制御することができる。

図１３は、図１１の遷移検出部１０１の構成例の他の一つである。図１３の遷移検出部１０１ｂは、遷移検出回路１３６ａ，１３６ｂと可変電流源１３７とスイッチ回路１３５によって構成される。遷移検出回路１３６ａは、容量値が可変あるいは固定である容量１３１ａと、抵抗値が可変あるいは固定である抵抗１３２ａとから構成される。容量１３１ａは、一端に送信データ信号６３が入力され、他端（ノード１０３）に電流加算回路６１０のＮＭＯＳトランジスタ６１１のゲートが接続される。抵抗１３２ａは、ノード１０３と電源１３３の間に接続される。同様に、遷移検出回路１３６ｂは、容量値が可変あるいは固定である容量１３１ｂと、抵抗値が可変あるいは固定である抵抗１３２ｂとから構成される。容量１３１ｂは、一端に反転送信データ信号６４が入力され、他端（ノード１０４）に電流加算回路６１０のＮＭＯＳトランジスタ６１２のゲートが接続される。抵抗１３２ｂは、ノード１０４と電源１３４の間に接続される。

容量１３１ａ，１３１ｂは、容量値設定データ信号１３９ａで容量値を設定でき、抵抗１３２ａ，１３２ｂは、抵抗値設定データ信号１３９ｂで抵抗値を設定できる。また、スイッチ回路１３５は、スイッチ設定データ信号１３９ｄに基づいてノード１０３またはノード１０４の一方に可変電流源１３７を接続する。可変電流源１３７の電流値は、電流値設定データ信号１３９ｃによって設定可能となっている。この場合、概念的に図１０と対応させると、設定データ信号［１］６９ａ，［２］６９ｂのそれぞれに、容量値設定データ信号１３９ａ、抵抗値設定データ信号１３９ｂ、電流値設定データ信号１３９ｃ、およびスイッチ設定データ信号１３９ｄが含まれ、この内のスイッチ設定データ信号１３９ｄのみ両者で異なる値が設定されることになる。

このような構成を用いて、遷移検出回路１３６ａ，１３６ｂの一方に可変電流源１３７を接続することで、図１１の波形１１３，１１４の電圧Ｖ０＋Ｖｈ１，Ｖ０＋Ｖｈ２や電圧Ｖ０−Ｖｌ１，Ｖ０−Ｖｌ２と、パルス信号の頂点から定常電圧Ｖ０に戻る時間Ｔｗ１，Ｔｗ２を制御でき、更には図１１の電圧Ｖ０を制御することもできる。なお、図１２および図１３では抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂを用いる例を示したが、図９に示したように、これらの抵抗をトランジスタに置き換えることも勿論可能である。また、図１３では、抵抗１３２ａ，１３２ｂを同じ抵抗値とし、容量１３１ａ，１３１ｂを同じ容量値としたが、図１２に示したように異なる値に設定できるように構成し、これに可変電流源１３７による設定を併用することで、遷移検出回路１３６ａ，１３６ｂの出力パルス信号に差を持たせるように構成することも可能である。

本実施の形態２における送信回路の動作は、遷移検出部１０１が出力する２本のパルス信号の形状が異なること以外は実施の形態１と同様なので、詳細な説明は省略する。図１０の送信回路も、図１の送信回路と同様に、送信データ信号（６３，６４）の遷移時に、出力バッファの出力データ信号（６７，６８）の遷移時間を短縮することができ、信号遷移を強調した信号を送信することができる。また、前述したように、遷移検出部１０１を構成する各素子の値を制御することにより、パルス信号の高さ方向、および時間方向を、差動信号それぞれ独立に制御できる。パルス信号の高さ方向を制御することにより、遷移時に加算または減算する電流値を制御することができる。つまり、出力データ信号（６７，６８）の信号遷移時間と出力電圧値を制御できる。また、パルス信号の時間方向を制御することにより、電流加算または減算を持続させる期間を制御することができ、伝送線路によって異なるＩＳＩによる通信品質劣化に対して、最適な波形等化を行うことができる。更に、設定データ信号［１］６９ａおよび設定データ信号［２］６９ｂを用いて、差動信号をそれぞれ独立に制御することにより、回路のオフセット電圧や伝送線路の差動信号特性を補正することができる。

以上、本発明の各実施の形態による主要な効果を纏めると、次のようになる。まず、送信データ信号の遷移を検出し、その検出結果から送信データ信号の遷移を強調して出力する手段を設けることにより、より簡単な回路構成で、シンボル時間単位及びシンボル時間内の波形等化を実現できる。また、差動の送信データ信号の遷移検出結果に差を持たせる手段を設けることにより、伝送線路の差動信号特性や増幅回路のオフセット電圧を補償できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本実施の形態による波形等化回路は、例えば数十Ｇｂｐｓを超えるような高速シリアルインタフェースの送信回路に適用して特に有益な技術であり、これに限らず、波形等化が必要な各種データ伝送システムに対して広く適用可能である。

本発明の実施の形態１による波形等化回路において、その構成例を示す回路図である。 一般的なデータ伝送システムの概略図である。 データ伝送システムの伝送線路の前後の波形を示した図である。 伝送線路の損失特性を示した図である。 本発明の前提として検討した従来技術による波形等化回路において、その構成例を示すブロック図である。 図１の波形等化回路の動作概念を示す説明図である。 図１の遷移検出回路の動作例を示す波形図である。 図１の遷移検出回路の詳細な構成例を示す回路図である。 図１の遷移検出回路の別の詳細な構成例を示す回路図である。 本発明による実施の形態２の波形等化回路において、その構成例を示す回路図である。 図１０の遷移検出部の動作例を示す波形図である。 図１０の遷移検出部の詳細な構成例を示す回路図である。 図１０の遷移検出部の別の詳細な構成例を示す回路図である。

符号の説明

１０１ 遷移検出部
１１ 送信回路
１２，１３ 伝送線路
１３５ スイッチ回路
１３７，６０５，６１３ 電流源
１４ 受信回路
１５，１６ 容量
１７ 送信回路の出力信号
１８ 伝送線路の出力信号
２１ 伝送線路入力波形
２２ 伝送線路出力波形
４１，４２ 遅延回路
４３〜４５ 出力バッファ
４６ 波形加算器
６００ カレントスイッチ回路
６０１，６０２ 負荷抵抗
６１，６２，１０２，１２６，１３６ 遷移検出回路
６１０ 電流加算回路
６２０ 差動データ入力信号
６２１ 差動データ出力信号
６３ 送信データ信号
６４ 反転送信データ信号
６５，６６，１０３，１０４ ノード
６７ 反転出力データ信号
６８ 出力データ信号
６９，８９，９９，１２９，１３９ 設定データ信号
７１，１１１，１１２ 送信データ信号波形
７２，１１３，１１４ 遷移検出回路の出力波形
８１，９１，１２１，１３１ 容量
８２，１２２，１３２ 抵抗
８３，９４，１２３，１２４，１３３，１３４ 電源
９２，９３，６０３，６０４，６１１，６１２ トランジスタ

Claims (1)

1. 送信回路と伝送線路と受信回路からなる差動データ伝送システムの送信回路に設けられ、
   送信データ信号および反転送信データ信号に対して波形等化を行い、その結果となる出力データ信号および反転出力データ信号を前記伝送線路に出力する出力回路と、
   前記送信データ信号の遷移を検出した際に第１検出信号を出力し、前記反転送信データ信号の遷移を検出した際に第２検出信号を出力する遷移検出回路とを備え、
   前記出力回路は、前記波形等化を行う際に、前記遷移検出回路からの前記第１および前記第２検出信号を用いて前記送信データ信号および前記反転送信データ信号の遷移を強調する動作を行い、この遷移が強調された信号を前記出力データ信号および前記反転出力データ信号として出力し、
   前記出力回路は、カレントスイッチ回路と電流加算回路を備え、
   前記カレントスイッチ回路は、
   第１負荷部および第２負荷部と、
   前記送信データ信号によってオン・オフ状態が制御され、前記第１負荷部と電気的に結合される第１トランジスタと、
   前記反転送信データ信号によってオン・オフ状態が制御され、前記第２負荷部と電気的に結合される第２トランジスタとを備え、
   前記電流加算回路は、
   前記第１検出信号によってオン・オフ状態が制御され、前記第１負荷部と電気的に結合される第３トランジスタと、
   前記第２検出信号によってオン・オフ状態が制御され、前記第２負荷部と電気的に結合される第４トランジスタとを備え、
   前記第１負荷部は、前記第１トランジスタと前記第３トランジスタに流れる電流を加算した電流を電圧に変換することで前記反転出力データ信号を出力し、
   前記第２負荷部は、前記第２トランジスタと前記第４トランジスタに流れる電流を加算した電流を電圧に変換することで前記出力データ信号を出力し、
   前記第１検出信号および前記第２検出信号のそれぞれはパルス信号であり、
   前記遷移検出回路は、前記パルス信号の電圧振幅とパルス出力時間のどちらか一方あるいは両方を予め定めた設定信号に基づいて可変制御可能な構成となっており、更に、前記設定信号に基づいて、前記第１検出信号の電圧振幅と前記第２検出信号の電圧振幅を異なる値に設定するか、または前記第１検出信号のパルス出力時間と前記第２検出信号のパルス出力時間を異なる値に設定するか、もしくは前記第１検出信号の電圧振幅およびパルス出力時間と前記第２検出信号の電圧振幅およびパルス出力時間をそれぞれ異なる値に設定することが可能となっており、
   前記遷移検出回路は、
   一端に前記送信データ信号が入力され、他端が前記電流加算回路の前記第３トランジスタに電気的に結合される第１容量と、
   前記第１容量の他端と固定電位となる第１電源との間に挿入された第１抵抗と、
   一端に前記反転送信データ信号が入力され、他端が前記電流加算回路の前記第４トランジスタに電気的に結合される第２容量と、
   前記第２容量の他端と固定電位となる第２電源との間に挿入された第２抵抗と、
   一端が接地電源に結合される可変電流源と、
   前記可変電流源の他端を前記第１容量の他端か前記第２容量の他端のいずれか一方に結合するスイッチとを備え、
   前記設定信号は、
   前記第１容量と前記第２容量の容量値を設定する容量値設定信号と、
   前記第１抵抗と前記第２抵抗の抵抗値を設定する抵抗値設定信号と、
   前記可変電流源の電流値を設定する電流値設定信号と、
   前記スイッチの結合先を選択するスイッチ設定信号とを含むことを特徴とする波形等化回路。

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