JP5695015B2

JP5695015B2 - バッファ回路

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Description

本発明は、バッファ回路に関する。特に本発明は、差動信号およびシングル信号をバッファして差動信号を出力するバッファ回路に関する。

図１は、従来のバッファ回路５００を示した回路図である。バッファ回路５００は、オペアンプ７００、バッファ入力端子８１０、およびバッファ出力端子８３０を備える。オペアンプ７００は、反転入力端子、正転入力端子、および出力端子を有する。

オペアンプ７００の正転入力端子は、バッファ入力端子８１０に接続される。オペアンプ７００の出力端子は、反転入力端子に接続される。また、オペアンプ７００の出力端子はバッファ出力端子８３０に接続される。このようなバッファ回路５００の構成を一般にボルテージフォロワと呼ぶ。

ここで、オペアンプ７００が理想的であると仮定する。バッファ回路５００への入力信号Ｖ_ｉｎはオペアンプ７００の正転入力であるから、バッファ回路５００の入力インピーダンスはＨｉ−Ｚとなる。また、オペアンプの出力インピーダンスが、バッファ回路５００の出力インピーダンスとなるので、バッファ回路５００の出力インピーダンスは零となる。このため、バッファ回路５００は、バッファ回路５００前後における回路間のインピーダンス変換、又は、バッファ回路５００前後の回路間のアイソレーションとして利用できる。

ところで、同一半導体基板にアナログ回路とデジタル回路が存在する場合、デジタル回路動作で生じる突入電流により電源電圧変動が生じる。また、トランジスタ動作時の電荷の移動により半導体基板上にノイズが発生する。これらの現象によりアナログ回路のＳ／Ｎ等、アナログ特性が劣化する事が知られている。

ここで、アナログ特性の劣化に対する対策として、アナログ信号を差動化する方法がある。電源電圧変動によるアナログ信号の変動、および、半導体基板を通したノイズの周り込み等がアナログ差動信号の同相ノイズとして生じる。しかし、アナログ信号を差動化すると、差動信号は最終的に加算して使用されるので、同相ノイズがキャンセルされる。したがって、差動化されたアナログ信号は、アナログ特性の劣化が生じない。

また、アナログ信号を取り扱うＬＳＩでは、差動入力およびシングル入力の両方の入力に対応した製品がある。ＬＳＩに設けられたバッファ回路には、差動入力信号およびシングル入力信号のそれぞれが入力される。

当該バッファ回路は、シングル信号が入力された場合、先に述べたノイズの問題を解消すべく、シングル入力を差動信号に変換する。一方、バッファ回路に差動信号が入力された場合は、バッファ回路は、そのまま、差動信号をバッファする。

図２は、差動入力信号とシングル入力信号を入力できるバッファ回路１０００を示した回路図である。バッファ回路１０００は、第１の入力端子５１０、第２の入力端子５２０、第１の出力端子５３０、第２の出力端子５４０、第１の増幅部５５０、第２の増幅部５６０、第１のスイッチ部５７０、および第１の抵抗素子９３０を備える。

第１の増幅部５５０は、オペアンプ７１０を備える。第１の入力端子５１０に入力された入力信号Ｐ_ｉｎはオペアンプ７１０の正転入力端子に入力される。また、オペアンプ７１０の出力端子は、オペアンプ７１０の反転入力端子に接続される。そして、オペアンプ７１０の出力端子は、第１の出力端子５３０に接続され、出力信号Ｐ_ｏｕｔを出力する。

第２の増幅部５６０は、オペアンプ７１５および帰還抵抗素子９２０を備える。第２の入力端子５２０に入力された入力信号Ｎ_ｉｎはオペアンプ７１５の正転入力端子に入力される。また、オペアンプ７１５の反転入力端子は、帰還抵抗素子９２０を介してオペアンプ７１５の出力端子に接続される。そして、オペアンプ７１５の出力端子は、第２の出力端子５４０に接続され、出力信号Ｎ_ｏｕｔを出力する。

第１のスイッチ部５７０および第１の抵抗素子９３０は、オペアンプ７１０の出力端子およびオペアンプ７１５の反転入力端子との間に、この順番で直列に設けられる。オペアンプ７１５の反転入力端子には、第１の抵抗素子９３０および帰還抵抗素子９２０の接続点における電圧Ｖ_ｘが入力される。

図２に示された回路構成により、バッファ回路１０００は、差動入力信号とシングル入力信号のいずれの信号が入力された場合であっても、差動信号を出力することができる。例えば、バッファ回路１０００に差動信号が入力される場合、第１のスイッチ部５７０を切断状態にする。これにより、第２の増幅部５６０もボルテージフォロワとして機能する。従って、第１の出力端子５３０には、第１の入力端子５１０に入力された入力信号Ｐ_ｉｎが、ボルテージフォロワにより出力信号Ｐ_ｏｕｔとして出力される。また、第２の出力端子５４０には、第２の入力端子５２０に入力された入力信号Ｎ_ｉｎが、ボルテージフォロワにより出力信号Ｎ_ｏｕｔとして出力される。

一方、バッファ回路１０００にシングル信号が入力される場合、第１のスイッチ部５７０を接続状態とする。第１の入力端子５１０にはシングル信号が入力され、第２の入力端子５２０は、アナログコモン等の基準電位に接続される。これにより、第２の増幅部５６０は、オペアンプ７１５の反転入力端子に入力された信号を増幅する反転増幅回路として機能する。

また、第１の入力端子５１０にはシングルの入力信号Ｐ_ｉｎが入力される。第１の増幅部５５０はボルテージフォロワとして動作して、出力信号Ｐ_ｏｕｔを出力する。

また、第１のスイッチ部５７０が接続状態なので、第１の増幅部５５０の出力端子は、第１の抵抗素子９３０を介してオペアンプ７１５の反転入力端子に接続される。第２の増幅部５６０は反転増幅回路として機能するので、第２の増幅部５６０は、第１の増幅部５５０が出力する出力信号Ｐ_ｏｕｔを反転した出力信号Ｎ_ｏｕｔを出力する。これにより、第１の出力端子５３０および第２の出力端子５４０は、第１の入力端子５１０に入力されたシングルの入力信号Ｐ_ｉｎを、出力信号Ｐ_ｏｕｔおよび出力信号Ｎ_ｏｕｔの差動信号として出力する。

上記のとおり、バッファ回路１０００に入力される信号が、差動信号かシングル信号かによって、第１のスイッチ部５７０の状態を切り替えることにより、バッファ回路１０００は、いずれの入力信号の場合においても差動信号を出力する。

図３は、同相信号除去比と呼ばれるＣＭＲＲ（ＣｏｍｍｍｏｎＭｏｄｅＲｅｊｅｃｔｉｏｎＲａｔｉｏ）について説明する差動増幅回路１５０を示した回路図である。差動増幅回路１５０は、オペアンプ７２０、オペアンプ７２０の差動入力に接続される第１の入力端子６１０および第２の入力端子６２０、並びに、オペアンプ７２０の差動出力に接続される第１の出力端子６３０および第２の出力端子６４０を備える。

第１の入力端子６１０および第２の入力端子６２０に入力される信号を、それぞれ入力信号Ｐ_ｉｎおよび入力信号Ｎ_ｉｎとする。また、第１の入力端子６１０および第２の入力端子６２０に印加される電圧の差分をＶ_ｉとする。

第１の出力端子６３０および第２の出力端子６４０から出力される信号を、出力信号Ｐ_ｏｕｔおよび出力信号Ｎ_ｏｕｔとする。また、第１の出力端子６３０および第２の出力端子６４０が出力する電圧の差分をＶ_ｏとする。

第１の入力端子６１０および第２の入力端子６２０に同相信号を加えたときの差動増幅回路１５０の利得をＡ_ｃｏｍｍとし、差動信号を加えたときの差動増幅回路１５０の利得をＡ_ｄｉｆｆとする。このときＣＭＲＲは、Ａ_ｃｏｍｍとＡ_ｄｉｆｆの比であり、次式で定義される。
ＣＭＲＲ=Ａ_ｄｉｆｆ／Ａ_ｃｏｍｍ=Ａ_ｄｉｆｆ［ｄＢ］−Ａ_ｃｏｍｍ［ｄＢ］
なお、Ａ_ｃｏｍｍおよびＡ_ｄｉｆｆは次式のように定義される。
Ａ_ｄｉｆｆ＝Ｖ_ｏ／Ｖ_ｉ＝（Ｐ_ｏｕｔ−Ｎ_ｏｕｔ）／（Ｐ_ｉｎ−Ｎ_ｉｎ）
Ａ_ｃｏｍｍ＝（Ｐ_ｏｕｔ＋Ｎ_ｏｕｔ）／（Ｐ_ｉｎ＋Ｎ_ｉｎ）

ここで、差動増幅回路は、理想的には差成分を増幅できればよい。つまり、差動増幅回路のＣＭＲＲを大きくする事が求められる。言い換えれば、同相利得Ａ_ｃｏｍｍを小さくすることが求められる。また、Ａ_ｃｏｍｍ＝０とすれば、差動増幅回路のＣＭＲＲが無限大となり、理想的な差動増幅回路となる。

図４は、図２のバッファ回路１０００における、オペアンプの反転入力端子の寄生容量Ｃ_ｉを示した回路図である。一般的に、オペアンプの入力端子には配線寄生容量が存在する。また、ＣＭＯＳオペアンプであれば配線寄生容量に加えゲート容量等の寄生容量が存在する。

なお、オペアンプの入力端子のすべてに寄生容量Ｃ_ｉが発生するが、後述する特性劣化の要因とならない寄生容量は図４に記載していない。この寄生容量Ｃ_ｉの影響により、差動信号入力時に、寄生容量Ｃ_ｉと帰還抵抗素子９２０により振幅、位相が変化してＣＭＲＲ特性が劣化する。

バッファ回路１０００に差動信号が入力される場合、第１のスイッチ部５７０が切断状態であるので第１の増幅部５５０はボルテージフォロワとなる。従って、第１の出力端子５３０からは、第１の入力端子５１０に入力された入力信号Ｐ_ｉｎと同じ振幅および位相で出力信号Ｐ_ｏｕｔが出力される。したがって、第１の増幅部５５０の入出力特性は下記の伝達関数で表される。
（数１）Ｐ_ｏｕｔ／Ｐ_ｉｎ（ｓ）＝１

帰還抵抗素子９２０の抵抗値Ｒ_２と、オペアンプ７１５の反転入力端子の寄生容量Ｃ_ｉによってできる零点により、第２の増幅部５６０の入出力特性は下記の伝達関数で表される。本来、出力信号Ｎ_ｏｕｔは入力信号Ｎ_ｉｎと同じ振幅および位相が期待されるが、零点により高周波では入力信号Ｎ_ｉｎと異なる値となる。
（数２）Ｎ_ｏｕｔ／Ｎ_ｉｎ（ｓ）＝１＋Ｒ_２×Ｃ_ｉ×ｓ

ここで、第１の入力端子６１０および第２の入力端子６２０に同相信号を加えたときの利得は、Ａ_ｃｏｍｍ＝（Ｐ_ｏｕｔ＋Ｎ_ｏｕｔ）／（Ｐ_ｉｎ＋Ｎ_ｉｎ）と表される。
したがって、
Ａ_ｃｏｍｍ＝（Ｐ_ｏｕｔ（ｓ）＋Ｎ_ｏｕｔ（ｓ））／（Ｐ_ｉｎ（ｓ）＋Ｎ_ｉｎ（ｓ））
に、数１および２を代入すると、
Ａ_ｃｏｍｍ＝（Ｐ_ｉｎ（ｓ）＋Ｎ_ｉｎ（ｓ）×（１+Ｒ_２×Ｃｉ×ｓ）/（Ｐ_ｉｎ（ｓ）＋Ｎ_ｉｎ（ｓ））
＝１＋Ｎ_ｉｎ（ｓ）×（Ｒ_２×Ｃ_ｉ×ｓ）／（Ｐ_ｉｎ（ｓ）＋Ｎ_ｉｎ（ｓ））
となる。
また、同相信号入力時はＮ_ｉｎ（ｓ）=Ｐ_ｉｎ（ｓ）なので、
Ａ_ｃｏｍｍ=１＋Ｒ_２×Ｃ_ｉ×ｓ/２
となる。
ここで、バッファ回路１０００に入力される信号が高周波の場合、Ｒ_２×Ｃ_ｉ×ｓ/２≫１より、
Ａ_ｃｏｍｍ≒Ｒ_２×Ｃ_ｉ×ｓ／２となる。
つまり、バッファ回路１０００に入力される信号が高周波になるとＡ_ｃｏｍｍの値が大きくなり、ＣＭＲＲ特性が劣化することがわかる。

以下の特許文献は、差動入力信号とシングル入力信号を入力できるバッファ回路であり、上記の問題点を有する。本発明とは、バッファ回路の回路構成が異なり、且つ、ＣＭＲＲ特性を改善するという目的に関して述べていない点で相違する。
［特許文献１］特開平６−２１６７７２号公報
［特許文献２］特開平６−２４４６５６号公報

上記の通り、差動信号およびシングル信号が入力されるバッファ回路においては、ＣＭＲＲが大きいことが好ましい。しかし、従来のバッファ回路では、寄生容量の影響により高域でＣＭＲＲが劣化してしまう。

本発明のひとつの態様においては、差動入力信号およびシングル入力信号のいずれかが入力され、差動出力信号を出力するバッファ回路であって、第１の入力端子と、第１の入力端子にシングル入力信号が入力される場合に基準電位が入力される第２の入力端子と、第１の出力端子および第２の出力端子と、第１の入力端子および第１の出力端子に接続される第１の増幅部と、第２の入力端子および第２の出力端子に接続される第２の増幅部と、第２の増幅部の入力端子に、第１の入力端子に入力された信号に応じた信号を入力するか否かを切り替える第１のスイッチ部とを備え、第２の増幅部は、増幅器と、増幅器の入出力間に設けられる帰還抵抗素子と、帰還抵抗素子に並列に接続され、帰還抵抗素子の両端を接続するか否かを切り替える第２のスイッチ部とを有するバッファ回路を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

従来のバッファ回路５００を示した回路図である。差動入力信号とシングル入力信号が入力されるバッファ回路１０００を示した回路図である。同相信号除去比と呼ばれるＣＭＲＲ（ＣｏｍｍｍｏｎＭｏｄｅＲｅｊｅｃｔｉｏｎＲａｔｉｏ）について説明するための差動増幅回路１５０を示した回路図である。バッファ回路１０００が有するオペアンプの反転入力端子の寄生容量を示した回路図である。本発明の一つの実施形態に係るバッファ回路１００において、差動信号を入力する場合のスイッチ部の動作を示す回路図である。バッファ回路１００において、シングル信号を入力する場合のスイッチ部の動作を示す回路図である。バッファ回路１００の構成の他の例を示す回路図である。バッファ回路１００の構成の他の例を示す回路図である。バッファ回路１００の構成の他の例を示す回路図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図５および６は、本発明の一つの実施形態に係るバッファ回路１００の構成の一例を示す図である。図５および６の回路構成はいずれも、差動信号およびシングル信号をバッファ可能なバッファ回路１００を示す。ただし、図５は、バッファ回路１００に差動信号を入力する場合のスイッチング動作を示す。一方、図６は、バッファ回路１００にシングル信号を入力する場合のスイッチング動作を示す。

本実施形態のバッファ回路１００は、差動入力信号およびシングル入力信号のいずれかが入力され、差動出力信号を出力する。また、バッファ回路１００は、第１の入力端子１０、第２の入力端子２０、第１の出力端子３０、第２の出力端子４０、第１の増幅部５０、第２の増幅部６０、第１のスイッチ部７０、第２のスイッチ部８０、帰還抵抗素子１２０、第１の抵抗素子１３０、およびスイッチ制御部１６０を備える。図５および６のバッファ回路１００と、図２に示された従来のバッファ回路１０００との違いは、ＣＭＲＲ特性の劣化を改善するために、帰還抵抗素子１２０と並列に第２のスイッチ部８０を追加している点と、スイッチ制御部１６０を明示している点である。スイッチ制御部１６０および第２のスイッチ部８０以外の構成の機能および動作は、図２に示したバッファ回路１０００と同様であるので適宜説明を省略する。

第１の増幅部５０は、第１の入力端子１０および第１の出力端子３０に接続される。具体的な接続は、図２に示した第１の増幅部５５０と同様である。第２の増幅部６０は、第２の入力端子２０および第２の出力端子４０に接続される。具体的な接続は、図２に示した第２の増幅部５６０と同様である。

第１のスイッチ部７０は、第２の増幅部６０の入力端子に、第１の入力端子１０に入力された入力信号Ｐ_ｉｎに応じた信号を入力するか否かを切り替える。ここで、第１の入力端子１０に入力された入力信号Ｐ_ｉｎに応じた信号とは、入力信号Ｐ_ｉｎそのものであってよく、入力信号Ｐ_ｉｎに基づいて生成され、または、入力信号Ｐ_ｉｎに対して所定の処理を行った信号であってもよい。本例の第１のスイッチ部７０は、第１の増幅部５０が第１の入力信号Ｐ_ｉｎに応じて出力する出力信号Ｐ_ｏｕｔを、第２の増幅部６０の入力端子に入力するか否かを切り替える。

帰還抵抗素子１２０は、増幅器の一例としての第２のオペアンプ１１５の入出力間に設けられる。また、第２のスイッチ部８０は、帰還抵抗素子１２０に並列に接続され、帰還抵抗素子１２０の両端を接続するか否かを切り替える。第２のスイッチ部８０が接続状態になると、第２のオペアンプ１１５の入出力間が第２のオペアンプ１１５の外部でショートされ、帰還抵抗素子１２０の抵抗値を零としたのと等価になる。

バッファ回路１００に差動信号を入力する場合、スイッチ制御部１６０は、図５に示した通り、第１のスイッチ部７０を切断状態にし、第２のスイッチ部８０を接続状態にする。この場合、第１の増幅部５０は、第１の入力端子１０において入力された入力信号Ｐ_ｉｎの振幅、位相を変化させずに出力信号Ｐ_ｏｕｔとして出力する。

さらに、第２のスイッチ部８０が接続状態になると、帰還抵抗素子１２０の両端がショートされる。したがって、第２のスイッチ部８０が理想スイッチであれば、第２の出力端子４０と第２のオペアンプ１１５の反転入力端子が抵抗値零でショートする。したがって、帰還抵抗素子１２０の抵抗値Ｒ_２が零としたのと等価となる。つまり、第１の入力端子１０および第２の入力端子２０に同相信号を加えたときの利得Ａｃｏｍｍ＝Ｒ_２×Ｃｉ×Ｓ／２＝０となり、ＣＭＲＲ特性は理想値である無限大となる。

一方、バッファ回路１００にシングル信号が入力される場合、スイッチ制御部１６０は、図６に示した通り、第１のスイッチ部７０を接続状態として、第２のスイッチ部８０を切断状態とする。このときのバッファ回路１００の動作は、図２に示したバッファ回路１０００と同様である。以上の通り、図５および６に示したバッファ回路１００によれば、差動信号が入力された場合におけるＣＭＲＲを改善することができる。

図７は、バッファ回路１００の構成の他の例を示す回路図である。第１のスイッチ部７０と第１の抵抗素子１３０の位置がそれぞれ入れ替わっている点で、図７の構成は図５および６の構成と異なる。その他の構成はすべて図５および６に示されたバッファ回路１００と同様であるので、その他の構成に関する説明は省略する。

なお、図７では、差動信号が入力される場合における各スイッチ部の状態を示す。このような構成によっても、差動信号が入力された場合におけるＣＭＲＲを改善することができる。

図８は、バッファ回路１００の構成の他の例を示す回路図である。本例のバッファ回路１００は、第１のスイッチ部７０が、第１の入力端子１０に入力された入力信号Ｐ_ｉｎそのものを、第２の増幅部６０に入力するか否かを切り替える点で、図５および６に示したバッファ回路１００の構成と異なる。その他の構成および機能は図５と同様である。その他の実施形態として、バッファ回路１００は、第１のスイッチ部７０および第１の抵抗素子１３０の位置を入れ替えることができる。

なお、図８では、差動信号が入力される場合における各スイッチ部の状態を示す。このような構成によっても、差動信号が入力された場合におけるＣＭＲＲを改善することができる。

図９は、バッファ回路１００の構成の他の例を示す回路図である。本例のバッファ回路１００は、図５から８において説明したいずれかのバッファ回路１００の構成に加え、第１のインピーダンス素子１４０、第２のインピーダンス素子１４５、および第３のスイッチ部９０が新たな構成として加えられている。他の構成は、図５から８において説明したいずれかのバッファ回路１００と同様である。図９においては、図５および６に示したバッファ回路１００に新たな構成を加えた例を示す。

図５および６に示したバッファ回路１００において、シングル信号が入力される場合、第１のスイッチ部７０が接続状態となる。ここで、先に述べた様に、出力信号Ｐ_ｏｕｔと出力信号Ｎ_ｏｕｔの位相は、第２のオペアンプ１１５の反転入力端子に生じる寄生容量によって変化する。したがって、それぞれの出力信号Ｐ_ｏｕｔ、Ｎ_ｏｕｔが高周波で異なる挙動を示して、ＣＭＲＲ特性が劣化する。

そこで、図９に示す通り、第１のオペアンプ１１０の出力端子と第１のオペアンプ１１０の反転入力端子との間に任意のインピーダンス特性をもつ第２のインピーダンス素子１４５を挿入する。また、第２のオペアンプ１１５の出力端子と第２のオペアンプ１１５の反転入力端子との間にも任意のインピーダンス特性をもつ第１のインピーダンス素子１４０を挿入する。第１のインピーダンス素子１４０は、帰還抵抗素子１２０および第２のスイッチ部８０と並列に接続される。ここで、インピーダンス特性を持つ素子として、例えば抵抗素子若しくは容量素子がある。

第３のスイッチ部９０は、第２のインピーダンス素子１４５と並列に接続されている。また、第３のスイッチ部９０は、第２のインピーダンス素子１４５に並列に接続され、第２のインピーダンス素子１４５の両端を接続するか否かを切り替える。

ここで、バッファ回路１００にシングル信号が入力される場合、スイッチ制御部１６０は、第１のスイッチ部７０を接続状態とし、第２のスイッチ部８０および第３のスイッチ部９０を切断状態とする。これにより、各オペアンプの入出力間にインピーダンス素子が挿入され、出力信号Ｐ_ｏｕｔおよびＮ_ｏｕｔの高周波での位相特性差を改善できる。これによりＣＭＲＲ特性が改善する。第１のインピーダンス素子１４０および第２のインピーダンス素子１４５のインピーダンスＺａ、Ｚｂは、シングル信号入力時の出力信号Ｐ_ｏｕｔおよびＮ_ｏｕｔの高周波での位相特性を同一にするインピーダンスであることが好ましい。また、第１のインピーダンス素子１４０および第２のインピーダンス素子１４５のインピーダンスＺａ、Ｚｂは同一であってもよい。

また、バッファ回路１００に差動信号が入力される場合に、スイッチ制御部１６０は、第１のスイッチ部７０を切断状態とし、第２のスイッチ部８０および第３のスイッチ部９０を接続状態とする。第２のスイッチ部８０および第３のスイッチ部９０が抵抗値のない理想的なスイッチの場合、第２のスイッチ部８０および第３のスイッチ部９０が接続状態になると、各オペアンプの入出力間が抵抗値零でショートする。よって、各オペアンプの入出力間の抵抗値がなければ第１のインピーダンス素子１４０、第２のインピーダンス素子１４５および寄生容量による位相変化が生じない。したがって、バッファ回路１００に差動信号が入力された場合のＣＭＲＲ特性は、理論値である無限大となる。図９に示す構成により、シングル入力時および差動入力時のいずれにおいてもＣＭＲＲ特性を改善することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０、５１０、６１０・・・第１の入力端子、２０、５２０、６２０・・・第２の入力端子、３０、５３０、６３０・・・第１の出力端子、４０、５４０、６４０・・・第２の出力端子、５０、５５０・・・第１の増幅部、６０、５６０・・・第２の増幅部、７０、５７０・・・第１のスイッチ部、８０・・・第２のスイッチ部、９０・・・第３のスイッチ部、１００、５００、１０００・・・バッファ回路、１１０・・・第１のオペアンプ、１１５・・・第２のオペアンプ、１２０、９２０・・・帰還抵抗素子、１３０、９３０・・・第１の抵抗素子、１４０・・・第１のインピーダンス素子、１４５・・・第２のインピーダンス素子、１５０・・・差動増幅回路、１６０・・・スイッチ制御部、７００、７１０、７１５、７２０・・・オペアンプ、８１０・・・バッファ入力端子、８３０・・・バッファ出力端子

Claims

差動入力信号およびシングル入力信号のいずれかが入力され、差動出力信号を出力するバッファ回路であって、
第１の入力端子と、
前記第１の入力端子に前記シングル入力信号が入力される場合に基準電位が入力される第２の入力端子と、
第１の出力端子および第２の出力端子と、
前記第１の入力端子および前記第１の出力端子に接続される第１の増幅部と、
前記第２の入力端子および前記第２の出力端子に接続される第２の増幅部と、
前記第２の増幅部の入力端子に、前記第１の入力端子に入力された信号に応じた信号を入力するか否かを切り替える第１のスイッチ部と
を備え、
前記第２の増幅部は、
増幅器と、
前記増幅器の入出力間に設けられる帰還抵抗素子と、
前記帰還抵抗素子に並列に接続され、前記帰還抵抗素子の両端を接続するか否かを切り替える第２のスイッチ部と
を有し、
前記差動入力信号が入力される場合に、前記第１のスイッチ部を切断状態に制御し、且つ、前記第２のスイッチ部を接続状態に制御し、前記シングル入力信号が入力される場合に、前記第１のスイッチ部を接続状態に制御し、且つ、前記第２のスイッチ部を切断状態に制御するスイッチ制御部を更に備えるバッファ回路。
前記第１のスイッチ部は、前記第１の増幅部の出力と、前記第２の増幅部の入力とを接続するか、または、切断するかを切り替える
請求項１に記載のバッファ回路。
前記第１のスイッチ部は、前記第１の入力端子と、前記第２の増幅部の入力とを接続するか、または、切断するかを切り替える
請求項１に記載のバッファ回路。
前記第１の増幅部は、
増幅器と、
前記増幅器の入出力間に設けられるインピーダンス素子と、
前記インピーダンス素子に並列に接続され、前記インピーダンス素子の両端を接続するか否かを切り替える第３のスイッチ部と
を有する請求項１から３のいずれか一項に記載のバッファ回路。
前記スイッチ制御部は、前記差動入力信号が入力される場合に前記第３のスイッチ部を接続状態に制御し、前記シングル入力信号が入力される場合に前記第３のスイッチ部を開放状態に制御する
請求項４に記載のバッファ回路。