JP6176794B2 - プリエンファシス回路、及び出力バッファ回路 - Google Patents
プリエンファシス回路、及び出力バッファ回路 Download PDFInfo
- Publication number
- JP6176794B2 JP6176794B2 JP2014164928A JP2014164928A JP6176794B2 JP 6176794 B2 JP6176794 B2 JP 6176794B2 JP 2014164928 A JP2014164928 A JP 2014164928A JP 2014164928 A JP2014164928 A JP 2014164928A JP 6176794 B2 JP6176794 B2 JP 6176794B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- emphasis
- circuit
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000872 buffer Substances 0.000 title claims description 65
- 239000003990 capacitor Substances 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 9
- 239000000284 extract Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- JMCUQXTXLJEQSY-XKNYDFJKSA-N Ala-Asn-Asn-Pro Chemical group C[C@H](N)C(=O)N[C@@H](CC(N)=O)C(=O)N[C@@H](CC(N)=O)C(=O)N1CCC[C@H]1C(O)=O JMCUQXTXLJEQSY-XKNYDFJKSA-N 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Landscapes
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
また、非特許文献2では、強調する高周波成分の特性を制御することが困難であった。
[第1の実施形態]
図1は、第1の実施形態による出力バッファ回路1及びプリエンファシス回路10の一例を示すブロック図である。
図1に示すように、出力バッファ回路1は、プリエンファシス回路10と、差動バッファ11〜13とを備えている。
差動バッファ13(出力回路部の一例)は、差動出力信号に強調信号を重畳させた差動信号を出力する出力段のバッファ回路である。差動バッファ13は、例えば、プリエンファシス回路10によって、所定の高周波成分が強調された差動入力信号を差動出力信号として受信し、当該差動出力信号を中継した差動信号を伝送線路TRに出力する。
メインパス部20(主経路回路部の一例)は、入力された差動入力信号に基づいて差動出力信号を出力する。メインパス部20は、例えば、メインパスとして差動バッファ11から出力された差動入力信号を受信して、差動出力信号として出力する。また、メインパス部20は、後述する制御電圧生成部40が生成する制御電圧(VCS)により、差動出力信号の特性(例えば、振幅)を調整可能である。なお、メインパス部20の詳細な構成については、図2を参照して後述する。
図2は、本実施形態によるプリエンファシス回路10の一例を示す回路図である。
この図に示すように、プリエンファシス回路10は、CML回路(Current Mode Logic回路)により構成され、メインパス部20と、エンファシスパス部30と、制御電圧生成部40とを備えている。
抵抗21は、一端(第1端子)がVDD電源線L1に接続され、他端(第2端子)が差動出力信号のP極の信号線であるOUTP信号線SL1に接続されている。なお、以下の説明において、差動出力信号のP極の信号は、OUTP信号として説明する。
抵抗22は、一端がVDD電源線L2に接続され、他端が差動出力信号のN極の信号線であるOUTN信号線SL2に接続されている。なお、以下の説明において、差動出力信号のN極の信号は、OUTN信号として説明する。ここで、OUTP信号とOUTN信号とは、互いに極性の反転した信号である。
MOSトランジスタ23は、例えば、抵抗21と直列に接続され、OUTP信号線SL1とノードN1との間に接続される。また、MOSトランジスタ23は、制御端子が、差動入力信号のN極の信号であるINN信号の信号線に接続されている。すなわち、MOSトランジスタ23は、ソース端子がノードN1に、ドレイン端子がOUTP信号線SL1に、ゲート端子(制御端子)がINN信号の信号線に、それぞれ接続されている。
ここで、差動入力信号は、INN信号(第1の入力信号)と、INN信号の極性を反転させたINP信号(第2の入力信号)との組信号である。
MOSトランジスタ(31、32)は、例えば、N型チャネル金属酸化膜半導体電界効果トランジスタ(NMOSトランジスタ)であり、制御端子に供給される電圧に基づいて、強調信号を生成する生成トランジスタである。
ここで、生成トランジスタには、MOSトランジスタ31(第1の生成トランジスタ)と、MOSトランジスタ32(第2の生成トランジスタ)とが含まれる。
抵抗332は、一端がノードN2に接続され、他端がGND電源線L2に接続されている。なお、ノードN2は、抵抗331の抵抗値R1と、抵抗332の抵抗値R2との抵抗比により抵抗分圧された基準電圧(DCバイアス)が供給される。なお、抵抗値R1と抵抗値R2とは、例えば、等しい値である。
抵抗342は、一端がノードN3に接続され、他端がGND電源線L2に接続されている。なお、ノードN3は、抵抗341の抵抗値R3と、抵抗342の抵抗値R4との抵抗比により抵抗分圧された基準電圧(DCバイアス)が供給される。なお、抵抗値R3と抵抗値R4とは、例えば、等しい値である。また、抵抗331と抵抗332との抵抗比(R1:R2)と、抵抗341と抵抗342との抵抗比(R3:R4)とは、例えば、等しく、さらに、抵抗値R1と、抵抗値R2と、抵抗値R3と、抵抗値R4とは、例えば、等しい値である。
図1に示すように、本実施形態による出力バッファ回路1では、まず、入力された差動入力信号を、差動バッファ11が、メインパスとエンファシスパスとの2系統に分岐させて、メインパス部20と、差動バッファ12とに出力する。
また、メインパス部20では、同様に、差動入力信号のINP信号が、MOSトランジスタ24のゲート端子に供給される。MOSトランジスタ23は、INP信号の電圧により、VDD電源線L1から抵抗22を介してGND電源線L2に流れる電流を制御し、OUTN信号線SL2に、INP信号を反転(逆相)した信号をメインパスとして出力する。
図3は、本実施形態によるプリエンファシス回路10の動作を示す図である。
この図において、各グラフは、上から順に、(a)差動入力信号(INP信号、INN信号、又はAINP信号、AINN信号)、(b)ノードN2の電圧、(c)ノードN3の電圧、及び(d)差動出力信号(OUTN信号、OUTP信号)の波形を示している。また、各グラフの縦軸は、電圧を示し、各グラフの横軸は、時間を示している。
図3(a)において、波形W1は、INP信号(AINP信号)の波形を示し、波形W2は、INN信号(AINN信号)の波形を示している。また、図3(d)において、波形W9は、OUTN信号の波形を示し、波形W12は、OUTP信号の波形を示している。
また、MOSトランジスタ31のゲート端子(ノードN2)の電圧が波形W3のように変化することにより、MOSトランジスタ31に流れる電流が変化して、プリエンファシス回路10は、図3(d)の波形W12のようなOUTP信号を出力する。
また、MOSトランジスタ32のゲート端子(ノードN3)の電圧が波形W6のように変化することにより、MOSトランジスタ32に流れる電流が変化して、プリエンファシス回路10は、図3(d)の波形W9のようなOUTN信号を出力する。
これにより、本実施形態によるプリエンファシス回路10は、制御電圧(VDDA)を変更することにより、基準電圧(V0)を変更することにより、MOSトランジスタ(31、32)に流れる電流を調整することができる。そのため、本実施形態によるプリエンファシス回路10は、強調する高周波成分の特性であるエンファシス量を調整することができる。なお、本実施形態によるプリエンファシス回路10は、ハイパスフィルタ(33、34)の基準電圧を変更することでエンファシス量を変更するので、ハイパスフィルタ(33、34)の周波数特性に影響を与えずにエンファシス量を独立して調整することができる。
これにより、本実施形態によるプリエンファシス回路10は、強調する高周波成分の特性を適切に調整した差動出力信号を生成することができる。
これにより、本実施形態によるプリエンファシス回路10は、制御電圧生成部40を利用して制御電圧(例えば、VDDA)を変更することにより、容易に強調する高周波成分の特性を調整することができる。
これにより、本実施形態による出力バッファ回路1は、プリエンファシス回路10と同様に、強調する高周波成分の特性を、より簡易な回路構成により制御することができる。
次に、第2の実施形態による出力バッファ回路1a及びプリエンファシス回路10aについて、図面を参照して説明する。
本実施形態では、制御電圧(VCSR)により、強調する高周波成分の周波数特性を変更する場合の一例を説明する。
なお、本実施形態による出力バッファ回路1aは、プリエンファシス回路10の代わりに、プリエンファシス回路10aを備える点を除いて、図1に示す出力バッファ回路1と同様であるので、ここではその説明を省略する。
図4に示すように、プリエンファシス回路10aは、CML回路により構成され、メインパス部20と、エンファシスパス部30aと、制御電圧生成部40aとを備えている。
なお、この図において、図2に示す構成と同一の構成については同一の符号を付し、その説明を省略する。
また、エンファシスパス部30aは、MOSトランジスタ(31、32)と、ハイパスフィルタ(33a、34a)とを備えている。
なお、本実施形態では、抵抗331は、電源電圧(VDD)が供給されるVDD電源線L1に一端が接続され、他端がノードN2に接続されている。また、抵抗332は、一端がノードN2に接続され、他端がGND電源線L2に接続されている。
MOSトランジスタ336(周波数制御トランジスタ)は、抵抗334及び抵抗335により生成された中間電圧が供給されるノードN4と、MOSトランジスタ31のゲート端子(ノードN2)との間に接続されている。また、MOSトランジスタ336は、制御電圧生成部40aが生成した制御電圧(VCSR)がゲート端子に接続されている。
なお、本実施形態では、抵抗341は、電源電圧(VDD)が供給されるVDD電源線L1に一端が接続され、他端がノードN3に接続されている。また、抵抗342は、一端がノードN3に接続され、他端がGND電源線L2に接続されている。
MOSトランジスタ346(周波数制御トランジスタ)は、抵抗344及び抵抗345により生成された中間電圧が供給されるノードN5と、MOSトランジスタ32のゲート端子(ノードN3)との間に接続されている。また、MOSトランジスタ346は、制御電圧生成部40aが生成した制御電圧(VCSR)がゲート端子に接続されている。
本実施形態による出力バッファ回路1a及びプリエンファシス回路10aの基本動作は、第1の実施形態と同様であるので、その説明を省略する。ここでは、プリエンファシス回路10aが、強調する高周波成分の周波数特性を変更する動作について詳細に説明する。
ここで、図5を参照して、本実施形態によるプリエンファシス回路10aの動作について詳細に説明する。
図5は、本実施形態によるプリエンファシス回路10aの動作を示す図である。
この図において、各グラフは、上から順に、(a)差動入力信号(INP信号、INN信号、又はAINP信号、AINN信号)、(b)ノードN2の電圧、(c)ノードN3の電圧、及び(d)差動出力信号(OUTN信号、OUTP信号)の波形を示している。また、各グラフの縦軸は、電圧を示し、各グラフの横軸は、時間を示している。
図5(a)において、波形W21は、INP信号(AINP信号)の波形を示し、波形W22は、INN信号(AINN信号)の波形を示している。また、図5(d)において、波形W29は、OUTN信号の波形を示し、波形W32は、OUTP信号の波形を示している。
また、MOSトランジスタ31のゲート端子(ノードN2)の電圧が波形W23のように変化することにより、MOSトランジスタ31に流れる電流が変化して、プリエンファシス回路10aは、図5(d)の波形W32のようなOUTP信号を出力する。
また、MOSトランジスタ31のゲート端子(ノードN2)の電圧が波形W24のように変化した場合、図5(d)の波形W33のようなOUTP信号を出力する。
また、MOSトランジスタ31のゲート端子(ノードN2)の電圧が波形W25のように変化した場合、図5(d)の波形W34のようなOUTP信号を出力する。
また、MOSトランジスタ32のゲート端子(ノードN3)の電圧が波形W26のように変化することにより、MOSトランジスタ32に流れる電流が変化して、プリエンファシス回路10aは、図5(d)の波形W29のようなOUTN信号を出力する。
また、MOSトランジスタ32のゲート端子(ノードN3)の電圧が波形W27のように変化した場合、図5(d)の波形W30のようなOUTN信号を出力する。
また、MOSトランジスタ32のゲート端子(ノードN3)の電圧が波形W28のように変化した場合、図5(d)の波形W31のようなOUTN信号を出力する。
これにより、本実施形態によるプリエンファシス回路10aは、第1の実施形態と同様に、強調する高周波成分の特性を、より簡易な回路構成により制御することができる。
次に、第3の実施形態による出力バッファ回路1b及びプリエンファシス回路10bについて、図面を参照して説明する。
本実施形態では、上述した第1の実施形態と第2の実施形態とを組み合わせた場合の一例について説明する。
なお、本実施形態による出力バッファ回路1bは、プリエンファシス回路10の代わりに、プリエンファシス回路10bを備える点を除いて、図1に示す出力バッファ回路1と同様であるので、ここではその説明を省略する。
図6に示すように、プリエンファシス回路10bは、CML回路により構成され、メインパス部20と、エンファシスパス部30bと、制御電圧生成部40bとを備えている。
なお、この図において、図2に示す構成と同一の構成については同一の符号を付し、その説明を省略する。
本実施形態では、制御電圧生成部40bが、制御電圧(VCS)、制御電圧(VDDA)、及び制御電圧(VCSR)を生成する点と、エンファシスパス部30bの電源電圧として、制御電圧(VDDA)が供給される点が、第2の実施形態と異なる。
また、エンファシスパス部30bは、制御電圧(VCSR)を変更することにより、MOSトランジスタ(336、346)に流れる電流を調整することができる。そのため、本実施形態によるプリエンファシス回路10bは、強調する高周波成分の特性であるハイパスフィルタ(33b、34b)の周波数特性を調整することができる。
このように、本実施形態によるプリエンファシス回路10bは、エンファシス量と、強調する高周波成分の周波数特性とを、それぞれ独立して変更(調整)することができる。よって、本実施形態によるプリエンファシス回路10bは、使用する伝送線路TRの特性に応じてエンファシス量と、強調する高周波成分の周波数特性とを適切に調整した差動出力信号を伝送線路TRに送信することができ、さらに信頼性の高い高速信号の通信が可能になる。
次に、第4の実施形態による出力バッファ回路1c及びプリエンファシス回路10cについて、図面を参照して説明する。
本実施形態では、上述した第2の実施形態におけるエンファシスパス部30aを複数備えて、強調する周波数帯をより複雑に制御する場合の一例について説明する。
図7に示すように、出力バッファ回路1cは、プリエンファシス回路10cと、差動バッファ11〜14とを備えている。また、プリエンファシス回路10cは、メインパス部20と、複数のエンファシスパス部30a(30a−1、30a−2)と、制御電圧生成部40cとを備えている。
なお、この図において、図1に示す構成と同一の構成については同一の符号を付し、その説明を省略する。
差動バッファ14は、差動バッファ11から出力された差動入力信号を中継して、プリエンファシス回路10cのエンファシスパス部30a−2に出力する中継バッファ回路である。
ここで、エンファシスパス部30a−1及びエンファシスパス部30a−2は、第2の実施形態におけるエンファシスパス部30aと同一の構成である。エンファシスパス部30a−1及びエンファシスパス部30a−2は、供給される制御電圧(VCSR)が異なる。
これにより、本実施形態によるプリエンファシス回路10cは、複数のエンファシスパス部30aにより、異なる周波数成分を強調することができる。そのため、本実施形態によるプリエンファシス回路10cは、例えば、広い周波数帯域の周波数成分を強調するなど、強調する周波数帯をより複雑に制御することができる。
例えば、上記の各実施形態において、制御電圧生成部40(40a、40b、40c)は、プリエンファシス回路10(10a、10b、10c)が備えている例を説明したが、これに限定されるものではない。例えば、制御電圧生成部40(40a、40b、40c)は、プリエンファシス回路10(10a、10b、10c)の外部、又は出力バッファ回路1(1a、1b、1c)の外部に備えて、プリエンファシス回路10(10a、10b、10c)は、外部から制御電圧が供給されるようにしてもよい。
また、上記の各実施形態において、MOSトランジスタ(31、32)のソース端子は、直接GND電源線L2に接続される例を説明したが、抵抗を介してGND電源線L2に接続されてもよい。
また、プリエンファシス回路10cは、複数のエンファシスパス部30aを備える一例について説明したが、第3の実施形態のエンファシスパス部30bを複数備えるようにしてもよいし、第1の実施形態のエンファシスパス部30を複数備えるようにしてもよい。
10、10a、10b、10c プリエンファシス回路
11、12、13、14 差動バッファ
20 メインパス部
21、22、331、332、334、335、341、342、344、345 抵抗
23、24、25、31、32、336、346 MOSトランジスタ
30、30a、30b、30a−1、30a−2 エンファシスパス部
33、33a、33b、34、34a、34b ハイパスフィルタ
40、40a、40b、40c 制御電圧生成部
333、343 コンデンサ
Claims (7)
- 入力された差動入力信号に基づいて差動出力信号を出力する主経路回路部と、
前記差動入力信号の高周波成分を抽出した強調信号であって、前記差動出力信号に重畳させる強調信号を生成する強調回路部と
を備え、
前記強調回路部は、
制御端子に供給される電圧に基づいて、前記強調信号を生成する生成トランジスタと、
コンデンサと抵抗とを有し、前記差動入力信号の高周波成分を抽出した信号を、電源電圧を所定の抵抗比により抵抗分圧した基準電圧が供給されている前記生成トランジスタの制御端子に出力するとともに、供給された制御電圧に基づいて、重畳させる前記強調信号の特性を変更するように、前記生成トランジスタを流れる電流の特性を制御可能なハイパスフィルタと
を備えることを特徴とするプリエンファシス回路。 - 前記強調信号の特性には、前記強調信号の強調量が含まれ、
前記ハイパスフィルタは、
前記強調信号の強調量を制御する第1の制御電圧が前記電源電圧として供給され、前記第1の制御電圧を前記所定の抵抗比により抵抗分圧した電圧を前記基準電圧として前記生成トランジスタの制御端子に供給する
ことを特徴とする請求項1に記載のプリエンファシス回路。 - 前記強調信号の特性には、前記高周波成分の周波数特性が含まれ、
前記ハイパスフィルタは、
前記所定の抵抗比により前記電源電圧を抵抗分圧した中間電圧を生成する第1の抵抗及び第2の抵抗と、
前記第1の抵抗及び前記第2の抵抗により生成された前記中間電圧が供給されるノードと、前記生成トランジスタの制御端子との間に接続され、前記周波数特性を制御する第2の制御電圧が制御端子に供給される周波数制御トランジスタと
を備えることを特徴とする請求項1又は請求項2に記載のプリエンファシス回路。 - 抽出する高周波成分の周波数特性が異なる複数の前記強調回路部を備える
ことを特徴とする請求項3に記載のプリエンファシス回路。 - 前記差動入力信号は、第1の入力信号と、前記第1の入力信号の極性を反転させた第2の入力信号との組信号であり、
前記生成トランジスタには、第1の生成トランジスタと、第2の生成トランジスタとが含まれ、
前記ハイパスフィルタには、第1のハイパスフィルタと、第2のハイパスフィルタとが含まれ、
前記第1の生成トランジスタは、前記第1の入力信号に対して、前記強調信号を生成し、
前記第2の生成トランジスタは、前記第2の入力信号に対して、前記強調信号を生成し、
前記第1のハイパスフィルタは、前記第1の入力信号の高周波成分を抽出した信号を前記第1の生成トランジスタの制御端子に出力するとともに、前記制御電圧に基づいて前記第1の生成トランジスタを流れる電流の特性を制御し、
前記第2のハイパスフィルタは、前記第2の入力信号の高周波成分を抽出した信号を前記第2の生成トランジスタの制御端子に出力するとともに、前記制御電圧に基づいて前記第2の生成トランジスタを流れる電流の特性を制御する
ことを特徴とする請求項1から請求項4のいずれか一項に記載のプリエンファシス回路。 - 前記強調信号の特性に応じて変更可能な前記制御電圧を生成する電圧生成部を備える
ことを特徴とする請求項1から請求項5のいずれか一項に記載のプリエンファシス回路。 - 請求項1から請求項6のいずれか一項に記載のプリエンファシス回路と、
前記差動出力信号に前記強調信号を重畳させた差動信号を出力する出力回路部と
を備えることを特徴とする出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014164928A JP6176794B2 (ja) | 2014-08-13 | 2014-08-13 | プリエンファシス回路、及び出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014164928A JP6176794B2 (ja) | 2014-08-13 | 2014-08-13 | プリエンファシス回路、及び出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016040896A JP2016040896A (ja) | 2016-03-24 |
JP6176794B2 true JP6176794B2 (ja) | 2017-08-09 |
Family
ID=55541115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014164928A Active JP6176794B2 (ja) | 2014-08-13 | 2014-08-13 | プリエンファシス回路、及び出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6176794B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6941957B2 (ja) * | 2017-03-30 | 2021-09-29 | 三菱電機株式会社 | 光送受信器、通信装置、信号調整方法、及びプログラム |
CN113691393A (zh) * | 2021-07-14 | 2021-11-23 | 深圳市联洲国际技术有限公司 | 基于预加重的通信质量优化方法、装置、设备及存储介质 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5541077A (en) * | 1978-09-19 | 1980-03-22 | Nec Corp | Waveform conversion circuit |
JP2004253999A (ja) * | 2003-02-19 | 2004-09-09 | Nec Corp | 信号中継回路 |
JP2006250586A (ja) * | 2005-03-08 | 2006-09-21 | Fujitsu Ltd | 半導体集積回路、およびその試験方法 |
JP5098617B2 (ja) * | 2007-12-12 | 2012-12-12 | 横河電機株式会社 | プリエンファシス回路 |
JP5114293B2 (ja) * | 2008-05-30 | 2013-01-09 | 株式会社日立製作所 | 波形等化回路 |
JP5067442B2 (ja) * | 2010-05-14 | 2012-11-07 | 株式会社デンソー | 素子インピーダンス検出装置及びセンサユニット |
-
2014
- 2014-08-13 JP JP2014164928A patent/JP6176794B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016040896A (ja) | 2016-03-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7316224B2 (ja) | 差動入力レシーバを実現するための回路および方法 | |
KR100791934B1 (ko) | 고속 신호 전송 시스템의 고전압 출력 버퍼 회로 | |
US8471634B2 (en) | Method and apparatus of common mode compensation for voltage controlled delay circuits | |
JP2010239481A (ja) | 半導体集積回路装置 | |
JP6274320B2 (ja) | 送信回路及び半導体集積回路 | |
KR20110093661A (ko) | 트랜스미션 게이트 및 반도체 장치 | |
JP2008048254A (ja) | レベル変換回路及び半導体装置 | |
CN106849938B (zh) | 一种输入缓冲器电路 | |
TW201709672A (zh) | 斜率控制電路 | |
US8854105B2 (en) | Signal receiver and signal transmission apparatus | |
JP6176794B2 (ja) | プリエンファシス回路、及び出力バッファ回路 | |
JP5987619B2 (ja) | 出力回路 | |
US8441281B2 (en) | Current-mode logic buffer with enhanced output swing | |
JP4097149B2 (ja) | 差動駆動回路およびそれを内蔵する電子機器 | |
JP4928290B2 (ja) | 差動信号比較器 | |
JP6399938B2 (ja) | 差動出力バッファ | |
JP7049826B2 (ja) | 送信回路及び該送信回路の制御方法 | |
CN109891751B (zh) | 电流源噪声抵消 | |
CN102754347A (zh) | 具有精确电流引导的低功率高速差动驱动器 | |
JP6464638B2 (ja) | 送信回路および半導体集積回路 | |
US9654091B2 (en) | Rail-to-rail comparator with built-in constant hysteresis | |
JP6874837B2 (ja) | レベルシフト回路及び集積回路 | |
JP2008271459A (ja) | 回路ブロック間送受信回路を持つ半導体装置 | |
JP2016096497A (ja) | イコライザ回路及び半導体集積装置 | |
CN106126463B (zh) | 一种双向传输的低速信号幅度检测电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160715 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20160715 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170515 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170704 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170707 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6176794 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |