CN102622025B - 预增强电路及其差分电流信号系统 - Google Patents

预增强电路及其差分电流信号系统 Download PDF

Info

Publication number
CN102622025B
CN102622025B CN201210018570.4A CN201210018570A CN102622025B CN 102622025 B CN102622025 B CN 102622025B CN 201210018570 A CN201210018570 A CN 201210018570A CN 102622025 B CN102622025 B CN 102622025B
Authority
CN
China
Prior art keywords
signal
control signal
terminal
output
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210018570.4A
Other languages
English (en)
Other versions
CN102622025A (zh
Inventor
文龙焕
金俊镐
沈载伦
郑哲洙
金相镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LX Semicon Co Ltd
Original Assignee
Silicon Works Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Works Co Ltd filed Critical Silicon Works Co Ltd
Publication of CN102622025A publication Critical patent/CN102622025A/zh
Application granted granted Critical
Publication of CN102622025B publication Critical patent/CN102622025B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16Modifications for eliminating interference voltages or currents
    • H03K17/161Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L25/03343Arrangements at the transmitter end

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

提供一种预增强电路,其传送预增强输出电流至输出驱动器的输出节点,以响应由在差分输入信号上的逻辑操作产生的第一至第四预增强控制信号传送。所述预增强电路包括:第一预增强电路,在第一电压与第二电压之间的范围中被驱动并被配置以产生第一预增强输出电流,从而响应第一与第二预增强控制信号,且输出产生的第一预增强输出电流至输出驱动器的第一输出节点;以及第二预增强电路,在第一电压与第二电压之间的范围中被驱动并被配置以产生第二预增强输出电流,从而响应第三与第四预增强控制信号,且输出产生的第二预增强输出电流至输出驱动器的第二输出节点。

Description

预增强电路及其差分电流信号系统
技术领域
本发明涉及一种在信号系统中使用的预增强电路。
背景技术
通常,已经基于差分电流驱动方法实施信号系统的研究,其通过差分传输线对传送差分电流信号,以使接收器检测所传送的信号。
在差分电流驱动方法中,传送器产生具有不同幅值的电流,对应于被传送的数据,并且通过两个传输线传送所产生的电流,并且接收器利用流过两个传输线的电流之间的差值恢复数据。
在基于差分电流驱动方法的信号系统中,当传送器通过带有损耗的信道传送数字信号时,传送的信号在信号根据信道的频率特征而失真的状态中由接收器接收。通常,由于损耗的信道在高频区域具有较大的损耗,与低频成分相比,通过信道传送的信号的高频成分将进一步衰减。在数字信号中,高频成分相应于信号的电压电平快速变化的地方,即,上升沿或下降沿。
因此,通过具有损耗的信道的信号具有比原始波形更失真的波形,并且传送的信号的到达时间对于每个频率可以是不同的。因此会发生抖动,并且总体上可显著地降低时序余量。
为了解决这个问题,使用预增强方法作为增强或压缩每个频带的信号以补偿当信号经过信道时失真的信号,并且控制信号的波形,以使接收器可以接收原始信号的方法。
在预增强方法中,传送器在传送信号之前预先地通过预定量增强信号的高频带,并传送增强的信号。如上所述,信号的高频成分出现在上升沿或下降沿。预增强方法以通过信道失真的量增加边沿处的信号的幅值。
图1为说明基于差分信号驱动方法在输出驱动器中形成的常规的预增强电路。
参考图1,常规的预增强电路包括第一预增强电路110和第二预增强电路130。
第一预增强电路110包括在第一电压VDD和第二电压GND之间的范围中操作的四个开关晶体管111至114。在四个开关晶体管111至114中,两个开关晶体管111和112是PMOS晶体管,并且操作为两级源极,以传送第一电压VDD至输出驱动器120,以及两个开关晶体管113和114是NMOS晶体管,并且操作为两级漏极,以抑制输出驱动器120的输出电压。
第二预增强电路130包括在第一电压VDD和第二电压GND之间的范围中操作的四个开关晶体管131至134。在四个开关晶体管131至134中,两个开关晶体管131和132是PMOS晶体管,并且操作为两级源极,以传送第一电压VDD至输出驱动器120,以及两个开关晶体管133和134是NMOS晶体管,并且操作为两级漏极,以抑制输出驱动器120的输出电压。
为了有效的操作,预增强电路应该在操作为源极时仅操作为源极,在操作为漏极时仅操作为漏极。
然而,在图1中所示的预增强电路利用两个输入信号IN1和IN2控制四个晶体管。因此,在源极操作或漏极操作期间,可能通过不必要的电流,以降低预增强效果。
图2A和图2B为显示在常规预增强电路的开关晶体管中流动的电流。
图2A显示在操作为源极的开关晶体管112中流动的电流,以及图2B显示在操作为漏极的开关晶体管113中流动的电流。
参考图2A和图2B,可以看出,在常规的预增强电路中源极电流和漏极电流同时在操作为源极的开关晶体管112和操作为漏极的开关晶体管113中流动。
由于常规的预增强电路利用两个输入信号IN1和IN2控制四个晶体管,电路不能独立地控制源极和漏极。因此,漏极电流可以在操作为源极的晶体管中流动,源极电流可以在操作为漏极的晶体管中流动,从而降低预增强效果。
此外,由于常规的预增强电路使用四个晶体管,取决于晶体管的寄生电阻值和寄生电容值增加了负载值。从而降低了开关速度。
在常规的预增强电路中,由于预增强电流的供应时间根据预定的延迟时间而决定,过多或过少的预增强可根据传输线的负载值而施加。因此,难以有效地控制和提供预增强电流。
发明内容
因此,本发明旨在解决存在于现有技术中的问题,并且本发明的目的在于提供一种预增强电路和差分电流信号系统,其能够通过降低操作预增强电路所需的开关晶体管的数量来降低寄生电阻和寄生电容,并且通过提供用于控制各个开关晶体管的预增强控制信号大大地防止不必要的电流。
为了实现上述目的,根据本发明的一个方面,提供一种预增强电路,其传送预增强输出电流至输出驱动器的输出节点,以响应由在差分输入信号上的逻辑操作产生的第一至第四预增强控制信号。所述预增强电路包括:第一预增强电路,在第一电压与第二电压之间的范围中被驱动并被配置以产生第一预增强输出电流,从而响应第一与第二预增强控制信号,且输出产生的第一预增强输出电流至输出驱动器的第一输出节点;以及第二预增强电路,在第一电压与第二电压之间的范围中被驱动并被配置以产生第二预增强输出电流,从而响应第三与第四预增强控制信号,且输出产生的第二预增强输出电流至输出驱动器的第二输出节点。
所述第一预增强电路包括:第一开关,所述第一开关具有第一端子,连接至所述第一电压;第二端子,连接至所述第一输出节点;以及控制端子,被配置以接收所述第一预增强控制信号;以及第二开关,所述第二开关具有第一端子,连接至所述第一输出节点;第二端子,连接至所述第二电压;以及控制端子,被配置以接收所述第二预增强控制信号。所述第二预增强电路包括:第三开关,所述第三开关具有第一端子,连接至所述第一电压;第二端子,连接至所述第二输出节点;以及控制端子,被配置以接收所述第三预增强控制信号;以及第四开关,所述第四开关具有第一端子,连接至所述第二输出节点;第二端子,连接至所述第二电压;以及控制端子,被配置以接收所述第四预增强控制信号。
根据本发明的另一方面,提供一种差分电流信号系统,包括:预增强控制信号产生单元,被配置以接收差分输入信号并且产生延迟的差分输入信号和预增强控制信号;输出驱动器,被配置以产生输出信号,从而响应延迟的差分输入信号并且输出产生的输出信号至输出节点;以及预增强电路,被配置以产生预增强输出电流,从而响应预增强控制信号并且输出产生的预增强输出电流至输出节点。
根据本发明的另一方面,一种差分电流信号系统包括:预增强控制信号产生单元,被配置以接收差分输入信号和差分控制信号,并且产生延迟的差分输入信号和预增强控制信号;输出驱动器,被配置以产生输出信号,从而响应延迟的差分输入信号,并且输出产生的输出信号至输出节点;预增强电路,被配置以产生预增强输出电流,从而响应预增强控制信号,并且输出产生的预增强输出电流至输出节点;虚拟单元,被配置以产生并输出高电压的参考电压;以及比较单元,被配置以比较输出信号与参考电压,产生差分控制信号并且提供产生的差分控制信号至预增强控制信号产生单元。
附图说明
在阅读下面结合所附图式的详细描述之后,本发明的上述目的、以及其它特征和优点将变得更加明显。
图式中:
图1说明基于差分信号驱动方法在输出驱动器中形成的常规的预增强电路;
图2A和图2B显示在常规的预增强电路的开关晶体管中流动的电流;
图3为说明根据本发明一实施例中包括预增强电路的差分电流信号系统的结构;
图4为说明根据本发明另一实施例中预增强电路及其差分电流信号系统的配置;
图5A和图5B为显示在根据本发明实施例中预增强电路的开关中流动的电流的示意图;
图6为说明根据本发明实施例中差分电流信号系统的预增强控制信号产生单元的配置;
图7为解释在根据本发明实施例中差分电流信号系统中的预增强电路的操作的时序图;
图8为说明根据本发明另一实施例中能够有效地提供预增强电流的差分电流信号系统的配置;
图9为说明图8所示的差分电流信号系统的预增强控制信号产生单元的配置;
图10为说明图8的差分电流信号系统的虚拟单元的配置;
图11为显示图8所示的差分电流信号系统的预增强电路的操作的时序图;
图12为显示当图8所示的差分电流信号系统中的传输线的负载值等于设计值时输出信号的波形的示意图;
图13为显示当图8所示的差分电流信号系统中的传输线的负载值小于设计值时输出信号的波形的示意图;以及
图14为显示当图8所示的差分电流信号系统中的传输线的负载值大于设计值时输出信号的波形的示意图。
具体实施方式
现在参考本发明的首选实施例,并参考所附图式作出详细说明。无论如何,相似的附图标记在所附图式及说明书中用于代表相同或相似的组成部分。
图3为说明根据本发明一实施例中包括预增强电路的差分电流信号系统的配置。
参考图3,根据本发明实施例中的差分电流信号系统包括:预增强控制信号产生单元310,输出驱动器320,以及预增强电路330和340。
预增强控制信号产生单元310包括:延迟电路311和控制信号产生电路312。延迟电路311被配置以接收差分输入信号INP和INN,并且产生延迟的差分输入信号D_INP和D_INN。控制信号产生电路312被配置以在差分输入信号INP和INN上进行逻辑操作,并且产生预增强控制信号Con1至Con4。
输出驱动器320被配置以产生输出信号OUTP和OUTN,从而响应延迟的差分输入信号D_INP和D_INN,并且分别输出产生的信号至输出节点N1和N2。
预增强电路330和340包括第一预增强电路330和第二预增强电路340,并且被配置以产生预增强输出电流,从而响应由预增强控制信号产生单元310产生的预增强控制信号Con1至Con4,并且输出产生的预增强输出电流至输出节点N1和N2。
第一预增强电路330在第一电压VDD与第二电压GND之间的范围中被驱动且被配置以产生第一预增强输出电流,从而响应第一与第二预增强控制信号Con1和Con2,并且输出产生的第一预增强输出电流至第一节点N1。第一预增强电路330包括第一开关SW1和第二开关SW2。第一开关SW1具有连接至第一电压VDD的第一端子,连接至第一输出节点N1的第二端子以及控制端子,被配置以接收第一预增强控制信号Con1。第二开关SW2具有连接至第一输出节点N1的第一端子,连接至第二电压GND的第二端子以及控制端子,被配置以接收第二预增强控制信号Con2。
第二预增强电路340在第一电压VDD与第二电压GND之间的范围中被驱动且被配置以产生第二预增强输出电流,从而响应第三与第四预增强控制信号Con3和Con4,并且输出产生的第二预增强输出电流至第二节点N2。第二预增强电路340包括第三开关SW3和第四开关SW4。第三开关SW3具有连接至第一电压VDD的第一端子,连接至第二输出节点N2的第二端子以及控制端子,被配置以接收第三预增强控制信号Con3。第四开关SW4具有连接至第二输出节点N2的第一端子,连接至第二电压GND的第二端子以及控制端子,被配置以接收第四预增强控制信号Con4。
第一和第四开关SW1和SW4以及第二和第三开关SW2和SW3彼此进行互补地操作。也就是说,当第一和第四开关SW1和SW4接通时,第二和第三开关SW2和SW3断开。当第一和第四开关SW1和SW4断开时,第二和第三开关SW2和SW3接通。第一至第四开关SW1至SW4可以实施为MOS晶体管,但不限于此。
图4为说明根据本发明另一实施例中的预增强电路及其差分电流信号系统的配置。
参考图4,预增强电路330和340包括:在第一至第四开关SW1至SW4的端子与第一或第二电压VDD或GND之间连接的恒定电流源331、332、341和342,以提供恒定电流。
也就是说,根据本发明实施例中的预增强电路,除了图3的预增强电路的部件之外,也可进一步包括第一至第四恒定电流源331、332、341和342。第一电流源331形成在第一开关SW1的第一端子与第一电压VDD之间,以及第二电流源332形成在第二开关SW2的第二端子与第二电压GND之间。第三电流源341形成在第三开关SW3的第一端子与第一电压VDD之间,以及第四电流源342形成在第四开关SW4的第二端子与第二电压GND之间。第一至第四开关SW1至SW4可以实施为MOS晶体管。
熟悉本领域的技术人员从图3的描述中可以容易地理解其它部件,例如控制信号产生器310、输出驱动器320、第一预增强电路330以及第二预增强电路340。因此,省略对这些部件的详细描述。
图5A和图5B为显示在根据本发明实施例的预增强电路的开关中流动的电流的示意图。
图5A显示在操作为源极的第一开关SW1中流动的电流,以及图5B显示在操作为漏极的第二开关SW2中流动的电流。
在根据本发明实施例的预增强电路中,第一和第二开关SW1和SW2的每一个由一个控制信号操作。因此,参考图5,可以看出,当一个开关操作为源极或漏极时,在其余的开关中不会流动不必要的电流。
图6为说明根据本发明实施例的差分电流信号系统的预增强控制信号产生单元的配置。
参考图6,根据本发明实施例的预增强控制信号产生单元310包括:延迟电路311和控制信号产生电路312。
延迟电路311包括:第一和第二缓冲器311-1和311-2,被配置以接收差分输入信号INP和INN,并且产生延迟的差分输入信号D_INP和D_INN。控制信号产生电路312被配置,以接收差分输入信号INP和INN,并且产生预增强控制信号Con1至Con4,同时包括第一逻辑电路部分312-1、第二逻辑电路部分312-2、第三缓冲器312-3、第一反相器312-4、第四缓冲器312-5以及第二反相器312-6。
第一逻辑电路部分312-1包括第五缓冲器312-1a和第一与非门312-1b。第五缓冲器312-1a具有连接至第二差分输入信号INN的第一端子。第一与非门312-1b具有第一输入端子,被配置以接收第一差分输入信号INP、以及第二输入端子,被配置以接收第五缓冲器312-1a的输出信号,并且被配置以在接收的信号上执行与非操作并输出第一差分边沿信号INP_edge。也就是说,第一逻辑电路部分312-1接收第一和第二差分输入信号INP和INN,并且产生第一差分边沿信号INP_edge。
第二逻辑电路部分312-2包括:第六缓冲器312-2a和第二与非门312-2b。第六缓冲器312-2a具有连接至第一差分输入信号INP的第一端子。第二与非门312-2b具有第一输入端子,被配置以接收第二差分输入信号INN、以及第二输入端子,被配置以接收第六缓冲器312-2a的输出信号,并且被配置以在接收的信号上执行与非操作并输出第二差分边沿信号INN_edge。也就是说,第一逻辑电路部分312-2接收第一和第二差分输入信号INP和INN,并且产生第二差分边沿信号INN_edge。
第三缓冲器312-3被配置以接收第一差分边沿信号INP_edge且延迟第一差分边沿信号INP_edge,以作为第一预增强控制信号Con1而输出,第一反相器312-4被配置以接收第一差分边沿信号INP_edge且反相并延迟第一差分边沿信号INP_edge,以作为第四预增强控制信号Con4而输出。
第四缓冲器312-5被配置以接收第二差分边沿信号INN_edge且延迟第二差分边沿信号INN_edge,以作为第三预增强控制信号Con3而输出,第二反相器312-6被配置以接收第二差分边沿信号INN_edge且反相并延迟第二差分边沿信号INN_edge,以作为第二预增强控制信号Con2而输出。
第三缓冲器312-3、第一反相器312-4、第四缓冲器312-5以及第二反相器312-6可以具有相同的延迟时间。
图7为解释在根据本发明实施例的差分电流信号系统中的预增强电路的操作的时序图。
参考图6和图7,根据本发明实施例的预增强控制信号产生单元310接收第一和第二差分输入信号INP和INN,并且产生延迟的差分输入信号D_INP和D_INN以及第一至第四预增强控制信号Con1至Con4。
当输入第一和第二差分输入信号INP和INN时,预增强控制信号产生单元310的延迟电路311延迟第一和第二差分输入信号INP和INN一预设的延迟时间,并且传送延迟的差分输入信号D_INP和D_INN至输出驱动器320。
与此同时,预增强控制信号产生单元310在第一差分输入信号INP以及通过以第五缓冲器312-1a的延迟时间delay_5延迟第二差分输入信号INN而获得的信号上执行与非操作,并且产生第一差分边沿信号INP_edge。此外,预增强控制信号产生单元310在第二差分输入信号INN以及通过以第六缓冲器312-2a的延迟时间delay_6延迟第一差分输入信号INP而获得的信号上执行与非操作,并且产生第二差分边沿信号INN_edge。
第一差分边沿信号INP_edge在一时间点上变化为逻辑低电平,该时间点为第一差分边沿信号INP_edge从第一差分输入信号INP的上升沿起被延迟第一与非门312-1b的延迟时间delay_n1,在第五缓冲器的延迟时间delay_5期间保持,然后变化为逻辑高电平。第二差分边沿信号INN_edge在一时间点上变化为逻辑低电平,该时间点为第二差分边沿信号INN_edge从第二差分输入信号INN的上升沿起被延迟第二与非门312-2b的延迟时间delay_n2,在第六缓冲器的延迟时间delay-6期间被延迟,然后变化为逻辑高电平。
第一预增强控制信号Con1是通过延迟经过第三缓冲器312-3的第一差分边沿信号INP_edge获得的信号,以及第四预增强控制信号Con4是通过反相并延迟经过第一反相器312-4的第一差分边沿信号INP_edge获得的信号。
第二预增强控制信号Con2是通过延迟经过第四缓冲器312-4的第二差分边沿信号INN_edge所获得的信号,以及第三预增强控制信号Con3是通过反相并延迟经过第二反相器312-5的第二差分边沿信号INN_edge所获得的信号。
延迟的差分输入信号D_INP和D_INN分别是通过延迟经过第一和第二缓冲器311-1和311-2的差分输入信号INP和INN所获得的信号。在本实施例中,差分输入信号被延迟,以在当预增强控制信号产生单元310产生预增强控制信号Con1至Con4并且提供产生的预增强控制信号Con1至Con4至输出驱动器320的精确的时间点时提供输出驱动器输入。
此时,第一和第二缓冲器311-1和311-2具有与逻辑延迟时间相同的延迟时间,该逻辑延迟时间为直到预增强控制信号产生单元310接收差分输入信号INP和INN并且产生预增强控制信号Con1至Con4所需的时间。
也就是说,逻辑延迟时间等于第一与非门312-1b的延迟时间delay_n1与第三缓冲器312-3的延迟时间delay_3或第一反相器312-4的延迟时间delay_inv1的总和。此外,逻辑延迟时间等于第二与非门312-2b的延迟时间delay_n2与第四缓冲器312-5的延迟时间delay_4或第二反相器312-6的延迟时间delay_inv2的总和。
此时,第一反相器312-4的延迟时间delay_inv1可以与第三缓冲器312-3的延迟时间delay_3相同的方式来设计,以及第二反相器312-6的延迟时间delay_inv2可以与第四缓冲器312-5的延迟时间delay_4相同的方式来设计。
与此同时,当输入第一差分输入信号INP的上升沿和第二差分输入信号INN的下降沿时,控制信号产生电路312在输入的信号上执行逻辑操作,产生低电平第一预增强控制信号Con1和高电平第四预增强控制信号Con4,并且传送产生的信号至预增强电路330和340。此时,第一预增强电路330的第一开关SW1接通并且操作为源极,以便提供基于第一电压VDD的输出电流至第一输出节点N1。第二预增强电路340的第四开关SW4接通并且操作为漏极,以使自第二输出节点N2的输出电流泄漏至地。
当输入第一差分输入信号INP的下降沿和第二差分输入信号INN的上升沿时,控制信号产生电路312在接收的信号上执行逻辑操作,产生高电平第二预增强控制信号Con2和低电平第三预增强控制信号Con3,并且传送产生的信号至预增强电路330和340。
此时,第一预增强电路330的第二开关SW2接通并且操作为漏极,以使自第一输出节点N1的输出电流泄漏至地。
与此同时,第二预增强电路340的第三开关SW3接通并且操作为源极,以提供基于第一电压VDD的输出电流至第二输出节点N2。
同样,第一和第二预增强电路330和340根据独立的预增强控制信号控制操作为源极的开关以及操作为漏极的开关。因此,当一个开关操作为源极或漏极时,电流不流进另一个开关,从而使其能够基本上防止不必要的电流流动。
通常,当提供电流至输出驱动器的输出节点时,预增强电路用于降低输出驱动器的输出信号的上升时间和下降时间。此时,预增强效果可以取决于预增强电流的量和时间而不同。然而,当预增强电流的量和时间增加时,没有提高预增强性能,并且需要有效地提供取决于传输线的信号衰减程度的预增强电流。
图8为说明根据本发明另一实施例中能够有效地提供预增强电流的差分电流信号系统的配置。
参考图8,根据本发明实施例的差分电流信号系统500包括:预增强控制信号产生单元510,输出驱动器520,预增强电路530和540,虚拟单元550,以及比较单元560。
预增强控制信号产生单元510被配置以接收差分输入信号INP和INN以及差分控制信号Con_P和Con_N,并且产生延迟的差分控制信号D_INP和D_INN以及预增强控制信号Con1至Con4。
输出驱动器520被配置以产生输出信号OUTP和OUTN,从而响应延迟的差分输入信号D_INP和D_INN,并且输出输出信号OUTP和OUTN至输出节点N1和N2。
预增强电路530和540产生预增强输出电流,以响应由预增强控制信号产生单元510产生的预增强控制信号Con1至Con4,并且输出产生的预增强输出电流至输出节点N1和N2。由于图8所示的预增强电路530和540具有与图3所示的预增强电路330和340相同的配置,因此这里省略对其的详细描述。
虚拟单元550被配置以接收第一电压VDD和第二电压GND,产生低电压VL和高电压VH,并且输出高电压VH。高电压VH被用作为比较单元560的参考电压。
比较单元560包括:第一比较器561和第二比较器562,并且被配置以比较输出信号OUTP和OUTN与从虚拟单元550输出的参考电压,产生差分控制信号Con_P和Con_N,并且传送产生的差分控制信号Con_P和Con_N至预增强控制信号产生单元510和虚拟单元550。
第一比较器561具有一反相端子,被配置以接收第一输出信号OUTP;以及一非反相端子,被配置以接收作为高电压VH的参考电压。此时,当参考电压具有比第一输出信号OUTP大的值时,第一比较器561产生高电平第一差分控制信号Con_P;以及当参考电压具有比第一输出信号OUTP小的值时,第一比较器561产生低电平第一差分控制信号Con_P。
第二比较器562具有一反相端子,被配置以接收第二输出信号OUTN;以及一非反相端子,被配置以接收作为高电压VH的参考电压。此时,当参考电压具有比第二输出信号OUTN大的值时,第二比较器562产生高电平第二差分控制信号Con_N,以及当参考电压具有比第二输出信号OUTN小的值时,第二比较器562产生低电平第二差分控制信号Con_N。
图9为说明图8所示的差分电流信号系统的预增强控制信号产生单元的配置。
参考图9,根据本发明实施例的预增强控制信号产生单元510包括:延迟电路511和控制信号产生电路512。
延迟电路511包括:第一缓冲器511-1和第二缓冲器511-2。第一缓冲器511-1,被配置以接收第一差分输入信号INP,并且产生延迟的第一输入信号D_INP;以及第二缓冲器511-2,被配置以接收第二差分输入信号INN,并且产生延迟的第二差分输入信号D_INN。
控制信号产生电路512被配置以接收差分输入信号INP和INN以及差分控制信号Con_P和Con_N,并且产生预增强控制信号Con1至Con4,并且包括:第一逻辑电路部分512-1、第二逻辑电路部分512-2、第三缓冲器512-3、第一反相器512-4、第四缓冲器512-5、第二反相器512-6、第一上拉开关PU_SW1、第一下拉开关PD_SW1、第二上拉开关PU_SW2、以及第二下拉开关PD_SW2。
第一逻辑电路部分512-1包括:第五缓冲器512-1a和第一与非门512-1b。第五缓冲器512-1a具有第一端子,连接至第二差分输入信号INN。第一与非门512-1b具有第一输入端子,被配置以接收第一差分输入信号INP、以及第二输入端子,被配置以接收第五缓冲器512-1a的输出信号,并且被配置以在所接收的信号上执行与非操作并输出第一差分边沿信号INP_edge。也就是说,第一逻辑电路部分512-1在第一和第二差分输入信号INP和INN上执行逻辑操作,并且产生第一差分边沿信号INP_edge。
第二逻辑电路部分512-2包括:第六缓冲器512-2a和第二与非门512-2b。第六缓冲器512-2a具有第一端子,连接至第一差分输入信号INP。第二与非门512-2b具有第一输入端子,被配置以接收第二差分输入信号INN、以及第二输入端子,被配置以接收第六缓冲器512-2a的输出信号,并且被配置以在所接收的信号上执行与非操作并输出第二差分边沿信号INN_edge。也就是说,第二逻辑电路部分512-2在第一和第二差分输入信号INP和INN上执行逻辑操作,并且产生第二差分边沿信号INN_edge。
第三缓冲器512-3被配置以接收第一差分边沿信号INP_edge,并且延迟所接收的第一差分边沿信号INP_edge,以作为第一预增强控制信号Con1而输出。第一反相器512-4被配置,以接收第一差分边沿信号INP_edge,并且反相接收的第一差分边沿信号INP_edge,以作为第四预增强控制信号Con4而输出。第四缓冲器512-5被配置以接收第二差分边沿信号INN_edge,并且延迟第二差分边沿信号INN_edge,以作为第三预增强控制信号Con3而输出。第二反相器512-6被配置以接收第二差分边沿信号INN_edge,并且反相所接收的第二差分边沿信号INN_edge,以作为第二预增强控制信号Con2而输出。
第一上拉开关PU_SW1具有第一端子,连接至第一电压VDD;第二端子,连接至第三缓冲器512-3的输出端;以及控制端子,被配置以接收第一差分控制信号Con_P。第一下拉开关PD_SW1具有第一端子,连接至第一反相器512-4的输出端;第二端子,连接至第二电压GND;以及控制端子,被配置以接收反相的第一差分控制信号Con_P。第三反相器512-7被配置以反相第一差分控制信号Con_P,并且输出反相的第一差分控制信号Con_P。
第二上拉开关PU_SW2具有第一端子,连接至第一电压VDD;第二端子,连接至第四缓冲器512-5的输出端;以及控制端子,被配置以接收第二差分控制信号Con_N。第二下拉开关PD_SW2具有第一端子,连接至第二反相器512-6的输出端;第二端子,连接至第二电压GND;以及控制端子,被配置以接收反相的第二差分控制信号Con_N。第四反相器512-8被配置以反相第二差分控制信号Con_N,并且输出反相的第二差分控制信号Con_N。
预增强控制信号产生单元510接收由比较单元560所产生的差分控制信号Con_P和Con_N,并且操作第一上拉开关PU_SW1、第一下拉开关PD_SW2、第二上拉开关PU_SW2、以及第二下拉开关PD_SW2,以有效地改变预增强控制信号Con1至Con4的脉冲宽度。
预增强控制信号Con1至Con4被用作为预增强电路530和540的第一至第四开关SW1至SW4的输入,以提供预增强输出电流至输出驱动器520的输出信号OUTP和OUTN,以致于当在高电压VH和低电压VL之间的范围中保持恒定振荡时,输出信号OUTP和OUTN操作。
图10为说明图8的差分电流信号系统的虚拟单元的配置。
虚拟单元550用于产生DC电压电平,以使输出驱动器520的输出信号OUTP和OUTN具有恒定的振荡,并且包括:虚拟预增强控制信号产生模块551、虚拟输出驱动器552、虚拟预增强电路553、以及连接至虚拟输出驱动器552的输出端的末端电阻R3和R4。虚拟单元550可以配置为具有与预增强控制信号产生单元510、输出驱动器520、第一预增强电路530以及第二预增强电路540相同的电路,其实际上执行预增强操作。
虚拟预增强控制信号产生模块551被配置以接收表示逻辑高电平的第一电压VDD以及表示逻辑低电平的第二电压GND,并且产生具有恒定电压差的高电压VH和低电压VL,以响应差分控制信号Con_N和Con_P。由虚拟单元550产生的高电压VH可被用作为参考电压,其用比较单元560与输出驱动器520的输出信号OUTN和OUTP进行比较。
图11为显示图8所示的差分电流信号系统的预增强电路的操作的时序图。
参考图8至图11,下面将根据本发明的实施例对能够有效地提供预增强电流的差分电流信号系统的操作进行描述。
参考图11,在差分电流信号系统中输出驱动器520的理想输出在高电压VH和低电压VL之问具有恒定振荡。然而,由于预增强电流的过量提供,实际的输出超过对应于理想DC电平的高电压VH与低电压VL之间的范围。预增强电流的过量提供在数据传送方面可具有不利的效果。
预增强控制信号产生单元510在第一差分输入信号INP以及通过以第五缓冲器512-1a的延迟时间delay_5延迟第二差分输入信号INN而获得的信号上执行与非操作,并且产生第一差分边沿信号INP_edge。此外,预增强控制信号产生单元510在第二差分输入信号INN以及通过以第六缓冲器512-2a的延迟时间delay_6延迟第一差分输入信号INP而获得的信号上执行与非操作,并且产生第二差分边沿信号INN_edge。
第一差分边沿信号INP_edge在第一差分输入信号INP的上升沿处变化为逻辑低电平,在第五缓冲器512-1a的延迟时间delay_5期间保持,然后变化为逻辑高电平。第二差分边沿信号INN_edge在第二差分输入信号INN的上升沿处变化为逻辑低电平,在第六缓冲器512-2a的延迟时间delay_6期间保持,然后变化为逻辑高电平。第五缓冲器512-1a的延迟时间delay_5和第六缓冲器512-2a的延迟时间delay_6表示在可提供预增强电流期间的最大时间。延迟时间delay_5和delay_6具有相同值并且可以设计为小于一位数据时间(bps)。
延迟的差分输入信号D_INP和D_INN分别是通过延迟经过第一和第二缓冲器511-1和511-2的差分输入信号INP和INN而获得的信号。在本实施例中,延迟差分输入信号,以在当预增强控制信号产生单元510产生预增强控制信号Con1至Con4并且提供产生的预增强控制信号Con1至Con4至输出驱动器520的精确的时间点时提供输出驱动器的输入。
此时,第一和第二缓冲器511-1和511-2的延迟时间具有与逻辑延迟时间相同的值,所述逻辑延迟时间即为从输入差分输入信号INP和INN至预增强控制信号产生单元510至产生预增强控制信号Con1至Con4所需的时间。也就是说,逻辑延迟时间可相应于第一和第二缓冲器511-1和511-2的延迟时间与取决于其它逻辑门521-1b和521-2b以及互连部的延迟时间的总和。
在根据本发明实施例的差分电流信号系统中,输出驱动器520可以具有电流模式逻辑(CML)的缓冲器结构,其以芯片外电阻R1和R2连接至第一电压VDD的方式而形成。因此,虚拟单元550包括:作为与第一电压VDD连接的片上电阻的虚拟电阻R3和R4。
当输出驱动器520包括低电压正/伪发射极耦合逻辑(LVPECL)、电压模式逻辑(VML)、或低压差分信号(LVDS)时,可以使用适合于输出驱动器520的结构的芯片外电阻R1和R2以及虚拟电阻R3和R4。
图12为显示当在图8所示的差分电流信号系统中的传输线的负载值等于设计值时输出信号的波形的示意图。
参考图12,当传输线的负载值等于设计期间期望的负载值时,常规的预增强电路以及根据本发明实施例的预增强电路的输出信号OUTP和OUTN在高电压VH与低电压VL之间的范围中操作。
图13为显示当在图8所示的差分电流信号系统中的传输线的负载值小于设计值时输出信号的波形的示意图。
参考图13,当传输线的负载值小于设计期间期望的负载值时,常规的预增强电路连续地提供预增强电流,即使输出信号OUTP和OUTN接近高电压VH和低电压VL。因此,输出信号OUTP和OUTN具有比高电压VH更大的值或比低电压VL更小的值。
然而,根据本发明的实施例中预增强电路反馈输出信号OUTP和OUTN至比较单元560,以控制预增强电流的提供时间。因此,输出信号OUTP和OUTN总是在高电压VH与低电压VL之间的范围中操作。
图14为显示当在图8所示的差分电流信号系统中的传输线的负载值大于设计值时输出信号的波形的示意图。
参考图14,当传输线的负载值大于设计期间所期望的负载值时,常规的预增强电路根据预设置数据值提供预增强电流。然而,由于负载值大于设计值,在输出信号OUTP和OUTN接近高电压VH之前,常规的预增强电路停止提供预增强电流。
然而,在输出信号OUTP和OUTN接近高电压VH之前,根据本发明实施例的预增强电路连续地提供预增强电流。因此,虽然上升时间或下降时间稍微增加,输出信号OUTP和OUTN接近高电压VH和低电压VL。
根据本发明的实施例,可以降低电路操作所需的开关晶体管的数量,以降低基于晶体管的寄生电阻和寄生电容,其能够提高开关速度。
此外,由于各个开关晶体管由独立的预增强控制信号控制,可以基本上阻止不必要的电流,并且可有效地控制和提供预增强输出电流,以进一步提高预增强性能。
虽然本发明的首选实施例已被作为说明性目的而描述,可以意识到,在不脱离本发明及所附权利要求的范围和精神下,熟悉本领域的技术人员可以做出各种修改、添加及替代。

Claims (11)

1.一种预增强电路,其传送预增强输出电流至输出驱动器的输出节点,以响应由在差分输入信号上的逻辑操作所产生的第一至第四预增强控制信号,其特征在于,所述预增强电路包括:
第一预增强电路,在第一电压与第二电压之间的范围中被驱动并被配置以产生第一预增强输出电流,从而响应所述第一与第二预增强控制信号,且输出所述产生的第一预增强输出电流至所述输出驱动器的第一输出节点;以及
第二预增强电路,在所述第一电压与所述第二电压之间的范围中被驱动并被配置以产生第二预增强输出电流,从而响应所述第三与第四预增强控制信号,且输出所述产生的第二预增强输出电流至所述输出驱动器的第二输出节点,
进一步地,所述第一预增强电路包括:
第一开关,所述第一开关具有第一端子,连接至所述第一电压;第二端子,连接至所述第一输出节点;以及控制端子,被配置以接收所述第一预增强控制信号;以及
第二开关,所述第二开关具有第一端子,连接至所述第一输出节点;第二端子,连接至所述第二电压;以及控制端子,被配置以接收所述第二预增强控制信号,以及
所述第二预增强电路包括:
第三开关,所述第三开关具有第一端子,连接至所述第一电压;第二端子,连接至所述第二输出节点;以及控制端子,被配置以接收所述第三预增强控制信号;以及
第四开关,所述第四开关具有第一端子,连接至所述第二输出节点;第二端子,连接至所述第二电压;以及控制端子,被配置以接收所述第四预增强控制信号。
2.如权利要求1所述的预增强电路,其特征在于,当所述第一和第四开关接通,以响应所述第一至第四预增强控制信号时,所述第二和第三开关断开,并且当所述第一和第四开关断开时,所述第二和第三开关接通。
3.如权利要求1所述的预增强电路,其特征在于,该预增强电路进一步包括:
第一电流源,形成在所述第一开关的所述第一端子与所述第一电压之间;
第二电流源,形成在所述第二开关的所述第二端子与所述第二电压之间;
第三电流源,形成在所述第三开关的所述第一端子与所述第一电压之间;以及
第四电流源,形成在所述第四开关的所述第二端子与所述第二电压之间。
4.一种差分电流信号系统,其特征在于,该系统包括:
一预增强控制信号产生单元,被配置以接收差分输入信号并且产生延迟的差分输入信号和预增强控制信号;
一输出驱动器,被配置以产生输出信号,从而响应所述延迟的差分输入信号,并且输出所述产生的输出信号至输出节点;以及
一预增强电路,被配置以产生预增强输出电流,从而响应所述预增强控制信号,并且输出所述产生的预增强输出电流至所述输出节点。
5.如权利要求4所述的差分电流信号系统,其特征在于,所述预增强控制信号产生单元包括:
一延迟电路,被配置以延迟所述差分输入信号并且产生所述延迟的差分输入信号;以及
一控制信号产生电路,被配置以在所述差分输入信号上执行一逻辑操作,并且产生所述预增强控制信号。
6.如权利要求5所述的差分电流信号系统,其特征在于,所述控制信号产生电路包括:
第一逻辑电路,其包括具有连接至第二差分输入信号的第一端子的第五缓冲器;以及第一与非门,具有第一输入端,被配置以接收第一差分输入信号、以及第二输入端,被配置以接收所述第五缓冲器的输出信号,并且所述第一与非门被配置以在所接收的信号上执行与非操作并输出第一差分边沿信号;
第二逻辑电路,其包括具有连接至所述第一差分输入信号的第一端子的第六缓冲器;以及第二与非门,具有第一输入端,被配置以接收所述第六缓冲器的输出信号、以及第二输入端,被配置以接收所述第二差分输入信号,并且所述第二与非门被配置以在所接收的信号上执行与非操作,并输出第二差分边沿信号;
第三缓冲器,被配置以接收所述第一差分边沿信号并延迟所接收的第一差分边沿信号,以作为第一预增强控制信号而输出;
第一反相器,被配置以接收所述第一差分边沿信号,并且反相所接收的第一差分边沿信号,以作为第四预增强控制信号而输出;
第四缓冲器,被配置以接收所述第二差分边沿信号,并且延迟所接收的第二差分边沿信号,以作为第三预增强控制信号而输出;以及
第二反相器,被配置以接收所述第二差分边沿信号,并且反相所接收的第二差分边沿信号,以作为第二预增强控制信号而输出。
7.如权利要求4所述的差分电流信号系统,其特征在于,所述预增强电路包括:
第一预增强电路,其包括第一开关,具有连接至第一电压的第一端子、连接至所述输出驱动器的第一输出节点的第二端子、以及控制端子,被配置以接收第一预增强控制信号;以及第二开关,具有连接至所述第一输出节点的第一端子、连接至第二电压的第二端子、以及控制端子,被配置以接收第二预增强控制信号;以及
第二预增强电路,其包括第三开关,具有连接至所述第一电压的第一端子、连接至所述输出驱动器的第二输出节点的第二端子、以及控制端子,被配置以接收第三预增强控制信号;以及第四开关,具有连接至所述第二输出节点的第一端子、连接至所述第二电压的第二端子、以及控制端子,被配置以接收第四预增强控制信号。
8.一种差分电流信号系统,其特征在于,该系统包括:
预增强控制信号产生单元,被配置以接收差分输入信号和差分控制信号,并且产生延迟的差分输入信号和预增强控制信号;
输出驱动器,被配置以产生输出信号,从而响应所延迟的差分输入信号,并且输出所产生的输出信号至输出节点;
预增强电路,被配置以产生预增强输出电流,从而响应所述预增强控制信号,并且输出所产生的预增强输出电流至所述输出节点;
虚拟单元,被配置以产生并输出高电压的参考电压;以及
比较单元,被配置以比较所述输出信号与所述参考电压,产生所述差分控制信号,并且提供所产生的差分控制信号至所述预增强控制信号产生单元。
9.如权利要求8所述的差分电流信号系统,其特征在于,所述预增强控制信号产生单元包括:控制信号产生电路,被配置以在所述差分输入信号上执行一逻辑操作,从而产生所述预增强控制信号,并且接收所述差分控制信号,以改变所述预增强控制信号的脉冲宽度。
10.如权利要求9所述的差分电流信号系统,其特征在于,所述控制信号产生单元包括:
第一上拉开关,被配置以接收经过其控制端子的第一差分控制信号,并且上拉驱动第一预增强控制信号;
第一下拉开关,被配置以接收经过其控制端子的反相第一差分控制信号,并且下拉驱动第二预增强控制信号;
第二上拉开关,被配置以接收经过其控制端子的第二差分控制信号,并且上拉驱动第三预增强控制信号;以及
第二下拉开关,被配置以接收经过其控制端子的反相第二差分控制信号,并且下拉驱动第四预增强控制信号。
11.如权利要求8所述的差分电流信号系统,其特征在于,所述比较单元包括:
第一比较器,被配置以比较第一输出信号与所述参考电压,并且输出第一差分控制信号;以及
第二比较器,被配置以比较第二输出信号与所述参考电压,并且输出第二差分控制信号。
CN201210018570.4A 2011-01-28 2012-01-20 预增强电路及其差分电流信号系统 Active CN102622025B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0008629 2011-01-28
KR1020110008629A KR101290080B1 (ko) 2011-01-28 2011-01-28 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템

Publications (2)

Publication Number Publication Date
CN102622025A CN102622025A (zh) 2012-08-01
CN102622025B true CN102622025B (zh) 2014-11-05

Family

ID=46561987

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210018570.4A Active CN102622025B (zh) 2011-01-28 2012-01-20 预增强电路及其差分电流信号系统

Country Status (4)

Country Link
US (1) US8659329B2 (zh)
JP (1) JP5135477B2 (zh)
KR (1) KR101290080B1 (zh)
CN (1) CN102622025B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9300331B2 (en) * 2012-11-09 2016-03-29 Omnivision Technologies, Inc. Method, apparatus and system for providing pre-emphasis in a signal
US8816726B1 (en) * 2013-05-07 2014-08-26 Via Technologies, Inc. Differential signaling driver
CN103427331B (zh) * 2013-08-23 2016-04-13 西安电子科技大学 垂直腔表面发射激光器的驱动器
KR102117988B1 (ko) 2013-10-08 2020-06-10 삼성디스플레이 주식회사 평판 표시장치 및 그의 구동방법
KR102197026B1 (ko) 2014-02-25 2020-12-31 삼성디스플레이 주식회사 유기전계발광 표시장치
KR20160016386A (ko) * 2014-08-05 2016-02-15 에스케이하이닉스 주식회사 라이트 드라이버, 이를 포함하는 저항변화 메모리 장치 및 동작 방법
US9553742B1 (en) * 2015-09-15 2017-01-24 Inphi Corporation Method and apparatus for independent rise and fall waveform shaping
CN107800654B (zh) * 2016-08-31 2021-09-21 美国莱迪思半导体公司 具有合并的馈通电容和前馈均衡的线路驱动器装置
US9654310B1 (en) * 2016-11-19 2017-05-16 Nxp Usa, Inc. Analog delay cell and tapped delay line comprising the analog delay cell
CN109246037B (zh) * 2018-08-13 2019-07-12 上海奥令科电子科技有限公司 用于高速串行数据传输的驱动器以及高速串行接口发射机
US10734974B1 (en) * 2019-04-12 2020-08-04 Nxp Usa, Inc. Transmitter circuit having a pre-emphasis driver circuit
CN110515874B (zh) * 2019-09-11 2021-06-29 上海兆芯集成电路有限公司 驱动系统
JP2022051373A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 メモリシステム及び送信信号調整方法
US20220166413A1 (en) * 2020-11-26 2022-05-26 Rambus Inc. Comparator set-reset latch circuit and method for capacitively storing bits
CN113078954A (zh) * 2021-03-19 2021-07-06 苏州微光电子融合技术研究院有限公司 基于相位移动预加重的驱动电路
CN115118561B (zh) * 2022-06-30 2023-04-11 上海集成电路装备材料产业创新中心有限公司 预加重电路及控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050179469A1 (en) * 2003-11-11 2005-08-18 Stmicroelectronics Pvt. Ltd. Differential signaling driver
CN101056107A (zh) * 2006-04-11 2007-10-17 罗姆股份有限公司 滤波电路、包含其的调频发送机、以及小型电子设备
CN101356726A (zh) * 2006-01-23 2009-01-28 新澙精密株式会社 高调波抑制电路
US20090116564A1 (en) * 2007-11-01 2009-05-07 Novatek Microelectronics Corp. Low voltage differential signaling transmitter and transmitting method
US7830167B2 (en) * 2008-05-30 2010-11-09 Hitachi, Ltd. Pre-emphasis circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640593B1 (ko) * 2004-10-26 2006-11-01 삼성전자주식회사 캐스케이디드 프리-앰패시스 기능을 가지는 출력 드라이버회로
JP2006345259A (ja) * 2005-06-09 2006-12-21 Canon Inc 受信部終端方式
KR100643606B1 (ko) 2005-08-12 2006-11-10 삼성전자주식회사 저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 방법
KR20080017973A (ko) * 2006-08-23 2008-02-27 삼성전자주식회사 데이터 전송회로 및 그 방법
JP2009060262A (ja) * 2007-08-30 2009-03-19 Sharp Corp 差動駆動回路
JP5098617B2 (ja) * 2007-12-12 2012-12-12 横河電機株式会社 プリエンファシス回路
KR100913528B1 (ko) * 2008-08-26 2009-08-21 주식회사 실리콘웍스 차동전류구동방식의 송신부, 차동전류구동방식의 수신부 및상기 송신부와 상기 수신부를 구비하는 차동전류구동방식의 인터페이스 시스템
US7863936B1 (en) * 2009-12-01 2011-01-04 Himax Imaging, Inc. Driving circuit with impedence calibration and pre-emphasis functionalities

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050179469A1 (en) * 2003-11-11 2005-08-18 Stmicroelectronics Pvt. Ltd. Differential signaling driver
CN101356726A (zh) * 2006-01-23 2009-01-28 新澙精密株式会社 高调波抑制电路
CN101056107A (zh) * 2006-04-11 2007-10-17 罗姆股份有限公司 滤波电路、包含其的调频发送机、以及小型电子设备
US20090116564A1 (en) * 2007-11-01 2009-05-07 Novatek Microelectronics Corp. Low voltage differential signaling transmitter and transmitting method
US7830167B2 (en) * 2008-05-30 2010-11-09 Hitachi, Ltd. Pre-emphasis circuit

Also Published As

Publication number Publication date
US8659329B2 (en) 2014-02-25
CN102622025A (zh) 2012-08-01
KR101290080B1 (ko) 2013-07-26
JP2012161077A (ja) 2012-08-23
KR20120087440A (ko) 2012-08-07
US20120194224A1 (en) 2012-08-02
JP5135477B2 (ja) 2013-02-06

Similar Documents

Publication Publication Date Title
CN102622025B (zh) 预增强电路及其差分电流信号系统
KR102003926B1 (ko) 디엠퍼시스 버퍼 회로
JP5114293B2 (ja) 波形等化回路
TWI740114B (zh) 具有自低電力待機至低頻信號傳輸之快速變換之轉發器
US8493103B2 (en) Output driver circuit
CN107800654B (zh) 具有合并的馈通电容和前馈均衡的线路驱动器装置
US8022757B2 (en) Class D power amplifier
JP2007028619A (ja) 送信器回路におけるプログラム可能なスルーレート制御のための装置および方法
US9312846B2 (en) Driver circuit for signal transmission and control method of driver circuit
US7924056B2 (en) Low voltage differential signalling driver
US8390315B1 (en) Configurable input-output (I/O) circuitry with pre-emphasis circuitry
JP2009111794A (ja) シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路
US9832048B2 (en) Transmitter circuit for and methods of generating a modulated signal in a transmitter
US9356577B2 (en) Memory interface receivers having pulsed control of input signal attenuation networks
US8674725B2 (en) Transmitter circuit
CN105207658A (zh) 输出缓冲器
US11005477B2 (en) Driver circuit and control method therefor, and transmission/reception system
KR20140002180A (ko) 리시버 회로
CN102769458B (zh) 一种低功耗驱动电路
US9515699B2 (en) Dual mode serial transmission apparatus and method for switching mode thereof
JP2007116416A (ja) 信号伝送回路
US9847777B2 (en) Signal potential converter
US11973496B2 (en) Drive circuit
CN108566193B (zh) 一种利用比较器调整动态电阻的M-phy驱动电路
WO2014174743A1 (ja) 信号伝送装置、信号伝送システム、信号伝送方法及びコンピュータ装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
DD01 Delivery of document by public notice

Addressee: Liu Jun

Document name: Notice of Conformity

DD01 Delivery of document by public notice