JP2022051373A - メモリシステム及び送信信号調整方法 - Google Patents
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Abstract
【課題】 スルーレートを改善することができるメモリシステム及び送信信号調整方法を提供する。【解決手段】 実施形態のメモリシステムは、1つ以上のメモリチップと、前記1つ以上のメモリチップに接続され、前記1つ以上のメモリチップに対して送信信号を送信する第1のドライバと、前記送信信号に付加するブースト信号を生成する第2のドライバと、前記1つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報に基づいて、前記ブースト信号の付加期間を設定する制御回路と、を備えるコントローラと、を具備する。【選択図】図7
Description
本発明の実施形態は、メモリシステム及び送信信号調整方法に関する。
近年、NANDフラッシュメモリ等のメモリデバイスである半導体記憶装置において、メモリの大容量化が進んでいる。例えば、NANDフラッシュメモリのパッケージ内に複数のNANDメモリチップを積層する多段スタック構成が採用されることがある。
パッケージ内に、複数のNANDメモリチップが積層されて配置される構造では、各NANDメモリチップのDQ信号端子は数珠つなぎに共通接続されて、コントローラに接続されることがある。コントローラは、各NANDメモリチップを特定する情報を用いて、個々のNANDメモリチップを制御する。
多段スタック構成では、あるNANDメモリチップについては、他のNANDメモリチップがスタブを構成する。これにより、あるNANDメモリチップが受信した信号品質が悪化することがある。信号品質は、NANDメモリチップの積層の位置に依存して変化する。このため、多段スタック構成の全てのNANDメモリチップにおいて信号品質を改善することは容易ではない。
なお、多段スタック構成の例を説明したが、多段スタック構成に限らない。コントローラに共通接続された複数のNANDメモリチップのうちのあるNANDメモリチップについて、他のNANDメモリチップがスタブを構成する場合には、同様の現象が生じる。
本実施形態は、信号品質を改善することができるメモリシステム及び送信信号調整方法を提供することを目的とする。
実施形態のメモリシステムは、1つ以上のメモリチップと、前記1つ以上のメモリチップに接続され、前記1つ以上のメモリチップに対して送信信号を送信する第1のドライバと、前記送信信号に付加するブースト信号を生成する第2のドライバと、前記1つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報に基づいて、前記ブースト信号の付加期間を設定する制御回路と、を備えるコントローラと、を具備する。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
(第1の実施の形態)
本実施の形態は、メモリコントローラからメモリチップへの送信信号の伝送経路における反射の影響により歪みが生じる期間に応じて、メモリチップ毎に送信信号に印加するブースト信号の付加期間を調整するものである。これにより、メモリコントローラと全てのメモリチップとの通信において信号品質の改善を可能にする。
本実施の形態は、メモリコントローラからメモリチップへの送信信号の伝送経路における反射の影響により歪みが生じる期間に応じて、メモリチップ毎に送信信号に印加するブースト信号の付加期間を調整するものである。これにより、メモリコントローラと全てのメモリチップとの通信において信号品質の改善を可能にする。
図1は本実施の形態に係るメモリシステムを示すブロック図である。また、図2は図1中のメモリコントローラの具体的な構成の一例を示すブロック図である。
本実施形態のメモリシステム1は、メモリコントローラ3と4つのメモリチップ4A~4Dを備える。4つのメモリチップ4A~4Dを区別する必要がない場合には代表してメモリチップ4という。なお、メモリチップ4の個数は4に限定されるものではなく、1つ以上の任意の個数のメモリチップを採用することができる。
メモリシステム1は、ホスト2と接続可能である。ホスト2は、例えば、パーソナルコンピュータ、携帯端末、車載装置、サーバなどの電子機器である。ホスト2はプロセッサとしての中央処理装置(CPU)2aと、ROM(図示せず)、DRAM2bを有する。メモリシステム1は、ホスト2からの要求に応じて、ホスト2からのユーザデータ(以下、単にデータという)を各メモリチップ4に記憶したり、各メモリチップ4に記憶されたデータを読み出してホスト2へ出力したりする。具体的には、メモリシステム1は、ホスト2からの書き込み要求に応じて各メモリチップ4へデータを書き込み、ホスト2からの読み出し要求に応じてデータを各メモリチップ4から読み出すことができる。
メモリシステム1は、メモリコントローラ3と複数のメモリチップ4とが1つのパッケージとして構成されるUFS(Universal Flash Storage)デバイス等であってもよいし、SSD(Solid State Drive)等であってもよい。図1では、メモリシステム1は、ホスト2と接続された状態として示してある。
メモリチップ4は、データを不揮発に記憶するNAND型フラッシュメモリ等により構成された半導体記憶装置である。図1に示すように、メモリコントローラ3と各メモリチップ4とはNANDバスを介して接続される。メモリコントローラ3は、ホストからの書き込みリクエストに従ってメモリチップ4へのデータの書き込みを制御する。また、メモリコントローラ3は、ホストからの読み出しリクエストに従ってメモリチップ4からのデータの読み出しを制御する。メモリコントローラ3は、ホストからのリクエストでなく自発的に、メモリチップ4へのデータの書き込み及び読み出しを制御することがある。
図2において、メモリコントローラ3は、CPU11、ROM12、RAM(Random Access Memory)13、ECC(Error Check and Correct)回路14、ホストインタフェース(I/F)15、及びメモリI/F16を備える。CPU11、ROM12、RAM13、ECC回路14、ホストI/F16及びメモリI/F16は、互いに内部バス19により接続される。
ホストI/F15は、ホストから受信したリクエストや、ユーザデータである書き込みデータなどを内部バス19に出力する。また、ホストI/F15は、メモリチップ4から読み出されたユーザデータや、CPU11からの応答などをホストへ送信する。
メモリI/F16は、入出力回路17を備えている。メモリI/F16は、CPU11の指示に基づいてユーザデータ等を各メモリチップ4へ書き込む処理及び各メモリチップ4から読み出す処理を制御する。入出力回路17は、ドライブ回路18aを備えている。ドライブ回路18aについては、後に詳細に説明する。
CPU11は、メモリコントローラ3を統括的に制御する。CPU11は、例えば、CPU(Central Processing Unit)、MPU(Micro Processing Unit)等である。CPU11は、ホストからホストI/F15経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、CPU11は、ホストからのリクエストに従って、各メモリチップ4へのユーザデータの書き込みをメモリI/F16へ指示する。また、CPU11は、ホストからのリクエストに従って、各メモリチップ4からのユーザデータの読み出しを、メモリI/F16へ指示する。
CPU11は、RAM13に蓄積されるユーザデータに対して、各メモリチップ4上の格納領域(以下、メモリ領域という)を決定する。ユーザデータは、内部バス19経由でRAM13に格納される。CPU11は、メモリ領域の決定を、例えば、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。
CPU11は、書き込み先の各メモリチップ4上のメモリ領域を決定する。メモリチップ4のメモリ領域には物理アドレスが割当てられている。CPU11は、データの書き込み先のメモリ領域を、物理アドレスを用いて管理する。CPU11は、決定したメモリ領域の物理アドレスを指定してユーザデータをメモリチップ4へ書き込むようメモリI/F16へ指示する。CPU11は、ユーザデータの論理アドレス(ホストが管理する論理アドレス)と物理アドレスとの対応を管理する。CPU11は、論理アドレスを含む読み出しリクエストをホストから受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリI/F16へ指示する。
ECC回路14は、RAM13に格納されたユーザデータを符号化して符号語を生成する。また、ECC回路14は、各メモリチップ4から読み出された符号語を復号する。
RAM13は、ホストから受信したユーザデータを各メモリチップ4へ記憶するまでに一時格納したり、各メモリチップ4から読み出したデータをホストへ送信したりするまでに一時格納する。RAM13は、例えば、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)などの汎用メモリである。
RAM13は、ホストから受信したユーザデータを各メモリチップ4へ記憶するまでに一時格納したり、各メモリチップ4から読み出したデータをホストへ送信したりするまでに一時格納する。RAM13は、例えば、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)などの汎用メモリである。
図1では、メモリコントローラ3が、ECC回路14とメモリI/F16をそれぞれ備える構成例を示した。しかし、ECC回路14がメモリI/F16に内蔵されていてもよい。また、ECC回路14が、各メモリチップ4に内蔵されていてもよい。
ホストから書き込みリクエストを受信した場合、メモリコントローラ3は次のように動作する。CPU11は、書き込みデータをRAM13に一時記憶させる。CPU11は、RAM13にストアされたデータを読み出し、ECC回路14に入力する。ECC回路14は、入力されたデータを符号化し、符号語をメモリI/F16に与える。メモリI/F16は、入力された符号語を各メモリチップ4に書き込む。
ホストから読み出しリクエストを受信した場合、メモリコントローラ3は次のように動作する。メモリI/F16は、各メモリチップ4から読み出した符号語をECC回路14に与える。ECC回路14は、入力された符号語を復号し、復号されたデータをRAM13にストアする。CPU11は、RAM13にストアされたデータを、ホストI/F15を介してホストに送信する。
(パッケージ構成)
メモリシステム1を構成するメモリコントローラ3とメモリチップ4とは、メモリデバイスとしてパッケージ化されることがある。
メモリシステム1を構成するメモリコントローラ3とメモリチップ4とは、メモリデバイスとしてパッケージ化されることがある。
図3A、図4A、図5A及び図6A~図6Cはメモリコントローラ3及びメモリチップ4のパッケージ構造の例を模式的に示す説明図である。これらの図において同一の構成要素には同一符号を付してある。図3A~図5Aはメモリデバイスをパッケージオンパッケージ(POP)にて構成した例を示している。また、図3B、図4B、図5Bは、それぞれ図3A、図4A、図5Aの例におけるパルスレスポンスを示す波形図であり、図3C、図4C、図5Cは、それぞれ図3A、図4A、図5Aの例におけるアイダイアグラムを示している。
メモリチップ4は、メモリデバイス内において、積層配置されることがある。図3Aはメモリチップ4Aが積層されていない例を示している。図4Aはメモリチップ4A,4Bが積層された例を示し、図5A及び図6A~図6Cはメモリチップ4A~4Dが積層された例を示している。なお、図3A、図4A、図5A及び図6A~図6C中の破線丸印は、実装に用いられるはんだボールを示している。
図3において、パッケージPa1は、トップパッケージPa1tとボトムパッケージPa1bを有する。トップパッケージPa1tにはメモリチップ4Aが配置され、ボトムパッケージPa1bには、チップ化されたメモリコントローラ3が配置される。
メモリコントローラ3の電極パッド3aはボンディングワイヤ6を介して実装端子7に接続され、メモリチップ4Aの電極パッド4Aaはボンディングワイヤ8を介して実装端子9に接続される。実装端子7,9同士は、NANDバスを構成する配線5を経由して相互に接続される。
図4AはトップパッケージPa1t内において、メモリチップ4A,4Bが積層された例を示しており、図5AはトップパッケージPa1t内において、メモリチップ4A~4Dが積層された例を示している。図4A及び図5Aに示すように、各メモリチップ4A~4D上の電極パッド(図示省略)は、ボンディングワイヤ8によって共通接続されて実装端子9に接続される。図4A及び図5Aのメモリデバイスは、複数のメモリチップ4A,4B又は4A~4Dによって、高い記憶密度及び大きい記憶容量を実現する。
複数のメモリチップ4A~4Dは、ボンディングワイヤ8によって、上層のメモリチップ4と下層のメモリチップ4とが接続される場合、上層のメモリチップ4が、下層のメモリチップ4に対してずらして積層される。これによって、下層のメモリチップ4に設けられた電極パッドが上層のメモリチップ4に覆われること無く、露出される。こうして、積層されたメモリチップ4A~4D同士は、それぞれ露出した電極パッドとボンディングワイヤ8とにより互いに電気的に接続される。
図3B、図4B及び図5Bは、それぞれ図3A、図4A及び図5Aの例においてメモリコントローラ3が出力した1つのパルス信号をメモリチップ4Aにおいて観測した波形(パルスレスポンス)を示している。図3C、図4C及び図5Cは、それぞれ図3A、図4A及び図5Aの例においてメモリコントローラ3が出力した複数のパルス信号をメモリチップ4Aにおいて観測したアイダイアグラムを示している。なお、これらの図において、X軸は時間、Y軸は電圧、を示し、矢印の向きに従ってそれぞれの値は大きくなる。図3B、図3Cに示すように、1段のメモリチップ4Aのみが配置された構成では、パルスレスポンスの歪は比較的小さく、アイ開口は十分な広さを有する。これに対し、図4Cに示すように、2段のメモリチップ4A,4Bが配置された構成では、アイ開口が図3Cに比べて小さくなっている。更に、図5Cに示すように、4段のメモリチップ4A~4Dが配置された構成では、アイ開口が図4Cに比べて更に小さくなっている。
このように、メモリチップ4を多段スタック構成とした場合には、あるメモリチップ4に対して、他のメモリチップ4がスタブを構成することから、反射の影響により波形が歪んでしまう。この結果、信号品質が悪化し、アイ開口が狭くなる。
なお、図3B~図5B及び図3C~図5Cでは、メモリチップ4Aにおける特性を示したが、他のメモリチップ4については、スタブの構成がメモリチップ4Aの場合と異なることから、反射の影響もメモリチップ4Aとは異なる。すなわち、複数のメモリチップ4を多段スタック構成とした場合の波形の歪は、メモリチップ毎に異なる。このように、多段スタック構成のメモリチップ4では、その位置に依存して異なる波形歪が観測される。このため、上述したように、全てのメモリチップ4においてスルーレートを同様に改善することは容易ではない。
なお、図3A~図5AではPOPのパッケージを例に説明したが、本実施の形態においては他の各種パッケージについても同様に適用可能である。図6A~図6Cは他のパッケージの構成を示す説明図である。
図6Aは、一例として、UFSデバイスのパッケージPa2を示している。UFSデバイスでは、1つのインタポーザ上にメモリコントローラ3とスタック構成の複数のメモリチップ4A~4Dとが配置される。また、図6Bは、ポイント・ツー・ポイント接続のMCP(Multi Chip Package)パッケージを示している。メモリパッケージPa3には積層された複数のメモリチップ4A~4Dが配置され、コントローラパッケージPa4にはメモリコントローラ3が配置される。メモリパッケージPa3とコントローラパッケージPa4とは、プリント配線基板PC1上に実装される。また、図6Cは複数パッケージ接続のMCPパッケージを示している。メモリパッケージPa3a,Pa3bにはそれぞれ積層された複数のメモリチップ4A~4Dが配置され、コントローラパッケージPa4にはメモリコントローラ3が配置される。メモリパッケージPa3a,Pa3bとコントローラパッケージPa4とは、プリント配線基板PC2上に実装される。パッケージPa3a内の各メモリチップ4A~4Dは、それぞれボンディングワイヤ8aにより共通接続されて実装端子9aに接続される。パッケージPa3b内の各メモリチップ4A~4Dは、それぞれボンディングワイヤ8bにより共通接続されて実装端子9bに接続される。
図6Aにおける実装端子7と実装端子9との間は配線5aにより接続される。配線5aは、インタポーザ上に形成される。図6Bにおける実装端子7と実装端子9との間は配線5bにより接続される。配線5bは、プリント配線基板PC1の配線層に形成される。図6Cにおける実装端子7と実装端子9a,実装端子9bとの間は、配線5cにより接続される。配線5cは、プリント配線基板PC2の配線層に形成される。配線5a~5cは、メモリコントローラ3と積層された複数のメモリチップ4A~4Dとの間において、例えばトグル・ダブルデータレート等の高速データ転送モードでデータ転送可能である。
なお、本実施の形態におけるメモリシステム1は、図3A、図4A、図5A及び図6A~図6Cのパッケージ構成に限定されるものではなく、各種パッケージ構成に適用することができる。特に積層された複数のメモリチップ4のうちのあるメモリチップ4に対して、他のメモリチップ4がスタブを構成する場合に有用である。
図7はメモリI/F16の具体的な構成の一例を示す回路図である。メモリI/F16に備えられる入出力回路17は、メモリチップ4との間で双方向通信を行うための回路である。入出力回路17は、メモリチップ4からデータを受信する入力回路と、メモリチップ4にデータを送信する出力回路と、を備えている。ドライブ回路18aは、入出力回路17の出力回路に備えられる。なお、図7では入出力回路17の入力回路については具体的な構成の図示を省略している。メモリI/F16には、更に、制御回路28及びメモリ29が設けられている。
制御回路28は、CPU11の制御に従って動作する。制御回路28は、CPUやFPGA(Field Programmable Gate Array)等を用いたプロセッサによって構成されていてもよく、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。制御回路28は、メモリ29に記憶されている情報を用いて、後述する遅延回路D1,D2の遅延時間を制御する。
なお、制御回路28は、ドライブ回路18aの各部を制御するものであってもよく、入出力回路17の全体を制御するものであってもよく、また、メモリI/F16の全体を制御するものであってもよい。あるいは、メモリコントローラ3のCPU11が制御回路28の機能を実現するように構成されていてもよい。メモリ29として、例えば不揮発性のメモリが採用される。メモリ29は、メモリI/F16内でなくメモリコントローラ3内のいずれの位置に設けられていてもよい。
ドライブ回路18aは、第1のドライバ回路としてのメインドライバ20及び第2のドライバ回路としてのエッジブースタ25を有している。メモリI/F16は、CPU11の指示に従って、メモリチップ4に対するユーザデータに基づく送信信号を発生する。この送信信号はドライブ回路18aのメインドライバ20によってメモリI/F16の入出力端子30からメモリチップ4に対して送信される。例えば、入出力端子30は、上述した図5AのパッケージPa1の例では、メモリコントローラ3の電極パッド3aに接続されている。入出力端子30からの送信信号は、この電極パッド3aからボンディングワイヤ6を介して実装端子7に供給され、更に配線5を経由し、実装端子9及びボンディングワイヤ8を介してメモリチップ4Aの電極パッドに供給されることになる。
図7に示すように、メインドライバ20は、バッファ回路21、インバータ22、アンドゲート23,24、及びトランジスタT1,T2を備えている。メインドライバ20に入力された信号INはバッファ回路21及びインバータ22に供給される。バッファ回路21は、入力された信号INをバッファした信号をアンドゲート23の一方入力端に与える。インバータ22は、入力された信号INを反転した信号をアンドゲート24の一方入力端に与える。アンドゲート23は、バッファ回路21からの信号のレベルと電圧VDDのレベルとの論理積を演算し、演算した結果をNMOSトランジスタT1のゲートに供給する。アンドゲート24は、インバータ22からの信号のレベルと電圧VDDのレベルとの論理積を演算し、演算した結果をNMOSトランジスタT2のゲートに供給する。トランジスタT1のドレインは電源電位の配線に接続される。トランジスタT1のソースは入出力端子30及びトランジスタT2のドレインに接続される。トランジスタT2のソースは基準電位の配線に接続される。
アンドゲート23,24それぞれの他方入力端には、いずれもハイレベル(以下、Hレベルという)を示す電圧VDDが制御電圧として入力されている。このため、アンドゲート23,24は、それぞれの一方入力端に入力された信号の論理を出力する。従って、メインドライバ20に入力された信号がHレベルの場合には、トランジスタT1はオンとなり、トランジスタT2はオフとなる。また、メインドライバ20に入力された信号がローレベル(以下、Lレベルという)の場合には、トランジスタT1はオフとなり、トランジスタT2はオンとなる。トランジスタT1がオンでトランジスタT2がオフの場合には、入出力端子30にはHレベルの信号が現れ、トランジスタT1がオフでトランジスタT2がオンの場合には、入出力端子30にはLレベルの信号が現れる。
図7に示すように、エッジブースタ25は、アンドゲート26,27、遅延回路D1,D2、及びNMOSトランジスタT3、T4を備えている。メインドライバ20のバッファ回路21の出力は、アンドゲート26の一方の入力端及び遅延回路D1に与えられる。また、メインドライバ20のインバータ22の出力は、アンドゲート27の一方入力端及び遅延回路D2に与えられる。遅延回路D1,D2は、遅延時間が可変に構成されている。遅延時間は制御回路28により制御される。遅延回路D1は入力された信号を遅延させた後に反転させてアンドゲート26の他方入力端に与える。また、遅延回路D2は入力された信号を遅延させた後に反転させてアンドゲート27の他方入力端に与える。
アンドゲート26の出力は、NMOSトランジスタT3のゲートに供給され、アンドゲート27の出力はNMOSトランジスタT4のゲートに供給される。トランジスタT3のドレインは電源電位の配線に接続される。トランジスタT3のソースは入出力端子30及びトランジスタT4のドレインに接続される。トランジスタT4のソースは基準電位の配線に接続される。
バッファ回路21の出力がLレベルからHレベルに遷移した直後においては、アンドゲート26の2入力端のレべルはいずれもHレベルであり、アンドゲート26の出力はHレベルとなって、トランジスタT3はオンとなる。この遷移直後においては、遅延回路D1の出力はLレベルであり、アンドゲート26の他方入力端はHレベルのままであるが、遅延回路D1の遅延時間が経過すると、遅延回路D1の出力はLレベルからHレベルに遷移し、アンドゲート26の他方入力端はLレベルとなって、アンドゲート26の出力はHレベルからLレベルに遷移する。アンドゲート26の出力がLレベルになると、トランジスタT3はオフする。即ち、トランジスタT3のソースは、トランジスタT1の出力がHレベルになると同時にHレベルとなり、遅延回路D1の遅延時間経過後にLレベルとなる。
インバータ22の出力がLレベルからHレベルに遷移した直後においては、アンドゲート27の2入力端のレべルはいずれもHレベルであり、アンドゲート27の出力はHレベルとなって、トランジスタT4はオンとなる。この遷移直後においては、遅延回路D2の出力はLレベルであり、アンドゲート27の他方入力端はHレベルのままであるが、遅延回路D2の遅延時間が経過すると、遅延回路D2の出力はLレベルからHレベルに遷移し、アンドゲート27の他方入力端はLレベルとなって、アンドゲート27の出力はHレベルからLレベルに遷移する。アンドゲート27の出力がLレベルになると、トランジスタT4はオフする。即ち、トランジスタT4のソースは、トランジスタT22の出力がHレベルになると同時にHレベルとなり、遅延回路D2の遅延時間経過後にLレベルとなる。
従って、入出力端子30に現れる送信信号は、トランジスタT1がオンでトランジスタT2がオフとなるLレベルからHレベルへの立ち上がり直後において、トランジスタT3が所定期間だけオンとなることでより高いHレベルとなる。また、入出力端子30に現れる送信信号は、トランジスタT1がオフでトランジスタT2がオンとなるHレベルからLレベルへの立ち下がり直後において、トランジスタT4が所定期間だけオンとなることでより低いLレベルとなる。
なお以後、入出力端子30に現れる送信信号の立ち上がり直後又は立ち下がり直後において、トランジスタT3又はトランジスタT4がオンとなって入出力端子30のレベルを上昇又は低下させる信号をブースト信号というものとする。
本実施の形態において、このような送信信号のエッジをブースト信号により強調するプリエンファシス機能は、制御回路28により制御される。メモリ29には、メモリシステム1に備えられるメモリチップ4のスタックの状態を示すスタック情報が格納されている。図5に示すように、スルーレートを悪化させるパルスレスポンスは、立ち上がり時において一端傾斜が緩やかになって略水平となる歪部分(丸印部分)を有し、立ち下がり時において一端傾斜が緩やかになって略水平となる歪部分(丸印部分)を有する。これらの歪部分では、パルス信号のレベル(振幅)の傾きの値及び極性が変化し得る。これらの歪部分(以下、中間歪部分という)を、立ち上がり時により高いレベルにシフトさせ、立ち下がり時により低いレベルにシフトさせることで、アイ開口を広げることができることが期待できる。
そこで、本実施の形態においては、ブースト信号により、信号のレベルの立ち上がり直後により高いレベルにエッジを強調し、信号のレベルの立ち下がり直後により低いレベルにエッジを強調することで、アイ開口を広げること、即ち、信号品質を改善することを可能にしている。しかし、スタック構成の複数のメモリチップ4では、メモリチップ毎に中間歪部分の歪の発生の状態が異なり、各メモリチップ4に対して同一の制御を行っても、全メモリチップ4の特性を同様に向上させることができない。
そこで、本実施の形態においては、中間歪部分が生じる期間(以下、中間歪期間という)に応じてエッジを強調する期間を変化させることで、全メモリチップ4の信号品質を同様に改善するようになっている。すなわち、メモリ29には、メモリチップ毎に、スタック情報として中間歪期間の情報が記憶されている。なお、メモリ29には、例えば工場出荷時において、中間歪期間の情報を記憶させておくようになっていてもよい。また、工場出荷時に、メモリチップ4のある領域に中間歪期間の情報を記憶し、実使用時にメモリチップ4のある領域から読み出した中間歪期間の情報をメモリ29に記憶させるようになっていてもよい。制御回路28は、メモリ29から送信先のメモリチップ4に対応した中間歪期間の情報を読み出して、読み出した情報に基づいて遅延回路D1,遅延回路D2の遅延時間を制御するようになっている。
次に、このように構成された実施の形態の動作について図8及び図9を参照して説明する。図8は第1の実施の形態の動作を説明するためのタイミングチャートであり、図9は第1の実施の形態の動作を説明するための波形図である。
メモリI/F16は、メモリチップ4に送信する送信信号の元となる信号をメインドライバ20に与える。例えば、この信号が、図8のトランジスタT1のオン,オフ波形と同様の波形のデータであるものとする。この信号は、バッファ回路21及びアンドゲート23を介してトランジスタT1のゲートに供給されると共に、インバータ22及びアンドゲート24を介してトランジスタT2のゲートにも供給される。これにより、トランジスタT1,T2は図8に示すようにオン,オフが変化する。
トランジスタT1,T2は、相補的にオン,オフが変化し、トランジスタT1がオン(トランジスタT2がオフ)になると入出力端子30はHレベルとなり、トランジスタT1がオフ(トランジスタT2がオン)になると入出力端子30はLレベルとなる。この結果、エッジブースタ25のプリエンファシス機能を無視すると、入出力端子30に現れる送信信号の波形は、図8のトランジスタT1のオン,オフ波形と同様の波形となる。
また、バッファ回路21の出力は直接アンドゲート26の一方入力端に供給されると共に、遅延回路D1により遅延された後反転されてアンドゲート26の他方入力端に供給される。アンドゲート26の出力はトランジスタT3のゲートに供給され、図8に示すように、トランジスタT3は、トランジスタT1がオンになるタイミングに同期してオンとなり、遅延回路D1の遅延時間後にオフとなる。
また、インバータ22の出力は直接アンドゲート27の一方入力端に供給されると共に、遅延回路D2により遅延された後反転されてアンドゲート27の他方入力端に供給される。アンドゲート27の出力はトランジスタT4のゲートに供給され、図8に示すように、トランジスタT4は、トランジスタT2がオンになるタイミングに同期してオンとなり、遅延回路D2の遅延時間後にオフとなる。トランジスタT3,T4のオン期間(以下、ブースト期間という)にブースト信号が発生する。
トランジスタT3のオン(トランジスタT4のオフ)は、トランジスタT1のオン(トランジスタT2のオフ)に同期して生じることになり、入出力端子30に現れる送信信号の立ち上がり直後には、送信信号はブースト信号により高いHレベルとなる。また、トランジスタT4のオン(トランジスタT3のオフ)は、トランジスタT2のオン(トランジスタT1のオフ)に同期して生じることになり、入出力端子30に現れる送信信号の立ち下がり直後には、送信信号はブースト信号により低いLレベルとなる。
図9はこの場合の送信信号とあるメモリチップ4において受信される受信信号を示している。入出力端子30からの送信信号は、図9の上段に示すように、立ち上がり及び立ち下がり時においてブースト信号により強調されている。図9の下段において、破線細線によってエッジブースタ25によるブースト処理を施さない場合のメモリチップ4における受信信号を示している。この受信信号には、中間歪期間P1の中間歪が生じている。
本実施の形態においては、制御回路28は、メモリ29から当該中間歪期間P1の情報を読み出し、遅延回路D1、D2の遅延時間を中間歪期間P1に対応する期間に設定する。送信信号は遅延時間、即ちブースト期間(付加期間)だけブーストされる。この結果、受信信号は、図9の下段の太線に示すように、立ち上がり時における中間歪がHレベル側にシフトし、立ち下がり時における中間歪がLレベル側にシフトした波形となる。
これにより、アイ開口は広がり、信号品質は改善される。なお、メモリ29には、各メモリチップ4に関する中間歪期間の情報が記憶されており、制御回路28は、送信先のメモリチップ4に対応した情報を読み出して、遅延回路D1,D2の遅延時間を決定する。これにより、いずれのメモリチップ4に対する送信時においても、信号品質を改善することができる。
このように本実施の形態においては、メモリチップ毎の中間歪期間の情報を用いて、送信信号の立ち上がり及び立ち下がりに付加するブースト信号のブースト期間(付加期間)を設定するようになっており、各メモリチップの位置における特性に応じて、信号品質を改善することが可能である。
(第2の実施の形態)
図10は第2の実施の形態を示す回路図である。図10において図7と同一の構成要素には同一符号を付して説明を省略する。本実施の形態は、第1の実施の形態のドライブ回路18aに代えて、ドライブ回路18bを有するメモリI/F16aを採用したものであり、他の構成は第1の実施の形態と同様である。第1の実施の形態はメモリ29に中間歪期間の情報が予め記憶されているものとして説明した。本実施の形態は、メモリコントローラ3において、中間歪期間の情報を求めることを可能にしたものである。
図10は第2の実施の形態を示す回路図である。図10において図7と同一の構成要素には同一符号を付して説明を省略する。本実施の形態は、第1の実施の形態のドライブ回路18aに代えて、ドライブ回路18bを有するメモリI/F16aを採用したものであり、他の構成は第1の実施の形態と同様である。第1の実施の形態はメモリ29に中間歪期間の情報が予め記憶されているものとして説明した。本実施の形態は、メモリコントローラ3において、中間歪期間の情報を求めることを可能にしたものである。
例えば、メモリコントローラ3からメモリチップ4Aにデータが送信される場合とメモリチップ4Aからメモリコントローラ3にデータが送信される場合とでは、送信されるデータには同様の歪が生じるものと考えられる。そこで、本実施の形態においては、メモリチップ4から送信されたデータを入出力回路17において受信することで、入出力回路17からの送信データに生ずる中間歪を推定して、中間歪期間の情報を取得するようになっている。
図10はメモリI/F16aの具体的な構成の一例を示す回路図である。メモリI/F16aに備えられる入出力回路17aは、メモリチップ4との間で双方向通信を行うための回路である。入出力回路17aは、メモリチップ4からデータを受信する入力回路と、メモリチップ4にデータを送信する出力回路と、を備えている。ドライブ回路18bは、入出力回路17aの出力回路に備えられる。なお、図10では入出力回路17aの入力回路については具体的な構成の図示を省略している。メモリI/F16aには、更に、制御回路28及びメモリ29が設けられている。
ドライブ回路18bは、メインドライバ20及びエッジブースタ25の他に、比較回路31,32、TDC(Time to Digital Converter)33を備える。メインドライバ20及びエッジブースタ25の構成は第1の実施の形態と同様である。なお、比較回路31,32及びTDC33は、メモリI/F16aの入出力回路17a中の入力回路内に設けてもよい。
ドライブ回路18bは、メインドライバ20及びエッジブースタ25の他に、比較回路31,32、TDC(Time to Digital Converter)33を備える。メインドライバ20及びエッジブースタ25の構成は第1の実施の形態と同様である。なお、比較回路31,32及びTDC33は、メモリI/F16aの入出力回路17a中の入力回路内に設けてもよい。
メモリチップ4A~4Dは、メモリコントローラ3のメモリI/F16aとの間で信号の授受を行うための入出力回路4IOをそれぞれ備えている。メモリI/F16aの入出力端子30とメモリチップ4A~4Dとの間は、例えば、図5のパッケージPa1の例では、メモリコントローラ3に設けられた電極パッド3a、ボンディングワイヤ6、実装端子7、配線5、実装端子9、ボンディングワイヤ8、メモリチップ4上の電極パッドを介して電気的に接続される。図10に示すメモリチップ4の各入出力回路4IOとメモリI/F16aの入出力端子30との間は、分布定数線路によって表すことができ、図10では配線5とコイルとによって示してある。図10の例では各入出力回路4IOのうちメモリチップ4Aの入出力回路4IOだけがデータを出力する状態であることを示しているが、いずれのメモリチップ4についてもデータの入力及び出力が可能である。
スタック構成の各メモリチップ4の出力は、配線5及び入出力端子30を介してメモリI/F16aに伝送されるだけでなく、ボンディングワイヤ8(図5参照)を経由してメモリコントローラ3から最も遠い位置のメモリチップ4(以下、末端のメモリチップ4という)側に伝送されて反射した後、ボンディングワイヤ8から配線5及び入出力端子30を介してメモリI/F16aに伝送される。このような反射が生じる結果、伝送されるデータには中間歪が生じるものと考えられる。即ち、中間歪期間は、直接波と反射波の信号の伝搬経路の差に依存するものと考えられ、各メモリチップ4の位置に応じてメモリチップ4毎に異なる値となる。
本実施の形態においては、比較回路31,32及びTDC33は、このような反射の影響を測定する回路(以下、測定回路という)を構成するものであり、反射によって生じる中間歪により信号波形が略水平となる期間を中間歪期間として、各メモリチップ4からの送信信号に基づいて検出する。
比較回路31,32には、入出力端子30に現れる信号がそれぞれの正極性入力端に入力される。比較回路31の負極性入力端には基準電圧VREFLが印加され、比較回路32の負極性入力端には基準電圧VREFHが印加される。なお、基準レベルとしての基準電圧VREFL,VREFHは、送信信号の中間歪による水平部分の電位(以下、中間電位という)に基づくものであり、ドライブ回路18bのインピーダンスと配線5の線路長等のパラメータによって算出可能なものである。基準電圧VREFLは中間電位とGNDの中間電位に設定され、基準電圧VREFHは中間電位とVDDの中間電位に設定される。
比較回路31は、正極性入力端と負極性入力端に印加される電圧をクロックCLKに基づいて比較し、比較結果IN1をTDC33に出力する。また、比較回路32は、正極性入力端と負極性入力端に印加される電圧をクロックCLKに基づいて比較し、比較結果IN2をTDC33に出力する。TDC33は、入力された比較結果IN1とIN2とのエッジのタイミングの時間差を検出し、検出結果をTDC出力として出力する。TDC33からのTDC出力は、中間歪期間の情報としてメモリ29に格納される。
図11はTDC33の具体的な構成の一例を示す回路図である。期間検出回路としてのTDC33は、複数段の遅延素子34,36、複数段のラッチ35,37及びデコーダ38により構成される。TDC33にはクロックCLKが供給され、このクロックCLKは、それぞれ各遅延素子34,36の各段を順次伝搬する。各ラッチ35は、それぞれ伝搬されたクロックCLKのタイミングで比較結果IN1を取り込んでデコーダ38に出力する。これにより、デコーダ38は、比較結果IN1のエッジのタイミングにおける遅延段数を取得する。また、各ラッチ37は、それぞれ伝搬されたクロックCLKのタイミングで比較結果IN2を取り込んでデコーダ38に出力する。これにより、デコーダ38は、比較結果IN2のエッジのタイミングにおける遅延段数を取得する。
デコーダ38は、比較結果IN1のエッジのタイミングと比較結果IN2のエッジのタイミングとの時間のずれを、遅延素子34,36の遅延時間の精度で検出して、検出結果のデジタル値をTDC出力として出力する。
次に、このように構成された実施の形態の動作について図12及び図13を参照して説明する。図12は第2の実施の形態の動作を説明するためのフローチャートであり、図13は第2の実施の形態の動作を説明するためのタイミングチャートである。
制御回路28は、図12のS1において、メモリチップ4のうちのあるメモリチップ4を指定して、送信信号を出力させるための命令を発生する(S2)。この命令は、メモリI/F16aの入出力端子30から配線5を経由してメモリチップ4に供給される。ここで、例えば、メモリチップ4Aへの命令が発生したとする。この命令を受けたメモリチップ4Aは、送信信号(例えばステップパルス)を入出力回路4IOから送信する。この送信信号は、配線5を経由して直接メモリI/F16aのドライブ回路18bにおいて受信されると共に、メモリコントローラ3から最も遠い位置のメモリチップ4(末端のメモリチップ4)(図10ではメモリチップ4D)で反射した後、配線5を経由してメモリI/F16aのドライブ回路18bにおいて受信される(S3)。入出力端子30を介して受信された信号は、比較回路31,32に与えられる。比較回路31は、受信信号と基準電圧VREFLとを比較し、比較回路32は、受信信号と基準電圧VREFHとを比較する(S4)。
図13はメモリチップ4から送信されるステップパルスの立ち上がりタイミングの近傍を示している。メモリI/F16aの入出力端子30に入力される受信信号は、図13に示すように、メモリチップ4Aからの直接波の影響によりステップパルスの立ち上がりに同期してある傾斜で立ち上がり、反射波の影響により、一端略水平になった後再びある傾斜で立ち上がる。
比較回路31は、受信信号と基準電圧VREFLとを比較することで、受信信号の立ち上がり後の最初のタイミングをエッジにより示す比較結果IN1を出力する。また、比較回路32は、受信信号と基準電圧VREFHとを比較することで、受信信号の立ち上がり後の2回目のタイミングをエッジにより示す比較結果IN2を出力する。即ち、比較結果IN1とIN2のエッジの時間差Tdは、受信信号の傾斜が略水平である期間、即ち、中間歪期間に相当する。
図13に示すように、TDC33は、比較結果IN1の立ち上がりエッジのタイミングと比較結果IN2の立ち上がりエッジのタイミングとの時間差Tdを求める(S5)。TDC33は、求めた時間差Tdのデジタル値をメモリ29に出力する。こうして、メモリ29には、時間差Tdの情報がメモリチップ4Aについて求めた中間歪期間の情報として記憶される(S6)。
制御回路28は、次のS7において、全てのメモリチップ4について中間歪期間の情報を求めたか否かを判定する。制御回路28は、全てのメモリチップ4についての中間歪期間を求めていない場合には、処理をS1に戻して、次のメモリを指定する。以後、S1~S7において、同様の動作が繰り返される。こうして、全てのメモリチップ4についての中間歪期間の情報が求められてメモリ29に格納されると、処理が終了する。
この処理の完了後のメモリI/F16aから送信データを送信する動作は、第1の実施の形態と同様である。
このように本実施の形態においては、各メモリチップ4からの送信信号を受信し、受信信号と基準電圧とを比較することで、中間歪期間を検出するようになっている。これにより、工場出荷時に中間歪期間の情報を求めておく必要はない。また、実際の線路等に経年変化等が生じた場合でも、中間歪期間を正しく測定することができる。
(第3の実施の形態)
図14は第3の実施の形態を示す説明図である。図14において図1及び図10と同一の構成要素にとは同一符号を付して説明を省略する。第2の実施の形態においてはメモリチップ4から送信された信号に基づいて中間歪期間を求める例を示した。これに対し、本実施の形態はメモリコントローラ3から送信した信号に基づいて中間歪期間を求める例である。
図14は第3の実施の形態を示す説明図である。図14において図1及び図10と同一の構成要素にとは同一符号を付して説明を省略する。第2の実施の形態においてはメモリチップ4から送信された信号に基づいて中間歪期間を求める例を示した。これに対し、本実施の形態はメモリコントローラ3から送信した信号に基づいて中間歪期間を求める例である。
一般的には、メモリI/F16aとメモリチップ4との間には複数の配線が設けられ、各配線に各入出力端子30がそれぞれ接続される。図14は、複数の配線5によりメモリI/F16aとメモリチップ4とが接続されていることを示している。各入出力端子30には、それぞれメモリI/F16a中の入出力回路17aに備えられたドライブ回路18bが接続される。図14では、各入出力端子30にそれぞれ接続される複数のドライブ回路18bと、制御回路28及びメモリ29のみをメモリI/F16a中に示している。なお、本実施の形態は図10と同一構成のドライブ回路18bを採用することができる。
本実施の形態においては、各入出力端子30には、配線5だけでなく冗長配線41も接続されている。冗長配線41は、反射の影響を測定するために配線5に並設され、メモリチップ4には接続されない配線である。即ち、冗長配線41は、配線5と同様に、メモリコントローラ3に最も近いメモリチップ4(以下、近端のメモリチップ4という)の電極パッドに接続される実装端子((図5ではメモリチップ4A近傍の実装端子9)の位置まで配線されているが、メモリチップ4には電気的に接続されていない。例えば、図5のパッケージPa1の例では、冗長配線41の一端は、実装端子7及びボンディングワイヤ6を介してメモリコントローラ3に設けられた電極パッド3aに接続される一方、冗長配線41の他端はメモリチップ4A近傍の実装端子9の位置まで配線されるが、この冗長配線41には、メモリチップ4A上のいずれの電極パッドにもボンディングワイヤ8が接続されていない。
本実施の形態においては、冗長配線41に対応するドライブ回路18bの送信信号と配線5に対応するドライブ回路18bの送信信号とを用いて、中間歪期間を求めるようになっている。
次に、このように構成された実施の形態の動作について図15から図16を参照して説明する。図15は第3の実施の形態の動作を説明するための説明図であり、図16は第3の実施の形態の動作を説明するためのフローチャートであり、図17及び図18は第3の実施の形態の動作を説明するためのタイミングチャートである。
冗長配線41は、複数のメモリチップ4のうち近端のメモリチップ4に接続される実装端子の近傍の位置まで延設されているが、メモリチップ4には接続されていない。従って、冗長配線41に入出力端子30を介して接続されるドライブ回路18bのメインドライバ20からの送信信号は、測定回路を構成する比較回路31,32に直接入力されると共に、図15の上段に示すように、冗長配線41の終端(他端)で反射して比較回路31,32に入力されることになる。
また、配線5に入出力端子30を介して接続されるドライブ回路18bのメインドライバ20からの送信信号は、伝送線路41の遠端で反射して図15の下段のようにみえる。伝送線路41の遠端で反射した信号の波形が、比較回路31,32に入力されることになる。
制御回路28は、図16のS11において、冗長配線41に接続されたドライブ回路18bに例えばステップパルス等の送信信号を与えて、この送信信号を入出力端子30から送信させる。なお、このステップパルスに同期したクロックを、TDC33のクロックCLKとして適用する。
ドライブ回路18bからの送信信号は、比較回路31,32において直接受信されると共に、入出力端子30から冗長配線41に供給され、冗長配線41の終端(他端)で反射した後、入出力端子30を介して比較回路31,32において受信される(S12)。比較回路31は、受信信号と基準電圧VREFLとを比較し、比較回路32は、受信信号と基準電圧VREFHとを比較する(S13)。
図17はこの場合にドライブ回路18bから送信される送信信号(ステップパルス)の立ち上がりタイミングの近傍を示している。メモリI/F16aの入出力端子30に入力される受信信号は、図17に示すように、ドライブ回路18bからの直接波の影響によりステップパルスの立ち上がりに同期してある傾斜で立ち上がり、冗長配線41を経由した反射波の影響により、一端略水平になった後再びある傾斜で立ち上がる。
比較回路31は、受信信号と基準電圧VREFLとを比較することで、受信信号の立ち上がり後の最初のタイミングをエッジにより示す比較結果IN1を出力する。また、比較回路32は、受信信号と基準電圧VREFHとを比較することで、受信信号の立ち上がり後の2回目のタイミングをエッジにより示す比較結果IN2を出力する。比較結果IN1とIN2のエッジの時間差Td1は、受信信号の傾斜が略水平である期間、即ち、冗長配線41の反射による中間歪期間に相当する。
図17に示すように、TDC33は、入力されたクロックCLKを順次遅延させながら遅延時間をカウントすることで、比較結果IN1の立ち上がりエッジのタイミングと比較結果IN2の立ち上がりエッジのタイミングとの時間差Td1を求める(S14)。TDC33は、求めた時間差Td1のデジタル値をメモリ29に出力して記憶させる。
次に、制御回路28は、S15において、配線5に接続されたドライブ回路18bに例えばステップパルス等の送信信号を与えて、この送信信号を入出力端子30から送信させる。なお、このステップパルスに同期したクロックが、TDC33のクロックCLKとして用いられる。この場合には、制御回路28は、送信信号の送信先として、例えば、末端のメモリチップ4を指定する。
ドライブ回路18bからの送信信号は、比較回路31,32において直接受信されると共に、入出力端子30から配線5に供給され、末端のメモリチップ4で反射した後、配線5を経由して入出力端子30を介して比較回路31,32において受信される(S16)。比較回路31は、受信信号と基準電圧VREFLとを比較し、比較回路32は、受信信号と基準電圧VREFHとを比較する(S17)。
図18はこの場合にドライブ回路18bから送信される送信信号(ステップパルス)の立ち上がりタイミングの近傍を示している。メモリI/F16aの入出力端子30に入力される受信信号は、図18に示すように、ドライブ回路18bからの直接波の影響によりステップパルスの立ち上がりに同期してある傾斜で立ち上がり、末端のメモリチップ4における反射の影響により、一端略水平になった後再びある傾斜で立ち上がる。
比較回路31は、受信信号と基準電圧VREFLとを比較することで、受信信号の立ち上がり後の最初のタイミングをエッジにより示す比較結果IN1を出力する。また、比較回路32は、受信信号と基準電圧VREFHとを比較することで、受信信号の立ち上がり後の2回目のタイミングをエッジにより示す比較結果IN2を出力する。比較結果IN1とIN2のエッジの時間差Td2は、受信信号の傾斜が略水平である期間、即ち、配線5を経由した末端のメモリチップ4の反射による中間歪期間に相当する。
図16に示すように、TDC33は、入力されたクロックCLKを順次遅延させながら遅延時間をカウントすることで、比較結果IN1の立ち上がりエッジのタイミングと比較結果IN2の立ち上がりエッジのタイミングとの時間差Td2を求める(S18)。TDC33は、求めた時間差Td2のデジタル値をメモリ29に出力して記憶させる。
制御回路28は、次のS19において、Td=Td2-Td1の演算を行って中間歪期間である時間差Tdを求め、この時間差Tdを近端のメモリチップ4について求めた中間歪期間の情報としてメモリ29に記憶させる。制御回路28は、次のS20において、近端のメモリチップ4について求めた中間歪期間Tdの情報を用いて、他の各メモリチップ4についての中間歪期間を求めて、その情報をメモリ29に記憶させる(S21)。こうして、全てのメモリチップ4についての中間歪期間の情報が求められてメモリ29に格納されると、処理が終了する。
S19において求めた時間差(中間歪期間)Tdは、近端のメモリチップ4から末端のメモリチップ4までの間の反射の影響によるものである。例えば、4つのメモリチップ4A~4Dの相互の間隔が均等であるものとすると、各メモリチップ4についての中間歪期間は、時間差Tdを均等に4分割することで求めることができる。即ち、メモリチップ4Aについての中間歪期間はTdであり、メモリチップ4Bについての中間歪期間は3/4Tdであり、メモリチップ4Cについての中間歪期間は2/4Tdであり、メモリチップ4Dについての中間歪期間は1/4Tdである。
この処理の完了後のメモリI/F16aから送信データを送信する動作は第1の実施の形態と同様である。
なお、図16において、S11~S14の処理とS15~S18の処理の処理順を逆にしてもよい。
このように本実施の形態においては、メモリチップに接続されていない冗長配線を設けて、メモリコントローラから送信信号を送信する。そして、冗長配線を介して送信信号を送信した場合の反射波の影響による中間歪期間と、メモリチップに接続された通常の配線を介して送信信号を送信した場合の反射波の影響による中間歪期間とを求め、これらの差分により近端のメモリチップから末端のメモリチップまでの間の反射による中間歪期間を求める。そして、各メモリチップについての中間歪期間を求める。これにより、工場出荷時に中間歪期間の情報を求めておく必要はなく、実際の線路等における経年変化等が生じた場合でも、中間歪期間を正しく測定することができる。
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
1…メモリシステム、2…ホスト、3…メモリコントローラ、4,4A~4D…メモリチップ、5…配線、6…ボンディングワイヤ、7,9…実装端子、8…ボンディングワイヤ、11…CPU、12…ROM、13…RAM、14…ECC回路、15…ホストI/F、16,16a…メモリI/F、17,17a…入出力回路、18a,18b…ドライブ回路、20…メインドライバ、21…バッファ回路、22…インバータ、23,24…アンドゲート、25…エッジブースタ、26,27…アンドゲート、28…制御回路、29…メモリ、30…入出力端子、31…比較回路、32…比較回路、33…TDC、41…冗長配線、D1,D2…遅延回路,T1~T4…トランジスタ。
Claims (9)
- 1つ以上のメモリチップと、
前記1つ以上のメモリチップに接続され、
前記1つ以上のメモリチップに対して送信信号を送信する第1のドライバと、
前記送信信号に付加するブースト信号を生成する第2のドライバと、
前記1つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報に基づいて、前記ブースト信号の付加期間を設定する制御回路と、
を備えるコントローラと、
を具備するメモリシステム。 - 前記歪の特性は、前記送信信号の送信先のメモリチップ毎に異なり、
前記制御回路は、前記送信信号の送信先のメモリチップ毎に前記付加期間を設定する
請求項1に記載のメモリシステム。 - 前記歪の特性に関する情報を保持するメモリ
を更に具備する請求項1又は請求項2に記載のメモリシステム。 - 前記歪の特性に関する情報は、前記送信信号の波形中の歪が生じる一部の期間を示す歪期間情報である、
請求項1から請求項3の何れか1項に記載のメモリシステム - 前記制御回路は、前記送信信号の立ち上がり時及び立ち下がり時において、前記歪の特性に関する情報に基づいて前記ブースト信号の付加期間を設定する
請求項1から請求項4の何れか1項に記載のメモリシステム。 - 前記伝送経路に接続され、前記伝送経路における反射の影響を受けた信号と受けていない信号とを受信し、受信した信号と基準レベルとの比較によって前記送信信号の波形中の歪が生じる一部の期間を判定する比較回路と、
前記比較回路の出力に基づいて前記歪が生じる一部の期間を示す歪期間を求める期間検出回路と
を更に具備する請求項1に記載のメモリシステム。 - 前記比較回路は、前記メモリチップから送信された信号を受信して前記歪みが生じる一部の期間を判定する
請求項6に記載のメモリシステム。 - 前記メモリチップに電気的に接続されることなく前記伝送経路に並設され、前記第1のドライバからの前記送信信号を前記メモリチップ近傍まで伝送する冗長配線を更に具備し、
前記比較回路は、前記伝送経路に伝送された前記第1のドライバからの送信信号を受信するとともに前記冗長配線に伝送された前記第1のドライバからの送信信号を受信することにより前記歪みが生じる一部の期間を判定する
請求項6に記載のメモリシステム。 - 1つ以上のメモリチップに対して送信信号を送信する第1のドライバの出力に第2のドライバにより生成されたブースト信号を付加する送信信号調整方法であって、
前記1つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報を取得し、
前記歪の特性に関する情報に基づいて、前記送信信号の送信先のメモリチップ毎に、前記ブースト信号を付加する付加期間を設定する
送信信号調整方法。
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