TWI388120B - 輸入／輸出介面的驅動電路 - Google Patents

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TWI388120B
TWI388120B TW098143396A TW98143396A TWI388120B TW I388120 B TWI388120 B TW I388120B TW 098143396 A TW098143396 A TW 098143396A TW 98143396 A TW98143396 A TW 98143396A TW I388120 B TWI388120 B TW I388120B
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Yu Chia Liu
Jian Wei Lee
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Description

輸入/輸出介面的驅動電路
本發明是有關於一種驅動電路，且特別是有關於一種輸入/輸出介面的驅動電路。
一般而言，當數位訊號在積體電路(integrated circuit,IC)中透過驅動電路(亦即輸入/輸出介面(I/O))傳輸時，為了要提高傳輸速度，必定要加大驅動電路的驅動能力(亦即I/O的輸出推力)，但是在加大驅動能力的情況下，勢必會面臨輸出訊號過衝抖動(over damping)的情形，諸如圖6所繪示般。如此抖動不但會成為電源雜訊(power noise)以干擾系統電源，且更會以電磁干擾(electromagnetic disturbance,EMI)形式散發出來，從而導致產品規格不符合安規標準要求。
傳統上，可以藉由調整/控制驅動電路內驅動級(driving stage)之反向器(inverter)的迴轉率(slew rate)來解決輸出訊號因驅動電路加大其驅動能力所造成的過衝抖動問題。然而，由於這樣的解決方式(solution)，很有可能會造成輸出訊號的速度降低許多，以至於影響積體電路整體的處理速度。
有鑒於此，本發明提供一種輸入/輸出介面的驅動電路，其可以在加大驅動能力的條件下，提高輸出訊號的速度以提升積體電路整體的處理速度，且不會有過衝抖動的問題。
本發明的其他目的和優點可以從本發明所揭露的技術特徵中得到進一步的了解。
為達上述之一或部份或全部目的或是其他目的，本發明提供一種輸入/輸出介面的驅動電路，包括主輸出級與增強單元。其中，主輸出級用以接收至少一驅動訊號，並據以輸出對應於一輸入訊號的一輸出訊號。增強單元耦接主輸出級，用以接收並偵測所述輸出訊號的準位，藉以維持或增強主輸出級的輸出推力。
於本發明的一實施例中，當增強單元偵測出所述輸出訊號之上升邊緣的準位高於第一預設準位或下降邊緣的準位低於第二預設準位時，維持主輸出級的輸出推力，否則增強主輸出級的輸出推力。
本發明另提供一種輸入/輸出介面的驅動電路，其包括主輸出級、輔助輸出級，以及偵測單元。其中，主輸出級用以接收至少一驅動訊號，並據以輸出對應於一輸入訊號的一輸出訊號。輔助輸出級耦接主輸出級，用以接收兩偵測訊號，藉以維持或增強主輸出級的輸出推力。偵測單元耦接主輸出級與輔助輸出級，用以接收所述輸入訊號與輸出訊號，並偵測所述輸出訊號之上升與下降邊緣的準位，藉以輸出該兩偵測訊號以開啟或關閉輔助輸出級。
於本發明的一實施例中，當偵測單元偵測出所述輸出訊號之上升邊緣的準位高於第一預設準位或下降邊緣的準位低於第二預設準位時，輸出該兩偵測訊號以關閉輔助輸出級，從而維持主輸出級的輸出推力，否則開啟輔助輸出級以增強主輸出級的輸出推力。
基於上述可知，本發明所提出的驅動電路會基於其所輸出之輸出訊號的準位來適應性地調節其主輸出級的輸出推力。當輸出訊號之上升與下降邊緣的準位分別高於第一預設準位與低於第二預設準位時，則關閉輔助輸出級，僅開啟主輸出級。如此一來，由於單獨的主輸出級之輸出推力並不高，所以輸出訊號自然就不容易有過衝抖動的情況發生。相反地，當輸出訊號之上升與下降邊緣的準位分別低於第一預設準位與高於第二預設準位時，則同時開啟主輸出級與輔助輸出級。而且，由於第一預設準位與第二預設準位係分別接近高準位與低準位，所以並不會影響到輸出訊號的傳輸速度。因此，本發明所提出的驅動電路不但可以在加大驅動能力的條件下，提高輸出訊號的速度，且更不會有過衝抖動的問題。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉多個實施例，並配合所附圖式，作詳細說明如下，但是上述一般描述及以下實施方式僅為例示性及闡釋性的，其並不能限制本發明所欲主張之範圍。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之多個實施例的詳細說明中，將可清楚地呈現。另外，現將詳細參考本發明之實施例，並在附圖中說明所述實施例之實例。再者，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
圖1繪示為本發明一實施例之驅動電路100的示意圖。圖2繪示為本發明一實施例之驅動電路100的方塊圖。請合併參照圖1與圖2，驅動電路100例如可以為數位形式的輸入/輸出介面(digital I/O interface)，用以接收例如積體電路內或者其他類型之訊號產生單元所產生的輸入訊號Vin，並據以透過一輸出端(如銲墊(bonding pad)PAD或其他型式之輸出端點)而輸出對應於輸入訊號Vin的輸出訊號Vout。
於本實施例中，驅動電路100包括驅動級(driving stage)201、主輸出級(main output stage)203，以及增強單元(enhancing unit)205。其中，驅動級201用以接收輸入訊號Vin，並據以輸出第一驅動訊號DR1與第二驅動訊號DR2，其中驅動訊號DR1與DR2同相位，但分別與輸入訊號Vin相位相反。主輸出級203耦接驅動級201，用以接收第一驅動訊號DR1與第二驅動訊號DR2，並據以輸出對應於輸入訊號Vin的輸出訊號Vout。
增強單元205耦接主輸出級203，用以接收並偵測輸出訊號Vout的準位，藉以維持或增強主輸出級203的輸出推力(output force)。於本實施例中，當增強單元205偵測出輸出訊號Vout之上升與下降邊緣的準位分別高於第一預設準位與低於第二預設準位時(亦即輸出訊號Vout之上升邊緣的準位高於第一預設準位或下降邊緣的準位低於第二預設準位時)，維持主輸出級203的輸出推力。另外，當增強單元205偵測出輸出訊號Vout之上升與下降邊緣的準位分別低於第一預設準位與高於第二預設準位時，增強主輸出級203的輸出推力。
更清楚來說，增強單元205包括輔助輸出級(auxiliary output stage)207與偵測單元(detection unit)209。其中，輔助輸出級207耦接主輸出級203，用以接收第一偵測訊號DS1與第二偵測訊號DS2，藉以維持或增強主輸出級203的輸出推力。於本實施例中，當輔助輸出級207被開啟時，則增強主輸出級203的輸出推力；且當輔助輸出級207被關閉時，則維持主輸出級203的輸出推力。另外，偵測單元209耦接主輸出級203與輔助輸出級207，用以接收輸入訊號Vin以及與此輸入訊號Vin同相位的輸出訊號Vout，並偵測輸出訊號Vout之上升與下降邊緣(rising edge and falling edge)的準位，藉以輸出第一偵測訊號DS1與第二偵測訊號DS2來開啟或關閉輔助輸出級207。
圖3繪示為本發明一實施例之驅動電路100的電路圖。請參照圖3，驅動級201包括一對驅動元件(a pair of driving devices)，且該對驅動元件包括反向器INV1與INV2。其中，反向器INV1的輸入端用以接收輸入訊號Vin，而反向器INV1的輸出端則用以輸出第一驅動訊號DR1。另外，反向器INV2的輸入端用以接收輸入訊號Vin，而反向器INV2的輸出端則用以輸出第二驅動訊號DR2。於本實施例中，反向器INV1與INV2的迴轉率(slew rate)是固定的，但在另一範例實施例中，亦可搭配可調整/控制反向器之迴轉率的機制，且又在另一範例實施例中，驅動級201可僅包括一個反向器，其輸入端用以接收輸入訊號Vin，而其輸出端則輸出一與輸入訊號Vin相位相反的驅動訊號。
主輸出級203包括至少一電晶體M1與至少一電晶體M2。在本範例實施例中，電晶體M1可利用PMOS電晶體，例如P通道金氧半場效應電晶體(P-channel metal-oxide-semiconductor field-effect transistor)來實現，而電晶體M2可利用NMOS電晶體，例如N通道金氧半場效應電晶體(N-channel metal-oxide-semiconductor field-effect transistor)來實現(以下稱電晶體M1為PMOS電晶體M1，電晶體M2為NMOS電晶體M2)。在此值得說明的是，該等電晶體M1與M2亦可利用其他類型的電晶體來實現，例如雙載子接面電晶體(Bipolar Junction Transistor,BJT)。
於本實施例中，PMOS電晶體M1的閘極(gate)用以接收第一驅動訊號DR1，而PMOS電晶體M1的源極(source)則用以接收一系統電壓VDD (其電位可例如是邏輯高準位)。另外，NMOS電晶體M2的閘極用以接收第二驅動訊號DR2，NMOS電晶體M2的源極用以接收一參考電壓(其電位可例如是邏輯低準位，亦即接地電位GND)，而NMOS電晶體M2的汲極(drain)則耦接PMOS電晶體M1的汲極以輸出前述輸出訊號Vout。於此，在本發明的其他實施例中，亦可以依據實際設計需求，將多個PMOS電晶體(個數不限)並接PMOS電晶體M1，並將多個NMOS電晶體(個數不限)並接NMOS電晶體M2。
偵測單元209包括第一子偵測單元(first sub-detection unit)301與第二子偵測單元(second sub-detection unit)303。其中，第一子偵測單元301用以接收輸入訊號Vin與輸出訊號Vout，並偵測輸出訊Vout號之上升邊緣的準位，藉以輸出第一偵測訊號DS1。另外，第二子偵測單元303用以接收輸入訊號Vin與輸出訊號Vout，並偵測輸出訊號Vout之下降邊緣的準位，藉以輸出第二偵測訊號DS2。
輔助輸出級207包括至少一電晶體M3與至少一電晶體M4，且電晶體M3利用PMOS電晶體來實現，而電晶體M4利用NMOS電晶體來實現(以下換稱電晶體M3為PMOS電晶體M3，而換稱電晶體M4為NMOS電晶體M4)。於本實施例中，PMOS電晶體M3的閘極耦接第一子偵測單元301以接收第一偵測訊號DS1，PMOS電晶體M3的源極用以接收系統電壓VDD ，而PMOS電晶體M3的汲極則耦接PMOS電晶體M1的汲極。另外，NMOS電晶體M4的閘極耦接第二子偵測單元303以接收第二偵測訊號DS2，NMOS電晶體M4的源極用以接收參考電壓(如接地電位GND)，而NMOS電晶體M4的汲極則耦接NMOS電晶體M2的汲極。相似地，在本發明的其他實施例中，亦可以依據實際設計需求，將多個PMOS電晶體(個數不限)並接PMOS電晶體M3，並將多個NMOS電晶體(個數不限)並接NMOS電晶體M4。
圖4A與圖4B分別繪示為本發明一實施例之第一子偵測單元301與第二子偵測單元303的電路圖。請合併參照圖4A與圖4B，於本實施例中，第一子偵測單元301與第二子偵測單元303的電路結構是互補的。更清楚來說，第一子偵測單元301包括電晶體M5~M11以及反向器INV3與INV4。其中，電晶體M5、M7、M8利用PMOS電晶體來實現、電晶體M6、M9、M10、M11則利用NMOS電晶體來實現(以下換稱電晶體M5、M7、M8為PMOS電晶體M5、M7、M8，而換稱電晶體M6、M9、M10、M11為NMOS電晶體M6、M9、M10、M11)，而反向器INV3利用史密斯觸發型反向器(smith trigger inverter)來實現，但並不限制於此。
於本實施例中，PMOS電晶體M5的閘極用以接收輸出訊號Vout，而PMOS電晶體M5的源極則用以接收系統電壓VDD 。NMOS電晶體M6的閘極與汲極耦接PMOS電晶體M5的汲極，而NMOS電晶體M6的源極則用以接收參考電壓(亦即接地電位GND)。反向器INV3的輸入端耦接PMOS電晶體M5的汲極。反向器INV4的輸入端耦接反向器INV3的輸出端。PMOS電晶體M7的閘極用以接收輸入訊號Vin，而PMOS電晶體M7的源極則用以接收系統電壓VDD 。
PMOS電晶體M8的閘極耦接反向器INV4的輸出端，PMOS電晶體M8的源極用以接收系統電壓VDD ，而PMOS電晶體M8的汲極耦接PMOS電晶體M7的汲極以輸出第一偵測訊號DS1。NMOS電晶體M9的閘極用以接收輸入訊號Vin，而NMOS電晶體M9的汲極則耦接PMOS電晶體M7的汲極。NMOS電晶體M10的閘極耦接NMOS電晶體M6的閘極，NMOS電晶體M10的汲極耦接NMOS電晶體M9的源極，而NMOS電晶體M10的源極則用以接收參考電壓(亦即接地電位GND)。NMOS電晶體M11的閘極耦接反向器INV3的輸出端，NMOS電晶體M11的汲極耦接NMOS電晶體M10的閘極，而NMOS電晶體M11的源極則用以接收參考電壓(亦即接地電位GND)。
於本實施例中，當第一子偵測單元301偵測出輸出訊號Vout之上升邊緣的準位高於第一預設準位時(在本範例中，此第一預設準位為VDD -Vth，其中Vth為PMOS電晶體M5的臨界電壓，但並不限於此，其亦可依實際設計需求而另為設計)，輸出高準位的第一偵測訊號DS1以截止相對應之輔助輸出級207內的PMOS電晶體M3(其係因第一子偵測單元301中用以作為電流源的PMOS電晶體會截止)，否則輸出低準位的第一偵測訊號DS1以導通相對應之輔助輸出級207內的PMOS電晶體M3。
另一方面，第二子偵測單元303包括電晶體M5’~M11’以及反向器INV3’與INV4’。其中，電晶體M5’、M7’、M8’利用NMOS電晶體來實現、電晶體M6’、M9’、M10’、M11’則利用PMOS電晶體來實現(以下換稱電晶體M5’、M7’、M8’為NMOS電晶體M5’、M7’、M8’，而換稱電晶體M6’、M9’、M10’、M11’為PMOS電晶體M6’、M9’、M10’、M11’)，而反向器INV3’利用史密斯觸發型反向器來實現，但並不限制於此。
於本實施例中，NMOS電晶體M5’的閘極用以接收輸出訊號Vout，而NMOS電晶體M5’的源極則用以接收參考電壓(亦即接地電位GND)。PMOS電晶體M6’的閘極與汲極耦接NMOS電晶體M5’的汲極，而PMOS電晶體M6’的源極則用以接收系統電壓VDD 。反向器INV3’的輸入端耦接NMOS電晶體M5’的汲極。反向器INV4’的輸入端耦接反向器INV3’的輸出端。NMOS電晶體M7’的閘極用以接收輸入訊號Vin，而NMOS電晶體M7’的源極則用以接收參考電壓(亦即接地電位GND)。
NMOS電晶體M8’的閘極耦接反向器INV4’的輸出端，NMOS電晶體M8’的源極用以接收參考電壓(亦即接地電位GND)，而NMOS電晶體M8’的汲極耦接NMOS電晶體M7’的汲極以輸出第二偵測訊號DS2。PMOS電晶體M9’的閘極用以接收輸入訊號Vin，而PMOS電晶體M9’的汲極則耦接NMOS電晶體M7’的汲極。PMOS電晶體M10’的閘極耦接PMOS電晶體M6’的閘極，PMOS電晶體M10’的汲極耦接PMOS電晶體M9’的源極，而PMOS電晶體M10’的源極則用以接收系統電壓VDD 。PMOS電晶體M11’的閘極耦接反向器INV3’的輸出端，PMOS電晶體M11’的汲極耦接PMOS電晶體M10’的閘極，而PMOS電晶體M11’的源極則用以接收系統電壓VDD 。
於本實施例中，當第二子偵測單元303偵測出輸出訊號Vout之下降邊緣的準位低於第二預設準位時(在本範例中，此第二預設準位為Vth，其中Vth為NMOS電晶體M5’的臨界電壓，但並不限於此，其可依實際設計需求而定)，輸出低準位的第二偵測訊號DS2以截止相對應之輔助輸出級207內的NMOS電晶體M4(其係因第二子偵測單元303中用以作為電流源的NMOS電晶體會截止)，否則輸出高準位的第二偵測訊號DS2以導通相對應之輔助輸出級207內的NMOS電晶體M4。
基於上述，圖5繪示為本發明一實施例之驅動電路100的輸入訊號Vin、輸出訊號Vout、兩驅動訊號DR1與DR2以及兩偵測訊號DS1與DS2的波形示意圖。請合併參照圖1~圖5，當輸出訊號Vout之上升邊緣的準位由接地電位GND到第一預設準位VDD -Vth之前，由於第一子偵測單元301持續輸出低準位的第一偵測訊號DS1，而第二子偵測單元303亦持續輸出低準位的第二偵測訊號DS2，以至於輔助輸出級207會被開啟以增強主輸出級203的輸出推力。換言之，主輸出級203與輔助輸出級207會於輸出訊號Vout之上升邊緣的準位由接地電位GND到第一預設準位VDD -Vth之前同時被開啟，藉以實現加大驅動電路100之驅動能力的目的，從而提高高速數位訊號在積體電路中透過驅動電路100傳輸的速度。
另一方面，當輸出訊號Vout之上升邊緣的準位升至第一預設準位VDD -Vth以上時，由於第一子偵測單元301轉為輸出高準位的第一偵測訊號DS1，而第二子偵測單元303仍為輸出低準位的第二偵測訊號DS2，以至於輔助輸出級207會被關閉以維持主輸出級203原先的輸出推力。換言之，僅有主輸出級203會於輸出訊號Vout之上升邊緣的準位升至第一預設準位VDD -Vth以上時被開啟，藉以使得驅動電路100之驅動能力僅維持在主輸出級203的輸出推力(亦即驅動電路100整體的驅動能力下降)，從而使得輸出訊號Vout之上升邊緣的樣貌在第一預設準位VDD -Vth之前後不相同(其可從圖5中標示A處看出)。如此一來，由於單獨的主輸出級203之輸出推力並不高，所以輸出訊號Vout自然就不容易有過衝抖動的情況發生。
相似地，當輸出訊號Vout之下降邊緣的準位由系統電壓VDD 到第二預設準位Vth之前，由於第一子偵測單元301持續輸出高準位的第一偵測訊號DS1，而第二子偵測單元303持續輸出高準位的第二偵測訊號DS2，以至於輔助輸出級207會被開啟以增強主輸出級203的輸出推力。換言之，主輸出級203與輔助輸出級207會於輸出訊號Vout之下降邊緣的準位由系統電壓VDD 到第二預設準位Vth之前同時被開啟，藉以實現加大驅動電路100之驅動能力的目的，從而提高高速數位訊號在積體電路中透過驅動電路100傳輸的速度。
另一方面，當輸出訊號Vout之下降邊緣的準位降至第二預設準位Vth以下時，由於第一子偵測單元301仍為輸出高準位的第一偵測訊號DS1，而第二子偵測單元303轉為輸出低準位的第二偵測訊號DS2，以至於輔助輸出級207會被關閉以維持主輸出級203原先的輸出推力。換言之，僅有主輸出級203會於輸出訊號Vout之下降邊緣的準位降至第二預設準位Vth以下時被開啟，藉以使得驅動電路100之驅動能力僅維持在主輸出級203的輸出推力(亦即驅動電路100整體的驅動能力下降)，從而使得輸出訊號Vout之下降邊緣的樣貌在第二預設準位Vth之前後不相同(其可從圖5中標示B處看出)。如此一來，由於單獨的主輸出級203之輸出推力並不高，所以輸出訊號Vout自然就不容易有過衝抖動的情況發生。
於此值得一提的是，偵測單元209在較佳情況下係同時具有第一子偵測單元301與第二子偵測單元303，但是在本發明之其他實施例中，亦可僅具有第一子偵測單元301與第二子偵測單元303其中之一，而該等變形的實施方式仍屬本發明所欲保護的範疇之一。
於此值得一提的是，依據上述實施例所揭示的內容，只要是藉由偵測輸出訊號Vout之準位，以進行回授關閉部份驅動電路100之驅動能力的任何機制/技術手段(亦即：只要有用到回授機制以關閉部份驅動電路100之驅動能力的任何設計)，就屬本發明所欲保護的範疇之一。另外，雖然上述實施例之偵測單元209係以偵測MOS電晶體之臨界電壓(threshold voltage,Vth)為例來進行說明，但是其他偵測作法/機制，例如改變偵測的預設準位大小，或者轉為偵測電流以達到回授關閉部份驅動電路100之驅動能力的任何機制/技術手段，也屬本發明所欲保護的範疇之一。
再者，上述實施例之驅動電路100並不限應用於實施例所舉例的數位輸入/輸出介面(I/O)，其亦可應用在其他非數位形式的輸入/輸出介面，而該等變形的實施方式仍屬本發明所欲保護的範疇之一。除此之外，上述實施例之驅動電路100亦可整合傳統調整/控制驅動級之反向器迴轉率的技術。如此一來，本發明之驅動電路100即可成為一個多控制選擇的設計方案(design scheme)。
綜上所述，本發明所提出的驅動電路會基於其所輸出之輸出訊號的準位來適應性地調節其主輸出級的輸出推力。當輸出訊號之上升與下降邊緣的準位分別高於第一預設準位與低於第二預設準位時，則關閉輔助輸出級，僅開啟主輸出級。如此一來，由於單獨的主輸出級之輸出推力並不高，所以輸出訊號自然就不容易有過衝抖動的情況發生。相反地，當輸出訊號之上升與下降邊緣的準位分別低於第一預設準位與高於第二預設準位時，則同時開啟主輸出級與輔助輸出級。而且，由於第一預設準位與第二預設準位係分別接近高準位與低準位，所以並不會影響到輸出訊號的傳輸速度。因此，本發明所提出的驅動電路不但可以在加大驅動能力的條件下，提高輸出訊號的速度，且更不會有過衝抖動的問題。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外，本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
100．．．驅動電路
201．．．驅動級
203．．．主輸出級
205．．．增強單元
207．．．輔助輸出級
209．．．偵測單元
301．．．第一子偵測單元
303．．．第二子偵測單元
INV1~INV4．．．反向器
M1~M11、M5’~M11’．．．電晶體
PAD．．．銲墊
Vin．．．輸入訊號
Vout．．．輸出訊號
DR1、DR2．．．驅動訊號
DS1、DS2．．．偵測訊號
VDD ．．．系統電壓
GND．．．參考電壓(接地電位)
A．．．輸出訊號之上升邊緣轉態處
B．．．輸出訊號之下降邊緣轉態處
圖1繪示為本發明一實施例之驅動電路的示意圖。
圖2繪示為本發明一實施例之驅動電路的方塊圖。
圖3繪示為本發明一實施例之驅動電路的電路圖。
圖4A與圖4B分別繪示為本發明一實施例之第一子偵測單元與第二子偵測單元的電路圖。
圖5繪示為本發明一實施例之驅動電路的輸入訊號、輸出訊號、兩驅動訊號以及兩偵測訊號的波形示意圖。
圖6繪示為傳統配置在積體電路內之驅動電路在加大其驅動能力的情況下，所面臨之輸出訊號發生過衝抖動之情形的示意圖。
100．．．驅動電路
201．．．驅動級
203．．．主輸出級
205．．．增強單元
207．．．輔助輸出級
209．．．偵測單元
Vin．．．輸入訊號
Vout．．．輸出訊號
DR1、DR2．．．驅動訊號
DS1、DS2．．．偵測訊號

Claims (11)

  1. 一種驅動電路，包括：一驅動級，用以接收一輸入訊號，並據以輸出一第一驅動訊號與一第二驅動訊號，其中，該第一驅動訊號與該第二驅動訊號同相位，且該第一驅動訊號與該第二驅動訊號的相位相反於與該輸入訊號的相位；一主輸出級，耦接至該驅動級，用以接收該第一驅動訊號與該第二驅動訊號，並據以輸出對應於該輸入訊號的一輸出訊號；以及一增強單元，耦接該主輸出級，用以接收並偵測該輸出訊號的準位，藉以維持或增強該主輸出級的輸出推力，其中當該增強單元偵測出該輸出訊號之上升邊緣的準位高於一第一預設準位或下降邊緣的準位低於一第二預設準位時，該增加單元維持該主輸出級的輸出推力，否則增強該主輸出級的輸出推力，其中該增強單元包括：一輔助輸出級，耦接該主輸出級，用以接收一第一偵測訊號與一第二偵測訊號，藉以維持或增強該主輸出級的輸出推力；以及一偵測單元，耦接該主輸出級與該輔助輸出級，用以接收該輸入訊號與該輸出訊號，並偵測該輸出訊號之上升與下降邊緣的準位，藉以輸出該第一偵測訊號與該第二偵測訊號以開啟或關閉該輔助輸出級，該偵測單元包括： 一第一子偵測單元，用以接收該輸入訊號與該輸出訊號，並偵測該輸出訊號之上升邊緣的準位，藉以輸出該第一偵測訊號；以及一第二子偵測單元，用以接收該輸入訊號與該輸出訊號，並偵測該輸出訊號之下降邊緣的準位，藉以輸出該第二偵測訊號，其中該第一子偵測單元包括：一第一電晶體，其閘極用以接收該輸出訊號，而其源極則用以接收一系統電壓；一第二電晶體，其閘極與其汲極耦接該第二電晶體的汲極，而其源極則用以接收一參考電壓；一第一反向器，其輸入端耦接該第一電晶體的汲極；一第二反向器，其輸入端耦接該第一反向器的輸出端；一第三電晶體，其閘極用以接收該輸入訊號，而其源極則用以接收該系統電壓；一第四電晶體，其閘極耦接該第二反向器的輸出端，其源極用以接收該系統電壓，而其汲極耦接該第四電晶體的汲極以輸出該第一偵測訊號；一第五電晶體，其閘極用以接收該輸入訊號，而其汲極則耦接該第三電晶體的汲極；一第六電晶體，其閘極耦接該第六電晶體的閘極，其汲極耦接該第三電晶體的源極，而其源極則用以接收該參考電壓；以及 一第七電晶體，其閘極耦接該第一反向器的輸出端，其汲極耦接該第六電晶體的閘極，而其源極則用以接收該參考電壓，其中該主輸出級包括：至少一第八電晶體，其閘極用以接收該第一驅動訊號，而其源極則用以接收該系統電壓；以及至少一第九電晶體，其閘極用以接收該第二驅動訊號，其源極用以接收該參考電壓，而其汲極則耦接該第八電晶體的汲極以輸出該輸出訊號，該輔助輸出級包括：至少一第十電晶體，其閘極耦接該第一子偵測單元以接收該第一偵測訊號，其源極用以接收該系統電壓，而其汲極則耦接該第八電晶體的汲極；以及至少一第十一電晶體，其閘極耦接該第二子偵測單元以接收該第二偵測訊號，其源極用以接收該參考電壓，而其汲極則耦接該第九電晶體的汲極。
  2. 如申請專利範圍第1項所述之驅動電路，其中該驅動級包括一對驅動元件，且該對驅動元件包括：一第三反向器，其輸入端用以接收該輸入訊號，而其輸出端則用以輸出該第一驅動訊號；以及一第四反向器，其輸入端用以接收該輸入訊號，而其輸出端則用以輸出該第二驅動訊號。
  3. 如申請專利範圍第2項所述之驅動電路，其中該第三與該第四反向器的迴轉率為可控制的。
  4. 如申請專利範圍第1項所述之驅動電路，其中當該第一子偵測單元偵測出該輸出訊號之上升邊緣的準位高於該第一預設準位時，輸出具有一第一狀態的該第一偵測訊號，否則輸出具有一第二狀態的該第一偵測訊號。
  5. 如申請專利範圍第4項所述之驅動電路，其中該第一狀態為一高準位，而該第二狀態為一低準位。
  6. 如申請專利範圍第1項所述之驅動電路，其中該第一反向器為一史密斯觸發型反向器；該第一、該第三、該第四、該第八與該第十電晶體為PMOS電晶體；而該第二、該五、該第六、該第七、該第九與該第十一電晶體為NMOS電晶體。
  7. 如申請專利範圍第1項所述之驅動電路，其中該第二子偵測單元包括：一第十二電晶體，其閘極用以接收該輸出訊號，而其源極則用以接收該參考電壓；一第十三電晶體，其閘極與其汲極耦接該第十二電晶體的汲極，而其源極則用以接收該系統電壓；一第三反向器，其輸入端耦接該第十二電晶體的汲極；一第四反向器，其輸入端耦接該第三反向器的輸出端；一第十四電晶體，其閘極用以接收該輸入訊號，而其源極則用以接收該參考電壓；一第十五電晶體，其閘極耦接該第四反向器的輸出 端，其源極用以接收該參考電壓，而其汲極耦接該第十四電晶體的汲極以輸出該第二偵測訊號；一第十六電晶體，其閘極用以接收該輸入訊號，而其汲極則耦接該第十四電晶體的汲極；一第十七電晶體，其閘極耦接該第十三電晶體的閘極，其汲極耦接該第十六電晶體的源極，而其源極則用以接收該系統電壓；以及一第十八電晶體，其閘極耦接該第三反向器的輸出端，其汲極耦接該第十七電晶體的閘極，而其源極則用以接收該系統電壓。
  8. 如申請專利範圍第7項所述之驅動電路，其中當該第二子偵測單元偵測出該輸出訊號之下降邊緣的準位低於該第二預設準位時，輸出具有一第一狀態的該第二偵測訊號，否則輸出具有一第二狀態的該第二偵測訊號。
  9. 如申請專利範圍第8項所述之驅動電路，其中該第一狀態為一低準位，而該第二狀態為一高準位。
  10. 如申請專利範圍第7項所述之驅動電路，其中該第三反向器為一史密斯觸發型反向器；該第一、該第三、該第四、該第八、該第十、該第十三、該第十六、該第十七、與該第十八電晶體為PMOS電晶體；而該第二、該五、該第六、該第七、該第九、該第十一、該第十二、該第十四、與該第十五電晶體為NMOS電晶體。
  11. 如申請專利範圍第1項所述之驅動電路，其中該驅動電路為一輸入/輸出介面，且該輸入/輸出介面包括一數位形式或一非數位形式的輸入/輸出介面。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130072874A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 신호 출력 회로 및 이를 포함하는 반도체 장치
US9484134B2 (en) * 2014-03-26 2016-11-01 Mediatek Inc. Feedthrough signal transmission circuit and method utilizing permanently on buffer and switchable normal buffer
JP2022051373A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 メモリシステム及び送信信号調整方法
CN116800229A (zh) * 2022-03-17 2023-09-22 澜起电子科技(上海)有限公司 毛刺去除电路
CN115544935B (zh) * 2022-10-20 2023-04-28 北京超摩科技有限公司 一种多种电平输出的串行接口发送端驱动装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920002426B1 (ko) * 1989-05-31 1992-03-23 현대전자산업 주식회사 집적회로의 출력버퍼회로
US5036222A (en) * 1990-02-22 1991-07-30 National Semiconductor Corporation Output buffer circuit with output voltage sensing for reducing switching induced noise
JP2616142B2 (ja) * 1990-05-31 1997-06-04 日本電気株式会社 出力回路
US5426376A (en) * 1993-04-23 1995-06-20 Vlsi Technology, Inc. Noise isolated I/O buffer that uses two separate power supplies
US5568062A (en) * 1995-07-14 1996-10-22 Kaplinsky; Cecil H. Low noise tri-state output buffer
US5894238A (en) * 1997-01-28 1999-04-13 Chien; Pien Output buffer with static and transient pull-up and pull-down drivers
US6924669B2 (en) * 2000-03-30 2005-08-02 Fujitsu Limited Output buffer circuit and control method therefor
JP2004364031A (ja) * 2003-06-05 2004-12-24 Toshiba Corp 半導体集積回路
US6980018B2 (en) * 2004-04-29 2005-12-27 Internatiional Business Machines Corporation Self limiting gate leakage driver
US7834667B1 (en) * 2006-04-24 2010-11-16 Altera Corporation Precharge and discharge of I/O output driver

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