CN102769458B - 一种低功耗驱动电路 - Google Patents
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Abstract
本发明公开了一种低功耗驱动电路，包括驱动级电路及控制电路，所述驱动级电路多个驱动级，每个驱动级包括第一驱动开关和第二驱动开关，第一驱动开关由第一驱动信号来驱动，第二驱动开关由第二驱动信号来驱动；控制电路基于数据信号为每个驱动级的第一驱动开关产生第一驱动信号，为每个驱动级的第二驱动开关产生第二驱动信号；在第一驱动信号和第二驱动信号的驱动下，使得在各个驱动级的第一驱动开关导通前各个驱动级的第二驱动开关都截止，使得在各个驱动级的第二驱动开关导通前各个驱动级的第一驱动开关都截止。本发明中的各第一驱动开关和第二驱动开关不同时导通，这样可以降低动态功耗。
Description
技术领域
本发明涉及高速接口发送部分和大功率输出电路，尤其涉及一种具有SR(Slew Rate，电压转换速率，简称SR)控制的低功耗驱动电路。
背景技术
SR（Slew Rate）就是电压转换速率，简称压摆率。其定义是在1微秒或者1纳秒等时间里电压升高的幅度，直观上讲就是方波电压由波谷升到波峰所需时间，单位通常有V/s，V/ms，V/μs和V/ns四种。电压转换速率可以用示波器就可以测量。如果电压转换速率不高，在信号来了时不能准确及时跟上，信号消失后放大器只能跟上了原信号电平的一半或更低，令信号的幅度比信号缩小，分析力也就差了。
目前，USB2.0支持三种传输数率：低速（1.5Mb/s）、全速（12Mb/s）和高速(480Mb/s)。三种不同速率对输出驱动信号有着不同的SR要求。兼容三种模式就面临着SR控制的难题。传统技术通过D触发器延迟实现SR控制，但这种方法中驱动电路的NMOS与PMOS存在同时导通的动态电流，动态功耗比较大，所以需要对这种电路进行改进。
2007年3月22日公开的、公开号为US20070064778A1的美国专利申请中提出了一种USB2.0全速/低速（FS/LS）模式驱动器，其同样采用D触发器实现SR控制。因此同样存在上述的问题。
图1和图2分别示出了现有技术中的具有SR控制的驱动电路的电路图和驱动电路中的各信号的波形图。在现有技术中采用D触发器实现SR控制，所述驱动电路包括SR控制模块和多个驱动级，图1中示出了3个驱动级，每个驱动级包括一个PMOS(P-type metal-oxide-semiconductor，简称PMOS)晶体管和一个NMOS(N-type metal-oxide-semiconductor，简称NMOS)晶体管，PMOS晶体管和NMOS晶体管的中间节点与数据输出DATA_OUT相连，所述SR控制模块包括多个D触发器，其中每个D触发器的时钟端与时钟控制信号CLK相连，第一个D触发器的输入端接数据信号DATA_IN，后边的每个D触发器的输入端接上一个D触发器的输出端，每个D触发器的输出端也连接对应的驱动级的PMOS晶体管和NMOS晶体管的栅极。
如图2所示，其示出了CLK、DATA_IN、NET1(第一个D触发器的输出)、NET2(第二个D触发器的输出)和NET3(第三个D触发器的输出)的信号波形图。
表1为图1中的各个驱动管(PMOS晶体管或NMOS晶体管)状态表，从表1中可以看出PMOS晶体管和NMOS晶体管会同时导通，比如T2时刻PMOS晶体管P2、P3和NMOS晶体管N1同时导通；T3时刻PMOS晶体管P3和NMOS晶体管N1、N2同时导通；T5时刻PMOS晶体管P1和NMOS晶体管N2、N3同时导通；T6时刻PMOS晶体管P1P2和NMOS晶体管N3同时导通。
表1
| T1 | T2 | T3 | T4 | T5 | T6 | T7 | |
| P1 | on | off | off | off | on | on | On |
| P2 | on | on | off | off | off | on | On |
| P3 | on | on | on | off | off | off | On |
| N1 | off | on | on | on | off | off | Off |
| N2 | off | off | on | on | on | off | Off |
| N3 | off | off | off | on | on | on | Off |
可以看出，现有技术中的具有SR控制的驱动电路存在有PMOS晶体管和NMOS晶体管同时导通的动态电流，动态功耗比较大。因此，希望提出一种改进的驱动电路。
发明内容
针对现有技术中存在的问题，本发明提出一种低功耗驱动电路，其具有较低的动态电流。
根据本发明的一个方面，本发明提出一种低功耗驱动电路，其包括驱动级电路及控制电路。所述驱动级电路包括多个驱动级，每个驱动级包括第一驱动开关和第二驱动开关，第一驱动开关由第一驱动信号来驱动，第二驱动开关由第二驱动信号来驱动。控制电路基于数据信号为每个驱动级的第一驱动开关产生第一驱动信号，为每个驱动级的第二驱动开关产生第二驱动信号，在第一驱动信号和第二驱动信号的驱动下，使得在各个驱动级的第一驱动开关导通时各个驱动级的第二驱动开关都截止，使得在各个驱动级的第二驱动开关导通时各个驱动级的第一驱动开关都截止。
与现有技术相比，本发明将第一驱动开关和第二驱动开关分别控制，使得两者不存在同时导通的问题，因此可以大大的降低功耗。
附图说明
图1为现有技术的具有SR控制的驱动电路的电路图；
图2为图1中的驱动电路中的各个信号的波形图；
图3为本发明的低功耗驱动电路在一个实施例中的方框结构图；
图4为图3中的控制电路在一个实施例中的方框结构图；
图5为本发明的具有SR控制的低功耗驱动电路在另一个实施例中的结构示意图；
图6为图5所示的低功耗驱动电路中的各个信号的波形图。
具体实施方式
下面结合附图对本发明做详细说明。
图3为本发明的低功耗驱动电路在一个实施例中的方框结构图。如图3所示，所述低功耗驱动电路包括控制电路100及驱动级电路200。所述驱动级电路200多个驱动级，每个驱动级包括第一驱动开关(P1、P2或P3，其也可以被称为第一驱动管)和第二驱动开关(N1、N2或N3，其也可以被称为第一驱动管)，第一驱动开关在第一驱动信号(NETP1、NETP2或NETP3)的驱动下导通或截止，第二驱动开关在第二驱动信号(NETN1、NETN2或NETN3)的驱动下导通或截止。图3中示出了三个驱动级，在其他实施例中可以是2个、4个或其他数目个驱动级。两个驱动开关的中间节点与数据输出端DATA_OUT相连。所述控制电路100基于数据信号DATA_IN为每个驱动级的第一驱动开关产生第一驱动信号(NETP1、NETP2或NETP3)，为每个驱动级的第二驱动开关产生第二驱动信号(NETN1、NETN2或NETN3)。在第一驱动信号和第二驱动信号的驱动下，使得在各个驱动级的第一驱动开关导通时各个驱动级的第二驱动开关都截止，使得在各个驱动级的第二驱动开关导通时各个驱动级的第一驱动开关都截止。
这样，本发明中为第一驱动开关和第二驱动开关分别产生独立的驱动信号，而不是像现有技术中的那样为同一驱动级的两个驱动开关采用同一个驱动信号，从而使得各个第一驱动开关和各个第二驱动开关不同在同时导通的时间，这样大大降低了动态电流。
图4为图3中的控制电路100在一个实施例中的方框结构图。所述控制电路100包括第一非交叠控制模块110、电压转换速率控制电路(未标记)和第二非交叠控制模块130。
第一非交叠控制模块110基于所述数据信号DATA_IN产生第一非交叠控制信号NETP与第二非交叠控制信号NETN，当所述数据信号DATA_IN出现上升沿时，第一非交叠控制信号NETP早于第二非交叠控制信号NETN变化，当所述数据信号DATA_IN出现下降沿时，第一非交叠控制信号NETP滞后于第二非交叠控制信号NETN变化。所述电压转换速率控制电路包括第一多级延时电路121和第二多级延迟电路122。第一多级延时电路121根据第一非交叠控制信号NETP为各个驱动级的第一驱动开关产生第一延迟控制信号，第二多级延迟电路122根据第二非交叠控制信号NETN为各个驱动级的第二驱动开关产生第二延迟控制信号。第二非交叠控制模块130包括第一逻辑电路和第二逻辑电路，第一逻辑电路基于第一非交叠控制信号NETP和各个第一延迟控制信号为各个驱动级的第一驱动开关产生第一驱动信号(NETP1、NETP2或NETP3)，第二逻辑电路基于第二非交叠控制信号和各个第二延迟控制信号为各个驱动级的第二驱动开关产生第二驱动信号(NETN1、NETN2或NETN3)。
在一个实施例中，第一多级延时电路121包括多个延迟单元(比如D触发器)，第二多级延时电路122也包括多个延迟单元(比如D触发器)，每个延迟单元的控制端(比如D触发器的时钟信号端)接收时钟控制信号CLK。第一多级延迟电路121中的第一个延迟单元(最前面的延迟单元)的输入端接收第一非交叠控制信号NETP，第一多级延迟电路中的其他延迟单元连接其前一个延迟单元的输出端，第一多级延迟电路中的各个延迟单元输出各个驱动级的第一驱动开关的第一延迟控制信号。第二多级延迟电路122中的第一个延迟单元(最前面的延迟单元)的输入端接收第二非交叠控制信号NETN，第二多级延迟电路中的其他延迟单元连接其前一个延迟单元的输出端，第二多级延迟电路中的延迟单元输出各个驱动级的第二驱动开关的第二延迟控制信号。
在一个实施例中，第二非交叠控制模块的第一逻辑电路包括多个逻辑门(比如或门)，第二非交叠控制模块的第二逻辑包括多个逻辑门(比如与门)。第一逻辑电路中的每个逻辑门接收第一非交叠控制信号NETP以及对应的第一延迟控制信号，并由此产生对应驱动级的第一驱动开关产生第一驱动信号。第二逻辑电路中的每个逻辑门接收第二非交叠控制信号NETP以及对应的第二延迟控制信号，并由此产生对应驱动级的第二驱动开关产生第二驱动信号。
在一个实施例中，第一非交叠控制模块110包括延迟单元（比如D触发器）、第三逻辑电路(比如或门)和第四逻辑电路(比如与门)，所述数据信号DATA_IN输入所述延迟单元的输入端，第三逻辑电路基于所述数据信号和所述延迟单元输出的信号产生第一非交叠控制信号NETP，第四逻辑电路基于所述数据信号和所述延迟单元输出的信号产生第二非交叠控制信号NETN。
这样，通过控制所述时钟控制信号CLK可以改变延迟单元的延迟时间，从而改变了所述驱动电路100的SR。
图5为本发明的具有SR控制的低功耗驱动电路在另一个实施例中的结构示意图。如图5所示，第一非交叠控制模块包括一个D触发器、一个或门和一个与门，D触发器的时钟端接所述时钟控制信号CLK。第二非交叠控制模块的第一逻辑电路包括三个或门，它们分别输出第一驱动信号NETP1、NETP2、NETP3，第二非交叠控制模块的第二逻辑电路包括三个与门，它们分别输出第一驱动信号NETN1、NETN2、NETN3。电压转换速率控制电路的第一多级延时电路包括多个D触发器，最前端的D触发器接NETP，电压转换速率控制电路的第二多级延时电路包括多个D触发器，最前端的D触发器接NETN，每个D触发器的时钟信号端接收时钟控制信号CLK。每个驱动级的第一驱动开关为PMOS晶体管，第二驱动开关为NMOS晶体管，所述时钟控制信号CLK可以有效调节SR。在第一驱动信号和第二驱动信号的驱动下，使得在各个驱动级的第一驱动开关P1、P2、P3导通时各个驱动级的第二驱动开关N1、N2、N3都截止，使得在各个驱动级的第二驱动开关N1、N2、N3导通时各个驱动级的第一驱动开关P1、P2、P3都截止。
在第一非交叠控制模块中，利用D触发器和或门判断所述数据信号DATA_IN的上升沿，利用D触发器和与门判断所述数据信号DATA_IN的下降升沿，所以数据信号DATA_IN出现上升沿时，NETP早于NETN变化，所述数据信号DATA_IN出现下降沿时，NETP滞后与NETN变化。无论上升沿还是下降沿，PMOS晶体管与NMOS晶体管都有一段非交叠时间。
在第二非交叠控制模块中，非交叠控制信号NETP和或门组合实现NMOS晶体管导通前各驱动级中的PMOS晶体管同时关闭；非交叠控制信号NETN和与门组合实现PMOS晶体管导通前各驱动级中的NMOS晶体管同时关闭，有效解决了各驱动级之间PMOS晶体管与NMOS晶体管同时导通的问题，有效的降低了动态电流。
数据信号DATA_IN通过D触发器和或门形成控制信号NETP，DATA_IN通过D触发器和与门形成控制信号NETN，当DATA_IN由0变为1时，NETP早于NETN出现上升沿，数据由1变为0时，NETP滞后与NETN出现下降沿。无论上升沿还是下降沿，NETP和NETN都有一段非交叠。
非交叠控制信号NETP和或门组合实现各驱动级的PMOS晶体管的第一驱动信号NETP1、NETP2、NETP3，非交叠控制信号NETN和与门组合实现各驱动级的NMOS晶体管的第二驱动信号NETN1、NETN2、NETN3。数据信号DATA_IN由0变为1时，NETP1、NETP2、NETP3同时变为1，并且先于NETNx，此时PMOS晶体管全部关闭。经过NETP和NETN一段非交叠后，NETN1、NETN2、NETN3依次出现上升沿即N1、N2、N3依次导通。数据信号DATA_IN由1变为0时，NETN1、NETN2、NETN3同时变为0，并且先于NETPx，此时NMOS晶体管全部关闭。经过NETP和NETN一段非交叠后，NETP1、NETP2、NETP3依次出现上升沿即P1、P2、P3依次导通。驱动管分别控制：在信号转变过程中存在动态功耗，PMOS驱动管和NMOS驱动管分开控制，分别由NETPx与NETNx控制，在信号转换过程中控制PMOS驱动管与NMOS驱动管不同时导通可以减小动态功耗。
图6为图5所示的低功耗驱动电路中的各个信号的波形图。结合表2，从驱动管的状态表（表2）中看出PMOS驱动管和NMOS驱动管不会同时导通。
表2
| T1 | T2 | T3 | T4 | T5 | T6 | T7 | T8 | T9 | |
| P1 | on | off | off | off | off | off | on | on | on |
| P2 | on | off | off | off | off | off | off | on | on |
| P3 | on | off | off | off | off | off | off | off | on |
| N1 | off | off | on | on | on | off | off | off | off |
| N2 | off | off | off | on | on | off | off | off | off |
| N3 | off | off | off | off | on | off | off | off | off |
通过上述可以看出，本发明PMOS驱动管，NMOS驱动管分别驱动，而现有技术中PMOS驱动管，NMOS驱动管由同一信号驱动；同时，本发明采用第一非交叠控制模块和第二非交叠控制模块解决了PMOS驱动管和NMOS驱动管同时导通的问题，而现有技术中不存在这方面的方案。
虽然通过实施例描述了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。
Claims (7)
1.一种低功耗驱动电路，其特征在于：其包括驱动级电路及控制电路，
所述驱动级电路包括多个驱动级，每个驱动级包括第一驱动开关和第二驱动开关，第一驱动开关由第一驱动信号来驱动，第二驱动开关由第二驱动信号来驱动；
控制电路基于数据信号为每个驱动级的第一驱动开关产生第一驱动信号，为每个驱动级的第二驱动开关产生第二驱动信号，在第一驱动信号和第二驱动信号的驱动下，使得在各个驱动级的第一驱动开关导通时各个驱动级的第二驱动开关都截止，使得在各个驱动级的第二驱动开关导通时各个驱动级的第一驱动开关都截止，
所述第一驱动开关为PMOS晶体管，所述第二驱动开关为NMOS晶体管，
每个驱动级的PMOS晶体管和NMOS晶体管串联在电源和地之间，PMOS晶体管的栅极接收所述第一驱动信号，NMOS晶体管的栅极接收所述第二驱动信号，PMOS晶体管和NMOS晶体管之间的节点与数据输出端相连。
2.根据权利要求1所述的低功耗驱动电路，其特征在于，所述控制电路包括第一非交叠控制模块、电压转换速率控制电路和第二非交叠控制模块，
第一非交叠控制模块基于所述数据信号产生第一非交叠控制信号与第二非交叠控制信号，当所述数据信号出现上升沿时，第一非交叠控制信号早于第二非交叠控制信号变化，当所述数据信号出现下降沿时，第一非交叠控制信号滞后于第二非交叠控制信号变化；
所述电压转换速率控制电路根据第一非交叠控制信号为各个驱动级的第一驱动开关产生第一延迟控制信号，根据第二非交叠控制信号为各个驱动级的第二驱动开关产生第二延迟控制信号；和
第二非交叠控制模块基于第一非交叠控制信号和各个第一延迟控制信号为各个驱动级的第一驱动开关产生第一驱动信号，基于第二非交叠控制信号和各个第二延迟控制信号为各个驱动级的第二驱动开关产生第二驱动信号。
3.根据权利要求2所述的低功耗驱动电路，其特征在于，所述电压转换速率控制电路包括第一多级延迟电路和第二多级延迟电路，第一多级延迟电路包括多个延迟单元，第二多级延迟电路也包括多个延迟单元，每个延迟单元的控制端接收时钟控制信号，第一多级延迟电路中的第一延迟单元的输入端接收第一非交叠控制信号，第一多级延迟电路中的其他延迟单元连接其前一个延迟单元的输出端，第一多级延迟电路中的各个延迟单元输出各个驱动级的第一驱动开关的第一延迟控制信号，
第二多级延迟电路中的第一个延迟单元的输入端接收第二非交叠控制信号，第二多级延迟电路中的其他延迟单元连接其前一个延迟单元的输出端，第二多级延迟电路中的各个延迟单元输出各个驱动级的第二驱动开关的第二延迟控制信号。
4.根据权利要求3所述的低功耗驱动电路，其特征在于，第二非交叠控制模块包括第一逻辑电路和第二逻辑电路，第一逻辑电路包括多个逻辑门，第二逻辑包括多个逻辑门，
第一逻辑电路中的每个逻辑门接收第一非交叠控制信号以及对应的第一延迟控制信号，并由此产生对应驱动级的第一驱动开关产生第一驱动信号，
第二逻辑电路中的每个逻辑门接收第二非交叠控制信号以及对应的第二延迟控制信号，并由此产生对应驱动级的第二驱动开关产生第二驱动信号。
5.根据权利要求4所述的低功耗驱动电路，其特征在于，第一逻辑电路中的逻辑门为或门，第二逻辑电路中的逻辑门为与门，第一多级延迟电路和第二多级延迟电路中的延迟单元为D触发器。
6.根据权利要求2所述的低功耗驱动电路，其特征在于，第一非交叠控制模块包括延迟单元、第三逻辑电路和第四逻辑电路，
所述数据信号输入所述延迟单元的输入端，第三逻辑电路基于所述数据信号和所述延迟单元输出的信号产生第一非交叠控制信号，第四逻辑电路基于所述数据信号和所述延迟单元输出的信号产生第二非交叠控制信号。
7.根据权利要求6所述的低功耗驱动电路，其特征在于，第一非交叠控制模块的延迟单元为D触发器，第三逻辑电路为或门，第四逻辑电路为与门。
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