CN105207658A - 输出缓冲器 - Google Patents

Abstract

本公开提供一种输出缓冲器，该输出缓冲器包括一输出级控制单元、一第一控制单元、一第二控制单元、一第一晶体管及一第二晶体管。输出级控制单元接收一输入数据信号以对应地提供一第一设定电压及第二设定电压。第一控制单元接收第一设定电压以提供一第一控制电压。第二控制单元接收第二设定电压以提供一第二控制电压。第一控制电压的低电压电平的时间延迟等于第二控制电压的高电压电平的时间延迟。第一晶体管及第二晶体管依据第一控制电压及第二控制电压提供提供一输出数据信号。

Description

输出缓冲器

技术领域

本发明涉及一种输出缓冲器，且特别涉及一种具有电平位移电路的输出缓冲器。

背景技术

随着科技的发展，许多消费型的电子装置出现在市场上，并且电子装置的功能不断的提升，以至于电子装置的电路复杂度随之增加。由于各个电路的电路设计不同，以至于各个电路所采用的电压电平可能不同。此时，输出缓冲器被配置于各个电路之间，以调整信号的电压电平，进而使各电路的信号可正常地被传送。其中，由于输出缓冲器的电路元件众多，以至于输出缓冲器可能输出电压被调整但波形失真的信号。因此，如何降低输出缓冲器所造成的波形失真，则成为设计输出缓冲器的一个重点。

发明内容

本发明提供一种输出缓冲器，可降低输出数据信号的失真度。

本发明的输出缓冲器，包括一输出级控制单元、一第一控制单元、一第二控制单元、一第一晶体管及一第二晶体管。输出级控制单元接收一输入数据信号以对应地提供一第一设定电压及第二设定电压。第一控制单元接收第一设定电压以提供一第一控制电压，其中第一控制电压的高电压电平的时间延迟小于第一控制电压的低电压电平的时间延迟。第二控制单元接收第二设定电压以提供一第二控制电压，其中第二控制电压的高电压电平的时间延迟大于第二控制电压的低电压电平的时间延迟，并且第一控制电压的低电压电平的时间延迟等于第二控制电压的高电压电平的时间延迟。第一晶体管的一第一端接收一外部电压源，第一晶体管的一控制端接收第一控制电压，第一晶体管的一第二端提供一输出数据信号。第二晶体管的一第一端耦接第一晶体管的第二端，第二晶体管的一控制端接收第二控制电压，第二晶体管的一第二端接收一接地电压。

基于上述，本发明实施例的输出缓冲器，由于第一晶体管的导通时间会受第一控制单元的影响而延后，第二晶体管的导通时间会受第二控制单元的影响而延后。并且，第一控制电压的低电压电平的时间延迟会等于第二控制电压的高电压电平的时间延迟。因此，可降低输出数据信号的波形失真。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。

附图说明

图1为依据本发明一实施例的输出缓冲器的系统示意图。

图2是依据本发明的一实施例的输出缓冲器的电路示意图。

图3是依据本发明的一实施例的输出缓冲器的驱动波形示意图。

图4是依据本发明的一实施例的电平位移电路的电路示意图。

图5是依据本发明的一实施例的信号调整电路的电路示意图。

附图标记说明：

100：输出缓冲器

110：输出级控制单元

120：第一控制单元

130：第二控制单元

210：第一电平位移电路

220、240：信号调节电路

230：第二电平位移电路

400：电平位移电路

DATA：输入数据信号

DQ：输出数据信号

DT1～DT4：时间延迟

ED1～ED2：下降沿

ER1～ER4：上升沿

GND：接地电压

HIZ：高阻抗信号

M1：第一晶体管

M2：第二晶体管

M3～M8：晶体管

ND1：与非门

NOT：反相器

NOT1：第一反相器

NOT2：第二反相器

NOT3：第三反相器

NOT4：第四反相器

NR1：或非门

TG1：第一传输门

TG2：第二传输门

VCL1：第一控制电压

VCL2：第二控制电压

VDD：外部电压源

VINT：内部电压源

VS1、VS1x：第一设定电压

VS2：第二设定电压

VSI1：第一反相设定电压

VSI2：第二反相设定电压

具体实施方式

图1为依据本发明一实施例的输出缓冲器的系统示意图。请参照图1，在本实施例中，输出缓冲器100包括输出级控制单元110、第一控制单元120、第二控制单元130、第一晶体管M1及第二晶体管M2。其中第一晶体管M1及第二晶体管M2可视为输出缓冲器100的输出级。

输出级控制单元110接收一输入数据信号DATA及高阻抗信号HIZ，以对应地提供第一设定电压VS1及第二设定电压VS2，换言之，输出级控制单元110会依据高阻抗信号HIZ及数据信号DATA决定第一设定电压VS1及第二设定电压VS2的电压电平。其中，第一设定电压VS1及第二设定电压VS2的预设电压电平彼此反相，并且输出级控制单元110输出第一设定电压VS1的上升回转率大于其下降回转率，输出级控制单元110输出第二设定电压VS2的上升回转率小于其下降回转率。

举例来说，当高阻抗信号HIZ为高电压电平时，表示输出级控制单元110为禁能状态，而第一设定电压VS1被设定为高电压电平(对应预设电压电平)，第二设定电压VS2被设定为低电压电平(对应预设电压电平)，此时数据信号DATA的电压电平可视为被忽略；当高阻抗信号HIZ为低电压电平且数据信号DATA为高电压电平时，第一设定电压VS1及第二设定电压VS2为低电压电平；当高阻抗信号HIZ为高电压电平且数据信号DATA为低电压电平时，第一设定电压VS1及第二设定电压VS2为高电压电平。

第一控制单元120耦接电压电平单元110以接收第一设定电压VS1，以提供一第一控制电压VCL1，其中第一控制电压VCL1的高电压电平的时间延迟小于第一控制电压VCL1的低电压电平的时间延迟，亦即第一设定电压VS1切换至高电压电平与第一控制电压VCL1切至高电压电平之间的时间差小于第一设定电压VS1切换至低电压电平与第一控制电压VCL1切至低电压电平之间的时间差。

第二控制单元130接收第二设定电压VS2以提供第二控制电压VCL2，其第二控制电压VCL2的高电压电平的时间延迟大于第二控制电压VCL2的低电压电平的时间延迟，并且第一控制电压VCL1的低电压电平的时间延迟等于第二控制电压VCL2的高电压电平的时间延迟。

第一晶体管M1例如是P型晶体管。并且，第一晶体管M1的源极(对应第一端)接收外部电压源VDD，第一晶体管M1的栅极(对应控制端)接收第一控制电压VCL1，第一晶体管M1的漏极(对应第二端)提供输出数据信号DQ。第二晶体管M2例如是N型晶体管。并且，第二晶体管M2的漏极(对应第一端)耦接第一晶体管M1的漏极，第二晶体管M2的栅极(对应控制端)接收第二控制电压VCL2，第二晶体管M2的源极(对应第二端)接收接地电压GND。

依据上述，由于第一控制电压VCL1的低电压电平的时间延迟等于第二控制电压VCL2的高电压电平的时间延迟，因此输出数据信号DQ的上升沿与下降沿的相位延迟会相同，以至于可降低输出数据信号DQ的波形失真。

图2是依据本发明的一实施例的输出缓冲器的电路示意图。请参照图1及图2，其中相同或相似元件使用相同或相似标号。在本实施例中，输出级控制单元110例如包括第一反相器NOT1、与非门ND1及或非门NR1。第一反相器NOT1的输入端接收高阻抗信号HIZ。与非门ND1的第一输入端耦接第一反相器NOT1的输出端，与非门ND1的第二输入端接收输入数据信号DATA，与非门NR1的输出端提供第一设定电压VS1。或非门NR1的第一输入端接收高阻抗信号HIZ，或非门NR1的第二输入端接收输入数据信号DATA，或非门NR1的输出端提供第二设定电压VS2。

第一控制单元120例如包括第一传输门TG1、第一电平位移电路210、第二反相器NOT2及信号调节(redriver)电路220。第一传输门TG1的输入端接收第一设定电压VS1，第一传输门TG1的正控制端接收内部电压源VINT，第一传输门TG1的负控制端接收接地电压GND，用以传送第一设定电压VS1(亦即第一设定电压VS1x)，其中内部电压源VINT例如低于外部电压源VDD。

第一电平位移电路210耦接第一传输门TG1的输出端以接收第一设定电压VS1x，且提供第一反相设定电压VSI1，其中第一电平位移电路210的上升回转率(slewrate)小于其下降回转率，亦即第一反相设定电压VSI1的电压上升速度小于其电压下降速度。

第二反相器NOT2的输入端耦接第一电平位移电路210的输出端以接收第一反相设定电压VSI1，第二反相器NOT2的输出端提供第一控制电压VCL1。信号调节电路220耦接第二反相器NOT2的输出端以接收第一控制电压VCL1，用以调整第一控制电压VCL1的信号品质后提供至第一晶体管M1的栅极。

第二控制单元130例如包括第三反相器NOT3、第二电平位移电路230、第二传输门TG2及信号调节电路240。第三反相器NOT3的输入端接收第二设定电压VS2，第三反相器NOT3的输出端提供第二反相设定电压VSI2。第二电平位移电路230耦接第三反相器NOT3的输出端以接收第二反相设定电压VSI2，且提供第二控制电压VCL2，其中第二电平位移电路230的上升回转率大于其下降回转率，亦即第二控制电压VCL2的电压上升速度小于其电压下降速度。

第二传输门TG2的输入端耦接第二电平位移电路230，第二传输门TG2的正控制端接收外部电压源VDD，第二传输门TG2的负控制端接收接地电压GND，用以接收及传送第二控制电压VCL2。信号调节电路240耦接第二传输门TG2的输出端以接收第二控制电压VCL2，用以调整第二控制电压VCL2的信号品质后提供至第二晶体管M2的栅极。

图3是依据本发明的一实施例的输出缓冲器的驱动波形示意图。请参照图2及图3，其中相同或相似元件使用相同或相似标号。在本实施例中，当输入数据信号DATA由低电压电平改变至高电压电平，输出级控制单元110会控制第一设定电压VS1由高电压电平改后至低电压电平(即下降沿ED1)，但由于与非门ND1的影响，下降沿ED1的斜度较大，亦即第一设定电压VS1的电压下降速度较慢，以使第一晶体管M1会先关闭再导通。接着，第一电平位移电路210控制第一反相设定电压VSI1由低电压电平改变至高电压电平(即上升沿ER1)，并且第二反相器NOT2依据第一反相设定电压VSI1产生第一控制电压VCL1。

当输入数据信号DATA由高电压电平改变至低电压电平，输出级控制单元110控制第一设定电压VS1由低电压电平改后至高电压电平。接着，第一电平位移电路210控制第一反相设定电压VSI1由高电压电平改变至低电压电平，并且第二反相器NOT2依据第一反相设定电压VSI1产生第一控制电压VCL1。依据上述，相对于第一设定电压VS1的电压变化，由于第一电平位移电路210的上升回转率小于其下降回转率，对应上升沿ER1所示，第一控制电压VCL1于低电压电平的会大于第一控制电压VCL1于高电压电平的时间延迟DT2，因此第一晶体管M1会延后导通(如上升沿ER4所示)。

另一方面，当输入数据信号DATA由低电压电平改变至高电压电平，输出级控制单元110会控制第二设定电压VS2由高电压电平改后至低电压电平，并且第三反相器NOT3依据第二设定电压VS2产生第二反相设定电压VSI2。接着，第二电平位移电路230控制第二控制电压VCL2由高电压电平改变至低电压电平。

当输入数据信号DATA由高电压电平改变至低电压电平，输出级控制单元110控制第二设定电压VS2由低电压电平改后至高电压电平(即上升沿ER2)，但由于或非门NR1的影响，上升沿ER2的斜度较大，亦即第二设定电压VS2的电压上升速度较慢，以使第二晶体管M2会先关闭再导通。接着，第二电平位移电路230控制第二控制电压VCL2由低电压电平改变至高电压电平(即上升沿ER3)。依据上述，相对于第二设定电压VS2的电压变化，由于第二电平位移电路230的上升回转率小于其下降回转率，对应上升沿ER3所示，第二控制电压VCL2于低电压电平的时间延迟DT3会小于第二控制电压VCL2于高电压电平的时间延迟DT4，因此第二晶体管M2会延后导通(如下降沿ED2所示)。

依据上述，由于第一晶体管M1的导通时间会受第一控制单元120的影响而延后(如上升沿ER4所示)，第二晶体管M2的导通时间会受第二控制单元130的影响而延后(如下降沿ED2所示)。并且，第一控制单元120及第二控制单元130中主要是电平位移电路210及230造成时间延迟，因此第一控制电压VCL1的低电压电平的时间延迟会等于第二控制电压VCL2的高电压电平的时间延迟。因此，可降低输出数据信号DQ的波形失真。

图4是依据本发明的一实施例的电平位移电路的电路示意图。请参照图2及图4，其中相同或相似示件使用相同或相似标号。在本实施例中，电平位移电路210及230例如是由电平位移电路400来实施例，并且电平位移电路例如包括晶体管M3～M8(对应第三晶体管至第八晶体管)，及第四反相器NOT4。其中晶体管M3及M6例如是P型晶体管，晶体管M4、M5、M7及M8例如是N型晶体管。

晶体管M3的源极(对应第一端)接收外部电压源VDD。晶体管M4的漏极(对应第一端)耦接晶体管M3的漏极(对应第二端)，晶体管M4的栅极(对应控制端)接收第一设定电压VS1x或第二反相设定电压VSI2，晶体管M4的源极(对应第二端)提供第一反相设定电压VSI1或第二控制电压VCL2。晶体管M5的漏极(对应第一端)耦接晶体管M4的源极，晶体管M5的栅极(对应控制端)接收第一设定电压VS1x或第二反相设定电压VSI2，晶体管M5的源极(对应第二端)接收接地电压GND。

第四反相器NOT4的输入端接收第一设定电压VS1x或第二反相设定电压VSI2。晶体管M6的源极(对应第一端)接收外部电压源VDD，晶体管M6的栅极(对应控制端)耦接晶体管M4的源极。晶体管M7的漏极(对应第一端)耦接晶体管M6的源极(对应第二端)，晶体管M7的栅极(对应控制端)耦接第四反相器NOT4的输出端，晶体管M7的源极(对应第二端)耦接晶体管M3的栅极(对应控制端)。晶体管M8的漏极(对应第一端)耦接晶体管M7的源极，晶体管M8的栅极(对应控制端)耦接第四反相器NOT4的输出端，晶体管M8的源极(对应第二端)接收接地电压GND。

图5是依据本发明的一实施例的信号调整电路的电路示意图。请参照图2及图5，其中相同或相似示件使用相同或相似标号。在本实施例中，信号调节电路220例如是由偶数个串接的反相器NOT所组成，但本发明实施例不以此为限。

综上所述，本发明实施例的输出缓冲器，由于第一晶体管的导通时间会受第一控制单元的影响而延后，第二晶体管的导通时间会受第二控制单元的影响而延后。并且，第一控制电压的低电压电平的时间延迟会等于第二控制电压的高电压电平的时间延迟。因此，可降低输出数据信号的波形失真。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (11)

1.一种输出缓冲器，其特征在于，包括：

一输出级控制单元，接收一输入数据信号以对应地提供一第一设定电压及第二设定电压；

一第一控制单元，接收该第一设定电压以提供一第一控制电压，其中该第一控制电压的高电压电平的时间延迟小于该第一控制电压的低电压电平的时间延迟；

一第二控制单元，接收该第二设定电压以提供一第二控制电压，其中该第二控制电压的高电压电平的时间延迟大于该第二控制电压的低电压电平的时间延迟，并且该第一控制电压的低电压电平的时间延迟等于该第二控制电压的高电压电平的时间延迟；

一第一晶体管，该第一晶体管的一第一端接收一外部电压源，该第一晶体管的一控制端接收该第一控制电压，该第一晶体管的一第二端提供一输出数据信号；以及

一第二晶体管，该第二晶体管的一第一端耦接该第一晶体管的该第二端，该第二晶体管的一控制端接收该第二控制电压，该第二晶体管的一第二端接收一接地电压。

2.如权利要求1所述的输出缓冲器，其特征在于，该输出级控制单元还接收一高阻抗信号，以依据该高阻抗信号及该数据信号决定该第一设定电压及该第二设定电压。

3.如权利要求2所述的输出缓冲器，其特征在于，该输出级控制单元包括：

一第一反相器，该第一反相器的输入端接收该高阻抗信号；

一与非门，该与非门的第一输入端耦接该第一反相器的输出端，该与非门的第二输入端接收该输入数据信号，该与非门的输出端提供该第一设定电压；

一或非门，该或非门的第一输入端接收该高阻抗信号，该或非门的第二输入端接收该输入数据信号，该或非门的输出端提供该第二设定电压。

4.如权利要求1所述的输出缓冲器，其特征在于，该第一控制单元包括：

一第一传输门，该第一传输门的输入端接收该第一设定电压以传送该第一设定电压；

一第一电平位移电路，耦接该第一传输门的输出端以接收该第一设定，且提供一第一反相设定电压，其中该第一电平位移电路的上升回转率小于其下降回转率；以及

一第二反相器，该第二反相器的输入端耦接该第一电平位移电路的输出端以接收该第一反相设定电压，该第二反相器的输出端提供该第一控制电压。

5.如权利要求4所述的输出缓冲器，其特征在于，该第二控制单元包括：

一第三反相器，该第三反相器的输入端接收该第二设定电压，该第三反相器的输出端提供一第二反相设定电压；

一第二电平位移电路，耦接该第三反相器的输出端以接收该第二反相设定电压，且提供该第二控制电压，其中该第二电平位移电路的上升回转率小于其下降回转率；以及

一第二传输门，该第二传输门的输入端耦接该第二电平位移电路以接收及传送该第二控制电压。

6.如权利要求5所述的输出缓冲器，其特征在于，该第一电平位移电路及第二电平位移电路分别包括：

一第三晶体管，该第三晶体管的一第一端接收该外部电压源；

一第四晶体管，该第四晶体管的一第一端耦接该第三晶体管的一第二端，该第四晶体管的一控制端接收该第一设定电压或该第二反相设定电压，该第四晶体管的一第二端提供该第一反相设定电压或该第二控制电压；

一第五晶体管，该第五晶体管的一第一端耦接该第四晶体管的该第二端，该第五晶体管的一控制端接收该第一设定电压或该第二反相设定电压，该第五晶体管的一第二端接收该接地电压；

一第四反相器，该第四反相器的输入端接收该第一设定电压或该第二反相设定电压；

一第六晶体管，该第六晶体管的一第一端接收该外部电压源，该第六晶体管的一控制端耦接该第四晶体管的该第二端；

一第七晶体管，该第七晶体管的一第一端耦接该第六晶体管的一第二端，该第七晶体管的一控制端耦接该第四反相器的输出端，该第七晶体管的一第二端耦接该第三晶体管的一控制端；以及

一第八晶体管，该第八晶体管的一第一端耦接该第七晶体管的该第二端，该第八晶体管的一控制端耦接该第四反相器的输出端，该第八晶体管的一第二端接收该接地电压。

7.如权利要求5所述的输出缓冲器，其特征在于，该第一控制单元及该第二控制单元分包括一信号调节电路，用以调整该第一控制电压及该第二控制电压的信号品质后分别提供至该第一晶体管的该控制端及该第二晶体管的该控制端。

8.如权利要求7所述的输出缓冲器，其特征在于，信号调节电路包括偶数个串接的反相器。

9.如权利要求1所述的输出缓冲器，其特征在于，该第一设定电压反相于该第二设定电压。

10.如权利要求1所述的输出缓冲器，其特征在于，该输出级控制单元输出该第一设定电压的上升回转率大于其下降回转率，该输出级控制单元输出该第二设定电压的上升回转率小于其下降回转率。

11.如权利要求1所述的输出缓冲器，其特征在于，该第一晶体管为一P型晶体管，该第二晶体管为一N型晶体管。