CN101119114A - 输出缓冲电路 - Google Patents
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Abstract
一种在电源启动期间抑制错误操作信号的产生的输出缓冲电路(1；2；3；4)包括基于数据输入信号(A)而产生第一信号(B)的第一电平转换器(10a)，数据输入信号(A)具有第一电源电位(VDL)和地参考电位之间的幅度范围。第一信号具有不同于第一电源电位的第二电源电位(VDH)和地参考电位之间的幅度范围。第二电平转换器(10b)基于控制输入信号(C)而产生第二信号(D)，控制输入信号(C)具有第一电源电位和地参考电位之间的幅度范围，第二信号(D)具有第二电源电位和地参考电位之间的幅度范围。第一信号(B)在第二信号(D)的延迟之后下降。输出电路(30)产生输出信号。时序调整电路在电源启动期间补偿第一信号的下降延迟。
Description
技术领域
本发明涉及半导体器件的输出缓冲电路，更具体地涉及三态输出缓冲电路。
背景技术
新近的半导体器件被配置为使得内部电路处理具有比外部电路所处理的信号电平更低的信号以降低功耗。也就是说，内部电路的操作电源电压被设定得较低，其电平低于半导体器件的外部电平。因此，半导体器件包括输出缓冲电路，该输出缓冲电路具有将内部电路的信号电平转换为外部信号电平的电平转换器。
下面参照图1描述利用两种类型的电源电压进行操作的传统的半导体器件的传统输出缓冲电路100。
输出缓冲电路100是三态型输出缓冲器。输出缓冲电路100从半导体器件的内部电路(图中未示出)接收数据输入信号A和控制输入信号C，并且基于输入信号A和C产生具有三个值之一(即H电平、L电平或者高阻抗)的输出信号。
输出缓冲电路100包括电平转换器单元110和输出电路130，电平转换器单元110将输入信号A和C的信号电平转换为预定电平以产生中间信号，输出电路130基于由电平转换器单元110所产生的中间信号而向外部输出端子EX提供输出信号OUT。
电平转换器单元110包括第一电平转换器110a和第二电平转换器110b。第一电平转换器110a从核心电路接收数据输入信号A，该核心电路利用半导体芯片核心的电源电位VDL进行操作。第一电平转换器110a还接收数据输入信号A的反相信号。信号A和中的一个具有地电平(L电平)，信号A和中的另一个具有半导体芯片核心的电源电位VDL电平(H电平)。第一电平转换器110a执行信号A和的电平转换以产生中间信号B，信号A和具有从地电平到半导体芯片核心的电源电位VDL电平的幅度，中间信号B具有从地电平到外部输出接口的电源电位VDII电平的幅度。然后，第一电平转换器110a将中间信号提供给输出电路130。
具体而言，当数据输入信号A被设定为H电平并且反相信号被设定为L电平时，晶体管TN11关断并且晶体管TN12导通。当晶体管TN12导通时，晶体管TP11的栅极连接到地。这导通晶体管TP11。当晶体管TP11导通时，晶体管TP12的栅极连接到外部输出接口的电源电位。这关断晶体管TP12。在这种状态下，晶体管TN11和TP11之间的节点N11处的电位被设定为外部输出接口的H电平电源电位(VDH)，并且具有外部输出接口的H电平电源电位的中间信号B被从节点N11提供到输出电路130。
相反，当数据输入信号A被设定为L电平并且反相信号被设定为H电平时，晶体管TN11导通并且晶体管TN12关断。当晶体管TN11导通时，晶体管TP12的栅极连接到地。这导通晶体管TP12。当晶体管TP12导通时，晶体管TP11的栅极连接到外部输出接口的电源电位VDH。这关断晶体管TP11。在这种状态下，节点N11的电位被设定为地电平，并且具有地电平(L电平)的中间信号B被从节点N11提供到输出电路130。
类似地，第二电平转换器110b接收从内部电路接收控制输入信号C和反相信号
第二电平转换器110b执行信号C和
的电平转换以产生中间信号D，信号C和具有从地电平到半导体芯片核心的电源电位VDL电平的幅度，中间信号D具有从地电平到外部输出接口的电源电位VDII电平的幅度。然后，第二电平转换器110b将中间信号D提供给输出电路130。
输出电路130包括逻辑控制电路140和末级缓冲器150。基于从电平转换器单元110所接收的中间信号B和D，逻辑控制电路140在末级缓冲器150的晶体管TP50和TN50处产生信号E和F，信号E和F具有或者地电平或者外部输出接口的电源电位VDH电平。
具体而言，当中间信号D具有外部输出接口的电源电位VDH电平(控制输入信号C具有半导体芯片核心的电源电位VDL电平)时，H电平(外部输出接口的电源电位VDH电平)信号E被提供给晶体管TP50并且L电平(地电平)信号F被提供给晶体管TN50，而不管中间信号B是具有H电平还是L电平。在这种状态下，因为晶体管TP50和TN50两者都关断，所以晶体管TP50和TN50之间的节点N50被设定为高阻抗。
当中间信号D具有地电平(控制输入信号C具有地电平)并且中间信号B具有外部输出接口的电源电位VDH电平(数据输入信号A具有半导体芯片核心的电源电位VDL电平)时，L电平的信号E和F被提供给晶体管TP50和TN50。因为在这种状态下晶体管TP50导通并且晶体管TN50关断，所以具有外部输出接口的电源电位VDH电平(H电平)的输出信号OUT被提供给外部输出端子EX。
此外，当中间信号D和B具有地电平(输入信号A和C具有地电平)时，H电平的信号E和F被提供给晶体管TP50和TN50。因为此时晶体管TP50关断并且晶体管TN50导通，所以地电平(L电平)输出信号OUT被从节点N50提供到外部输出端子EX。
日本早期公开申请No.10-285013描述了这样一种三态型输出缓冲电路。
在这样的输出缓冲电路100中，当电平转换器110a和110b具有不同的内部寄生电容时，由第一电平转换器110a所产生的中间信号B和由第二电平转换器110b所产生的中间信号D之间在电源启动(activation)期间发生信号延迟偏斜(skew)(参照图2(b))。具体而言，当第一电平转换器110a的寄生电容大于第二电平转换器110b的寄生电容时，中间信号B被从中间信号D延迟。寄生电容的大小取决于在上层中电源布线的类型和布线的长度而改变，布线的长度根据诸如电平转换器110a和110b中的晶体管之类的元件的布图位置而改变。本发明的发明人发现这样的信号延迟偏斜产生如图2(d)所示的错误的操作信号SH作为输出信号OUT。
现在将讨论这样一种情况，其中当电平转换器单元110在电源启动期间接收到L电平的数据输入信号A和L电平的控制输入信号C时，产生错误的操作信号SH。
如图2(a)所示，在电源启动期间，半导体芯片核心的电源电位VDL和外部输出接口的电源电位VDH中的每一个都以预定的斜率上升。此外，H电平的反相信号和
跟随半导体芯片核心的电源电位VDL的上升电平并且也上升。在这种状态下，由电平转换器110a和110b所产生的中间信号B和D的信号电平跟随外部输出接口的电源电位VDH的上升，直到反相信号和的信号电平超过相应晶体管TN11和TN21的阈值电压，如图2(b)所示。然后，当反相信号和
超过晶体管TN11和TN21的阈值时，晶体管TN11和TN21导通，中间信号B和D下降到地电平(L电平)。然而，如前所述，当第一电平转换器110a的寄生电容大于第二电平转换器110b的寄生电容时，中间信号B的下降相对于中间信号D被延迟。由中间信号B和D所产生的信号延迟偏斜被缓冲器中的竞争所保持，并且在末级缓冲器150的晶体管TP50和TN50中也产生信号延迟偏斜。也就是说，如图2(c)所示，出现这样的时期，在该时期中，提供给晶体管TP50和TN50的信号E和F都被设定为L电平。因此，因为P沟道MOS晶体管TP50导通并且N沟道MOS晶体管TN50关断，所以H电平的错误操作信号SH被作为输出信号OUT而瞬时产生，错误操作信号SH跟随外部输出接口的电源电位VDH的上升电平，如图2(d)所示。因此，存在该错误操作信号SH可能在电源启动期间引起错误操作的可能性。
发明内容
本发明提供了一种输出缓冲电路，该输出缓冲电路在电源启动期间抑制错误操作信号的产生。
本发明的一个技术方案是一种输出缓冲电路，所述输出缓冲电路包括第一电平转换器，该第一电平转换器用于基于数据输入信号而产生第一信号，所述数据输入信号具有第一电源电位和地参考电位之间的幅度范围。所述第一信号具有第二电源电位和地参考电位之间的幅度范围，第二电源电位不同于第一电源电位。第二电平转换器基于控制输入信号而产生第二信号，所述控制输入信号具有第一电源电位和地参考电位之间的幅度范围，所述第二信号具有第二电源电位和地参考电位之间的幅度范围。第一信号的下降相对于第二信号具有延迟。输出电路基于第一信号和第二信号而产生输出信号，所述输出信号具有地参考电位、第二电源电位和高阻抗这三个值之一。时序调整电路在电源启动期间补偿第一信号相对于第二信号的下降延迟。
结合附图，其他技术方案和优点将从通过示例来说明本发明原理的下列描述中变得清楚。
附图说明
通过参考当前优选的实施例的下列描述和附图，本发明及其目的和优点可以被最好地理解，其中：
图1是传统的输出缓冲电路的电路图；
图2(a)至图2(d)是示出相关技术中在电源启动期间所执行的操作的波形图；
图3是示出根据第一实施例的输出缓冲电路的示意电路图；
图4是示出第一实施例中当电源电平稳定时的操作的波形图；
图5(a)至图5(e)是示出第一实施例中在电源启动期间的操作的波形图；
图6是示出根据第二实施例的输出缓冲电路的示意电路图；
图7(a)至图7(c)是示出第二实施例中在电源启动期间的操作的波形图；
图8是示出根据第三实施例的输出缓冲电路的示意电路图；
图9是示出根据第四实施例的输出缓冲电路的示意电路图；
图10是示出时序调整电路的不同示例的示意电路图；
图11是示出时序调整电路的另一示例的示意电路图；
图12是示出时序调整电路的另一示例的示意电路图；以及
图13是示出时序调整电路的另一示例的示意电路图。
具体实施方式
第一实施例
现在将参照图3至图5(e)来讨论根据本发明第一实施例的输出缓冲电路1。
如图3所示，输出缓冲电路1包括电平转换器单元10、输出电路30和时序调整电路T1，电平转换器单元10用于转换从半导体器件(未示出)的内部电路所提供的输入信号的信号电平以产生中间信号，输出电路30基于从电平转换器单元10所接收的中间信号而将输出信号OUT提供给外部输出端子EX。
电平转换器单元10包括第一电平转换器10a和第二电平转换器10b。第一电平转换器10a对从内部电路所接收的数据输入信号A执行电平转换以产生中间信号，然后该中间信号被提供给输出电路30。第二电平转换器10对从内部电路所接收的控制输入信号C执行电平转换以产生中间信号，然后该中间信号被提供给输出电路30。
第一电平转换器10a包括第一输入电路11和第一电平转换器电路21。第一输入电路11包括第一反相器电路11a和第二反相器电路11b。反相器电路11a和11b中的每一个都具有分别连接到半导体芯片核心的电源电位VDL和地参考电位的两个电源端子。第一反相器电路11a接收数据输入信号A并且将数据输入信号A逻辑反相以产生信号AI，信号AI或者具有半导体芯片核心的电源电位VDL电平(H电平)或者具有地电平(L电平)。第二反相器电路11b从第一反相器电路11a接收信号AI并且将信号AI逻辑反相以产生信号AT，信号AT或者具有半导体芯片核心的电源电位VDL电平(H电平)或者具有地电平(L电平)。因此，第一输入电路11产生互补信号AT和AI，互补信号AT和AI具有从地电平到半导体芯片核心的电源电位VDL电平的幅度。
第一电平转换器电路21接收信号AI和信号AT。由第一反相器电路11a所产生的信号AI被提供给N沟道MOS晶体管TN11的栅极，并且由第二反相器电路11b所产生的信号AT被提供给N沟道MOS晶体管TN12的栅极。两个晶体管TN11和TN12的源极都连接到地。
晶体管TN11的漏极连接到P沟道MOS晶体管TP11的漏极，并且晶体管TN12的漏极连接到P沟道MOS晶体管TP12的漏极。两个P沟道MOS晶体管TP11和TP12的源极都连接到外部输出接口的电源电位VDH。
晶体管TN11和TP11之间的节点N11连接到晶体管TP12的栅极，并且晶体管TN12和TP12之间的节点N12连接到晶体管TP11的栅极。此外，节点N11连接到输出电路30，并且或者具有地电平(L电平)或者具有外部输出接口的电源电位VDH电平(H电平)的中间信号B被从节点N11提供到输出电路30。也就是说，第一电平转换器电路21执行互补信号AT和AI的电平转换以产生中间信号B，其中互补信号AT和AI具有从地电平到半导体芯片核心的电源电位VDL电平的幅度，中间信号B具有从地电平到外部输出接口的电源电位VDH电平的幅度。然后，第一电平转换器电路21将中间信号B提供给输出电路30。
第二电平转换器10b包括第二输入电路12和第二电平转换器电路22。第二输入电路12包括第一反相器电路12a和第二反相器电路12b。反相器电路12a和12b中的每一个都具有分别连接到半导体芯片核心的电源电位VDL和地参考电位的两个电源端子。第一反相器电路12a接收控制输入信号C并且将控制输入信号C逻辑反相以产生信号CI，信号CI或者具有地电平(L电平)或者具有半导体芯片核心的电源电位VDL电平(H电平)。第二反相器电路12b从第一反相器电路12a接收信号CI并且将信号CI逻辑反相以产生信号CT，信号CT或者具有半导体芯片核心的电源电位VDL电平(H电平)或者具有地电平(L电平)。因此，第二输入电路12产生互补信号CT和CI，互补信号CT和CI具有从地电平到半导体芯片核心的电源电位VDL电平的幅度。
第二电平转换器电路22接收信号CI和信号CT。由第一反相器电路12a所产生的信号CI被提供给N沟道MOS晶体管TN21的栅极，并且由第二反相器电路12b所产生的信号CT被提供给N沟道MOS晶体管TN22的栅极。两个晶体管TN21和TN22的源极都连接到地。
晶体管TN21的漏极连接到P沟道MOS晶体管TP21的漏极，并且晶体管TN22的漏极连接到P沟道MOS晶体管TP22的漏极。两个P沟道MOS晶体管TP21和TP22的源极都连接到外部输出接口的电源电位VDH。
晶体管TN21和TP21之间的节点N21连接到晶体管TP22的栅极，并且晶体管TN22和TP22之间的节点N22连接到晶体管TP21的栅极。此外，节点N21连接到输出电路30，并且或者具有地电平(L电平)或者具有外部输出接口的电源电位VDH电平(H电平)的中间信号D被从节点N21提供到输出电路30。也就是说，第二电平转换器电路22执行互补信号CT和CI的电平转换以产生中间信号D，其中互补信号CT和CI具有从地电平到半导体芯片核心的电源电位VDL电平的幅度，中间信号D具有从地电平到外部输出接口的电源电位VDH电平的幅度。然后，第二电平转换器电路22将中间信号D提供给输出电路30。
时序调整电路T1包括电容器C1，电容器C1连接在第一电平转换器电路21中的晶体管TN11的栅极端子和连接到输出电路30的第一电平转换器电路21的输出端子之间。节点N13是晶体管TN11的栅极端子和时序调整电路T1的连接点，节点N14是第一电平转换器电路21的输出端子和时序调整电路T1的连接点。时序调整电路T1用于抑制在电源启动期间由第一电平转换器10a所产生的中间信号B相对于由第二电平转换器10b所产生的中间信号D的信号延迟偏斜的产生。
输出电路30包括逻辑控制电路40和末级缓冲器50。逻辑控制电路40包括五个反相器电路41、42、43、44和45。NOR(或非)电路46和NAND(与非)电路47连接到反相器电路41至45。反相器电路41至45中的每一个都具有分别连接到地参考电平和外部输出接口的电源电位VDH的两个电源端子(未示出)。
反相器电路41从第一电平转换器10a接收中间信号B并且将中间信号B逻辑反相以产生逻辑上反相的信号BI，信号BI被提供给NOR电路46的输入端子和NAND电路47的输入端子。反相器电路42从第二电平转换器10b接收中间信号D并且将中间信号D逻辑反相以产生逻辑上反相的信号DI，信号DI被提供给反相器电路43和NAND电路47的输入端子。反相器电路43从反相器电路42接收信号DI并且将信号DI逻辑反相以产生信号DT，信号DT具有等于中间信号D的信号电平。然后信号DT被提供给NOR电路46的输入端子。
NOR电路46基于提供到其输入端子的信号BI和信号DT而产生信号E，并且将信号E提供给反相器电路44。反相器电路44从NOR电路46接收信号E并且将信号E逻辑反相以产生反相信号
然后反相信号被提供给末级缓冲器50。
NAND电路47基于由其输入端子所接收的信号BI和DI而产生信号F，并且将信号F提供给反相器电路45。反相器电路45从NAND电路47接收信号F并且将信号F逻辑反相以产生反相信号
然后反相信号被提供给末级缓冲器50。
末级缓冲器50包括P沟道MOS晶体管TP50和N沟道MOS晶体管TN50。由反相器电路44所产生的反相信号
被提供到P沟道MOS晶体管TP50的栅极，由反相器电路45所产生的反相信号
被提供到N沟道MOS晶体管TN50的栅极。晶体管TP50的源极连接到外部输出接口的电源电位VDH，漏极连接到晶体管TN50的漏极。晶体管TN50的源极连接到地。
晶体管TP50和TN50之间的节点N50连接到外部输出端子EX。输出信号OUT被从节点N50提供到外部输出端子EX。
现在将参照图4来讨论在输出缓冲电路1的每个电源的电压电平稳定时所执行的操作。
首先，将讨论在L电平的数据输入信号A和L电平的控制输入信号C被提供到电平转换器单元10时所执行的操作。
当L电平的数据输入信号A被提供到电平转换器单元10时，信号AI被设定为H电平并且信号AT被设定为L电平。此外，晶体管TN11导通并且晶体管TN12关断。当晶体管TN11导通时，晶体管TP12的栅极连接到地并且晶体管TP12导通。当晶体管TP12导通时，因为晶体管TP11的栅极连接到外部输出接口的电源电位VDH，所以晶体管TP11关断。在这种状态下，晶体管TN11和晶体管TP11之间的节点N11处的电位被设定为地电平，并且具有地电平(L电平)的中间信号B被从节点N11提供到反相器电路41。
当L电平的控制输入信号C被提供到电平转换器单元10时，信号CI被设定为H电平并且信号CT被设定为L电平，并且，晶体管TN21导通，晶体管TN22关断。当晶体管TN21导通时，晶体管TP22的栅极连接到地并且晶体管TP22导通。当晶体管TP22导通时，因为晶体管TP21的栅极连接到外部输出接口的电源电位VDH，所以晶体管TP21关断。在这种状态下，晶体管TN21和晶体管TP21之间的节点N21处的电位被设定为地电平，并且具有地电平(L电平)的中间信号D被从节点N21提供到反相器电路42。
当L电平的中间信号B被提供到反相器电路41并且L电平的中间信号D被提供到反相器电路42时，H电平的信号BI和L电平的信号DT被提供到NOR电路46，并且H电平的信号BI和H电平的信号DI被提供到NAND电路47。然后，L电平的信号E被从NOR电路46提供到反相器电路44，并且H电平的信号
被从反相器电路44提供到P沟道MOS晶体管TP50。此外，L电平的信号F被从NAND电路47提供到反相器电路45，并且H电平的信号
被从反相器电路45提供到N沟道MOS晶体管TN50。
然后，P沟道MOS晶体管TP50响应于H电平的信号
而关断，并且N沟道MOS晶体管TN50响应于H电平的信号
而导通。因此，晶体管TP50和TN50之间的节点N50的电位被设定为地电平(L电平)，并且L电平的输出信号OUT被从节点N50提供到外部输出端子EX。
接下来，当数据输入信号A在时间t1从L电平上升到H电平时，信号AI下降到L电平并且信号AT上升到H电平。因此，晶体管TN11关断并且晶体管TN12导通。然后，晶体管TP11导通并且晶体管TP12关断。在这种状态下，节点N11处的电位上升到外部输出接口的电源电位VDII(H电平)，并且H电平的中间信号B被从节点N11提供到反相器电路41。在信号AI从H电平下降到L电平的瞬间(时间t1)，中间信号B也具有L电平，并且因为节点N13和N14处的电位之间没有电位差，所以电容器C1未被放电。而且，在中间信号B从L电平上升到H电平的瞬间(时间t2)，第一电平转换器电路21中的每个晶体管的操作已经被确定，第一电平转换器电路21稳定地操作。因此，输入到第一电平转换器电路21和从第一电平转换器电路21输出的信号B和D的信号电平受电容器C1的影响极小。
然后，当H电平的中间信号B和L电平的中间信号D被提供到输出电路30时，L电平的信号
被从NOR电路46经由反相器电路44提供到P沟道MOS晶体管TP50的栅极，并且L电平的信号
被从NAND电路47经由反相器电路45提供到N沟道MOS晶体管TN50的栅极。分别响应于L电平的信号
和
P沟道MOS晶体管TP50导通并且N沟道MOS晶体管TN50关断。因此，节点N50处的电位被设定为外部输出接口的电源电位VDH电平(H电平)，并且H电平的输出信号OUT被从节点N50提供到外部输出端子EX。
随后，当控制输入信号C在时间t3从L电平上升到H电平时，信号CI下降到L电平并且信号CT上升到H电平。因此，晶体管TN21关断并且晶体管TN22导通。然后，晶体管TP21导通并且晶体管TP22关断。在这种状态下，节点N21处的电位上升到外部输出接口的电源电位VDH电平(H电平)，并且H电平的中间信号D被从节点N21提供到反相器电路42。
当H电平的中间信号B和H电平的中间信号D被提供到输出电路30时，H电平的信号被从NOR电路46经由反相器44提供到P沟道MOS晶体管TP50的栅极，并且L电平的信号
被从NAND电路47经由反相器电路45提供到N沟道MOS晶体管TN50的栅极。分别响应于H电平的信号
和L电平的信号
P沟道MOS晶体管TP50和N沟道MOS晶体管TN50都关断。因此，节点N50被设定为高阻抗。
接下来，当数据输入信号A在时间t4从H电平下降到L电平时，信号AI上升到H电平并且信号AT下降到L电平。因此，晶体管TN11导通并且晶体管TN12关断。然后，晶体管TP12导通并且晶体管TP11关断。在这种状态下，节点N11处的电位下降到地电平(L电平)，并且L电平的中间信号B被从节点N11提供到反相器电路41。如前所述，在中间信号B从H电平下降到L电平的瞬间(时间t5)，第一电平转换器电路21中的每个晶体管的操作已经被确定，第一电平转换器电路21稳定地操作。因此，由第一电平转换器电路21所产生的中间信号B的信号电平不受电容器C1的影响。
当L电平的中间信号B和H电平的中间信号D被提供到输出电路30时，H电平的信号
被从NOR电路46经由反相器电路44提供到P沟道MOS晶体管TP50的栅极，并且L电平的信号
被从NAND电路47经由反相器电路45提供到N沟道MOS晶体管TN50的栅极。分别响应于H电平的信号
和L电平的信号
P沟道MOS晶体管TP50和N沟道MOS晶体管TN50都关断。因此，节点N50被设定为高阻抗。
现在将参照图5(a)至图5(e)来讨论输出缓冲器1在电源启动期间的操作。下面描述在L电平的数据输入信号A和L电平的控制输入信号C分别被提供到第一电平转换器10a和第二电平转换器10b时的操作。
如图5(a)所示，在电源启动期间，半导体芯片核心的电源电位VDL和外部输出接口的电源电位VDH分别以预定的斜率上升。半导体芯片核心的电源电位VDL比外部输出接口的电源电位VDH以更加缓和的斜率上升。
在这种状态下，当L电平的数据输入信号A被提供到第一输入电路11时，具有半导体芯片核心的电源电位VDL电平的信号AI被提供到第一电平转换器电路21的晶体管TN11，并且地电平的信号AT被提供到晶体管TN12。此外，当L电平的控制输入信号C被提供到第二输入电路12时，具有半导体芯片核心的电源电位VDL电平的信号CI被提供到第二电平转换器电路22的晶体管TN21，并且L电平的信号CT被提供到晶体管TN22。
晶体管TN12和TN22被L电平的信号AT和CT关断。如上所述，当半导体芯片核心的稳定的电源电位VDL被提供到晶体管TN11和TN21的栅极时，晶体管TN11和TN21导通。在电源启动期间，直到信号AI和CI的电位超过相应的晶体管TN11和TN21的阈值电压Vth，晶体管TN11和TN21才导通。因此，第一电平转换器电路21和第二电平转换器电路22在不活跃(inactive)区域具有不稳定的操作，直到信号AI和CI的信号电平上升并且晶体管TN11和TN21导通。也就是说，在不活跃区域中，第一电平转换器电路21和第二电平转换器电路22产生中间信号B和D，如图5(c)所示，中间信号B和D的上升跟随外部输出接口的电源电位VDH的上升电平，而不管所提供的L电平的信号A和C。然后，当信号AI和CI超过晶体管TN11和TN21的阈值电压Vth时，转换器电路21和22进行操作并且跟随外部输出接口的电源电位VDH的上升电平的中间信号B和D下降到地电平。
然而，当第一电平转换器10a的寄生电容变得大于第二电平转换器10b的寄生电容时，中间信号B的传输时间被延长并且中间信号B迟于中间信号D下降。因为信号
和
都被设定为L电平的时期由该信号延迟产生，所以出现产生错误操作信号SH的问题，错误操作信号SH具有跟随外部输出接口的电源电位VDH的上升电平的H电平。
为了处理该问题，本实施例的输出缓冲电路1包括时序调整电路T1，其位于第一电平转换器电路21的节点N13(输入侧)和节点N14(输出侧)之间，以便抑制中间信号B相对于中间信号D的信号延迟偏斜的发生。利用时序调整电路T1，在不活跃区域中，节点N14的电位(中间信号B)反映了节点N13的电位(信号AI)。
具体而言，在不活跃区域中，信号AI的信号电平跟随半导体芯片核心的电源电位VDL的上升电平。因为半导体芯片核心的电源电位VDL比比外部输出接口的电源电位VDH(不活跃区域中的中间信号B)以更加缓和的斜率上升，所以节点N13和节点N14之间的电位差不断波动。因此，节点N14的电位的改变可以通过时序调整电路T1的电容器C1快速地反映在节点N13处。也就是说，如图5(b)所示，节点N13的电位(即信号AI的信号电平)的增长跟随外部输出接口的电源电位VDH的上升电平。
因此，信号AI的信号电平比信号CI的信号电平更快速地上升，信号CI的信号电平跟随半导体芯片核心的电源电位VDL的上升电平。因此，信号AI在时间t11达到晶体管T11的阈值电压Vth，比信号CI更快速，并且晶体管TN11导通。因此，具有地电平(L电平)的中间信号B被从晶体管TP11和TN11之间的节点N11提供到节点N14。也就是说，在时间t11，中间信号B从外部输出接口的电源电位VDH的上升电平下降到地电平，如图5(c)所示。
随后，信号CI在时间t12达到晶体管TN21的阈值电压Vth，如图5(b)所示。因此，中间信号B比中间信号D的下降快与时间(t12-t11)相对应的量。因此，即使当第一电平转换器10a的寄生电容大于第二电平转换器10b的寄生电容并且中间信号B的传输时间被延长时，中间信号B相对于中间信号D的信号延迟偏斜的发生也被抑制。
在这种方式下，由反相器电路44所产生的信号
不下降到L电平，如图5(d)所示，这是因为在电源启动期间没有中间信号B被设定为H电平并且中间信号D被设定为L电平的时期。也就是说，没有这样的时期，在该时期期间，如在相关技术的输出缓冲电路100中一样，信号
和都被设定为L电平。因此，如图5(e)所示，在包括时序调整电路T1的本实施例的输出缓冲电路1中，不产生错误操作信号SH作为输出信号OUT。
本实施例的输出缓冲电路1具有下述优点。
(1)包括电容器C1的时序调整电路T1被设置在第一电平转换器电路21的输入侧(N13)和输出侧(N14)之间。因为在电源启动期间，中间信号B的电位的改变通过时序调整电路T1反映在信号AI的电位中，所以第一电平转换器电路21的晶体管TN11根据外部输出接口的电源电位VDH的上升电平而导通。因此，晶体管TN11比晶体管TN21更快速地导通，晶体管TN21根据半导体芯片核心的电源电位VDL的上升电平而导通。因此，中间信号B相对于中间信号D的信号延迟偏斜的发生被抑制。因此，因为在电源启动期间没有这样的时期，在该时期期间，信号
和
都被设定为L电平，所以错误操作信号SH的产生被最优地抑制。
此外，因为在这种方式下中间信号B的信号延迟偏斜的发生被抑制，所以半导体芯片核心的电源电位VDL和外部输出接口的电源电位VDH的上升顺序的自由度提高了。
(2)时序调整电路T1仅包括电容器C1。因为时序调整电路T1具有简单的结构，所以时序调整电路T1的增加并未很大地增大输出缓冲电路1的尺寸。
第二实施例
现在将参照图6和图7(a)至图7(c)来讨论根据本发明的第二实施例的输出缓冲电路2。第二实施例的输出缓冲电路2包括时序调整电路T2，时序调整电路T2不同于第一实施例的输出缓冲电路1的时序调整电路T1。现在将详细描述时序调整电路T2。相似或相同的标号被给予那些与图3至图5(e)中的组件相同或类似的组件。这样的组件将不被详细描述。
如图6所示，时序调整电路T2包括与反相器电路42并联连接的电容器C2，反相器电路42连接到第二电平转换器电路22的节点N21。也就是说，电容器C2连接在反相器电路42的输入端子和输出端子之间。节点N40是电容器C2和反相器电路42的输入端子的连接点。节点N41是电容器C2和反相器电路42的输入端子的连接点。时序调整电路T2用于在电源启动期间，通过延迟从第二电平转换器10b所提供的中间信号D而抑制中间信号B相对于中间信号D的信号延迟偏斜的产生。
现在将参照图7(a)至图7(c)来描述第二实施例的输出缓冲电路2在电源启动期间的操作。
如图7(a)所示，在电源启动期间，半导体芯片核心的电源电位VDL和外部输出接口的电源电位VDH分别以预定的斜率上升。半导体芯片核心的电源电位VDL比外部输出接口的电源电位VDH以更加缓和的斜率上升。
当L电平的数据输入信号A和L电平的控制输入信号C分别被提供给第一输入电路11和第二输入电路12时，跟随半导体芯片核心的电源电位VDL的电平并且与之一起上升的信号AI和CI分别被提供给晶体管TN11和TN21的栅极。中间信号B和D的信号电平跟随外部输出接口的电源电位VDH并且与之一起上升，直到超过晶体管TN11和TN21的阈值电压Vth，如图7(a)所示。当信号AI和CI超过晶体管TN11和TN21的阈值电压Vth时，电平转换器电路21和22进行操作，并且中间信号B和D下降到地电平。
当中间信号D的信号电平跟随外部输出接口的电源电位VDH的上升电平并且与之一起上升时，电荷由于节点N40和节点N41之间的电位差而在与反相器电路42并联连接的电容器C2中积累。如图7(b)所示，这增大了电容器C2两端的电压V1。当信号CI在时间t13达到晶体管TN21的阈值电压Vth并且中间信号D下降到地电平时，充电后的电容器C2两端的电压V1引起节点N40的电位下降中的延迟，如图7(c)所示。也就是说，在电容器C2两端的电压V1的放电结束时的时间t14，节点N40的电位下降到地电平。
利用时序调整电路T2，即使当如图7(a)所示，第一电平转换器10a的寄生电容大于第二电平转换器10b的寄生电容并且中间信号B的传输时间延长时，中间信号D的下降也被电容器C2上的电压的放电时间(从时间t13至时间t14的时间)延迟。因此，中间信号B比中间信号D更快速地下降到地电平。
这样，如图7(c)所示，因为在电源启动期间没有这样的时期，在该时期期间，中间信号B被设定为H电平并且中间信号D(节点N40的电位)被设定为L电平，所以由反相器电路44所产生的信号
不下降到L电平。也就是说，没有这样的时期，在该时期期间，如在相关技术的输出缓冲电路100中一样，信号
和
都被设定为L电平。因此，在包括时序调整电路T2的第二实施例的输出缓冲电路2中，不产生错误操作信号SH作为输出信号OUT。
第二实施例的输出缓冲电路2具有下述优点。
(1)包括电容器C2的时序调整电路T2与反相器电路42并联连接，反相器电路42连接到第二电平转换器电路22的节点N21。利用时序调整电路T2，在电源启动期间，中间信号D的下降被延迟一段时期，该时期与电容器C2两端的电压V1的放电时间相对应。因此，即使当中间信号D的传输时间由于电平转换器10a和10b的内部寄生电容而被延长时，中间信号B也比中间信号D更快速地下降到地电平。这样，因为在电源启动期间没有这样的时期，在该时期期间，信号和
都被设定为L电平，所以不产生错误操作信号SH。而且，中间信号D的延迟时间可以通过改变电容器C2的电容而被容易地改变。
(2)时序调整电路T2仅包括电容器C2。因为时序调整电路T2具有简单的结构，所以时序调整电路T2的增加并未很大地增大输出缓冲电路2的尺寸。
第三实施例
现在将在下面参照图8来描述根据本发明的第三实施例的输出缓冲电路3。第三实施例的输出缓冲电路3包括时序调整电路T3，时序调整电路T3不同于第一实施例的输出缓冲电路1的时序调整电路T1和第二实施例的输出缓冲电路2的时序调整电路T2。下面详细描述时序调整电路T3。相似或相同的标号被给予那些与图3至图7(c)中的组件相同或类似的组件。这样的组件将不被详细描述。
如图8所示，时序调整电路T3包括电容器C3，电容器C3连接在反相器电路42的输入端子(节点N40)和外部输出接口的电源电位VDII之间。
在输出缓冲电路3中，在电源启动期间，当信号CI达到晶体管TN21的阈值电压Vth时，电容器C3延迟中间信号D下降到L电平的时序。因此，中间信号B相对于中间信号D的信号延迟偏斜被最优地抑制。因此，不产生错误操作信号SH作为输出信号OUT。
第三实施例的输出缓冲电路3具有下述优点。
(1)电容器C3被安排在反相器电路42的输入端子(节点N40)和外部输出接口的电源电位VDH之间。在电源启动期间，电容器C3延迟中间信号D的下降。因此，中间信号B相对于中间信号D的延迟信号偏斜的产生被最优地抑制。因此，不产生错误操作信号SH作为输出信号OUT。
(2)时序调整电路T3仅包括电容器C3。因为时序调整电路T3具有简单的结构，所以时序调整电路T3的增加并未很大地增大输出缓冲电路3的尺寸。
第四实施例
现在将在下面参照图9来描述根据本发明的第四实施例的输出缓冲电路4。第四实施例的输出缓冲电路4包括时序调整电路T4，时序调整电路T3不同于第一到第三实施例的输出缓冲电路1到3的时序调整电路T1、T2和T3。下面详细描述时序调整电路T4。相似或相同的标号被给予那些与图3至图8中的组件相同或类似的组件。这样的组件将不被详细描述。
如图9所示，时序调整电路T4包括N沟道MOS晶体管TN40和高阻元件R，N沟道MOS晶体管TN40的漏极和栅极连接到反相器电路41的输入端子，反相器电路41连接到第一电平转换器电路21的节点N11，高阻元件R连接在地和晶体管TN40的源极之间。高阻元件R具有远远大于晶体管TP11导通时的导通电阻的电阻值。节点N42是反相器电路41的输入端子和晶体管TN40的栅极的连接点，节点N43是反相器电路41的输入端子和和晶体管TN40的漏极的连接点。此外，节点N11、节点N42和节点N43是同一节点。时序调整电路T4用于在电源启动期间，通过迫使由第一电平转换器10a所产生的中间信号B(跟随外部输出接口的电源电位VDH的上升电平的不定操作信号)下降到地电平而抑制中间信号B相对于中间信号D的信号延迟偏斜的产生。
现在将描述输出缓冲电路4在电源启动期间的操作。
以与第二和第三实施例中相同的方式，在电源启动期间，半导体芯片核心的电源电位VDL和外部输出接口的电源电位VDH分别以预定的斜率上升，中间信号B和D的信号电平跟随外部输出接口的电源电位VDH的上升电平并且与之一起上升，直到信号AI和CI超过晶体管TN11和TN21的阈值电压Vth。
当中间信号B跟随外部输出接口的电源电位VDH并与之一起上升，并且电位超过时序调整电路T4中的晶体管TN40的阈值电压时，晶体管TN40导通并且节点N43的电位由于高阻元件R而强行下降到地电平。当节点N43的电位被迫使为地电平时，因为晶体管TP12的栅极连接到地，所以晶体管TP12导通。当晶体管TP12导通时，因为晶体管TP11的栅极连接到外部输出接口的电源电位VDH，所以晶体管TP11关断。因此，第一电平转换器电路21稳定地操作。因此，中间信号B被保持为L电平(地电平)。
因为当中间信号B的电位达到晶体管TN40的阈值电压时中间信号B通过时序调整电路4而被迫使为地电平，所以中间信号B以与第一至第三实施例的输出缓冲电路1至3相同的方式，比中间信号D更快速地下降。因此，中间信号B相对于中间信号D的延迟信号偏斜的产生被抑制。因此，不产生错误操作信号SH作为输出信号OUT。
此外，当时序调整电路T4在电源电压电平稳定之后在节点N42和N43中产生H电平的中间信号B时，晶体管TN40由H电平的中间信号B导通。然而，因为高阻元件R的电阻值比晶体管TP11的导通电阻高得足够多，所以节点N42和N43通过高阻元件R而保持H电平电位。而且，当高阻元件R的电阻值较低时，直流电瞬时通过高阻元件R流向地。然而，通过增大高阻元件R的电阻值而抑制直流电流。因此，通过增加时序调整电路T4，最优地抑制功耗的增大。
第四实施例的输出缓冲电路4具有下述优点。
(1)包括N沟道MOS晶体管TN40和高阻元件R的时序调整电路T4被安排在地和反相器电路41的输入端子之间。当跟随外部输出接口的电源电位VDH的上升电平并与之一起上升的中间信号B超过晶体管TN40的阈值电压时，中间信号B由于时序调整电路T4而强行下降到地电平。因此，因为中间信号B更快速地下降，所以中间信号B相对于中间信号D的信号延迟偏斜的发生被抑制。这最优地抑制了产生错误操作信号SH作为输出信号OUT。
(2)高阻元件R被设置在地和N沟道MOS晶体管TN40的源极之间。在这种配置下，当在电源电平稳定之后在节点N42和N43之间产生H电平的中间信号B时，通过高阻元件而流向地的直流电的可能性被最优地抑制。因此，通过增加时序调整电路T4而最优地抑制功耗的增大。
本领域技术人员应该清楚，本发明可以以许多其他具体的形式实施，而不脱离本发明的精神或范围。尤其应该了解到本发明可以以下列形式实施。
第一实施例的时序调整电路T1是用电容器C1实现的。然而，时序调整电路T1不局限于电容器，只要其为容性元件即可。例如，时序调整电路T1也可以用由晶体管元件构成的栅电容器G1实现，如图10所示。该配置也获得与第一实施例的输出缓冲电路1相同的优点。
第二实施例的时序调整电路T2是用电容器C2实现的。然而，时序调整电路T2不局限于电容器，只要其为容性元件即可。例如，时序调整电路T2也可以用由晶体管元件构成的栅电容器G2实现，如图11所示。该配置也获得与第二实施例的输出缓冲电路2相同的优点。
第三实施例的时序调整电路T3是用电容器C3实现的。然而，时序调整电路T3不局限于电容器，只要其为容性元件即可。例如，时序调整电路T3也可以用由晶体管元件构成的栅电容器G3实现，如图12所示。该配置也获得与第三实施例的输出缓冲电路3相同的优点。
如图13所示，第四实施例的时序调整电路T4的高阻元件R也可以被改变为N沟道MOS晶体管TN41。N沟道MOS晶体管TN41被设定为具有这样的导通电阻值，该导通电阻值远远高于晶体管TP11的导通电阻值(高导通电阻值)。该配置也获得与第四实施例的输出缓冲电路4相同的优点。
也可从第四实施例的时序调整电路T4中去除高阻元件R。
上述实施例的时序调整电路T1至T4可以被以各种方式组合并且增加到输出缓冲电路中。例如，输出缓冲电路也可以包括第一实施例的时序调整电路T1和第二实施例的时序调整电路T2。此外，输出缓冲电路也可以包括第三实施例的时序调整电路T3和第四实施例的时序调整电路T4。例如，输出缓冲电路也可以包括第一实施例的时序调整电路T1、第二实施例的时序调整电路T2和第四实施例的时序调整电路T4。
虽然在上述实施例中，在电源启动期间，中间信号B比中间信号D更快速地下降，但是中间信号B和中间信号D也可以同时下降。
在第二至第四实施例中，外部输出接口的电源电位VDH也可以被设定为低于半导体芯片核心的电源电位VDL的电压。
当前的示例和实施例被认为是说明性而非限制性的，本发明不局限于这里所给出的细节，而是可以在所附权利要求书的范围和等同物内进行修改。
Claims (15)
1.一种输出缓冲电路(1；2；3；4)，包括：
第一电平转换器(10a)，该第一电平转换器(10a)用于基于数据输入信号(A)而产生第一信号(B)，所述数据输入信号(A)所具有的幅度范围在第一电源电位(VDL)和地参考电位之间，其中所述第一信号所具有的幅度范围在第二电源电位(VDH)和所述地参考电位之间，所述第二电源电位(VDH)不同于所述第一电源电位(VDL)
第二电平转换器(10b)，该第二电平转换器(10b)用于基于控制输入信号(C)而产生第二信号(D)，所述控制输入信号(C)具有所述第一电源电位和所述地参考电位之间的幅度范围，所述第二信号(D)具有所述第二电源电位和所述地参考电位之间的幅度范围，其中所述第一信号(B)的下降相对于所述第二信号(D)具有一延迟；以及
输出电路(30)，该输出电路(30)用于基于所述第一信号和第二信号而产生输出信号，所述输出信号具有所述地参考电位、第二电源电位和高阻抗这三个值之一，
所述输出缓冲电路的特征在于：
时序调整电路，该时序调整电路用于在电源启动期间补偿所述第一信号相对于所述第二信号的下降延迟。
2.如权利要求1所述的输出缓冲电路，其特征在于所述时序调整电路包括在电源启动期间使所述第一信号的下降提前的第一调整电路(T1；T4)。
3.如权利要求2所述的输出缓冲电路，其特征在于：
所述第一电平转换器(10a)包括输出晶体管(TN11)，该输出晶体管(TN11)的栅极响应一从所述数据输入信号得到的信号，漏极接收所述第二电源电位，源极接收所述地参考电位；并且
所述第一调整电路(T1)包括容性元件(C1；G1)，该容性元件(C1；G1)连接在所述输入晶体管(TN11)的栅极和所述输入晶体管(TN11)的漏极之间。
4.如权利要求3所述的输出缓冲电路，其特征在于所述容性元件是电容器(C1)。
5.如权利要求3所述的输出缓冲电路，其特征在于所述容性元件是由晶体管元件构成的栅电容器(G1)。
6.如权利要求2所述的输出缓冲电路，其特征在于：
所述第一电平转换器(10a)包括用于输出所述第一信号(B)的输出端子；并且
所述第一调整电路(T4)包括第一N沟道MOS晶体管(TN40)，该第一N沟道MOS晶体管(TN40)的栅极和漏极连接到所述第一电平转换器的输出端子，源极连接到所述地参考电位。
7.如权利要求6所述的输出缓冲电路，其特征在于所述第一调整电路(T4)还包括高阻元件(R)，该高阻元件(R)连接在所述地参考电位和所述第一N沟道MOS晶体管(TN40)的源极之间。
8.如权利要求6所述的输出缓冲电路，其特征在于所述第一调整电路(T4)还包括第二N沟道MOS晶体管(TN41)，该第二N沟道MOS晶体管(TN41)的栅极连接到所述第一电平转换器的输出端子，漏极连接到所述第一N沟道MOS晶体管(TN40)的源极，源极连接到所述地参考电位，并且所述第二N沟道MOS晶体管具有高的导通电阻值。
9.如权利要求1所述的输出缓冲电路，其特征在于所述时序调整电路包括在电源启动期间延迟所述第二信号的下降的第二调整电路(T2；T3)。
10.如权利要求9所述的输出缓冲电路，其特征在于：
所述第二电平转换器(10b)包括用于输出所述第二信号(D)的输出端子；
所述输出电路(30)包括用于接收所述第二信号(D)的反相器电路(42)，该反相器电路(42)连接到所述第二电平转换器(10b)的输出端子；并且
所述第二调整电路(T2)包括与所述反相器电路(42)并联连接的容性元件(C2；G2)。
11.如权利要求10所述的输出缓冲电路，其特征在于所述容性元件是电容器(C2)。
12.如权利要求10所述的输出缓冲电路，其特征在于所述容性元件是由晶体管元件构成的栅电容器(G2)。
13.如权利要求9所述的输出缓冲电路，其特征在于：
所述第二电平转换器(10b)包括用于输出所述第二信号(D)的输出端子；并且
所述第二调整电路(T3)包括容性元件(C3；G3)，该容性元件(C3；G3)连接在所述第二电源电位和所述第二电平转换器的输出端子之间。
14.如权利要求13所述的输出缓冲电路，其特征在于所述容性元件是电容器(C3)。
15.如权利要求13所述的输出缓冲电路，其特征在于所述容性元件是由晶体管元件构成的栅电容器(G3)。
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