KR20080012164A

KR20080012164A - 출력 버퍼 회로

Info

Publication number: KR20080012164A
Application number: KR1020070075327A
Authority: KR
Inventors: 히로시 미야자키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2006-07-31
Filing date: 2007-07-26
Publication date: 2008-02-11
Also published as: KR100895657B1; TWI348820B; CN101119114B; TW200814528A; CN101119114A; JP4978094B2; US7724062B2; JP2008035385A; US20080024189A1

Abstract

본 발명은, 전원 기동시에 있어서의 오동작 신호의 발생을 억제할 수 있는 출력 버퍼 회로를 제공하는 것을 과제로 한다.

출력 버퍼 회로(1)는, 그라운드와 반도체 칩 코어 측의 전원 전위 VDL을 진폭 범위로 하는 데이터 입력 신호 A에 기초하여, 그라운드와 외부 출력 인터페이스 전원 전위 VDH를 진폭 범위로 하는 신호 B를 출력하는 제1 레벨 컨버터 회로(21)를 구비했다. 또한, 그라운드와 반도체 칩 코어 측의 전원 전위 VDL을 진폭 범위로 하는 제어 입력 신호 C에 기초하여, 그라운드와 외부 출력 인터페이스 전원 전위 VDH를 진폭 범위로 하는 신호 D를 출력하는 제2 레벨 컨버터 회로(22)를 구비했다. 이 신호 B, D에 기초하여 3값을 출력하는 출력 회로(30)를 구비했다. 제1 레벨 컨버터 회로(21)의 입력 단자(노드 N13)와, 제1 레벨 컨버터 회로(21)의 출력 단자(노드 N14) 사이에 콘덴서 C1로 이루어지는 타이밍 조정 회로 T1을 접속했다.

Description

출력 버퍼 회로{OUTPUT BUFFER CIRCUIT}

본 발명은, 반도체 장치의 출력 버퍼 회로에 관한 것으로, 자세하게는 3-상태(three-state)형의 출력 버퍼 회로에 관한 것이다. 최근의 반도체 장치에서는, 저소비 전력화를 도모하기 위해서, 내부 회로는 반도체 장치 외부의 신호 레벨에 비해서 낮은 레벨의 신호를 취급하도록 구성되어 있다. 즉, 내부 회로의 동작 전원 전압은 반도체 장치 외부의 신호 레벨에 비해서 낮게 설정되어 있다. 이 때문에, 반도체 장치에서는, 내부 회로의 신호 레벨을 외부의 신호 레벨로 변환하는 레벨 컨버터를 갖는 출력 버퍼 회로가 구비되어 있다.

2 종류의 전원 전압으로 동작하는 종래의 반도체 장치의 출력 버퍼 회로(100)를 도 12에 따라서 설명한다.

출력 버퍼 회로(100)는, 반도체 장치의 내부 회로(도시 생략)로부터 데이터 입력 신호 A와, 제어 입력 신호 C가 입력되어, 이들 입력 신호 A, C에 기초하여, H레벨, L 레벨 및 하이 임피던스의 3값을 출력하는 3-상태형으로 구성되어 있다.

이 출력 버퍼 회로(100)는, 크게 나눠, 입력 신호 A, C의 신호 레벨을 변환하여 출력하는 레벨 컨버터부(110)와, 레벨 컨버터부(110)로부터 입력되는 신호에 기초하여 출력 신호 OUT를 외부 출력 단자 EX에 출력하는 출력 회로(130)로 구성되어 있다.

레벨 컨버터부(110)는, 제1 레벨 컨버터(110a)와 제2 레벨 컨버터(110b)로 구성되어 있다. 제1 레벨 컨버터(110a)에는, 반도체 칩 코어 측의 전원 전위 VDL로 동작하는 코어 회로로부터 데이터 입력 신호 A가 입력되는 동시에, 데이터 입력 신호 A의 반전 신호 A바가 입력된다. 이들 신호 A, A바는, 한 쪽이 그라운드 레벨(L 레벨), 다른 쪽이 반도체 칩 코어 측의 전원 전위 VDL(H 레벨)이 되는 신호이다. 제1 레벨 컨버터(110a)는, 그라운드 레벨로부터 반도체 칩 코어 측의 전원 전위 VDL까지의 진폭을 갖는 신호 A, A바를, 그라운드 레벨로부터 외부 출력 인터페이스 전원 전위 VDH까지의 진폭으로 레벨 변환하여 신호 B로서 출력 회로(130)에 출력한다.

자세하게는, 데이터 입력 신호 A가 H 레벨, 반전 신호 A바가 L 레벨이 되면, 트랜지스터 TN11이 오프로 되는 동시에, 트랜지스터 TN12가 온으로 된다. 트랜지스터 TN12가 온으로 되면, 트랜지스터 TP11은 그 게이트가 그라운드와 접속되기 때문에 온으로 된다. 트랜지스터 TP11이 온으로 되면, 트랜지스터 TP12는 그 게이트가 외부 출력 인터페이스 전원 전위와 접속되기 때문에 오프로 된다. 이 때, 트랜지스터TN11, TP11 사이의 노드 N11의 전위는 외부 출력 인터페이스 전원 전위 VDH 레벨이 되어, 노드 N11로부터 출력 회로(130)에 외부 출력 인터페이스 전원 전위 VDH 레벨(H 레벨)의 신호 B가 출력된다.

반대로, 데이터 입력 신호 A가 L 레벨, 반전 신호 A바가 H 레벨이 되면, 트 랜지스터 TN11이 온으로 되는 동시에, 트랜지스터 TN12가 오프로 된다. 트랜지스터 TN11이 온으로 되면, 트랜지스터 TP12는 그 게이트가 그라운드에 접속되기 때문에 온으로 된다. 트랜지스터 TP12가 온으로 되면, 트랜지스터 TP11은 그 게이트가 외부 출력 인터페이스 전원 전위 VDH와 접속되기 때문에 오프로 된다. 이 때, 노드 N11의 전위는 그라운드 레벨이 되어, 노드 N11로부터 출력 회로(130)에 그라운드 레벨(L 레벨)의 신호 B가 출력된다.

마찬가지로, 제2 레벨 컨버터(110b)에는, 내부 회로로부터 제어 입력 신호 C와 그 반전 신호 C바가 입력된다. 제2 레벨 컨버터(110b)는, 그라운드 레벨로부터 반도체 칩 코어 측의 전원 전위 VDL까지의 진폭을 갖는 신호 C, C바를, 그라운드 레벨로부터 외부 출력 인터페이스 전원 전위 VDH까지의 진폭으로 레벨 변환하여 신호 D로서 출력 회로(130)에 출력한다.

출력 회로(130)는 논리 제어 회로(140)와 최종단 버퍼(150)로 구성되어 있다. 논리 제어 회로(140)는, 레벨 컨버터부(110)로부터 입력되는 신호 B, D에 기초하여, 최종단 버퍼(150)의 트랜지스터 TP50, TN50에 외부 출력 인터페이스 전원 전위 VDH 레벨 혹은 그라운드 레벨의 신호 E, F를 각각 출력한다.

자세히 말하면, 신호 D가 외부 출력 인터페이스 전원 전위 VDH 레벨(제어 입력 신호 C가 반도체 칩 코어 측의 전원 전위 VDL 레벨)인 경우에는, 신호 B가 H 레벨이든 L 레벨이든, 트랜지스터 TP50에 H 레벨(외부 출력 인터페이스 전원 전위 VDH 레벨)의 신호 E가 입력되고, 트랜지스터 TN50에 L 레벨(그라운드 레벨)의 신호 F가 입력된다. 이 때, 양 트랜지스터 TP50, TN50이 함께 오프로 되기 때문에, 트랜 지스터 TP50, TN50 사이의 노드 N50은 하이 임피던스로 설정된다.

한편, 신호 D가 그라운드 레벨(제어 입력 신호 C가 그라운드 레벨)이며, 신호 B가 외부 출력 인터페이스 전원 전위 VDH 레벨(데이터 입력 신호 A가 반도체 칩 코어 측의 전원 전위 VDL 레벨)인 경우에는, 트랜지스터 TP50에 L 레벨의 신호 E가 입력되고, 트랜지스터 TN50에 L 레벨의 신호 F가 입력된다. 이 때, 트랜지스터 TP50이 온으로 되고, 트랜지스터 TN50이 오프로 되기 때문에, 노드 N50으로부터 외부 출력 인터페이스 전원 전위 VDH(H 레벨)의 출력 신호 OUT가 외부 출력 단자 EX에 출력된다.

또한, 신호 D가 그라운드 레벨이며, 신호 B가 그라운드 레벨(데이터 입력 신호 A가 그라운드 레벨)인 경우에는, 트랜지스터 TP50에 H 레벨의 신호 E가 입력되고, 트랜지스터 TN50에 H 레벨의 신호 F가 입력된다. 이 때, 트랜지스터 TP50이 오프가 되고, 트랜지스터 TN50이 온으로 되기 때문에, 노드 N50으로부터는 그라운드 레벨(L 레벨)의 출력 신호 OUT가 외부 출력 단자 EX에 출력된다.

한편, 이러한 3-상태형의 출력 버퍼 회로로서는, 예컨대 특허문헌 1이 알려져 있다.

<특허문헌 1>

일본 특허 공개 평10-285013호 공보

그런데, 이러한 출력 버퍼 회로(10O)에서는, 각 레벨 컨버터(110a, 110b) 내 의 기생 용량이 상이하면, 전원 기동시에, 제1 레벨 컨버터(110a)로부터 출력되는 신호 B와, 제2 레벨 컨버터(110b)로부터 출력되는 신호 D 사이에, 신호 지연 Skew(도 13(b) 참조)가 발생한다. 특히, 제1 레벨 컨버터(110a)의 기생 용량이 제2 레벨 컨버터(110b)의 그것에 비해서 커지면, 도 13(b)에 도시한 바와 같이, 신호 D에 대하여 신호 B가 지연한다. 여기서, 이러한 기생 용량의 크기는, 각 레벨 컨버터(110a, 110b)를 구성하는 트랜지스터 등의 소자의 배치 위치에 따라 변하는 배선 길이나 상층 레이어의 전원 배선의 종류에 의존하여 변동된다. 그리고, 상기 신호 지연 Skew에 의해서, 출력 신호 OUT로서 도 13(d)에 도시하는 것과 같은 오동작 신호 SH가 발생하는 것이 본 발명자들에 의해서 명확하게 되었다.

이하에, 전원 기동시에, L 레벨의 데이터 입력 신호 A 및 L 레벨의 제어 입력 신호 C가 입력된 경우에 발생하는 오동작 신호 SH에 관해서 설명한다.

도 13(a)에 도시한 바와 같이, 전원 기동시에는, 반도체 칩 코어 측의 전원 전위 VDL 및 외부 출력 인터페이스 전원 전위 VDH가 각각 소정의 기울기로 상승한다. 또한, H 레벨이 되는 반전 신호 A바, C바는 반도체 칩 코어 측의 전원 전위 VDL의 상승 레벨을 따라 상승한다. 이 때, 반전 신호 A바, C바의 신호 레벨이 각각 트랜지스터 TN11, TN21의 임계값을 넘을 때까지는, 도 13(b)에 도시한 바와 같이, 각 레벨 컨버터(110a, 110b)로부터 출력되는 신호 B, D의 신호 레벨이 외부 출력 인터페이스 전원 전위 VDH의 상승에 추종하여 상승한다. 그리고, 반전 신호 A바, C바가 각각 트랜지스터 TN11, TN21의 임계값을 넘으면, 동 트랜지스터 TN11, TN21이 온으로 되고, 신호 B, D는 그라운드 레벨(L 레벨)까지 하강한다. 그러나, 상술한 바와 같이, 제1 레벨 컨버터(110a)의 기생 용량이 제2 레벨 컨버터(110b)의 그것에 비하여 커지면, 신호 D에 대하여 신호 B가 지연되어 하강한다. 이 신호 B, D에서 발생한 신호 지연 Skew는 버퍼 내 레이싱(racing)에 의해서 그 지연을 유지한 채로, 최종단 버퍼(150)의 트랜지스터 TP50, TN50에 입력된다. 그러면, 도 13(c)에 도시한 바와 같이, 트랜지스터 TP50, TN50에 입력되는 신호 E, F가 함께 L 레벨이 되는 타이밍이 생긴다. 이에 따라, P 채널 MOS 트랜지스터 TP50이 온으로 되고, N 채널 MOS 트랜지스터 TN50이 오프로 되기 때문에, 도 13(d)에 도시한 바와 같이, 출력 신호 OUT로서 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하는 H 레벨의 오동작 신호 SH가 일순간 발생하여, 전원 기동 초기 동작 상태에 있어서의 오동작의 원인으로 될 우려가 있다.

본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은, 전원 기동시에 있어서의 오동작 신호의 발생을 억제할 수 있는 출력 버퍼 회로를 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 청구항 1에 기재한 발명은, 그라운드 기준 전위와 반도체 칩 코어 측의 전원 전위를 진폭 범위로 하는 데이터 입력 반도체 칩 코어 측의 전원 전위와 그라운드 기준 전위를 진폭 범위로 하는 데이터 입력 신호에 기초하여, 상기 반도체 칩 코어 측의 전원 전위와는 상이한 전압으로 설정된 외부 출력 인터페이스 전원 전위와 상기 그라운드 기준 전위를 진폭 범위로 하는 제1 신호를 출력하는 제1 레벨 컨버터와, 상기 반도체 칩 코어 측의 전원 전위와 상기 그라운드 기준 전위를 진폭 범위로 하는 제어 입력 신호에 기초하여, 상기 외부 출력 인터페이스 전원 전위와 상기 그라운드 기준 전위를 진폭 범위로 하는 제2 신호를 출력하는 제2 레벨 컨버터와, 상기 제1 신호와 상기 제2 신호에 기초하여, 상기 그라운드 기준 전위(로우 레벨), 상기 외부 출력 인터페이스 전원 전위(하이 레벨) 및 하이 임피던스의 3값을 출력 신호로서 출력하는 출력 회로를 구비한 출력 버퍼 회로에 있어서, 전원 기동시에 있어서, 상기 제2 신호에 대한 상기 제1 신호의 하강 지연(fall delay)을 보상하는 타이밍 조정 회로를 갖춘 것이다.

상술한 바와 같이, 제1 신호 및 제2 신호는, 데이터 입력 신호 및 제어 입력 신호에 기초하여, 함께 그라운드 기준 전위의 신호 레벨이 출력되는 경우라도, 전원 기동시에 있어서는 외부 출력 인터페이스 전원 전위의 상승 레벨에 추종하여 그 신호 레벨이 상승한다. 그리고, 제1 신호 및 제2 신호는, 소정 시간 경과 후에 그라운드 기준 전위까지 하강한다. 여기서, 소정 시간은 제1 및 제2 레벨 컨버터가 안정적으로 동작할 때까지의 시간이다. 상기 구성에 따르면, 타이밍 조정 회로에 의해서, 이 때의 제2 신호에 대한 제1 신호의 지연 발생을 억제할 수 있다. 따라서, 그라운드 기준 전위의 제1 및 제2 신호가 출력되는 것에도 상관하지 않고, 외부 출력 인터페이스 전원 전위의 제1 신호와 그라운드 기준 전위의 제2 신호가 출력되는 것을 억제할 수 있으므로, 제2 신호에 대한 제1 신호의 지연에 의해서 발생할 가능성이 있는 오동작 신호의 발생을 적합하게 억제할 수 있다.

청구항 2에 기재한 발명은, 상기 타이밍 조정 회로는, 전원 기동시에 있어서의 상기 제1 신호의 하강을 진상(進相)(advance)시키도록 타이밍을 조정하는 제1 조정 회로를 포함하는 것이다.

이 구성에 따르면, 제1 조정 회로에 의해서 제1 신호를 빠르게 하강시킬 수 있기 때문에, 제2 신호에 대한 제1 신호 지연의 발생을 적합하게 억제할 수 있다. 따라서, 제2 신호에 대한 제1 신호의 지연에 의해서 발생할 가능성이 있는 오동작 신호의 발생을 적합하게 억제할 수 있다.

청구항 3에 기재된 발명은, 상기 외부 출력 인터페이스 전원 전위는, 상기 반도체 칩 코어 측의 전원 전위보다도 높은 전압으로 설정되고, 상기 제1 조정 회로는, 전원 기동시에, 데이터 입력 신호에 기초한 하이 레벨의 신호가 입력되는 제1 레벨 컨버터의 입력측 트랜지스터의 게이트 단자와, 상기 제1 신호가 출력되는 제1 레벨 컨버터의 출력 단자와의 사이에 접속되는 용량 소자를 포함하는 것이다.

이 구성에 따르면, 전원 기동시에 있어서, 제2 신호는, 반도체 칩 코어 측의 전원 전위보다도 높은 전압으로 설정된 외부 출력 인터페이스 전원 전위의 상승 레벨에 추종하여 그 신호 레벨이 상승한다. 또한, 입력측 트랜지스터에 입력되는 H 레벨의 신호는, 반도체 칩 코어 측의 전원 전위의 상승 레벨에 추종하여 그 신호 레벨이 상승한다. 따라서, 제2 신호는, 입력측 트랜지스터에 입력되는 H 레벨의 신호보다도 빠르게 신호 레벨이 상승한다. 그리고, 용량 소자에 의해서, 제2 신호의 신호 레벨의 변화를 조속하게 H 레벨 신호의 신호 레벨에 반영시킬 수 있다. 이에 따라, H 레벨의 신호는, 그 신호 레벨이 종래에 비해서 신속하게 상승하기 때문에, 조기에 입력측 트랜지스터를 온으로 하게 하여, 제1 레벨 컨버터를 안정적으로 동작시킬 수 있다. 따라서, 각 레벨 컨버터의 기생 용량의 차이에 의해서 제1 신호의 전달 시간이 길어졌다고 해도, 제2 신호에 대한 제1 신호의 지연 발생을 억제할 수 있다. 그 결과, 제2 신호에 대한 제1 신호의 지연에 의해서 발생할 가능성이 있는 오동작 신호의 발생을 적합하게 억제할 수 있다.

청구항 4에 기재한 발명은, 상기 제1 조정 회로는, 상기 제1 신호가 출력되는 상기 제1 레벨 컨버터의 출력 단자에 게이트와 드레인이 접속되고, 소스가 상기 그라운드 기준 전위 측에 접속되는 제1 N 채널 MOS 트랜지스터를 포함하는 것이다.

이 구성에 따르면, 전원 기동시에 있어서, 외부 출력 인터페이스 전원 전위의 상승 레벨에 추종하는 제1 신호가 임계값에 달함으로써, 제1 N 채널 MOS 트랜지스터가 온으로 된다. 이로써, 제1 레벨 컨버터의 출력 단자가 그라운드 기준 전위와 접속되기 때문에, 출력 단자의 전위, 즉 제1 신호의 신호 레벨이 그라운드 기준 전위로 떨어지게 된다. 이 제1 신호의 신호 레벨의 떨어짐은 제1 및 제2 레벨 컨버터의 동작이 안정되기 전에 발생하기 때문에, 제2 신호보다도 빠르게 제1 신호를 그라운드 기준 전위로 하강시킬 수 있다. 이로써, 제2 신호에 대한 제1 신호 지연의 발생을 억제할 수 있으므로, 제2 신호에 대한 제1 신호의 지연에 의해서 발생할 가능성이 있는 오동작 신호의 발생을 적합하게 억제할 수 있다.

청구항 5에 기재한 발명은, 상기 제1 조정 회로는, 상기 제1 N 채널 MOS 트랜지스터의 소스와 상기 그라운드 기준 전위와의 사이에 접속되는 고저항 소자를 포함하는 것이다.

이 구성에 따르면, 전원 레벨이 안정된 상태에서 동작할 때에, H 레벨의 제1 신호가 출력되더라도, 고저항 소자에 의해서 출력 단자로부터 그라운드 기준 전위 로 향하는 전류 패스가 발생하는 것을 적합하게 억제할 수 있다.

청구항 6에 기재한 발명은, 상기 제1 조정 회로는, 게이트가 상기 제1 레벨 컨버터의 출력 단자에 접속되고, 드레인이 상기 제1 N 채널 MOS 트랜지스터의 소스에 접속되고, 소스가 상기 저전위 측의 전원에 접속되며, 높은 온 저항값을 갖는 제2 N 채널 MOS 트랜지스터를 포함하는 것이다.

이 구성에 따르면, 전원 레벨이 안정된 상태에서 동작할 때에, H 레벨의 제1 신호가 출력되더라도, 제2 N 채널 MOS 트랜지스터에 의해서 출력 단자로부터 그라운드 기준 전위로 향하는 전류 패스가 발생하는 것을 적합하게 억제할 수 있다.

청구항 7에 기재한 발명은, 상기 타이밍 조정 회로는, 전원 기동시에 있어서의 상기 제2 신호의 하강을 지상(遲相)(delay)시키도록 타이밍을 조정하는 제2 조정 회로를 포함하는 것이다.

이 구성에 따르면, 제2 조정 회로에 의해서 제2 신호의 하강을 지연시킬 수 있기 때문에, 제2 신호에 대한 제1 신호 지연의 발생을 적합하게 억제할 수 있다. 따라서, 제2 신호에 대한 제1 신호의 지연에 의해서 발생할 가능성이 있는 오동작 신호의 발생을 적합하게 억제할 수 있다.

청구항 8에 기재한 발명은, 상기 제2 신호를 출력하는 상기 제2 레벨 컨버터의 출력 단자는 출력 회로의 인버터 회로에 접속되고, 상기 제2 조정 회로는 상기 인버터 회로와 병렬로 접속되는 용량 소자를 포함하는 것이다.

이 구성에 따르면, 용량 소자에 의해서 제2 신호의 하강을 지연시킬 수 있기 때문에, 제2 신호에 대한 제1 신호 지연의 발생을 적합하게 억제할 수 있다. 따라 서, 제2 신호에 대한 제1 신호의 지연에 의해서 발생할 가능성이 있는 오동작 신호의 발생을 적합하게 억제할 수 있다.

청구항 9에 기재한 발명은, 상기 제2 조정 회로는, 상기 제2 레벨 컨버터의 출력 단자와 상기 외부 출력 인터페이스 전원 전위와의 사이에 접속되는 용량 소자를 포함하는 것이다.

이 구성에 따르면, 용량 소자에 의해서 제2 신호의 하강을 지연시킬 수 있기 때문에, 제2 신호에 대한 제1 신호 지연의 발생을 적합하게 억제할 수 있다. 따라서, 제2 신호에 대한 제1 신호의 지연에 의해서 발생할 가능성이 있는 오동작 신호의 발생을 적합하게 억제할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 전원 기동시에 있어서의 오동작 신호의 발생을 억제하는 것이 가능한 출력 버퍼 회로를 제공할 수 있다.

(제1 실시형태)

이하, 본 발명을 구체화한 제1 실시형태를 도 1∼도 3에 따라서 설명한다.

도 1에 도시한 바와 같이, 출력 버퍼 회로(1)는, 크게 나눠, 반도체 장치의 내부 회로(도시 생략)로부터 입력되는 입력 신호의 신호 레벨을 변환하여 출력하는 레벨 컨버터부(10)와, 레벨 컨버터부(10)로부터 입력되는 신호에 기초하여 출력 신호 OUT를 외부 출력 단자 EX에 출력하는 출력 회로(30)와, 타이밍 조정 회로 T1로 구성되어 있다.

레벨 컨버터부(10)는, 내부 회로로부터 입력되는 데이터 입력 신호 A에 기초하여, 그 데이터 입력 신호 A를 레벨 변환하여 출력 회로(30)에 출력하는 제1 레벨 컨버터(10a)와, 내부 회로로부터 입력되는 제어 입력 신호 C에 기초하여, 그 제어 입력 신호 C를 레벨 변환하여 출력 회로(30)에 출력하는 제2 레벨 컨버터(10b)로 구성되어 있다.

제1 레벨 컨버터(10a)는 제1 입력 회로(11)와 제1 레벨 컨버터 회로(21)를 구비하고 있다. 제1 입력 회로(11)는 제1 및 제2 인버터 회로(11a, 11b)로 구성되어 있다. 각 인버터 회로(11a, 11b)의 전원 단자는 각각 반도체 칩 코어 측의 전원 전위 VDL과 그라운드 기준 전위에 접속된다. 제1 인버터 회로(11a)는, 데이터 입력 신호 A가 입력되어, 그 데이터 입력 신호 A를 논리 반전하여 반도체 칩 코어 측의 전원 전위 VDL(H 레벨) 또는 그라운드 레벨(L 레벨)의 신호 AI를 출력한다. 제2 인버터 회로(11b)는, 제1 인버터 회로(11a)로부터 신호 AI가 입력되어, 그 신호 AI를 논리 반전하여 반도체 칩 코어 측의 전원 전위 VDL(H 레벨) 또는 그라운드 레벨(L 레벨)의 신호 AT를 출력한다. 따라서, 제1 입력 회로(11)는, 진폭이 그라운드 레벨로부터 반도체 칩 코어 측의 전원 전위 VDL까지의 상보의 신호 AT, AI를 출력한다.

제1 레벨 컨버터 회로(21)에는 신호 AI 및 신호 AT가 입력된다. 제1 인버터 회로(11a)로부터 출력되는 신호 AI는 N 채널 MOS 트랜지스터 TN11의 게이트에 공급되고, 제2 인버터 회로(11b)로부터 출력되는 신호 AT는 N 채널 MOS 트랜지스터 TN12의 게이트에 공급된다. 양 트랜지스터 TN11, TN12의 소스는 그라운드에 접속된다.

트랜지스터 TN11의 드레인은 P 채널 MOS 트랜지스터 TP11의 드레인에 접속되고, 트랜지스터 TN12의 드레인은 P 채널 MOS 트랜지스터 TP12의 드레인에 접속된다. P 채널 MOS 트랜지스터 TP11, TP12의 소스는 외부 출력 인터페이스 전원 전위 VDH에 접속된다.

트랜지스터 TN11, TP11 사이의 노드 N11은 트랜지스터 TP12의 게이트에 접속되고, 트랜지스터 TN12, TP12 사이의 노드 N12는 트랜지스터 TP11의 게이트에 접속된다. 또한, 노드 N11은 출력 회로(30)에 접속되어, 이 노드 N11로부터 외부 출력 인터페이스 전원 전위 VDH(H 레벨) 또는 그라운드 레벨(L 레벨)의 신호 B가 출력 회로(30)에 출력된다. 즉, 제1 레벨 컨버터 회로(21)는, 그라운드 레벨에서부터 반도체 칩 코어 측의 전원 전위 VDL까지의 진폭을 갖는 상보의 신호 AT, AI를, 그라운드 레벨에서부터 외부 출력 인터페이스 전원 전위 VDH까지의 진폭으로 레벨 변환하여, 신호 B로서 출력 회로(30)에 출력한다.

제2 레벨 컨버터(10b)는 제2 입력 회로(12)와 제2 레벨 컨버터 회로(22)를 구비하고 있다. 제2 입력 회로(12)는 제1 및 제2 인버터 회로(12a, 12b)로 구성되어 있다. 각 인버터 회로(12a, 12b)의 전원 단자는 각각 반도체 칩 코어 측의 전원 전위 VDL과 그라운드 기준 전위에 접속되어 있다. 제1 인버터 회로(12a)는 제어 입력 신호 C가 입력되고, 그 제어 입력 신호 C를 논리 반전하여 반도체 칩 코어 측의 전원 전위 VDL(H 레벨) 또는 그라운드 레벨(L 레벨)의 신호 CI를 출력한다. 제2 인버터 회로(12b)는 제1 인버터 회로(12a)로부터 신호 CI가 입력되어, 그 신호 CI를 논리 반전하여 반도체 칩 코어 측의 전원 전위 VDL(H 레벨) 또는 그라운드 레벨(L 레벨)의 신호 CT를 출력한다. 따라서, 제2 입력 회로(12)는, 진폭이 그라운드 레벨에서부터 반도체 칩 코어 측의 전원 전위 VDL까지의 상보의 신호 CT, CI를 출력한다.

제2 레벨 컨버터 회로(22)에는 신호 CI 및 신호 CT가 입력된다. 제1 인버터 회로(12a)로부터 출력되는 신호 CI는 N 채널 MOS 트랜지스터 TN21의 게이트에 공급되고, 제2 인버터 회로(12b)로부터 출력되는 신호 CT는 N 채널 MOS 트랜지스터 TN22의 게이트에 공급된다. 양 트랜지스터 TN21, TN22의 소스는 그라운드에 접속된다.

트랜지스터 TN21의 드레인은 P 채널 MOS 트랜지스터 TP21의 드레인에 접속되고, 트랜지스터 TN22의 드레인은 P 채널 MOS 트랜지스터 TP22의 드레인에 접속된다. 트랜지스터 TP21, TP22의 소스는 외부 출력 인터페이스 전원 전위 VDH에 접속된다.

트랜지스터 TN21, TP21 사이의 노드 N21은 트랜지스터 TP22의 게이트에 접속되고, 트랜지스터 TN22, TP22 사이의 노드 N22는 트랜지스터 TP21의 게이트에 접속된다. 또한, 노드 N21은 출력 회로(30)에 접속되어, 이 노드 N21로부터 외부 출력 인터페이스 전원 전위 VDH(H 레벨) 또는 그라운드 레벨(L 레벨)의 신호 D가 출력 회로(30)에 출력된다. 즉, 제2 레벨 컨버터 회로(22)는 그라운드 레벨에서부터 반도체 칩 코어 측의 전원 전위 VDL까지의 진폭을 갖는 상보의 신호 CT, CI를, 그라운드 레벨에서부터 외부 출력 인터페이스 전원 전위 VDH까지의 진폭으로 레벨 변환하여, 신호 D로서 출력 회로(30)에 출력한다.

타이밍 조정 회로 T1은, 제1 레벨 컨버터 회로(21)의 트랜지스터 TN11의 게이트 단자와, 출력 회로(30)에 접속되는 제1 레벨 컨버터 회로(21)에 있어서의 출력 단자와의 사이에 접속되는 콘덴서 C1에 의해서 구성되어 있다. 또, 타이밍 조정 회로 T1과 트랜지스터 TN11의 게이트 단자와의 접속점을 노드 N13으로 하고, 타이밍 조정 회로 T1과 제1 레벨 컨버터 회로(21)의 출력 단자와의 접속점을 노드 N14로 한다. 이 타이밍 조정 회로 T1은, 전원 기동시에 있어서, 제2 레벨 컨버터(10b)로부터 출력되는 신호 D에 대한 제1 레벨 컨버터(10a)로부터 출력되는 신호 B의 신호 지연 Skew의 발생을 억제하도록 기능한다.

출력 회로(30)는, 논리 제어 회로(40) 및 최종단 버퍼(50)로 구성되어 있다. 논리 제어 회로(40)는, 5개의 인버터 회로(41, 42, 43, 44, 45)와, 이들 인버터 회로(41∼45)와 각각 접속되는 NOR 회로(46) 및 NAND 회로(47)를 구비하고 있다. 또, 도시하지는 않지만, 인버터 회로(41∼45)의 전원 단자는 각각 외부 출력 인터페이스 전원 전위 VDH와 그라운드 기준 전위에 접속된다.

인버터 회로(41)는, 제1 레벨 컨버터(10a)로부터 신호 B가 입력되어, 그 신호 B를 논리 반전하여, 논리 반전된 신호 BI를 NOR 회로(46)의 입력 단자에 출력하는 동시에, 신호 BI를 NAND 회로(47)의 입력 단자에 출력한다. 인버터 회로(42)는, 제2 레벨 컨버터(10b)로부터 신호 D가 입력되어, 그 신호 D를 논리 반전하여, 논리 반전된 신호 DI를 인버터 회로(43)에 출력하는 동시에, 신호 DI를 NAND 회로(47)의 입력 단자에 출력한다. 인버터 회로(43)는, 인버터 회로(42)로부터 신호 DI가 입력되어, 그 신호 DI를 논리 반전하여 신호 D와 동등한 신호 레벨을 갖는 신호 DT를 NOR 회로(46)의 입력 단자에 출력한다.

NOR 회로(46)는, 입력 단자에 입력되는 신호 BI 및 신호 DT에 기초하여, 신호 E를 인버터 회로(44)에 출력한다. 인버터 회로(44)는, NOR 회로(46)로부터 신호 E가 입력되어, 그 신호 E를 논리 반전하여 반전 신호 E바를 최종단 버퍼(50)에 출력한다.

NAND 회로(47)는, 입력 단자에 입력되는 신호 BI 및 신호 DI에 기초하여, 신호 F를 인버터 회로(45)에 출력한다. 인버터 회로(45)는, NAND 회로(47)로부터 신호 F가 입력되어, 그 신호 F를 논리 반전하여 반전 신호 F바를 최종단 버퍼(50)에 출력한다.

최종단 버퍼(50)는 P 채널 MOS 트랜지스터 TP50과 N 채널 MOS 트랜지스터 TN50을 구비하고 있다. 인버터 회로(44)로부터 입력되는 반전 신호 E바는 P 채널 MOS 트랜지스터 TP50의 게이트에 공급되고, 인버터 회로(45)로부터 출력되는 반전 신호 F바는 N 채널 MOS 트랜지스터 TN50의 게이트에 공급된다. 트랜지스터 TP50은, 그 소스가 외부 출력 인터페이스 전원 전위 VDH에 접속되고, 드레인이 트랜지스터TN50의 드레인에 접속된다. 트랜지스터 TN50의 소스는 그라운드에 접속된다.

트랜지스터 TP50, TN50 사이의 노드 N50은 외부 출력 단자 EX와 접속되어, 이 노드 N50으로부터 출력 신호 OUT가 출력된다.

이어서, 이와 같이 구성된 출력 버퍼 회로(1)의 각 전원의 전압 레벨이 안정된 상태에 있어서의 동작에 관해서 도 2에 따라서 설명한다.

우선, L 레벨의 데이터 입력 신호 A 및 L 레벨의 제어 입력 신호 C가 입력되 는 경우에 관해서 설명한다.

L 레벨의 데이터 입력 신호가 입력되면, 신호 AI가 H 레벨, 신호 AT가 L 레벨이 되어, 트랜지스터 TN11이 온으로 되는 동시에, 트랜지스터 TN12가 오프로 된다. 트랜지스터 TN11이 온으로 되면, 트랜지스터 TP12는 그 게이트가 그라운드와 접속되기 때문에 온으로 된다. 트랜지스터 TP12가 온으로 되면, 트랜지스터 TP11은 그 게이트가 외부 출력 인터페이스 전원 전위 VDH와 접속되기 때문에 오프로 된다. 이 때, 트랜지스터 TN11, TP11 사이의 노드 N11의 전위가 그라운드 레벨이 되어, 노드 N11로부터 그라운드 레벨(L 레벨)의 신호 B가 인버터 회로(41)에 출력된다.

한편, L 레벨의 제어 입력 신호 C가 입력되면, 신호 CI가 H 레벨, 신호 CT가 L 레벨이 되어, 트랜지스터 TN21이 온으로 되는 동시에, 트랜지스터 TN22가 오프로 된다. 트랜지스터 TN21이 온으로 되면, 트랜지스터 TP22는 그 게이트가 그라운드와 접속되기 때문에 온으로 된다. 트랜지스터 TP22가 온으로 되면, 트랜지스터 TP21은, 그 게이트가 외부 출력 인터페이스 전원 전위 VDH와 접속되기 때문에 오프로 된다. 이 때, 트랜지스터 TN11, TP11 사이의 노드 N21의 전위가 그라운드 레벨이 되어, 노드 N21로부터 그라운드 레벨(L 레벨)의 신호 D가 인버터 회로(42)에 출력된다.

인버터 회로(41)에 L 레벨의 신호 B, 인버터 회로(42)에 L 레벨의 신호 D가 입력되면, NOR 회로(46)에는 H 레벨의 신호 BI와 L 레벨의 신호 DT가 입력되는 동시에, NAND 회로(47)에는 H 레벨의 신호 BI와 H 레벨의 신호 DI가 입력된다. 그렇게 하면, NOR 회로(46)로부터 인버터 회로(44)에 L 레벨의 신호 E가 출력되고, 인 버터 회로(44)로부터 P 채널 MOS 트랜지스터 TP50에 H 레벨의 신호 E바가 출력된다. 또한, NAND 회로(47)로부터 인버터 회로(45)에 L 레벨의 신호 F가 출력되고, 인버터 회로(45)로부터 N 채널 MOS 트랜지스터 TN50에 H 레벨의 신호 F바가 출력된다.

그리고, H 레벨의 신호 E바에 응답하여 P 채널 MOS 트랜지스터 TP50이 오프로 되고, H 레벨의 신호 F바에 응답하여 N 채널 MOS 트랜지스터 TN50이 온으로 된다. 이로써, 트랜지스터 TP50, TN50 사이의 노드 N50의 전위가 그라운드 레벨(L 레벨)로 되어, 노드 N50으로부터 L 레벨의 출력 신호 OUT가 외부 출력 단자 EX에 출력된다.

이어서, 시각 t1에서 데이터 입력 신호 A가 L 레벨에서 H 레벨로 상승하면, 신호 AI가 L 레벨, 신호 AT가 H 레벨이 되어, 트랜지스터 TN11이 오프로 되는 동시에, 트랜지스터 TN12가 온으로 된다. 그렇게 하면, 트랜지스터 TP11이 온으로 되고, 트랜지스터 TP12가 오프로 된다. 이 때, 노드 N11의 전위가 외부 출력 인터페이스 전원 전위 VDH 레벨(H 레벨)로 되어, 노드 N11로부터 H 레벨의 신호 B가 인버터 회로(41)에 출력된다. 한편, 신호 AI가 H 레벨에서 L 레벨로 하강되는 순간(시각 t1)에는 신호 B도 L 레벨이며, 노드 N13, N14 사이에서 전위차가 생기지 않기 때문에, 콘덴서 C1은 충방전되지 않는다. 또한, 신호 B가 L 레벨에서 H 레벨로 상승하는 순간(시각 t2)에는, 제1 레벨 컨버터 회로(21)의 각 트랜지스터의 동작이 이미 확정되어, 제1 레벨 컨버터 회로(21)가 안정적으로 동작하고 있기 때문에, 제1 레벨 컨버터 회로(21)에 입출력되는 신호 B, D의 신호 레벨은 콘덴서 C1의 영향 을 거의 받지 않는다.

그리고, H 레벨의 신호 B와 L 레벨의 신호 D가 출력 회로(30)에 입력되면, NOR 회로(46)로부터 인버터 회로(44)를 통해 L 레벨의 신호 E바가 출력되고, NAND 회로(47)로부터 인버터 회로(45)를 통해 L 레벨의 신호 F바가 출력된다. 이들 L 레벨의 신호 E바, F바에 각각 응답하여, P 채널 MOS 트랜지스터 TP50이 온으로 되고, N 채널 MOS 트랜지스터 TN50이 오프로 된다. 이로써, 노드 N50의 전위가 외부 출력 인터페이스 전원 전위 VDH 레벨(H 레벨)로 되어, 노드 N50으로부터 H 레벨의 출력 신호 OUT가 외부 출력 단자 EX에 출력된다.

이어서, 시각 t3에서 제어 입력 신호 C가 L 레벨에서 H 레벨로 상승하면, 신호 CI가 L 레벨, 신호 CT가 H 레벨로 되어, 트랜지스터 TN21이 오프로 되는 동시에, 트랜지스터 TN22가 온으로 된다. 그렇게 하면, 트랜지스터 TP21이 온으로 되고, 트랜지스터 TP22가 오프로 된다. 이 때, 노드 N21의 전위가 외부 출력 인터페이스 전원 전위 VDH 레벨(H 레벨)로 되어, 노드 N21로부터 H 레벨의 신호 D가 인버터 회로(41)에 출력된다.

그리고, H 레벨의 신호 B와 H 레벨의 신호 D가 출력 회로(30)에 입력되면, NOR 회로(46)로부터 인버터 회로(44)를 통해 H 레벨의 신호 E바가 출력되고, NAND 회로(47)로부터 인버터 회로(45)를 통해 L 레벨의 신호 F바가 출력된다. 이들 H 레벨의 신호 E바와 L 레벨의 신호 F바에 각각 응답하여, P 채널 MOS 트랜지스터 TP50및 N 채널 MOS 트랜지스터 TN50이 함께 오프로 된다. 이로써, 노드 N50은 하이 임피던스로 설정된다.

이어서, 시각 t4에서 데이터 입력 신호 A가 H 레벨에서 L 레벨로 하강되면, 신호 AI가 H 레벨, 신호 AT가 L 레벨로 되어, 트랜지스터 TN11이 온으로 되는 동시에, 트랜지스터 TN12가 오프로 된다. 그렇게 하면, 트랜지스터 TP12가 온으로 되고, 트랜지스터 TP11이 오프로 된다. 이 때, 노드 N11의 전위가 그라운드 레벨(L 레벨)로 되어, 노드 N11로부터 L 레벨의 신호 B가 인버터 회로(41)에 출력된다. 또, 상술한 바와 같이, 신호 B가 H 레벨에서 L 레벨로 하강하는 순간(시각 t5)에는, 제1 레벨 컨버터 회로(21)의 각 트랜지스터의 동작이 이미 확정되어, 제1 레벨 컨버터 회로(21)가 안정적으로 동작하고 있기 때문에, 제1 레벨 컨버터 회로(21)로부터 출력되는 신호 B의 신호 레벨은 콘덴서 C1의 영향을 거의 받지 않는다.

그리고, L 레벨의 신호 B와 H 레벨의 신호 D가 출력 회로(30)에 입력되면, NOR 회로(46)로부터 인버터 회로(44)를 통해 H 레벨의 신호 E바가 출력되고, NAND 회로(47)로부터 인버터 회로(45)를 통해 L 레벨의 신호 F바가 출력된다. 이들 H 레벨의 신호 E바와 L 레벨의 F바에 각각 응답하여, P 채널 MOS 트랜지스터 TP50 및 N 채널 MOS 트랜지스터 TN50이 함께 오프로 된다. 이로써, 노드 N50은 하이 임피던스로 설정된다.

이어서, 상기 출력 버퍼 회로(1)의 전원 기동시의 동작에 관해서 도 3에 따라서 설명한다. 또, L 레벨의 데이터 입력 신호 A 및 L 레벨의 제어 입력 신호 C가 제1 및 제2 레벨 컨버터(10a, 10b)에 각각 입력되는 경우에 관해서 설명한다.

도 3(a)에 도시한 바와 같은 전원 기동시에 있어서는, 반도체 칩 코어 측의 전원 전위 VDL 및 외부 출력 인터페이스 전원 전위 VDH가 각각 소정의 기울기로 상 승한다. 또, 반도체 칩 코어 측의 전원 전위 VDL은 외부 출력 인터페이스 전원 전위 VDH보다도 완만한 기울기로 상승한다.

이 때, 제1 입력 회로(11)에 L 레벨의 데이터 입력 신호 A가 입력되면, 제1 레벨 컨버터 회로(21)의 트랜지스터 TN11에는 반도체 칩 코어 측의 전원 전위 VDL 레벨의 신호 AI가 입력되고, 트랜지스터 TN12에는 그라운드 레벨의 신호 AT가 입력된다. 또한, 제2 입력 회로(12)에 L 레벨의 제어 입력 신호 C가 입력되면, 제2 레벨 컨버터 회로(22)의 트랜지스터 TN21에는 반도체 칩 코어 측의 전원 전위 VDL 레벨의 신호 CI가 입력되고, 트랜지스터 TN22에는 L 레벨의 신호 CT가 입력된다.

여기서, 트랜지스터 TN12, TN22에 대해서는, L 레벨의 신호 AT, CT에 의해서 오프로 된다. 한편, 트랜지스터 TN11, TN21은, 상술한 바와 같이 반도체 칩 코어 측의 전원 전위 VDL이 안정된 상태로 입력되면 온으로 되지만, 전원 기동시에 있어서는 신호 AI, CI의 전위가 각각의 트랜지스터 TN11, TN21의 임계값 전압 Vth를 넘을 때까지는 온으로 되지 않는다. 따라서, 신호 AI, CI의 신호 레벨이 상승하여 트랜지스터 TN11, TN21이 온으로 될 때까지는, 제1 및 제2 레벨 컨버터 회로(21, 22)는 불활성 영역에서 불안정한 동작을 한다. 즉, 불활성 영역에 있어서, 제1 및 제2 레벨 컨버터 회로(21, 22)는 L 레벨의 신호 A, C가 입력되고 있음에 상관하지 않고, 도 3(c)에 도시한 바와 같이, 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하여 상승하는 신호 B, D를 출력한다. 그리고, 신호 AI, CI가 각 트랜지스터 TN11, TN21의 임계값 전압 Vth를 넘으면, 각 레벨 컨버터 회로(21, 22)가 동작되어, 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하고 있었던 신호 B, D가 그라운드 레벨까지 하강된다.

그러나, 제1 레벨 컨버터(10a)의 기생 용량이 제2 레벨 컨버터(10b)의 그것에 비해서 커지면, 신호 B의 전달 시간이 길어져, 신호 B가 신호 D보다도 늦게 하강하게 된다. 이 신호 지연에 의해서, 신호 E바, F바가 함께 L 레벨이 되는 타이밍이 생기게 되기 때문에, 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하는 H 레벨의 오동작 신호 SH가 발생한다.

그래서, 본 실시형태의 출력 버퍼 회로(1)에서는, 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 억제하기 위해서, 제1 레벨 컨버터 회로(21)의 노드 N13(입력측)과 노드 N14(출력측) 사이에 타이밍 조정 회로 T1을 설치하도록 했다. 이 타이밍 조정 회로 T1에 따르면, 불활성 영역에 있어서, 노드 N14(신호 B)의 전위를 노드 N13(신호 AI)의 전위에 반영시킬 수 있다.

상세히 말하면, 불활성 영역에 있어서, 신호 AI의 신호 레벨은, 반도체 칩 코어 측의 전원 전위 VDL의 상승 레벨에 추종한다. 또한, 이 반도체 칩 코어 측의 전원 전위 VDL은, 외부 출력 인터페이스 전원 전위 VDH(불활성 영역에 있어서의 신호 B)의 상승보다도 완만한 기울기로 상승하기 때문에, 노드 N13과 노드 N14 사이의 전위차는 항상 변동된다. 따라서, 타이밍 조정 회로 T1의 콘덴서 C1을 통하여 노드 N14의 전위의 변화를 노드 N13에 신속하게 반영시킬 수 있다. 즉, 도 3(b)에 도시한 바와 같이, 노드 N13의 전위, 즉 신호 AI의 신호 레벨을, 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하게 하여 상승시킬 수 있다.

이로써, 신호 AI는, 반도체 칩 코어 측의 전원 전위 VDL의 상승 레벨에 추종 하는 신호 CI보다도 신속히 그 신호 레벨이 상승한다. 그 때문에, 신호 AI가 신호 CI보다도 빨리, 구체적으로는 시각 t11에 있어서 트랜지스터 TN11의 임계값 전압 Vth에 달하여, 트랜지스터 TN11을 온으로 할 수 있다. 이로써, 트랜지스터 TP11, TN11 사이의 노드 N11로부터 그라운드 레벨(L 레벨)의 신호 B가 출력된다. 즉, 도 3(c)에 도시한 바와 같이, 시각 t11에 있어서, 신호 B는 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨로부터 그라운드 레벨로 하강된다.

그 후, 도 3(b)에 도시한 바와 같이, 시각 t12에 있어서 신호 CI가 트랜지스터 TN21의 임계값 전압 Vth에 달하게 된다. 따라서, 신호 D의 하강보다도, 시각(t12-t11)분만큼 신호 B를 빠르게 하강할 수 있다. 그 때문에, 제1 레벨 컨버터(10a)의 기생 용량이 제2 레벨 컨버터(10b)의 그것에 비해서 크고, 신호 B의 전달 시간이 길어졌다고 해도, 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 억제할 수 있다.

이에 따라, 전원 기동시에, 신호 B가 H 레벨이고 신호 D가 L 레벨이 되는 타이밍이 없어지기 때문에, 도 3(d)에 도시한 바와 같이, 인버터 회로(44)로부터 출력되는 E바가 L 레벨로 하강되는 일이 없다. 즉, 종래의 출력 버퍼 회로(100)와같이 신호 E바, F바가 함께 L 레벨이 되는 타이밍이 발생하지 않게 된다. 따라서, 도 3(e)에 도시한 바와 같이, 타이밍 조정 회로 T1을 갖춘 본 실시형태의 출력 버퍼 회로(1)에서는, 출력 신호 OUT로서 오동작 신호 SH가 발생되지 않는다.

이상 기술한 것과 같이, 본 실시형태에 따르면, 이하의 효과를 나타낸다.

(1) 콘덴서 C1로 이루어지는 타이밍 조정 회로 T1을, 제1 레벨 컨버터 회 로(21)의 입력 측(노드 N13)과 출력 측(노드 N14) 사이에 설치했다. 이 타이밍 조정 회로 T1에 의해서, 전원 기동시에 있어서의 신호 B의 전위 변화를 신호 AI의 전위에 반영시킬 수 있기 때문에, 제1 레벨 컨버터 회로(21)의 트랜지스터 TN11을 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 따라서 온으로 할 수 있다. 따라서, 반도체 칩 코어 측의 전원 전위 VDL의 상승 레벨에 따라서 온으로 되는 트랜지스터 TN21보다도 빠르게 트랜지스터 TN11을 온으로 만들 수 있다. 이에 따라, 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 억제할 수 있다. 따라서, 전원 기동시에, 신호 E바, F바가 함께 L 레벨이 되는 타이밍이 없어지기 때문에, 오동작 신호 SH의 발생을 적합하게 억제할 수 있다.

또한, 이와 같이 신호 B의 신호 지연 Skew의 발생을 억제할 수 있으므로, 반도체 칩 코어 측의 전원 전위 VDL과 외부 출력 인터페이스 전원 전위 VDH와의 상승 순서의 자유도를 향상시킬 수 있다.

(2) 타이밍 조정 회로 T1을 콘덴서 C1만으로 구성했다. 타이밍 조정 회로 T1을 이러한 단순한 구성으로 했기 때문에, 이 타이밍 조정 회로 T1의 추가에 의한 출력 버퍼 회로(1) 사이즈의 증대를 최대한 억제할 수 있다.

(제2 실시형태)

이하, 본 발명의 제2 실시형태에 관해서 도 4 및 도 5를 참조하여 설명한다. 이 실시형태에서는, 타이밍 조정 회로 T2가 상기 제1 실시형태와 상이하다. 즉, 본 실시형태의 출력 버퍼 회로(2)는, 앞의 제1 실시형태의 타이밍 조정 회로 T1 대신에 타이밍 조정 회로 T2를 구비했다. 이하, 이 타이밍 조정 회로 T2를 중심으로 설 명한다. 또, 앞의 도 1∼도 3에 도시한 부재와 동일한 부재에는 각각 동일한 부호를 붙여 나타내고, 이들 각 요소에 관한 상세한 설명은 생략한다.

도 4에 도시한 바와 같이, 타이밍 조정 회로 T2는 제2 레벨 컨버터 회로(22)의 노드 N21과 접속되는 인버터 회로(42)와 병렬로 접속되는 콘덴서 C2로 구성되어 있다. 즉, 콘덴서 C2는 인버터 회로(42)의 입력 단자와 출력 단자 사이에 접속된다. 또, 콘덴서 C2와 인버터 회로(42)의 입력 단자와의 접속점을 노드 N40으로 하고, 콘덴서 C2와 인버터 회로(42)의 출력 단자와의 접속점을 노드 N41로 한다. 이 타이밍 조정 회로 T2는, 전원 기동시에 있어서, 제2 레벨 컨버터(10b)로부터 출력되는 신호 D를 지연시킴으로써, 그 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 억제하도록 기능한다.

이어서, 이와 같이 구성된 출력 버퍼 회로(2)의 전원 기동시의 동작에 관해서 도 5에 따라서 설명한다.

도 5(a)에 파선으로 나타내는 바와 같이, 전원 기동시에 있어서는, 반도체 칩 코어 측의 전원 전위 VDL 및 외부 출력 인터페이스 전원 전위 VDH가 각각 소정의 기울기로 상승된다. 반도체 칩 코어 측의 전원 전위 VDL은 외부 출력 인터페이스 전원 전위 VDH보다도 완만한 기울기로 상승한다.

L 레벨의 데이터 입력 신호 A 및 L 레벨의 제어 입력 신호 C가 제1 입력 회로(11) 및 제2 입력 회로(12)에 각각 입력되면, 반도체 칩 코어 측의 전원 전위 VDL 레벨에 추종하여 신호 레벨이 상승하는 신호 AI, CI가 트랜지스터 TN11, TN21의 게이트에 각각 공급된다. 이 신호 AI, CI가 각 트랜지스터 TN11, TN21의 임계값 전압 Vth를 넘을 때까지는, 도 5(a)에 도시한 바와 같이, 신호 B, D의 신호 레벨이 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하여 상승한다. 그리고, 신호 AI, CI가 각 트랜지스터 TN11, TN21의 임계값 전압 Vth를 넘으면, 레벨 컨버터 회로(21, 22)가 동작하여, 신호 B, D가 그라운드 레벨로 하강된다.

신호 D의 신호 레벨이 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하여 상승하면, 노드 N40과 노드 N41과의 사이에 전위차가 생기기 때문에, 인버터 회로(42)에 병렬로 접속된 콘덴서 C2에 전하가 축적되어, 도 5(b)에 도시한 바와 같이, 콘덴서의 양단 전압 V1이 상승한다. 그리고, 시각 t13에 있어서, 신호 CI가 트랜지스터 TN21의 임계값 전압 Vth에 달하고, 신호 D가 그라운드 레벨로 하강되면, 충전되어 있던 콘덴서 C2의 양단 전압 V1이 방전되어, 도 5(c)에 도시한 바와 같이, 노드 N40에 있어서의 전위의 하강에 지연이 생긴다. 즉, 노드 N40의 전위는 콘덴서 C2의 양단 전압 V1의 방전이 완료되는 시각 t14에 있어서 그라운드 레벨까지 하강된다.

타이밍 조정 회로 T2에 따르면, 제1 레벨 컨버터(10a)의 기생 용량이 제2 레벨 컨버터(10b)의 그것에 비해서 크고, 도 5(a)와 같이 신호 B의 전달 시간이 길어졌다고 해도, 콘덴서 C2의 양단 전압 V1의 방전 시간(시각 t13에서부터 시각 t14)만큼 지연시켜 신호 D를 하강할 수 있다. 그 때문에, 신호 B를 신호 D보다도 빠르게 그라운드 레벨로 하강할 수 있다.

이에 따라, 도 5(c)에 도시한 바와 같이, 전원 기동시에, 신호 B가 H 레벨이고 신호 D(노드 N40의 전위)가 L 레벨이 되는 타이밍이 없어지기 때문에, 인버터 회로(44)로부터 출력되는 E바가 L 레벨로 하강되는 일이 없다. 즉, 종래의 출력 버퍼 회로(100)와 같이 신호 E바, F바가 함께 L 레벨이 되는 타이밍이 발생하지 않게 된다. 따라서, 타이밍 조정 회로 T2를 갖춘 본 실시형태의 출력 버퍼 회로(2)에서는, 출력 신호 OUT로서 오동작 신호 SH가 발생되지 않는다.

(1) 콘덴서 C2로 구성되는 타이밍 조정 회로 T2를, 제2 레벨 컨버터 회로(22)의 노드 N21과 접속되는 인버터 회로(42)와 병렬로 접속했다. 이 타이밍 조정 회로 T2에 의해서, 콘덴서 C2의 양단 전압 V1의 방전 시간만큼, 전원 기동시에 있어서의 신호 D의 하강을 늦출 수 있다. 따라서, 각 레벨 컨버터(10a, 10b) 내의 기생 용량에 의해 신호 D에 비해서 신호 B의 전달 시간이 길다고 해도, 신호 B를 신호 D보다도 빠르게 그라운드 레벨로 하강할 수 있다. 이로써, 전원 기동시에, 신호 E바, F바가 함께 L 레벨이 되는 타이밍이 없어지기 때문에, 오동작 신호 SH의 발생을 적합하게 억제할 수 있다. 한편, 신호 D의 지연 시간은 콘덴서 C2의 용량을 변경함으로써 용이하게 변경할 수 있다.

(2) 타이밍 조정 회로 T2를 콘덴서 C2만으로 구성했다. 타이밍 조정 회로 T2를 이러한 단순한 구성으로 했기 때문에, 이 타이밍 조정 회로 T2의 추가에 의한 출력 버퍼 회로(2)의 사이즈의 증대를 최대한 억제할 수 있다.

(제3 실시형태)

이하, 본 발명의 제3 실시형태에 관해서 도 6을 참조하여 설명한다. 이 실시형태에서는, 타이밍 조정 회로 T3이 제1 및 제2 실시형태와 상이하다. 즉, 본 실시 형태의 출력 버퍼 회로(3)는 앞의 제1 및 제2 실시형태의 타이밍 조정 회로 T1, T2 대신에 타이밍 조정 회로 T3을 갖추고 있다. 이하, 이 타이밍 조정 회로 T3을 중심으로 설명한다. 또, 앞의 도 1∼도 5에 도시한 부재와 동일한 부재에는 각각 동일한 부호를 붙여 나타내고, 이들 각 요소에 대한 상세한 설명은 생략한다.

도 6에 도시한 바와 같이, 타이밍 조정 회로 T3은 인버터 회로(42)의 입력 단자(노드 N40)와 외부 출력 인터페이스 전원 전위 VDH와의 사이에 접속되는 콘덴서 C3로 구성되어 있다.

이와 같이 구성된 출력 버퍼 회로(3)에서는, 전원 기동시에 있어서, 신호 CI가 트랜지스터 TN21의 임계값 전압 Vth에 달하여 신호 D가 L 레벨로 하강되는 타이밍이 콘덴서 C3에 의해서 지연된다. 이로써, 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 적합하게 억제할 수 있다. 그 결과, 출력 신호 OUT로서 오동작 신호 SH가 발생되는 것이 억제된다.

(1) 인버터 회로(42)의 입력 단자(노드 N40)와 외부 출력 인터페이스 전원 전위 VDH와의 사이에 콘덴서 C3을 설치했다. 이 콘덴서 C3에 따르면, 전원 기동시에 있어서의 신호 D의 하강을 지연시킬 수 있다. 따라서, 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 적합하게 억제할 수 있다. 그 결과, 출력 신호 OUT로서 오동작 신호 SH가 발생되는 것이 억제된다.

(2) 타이밍 조정 회로 T3을 콘덴서 C3만으로 구성했다. 타이밍 조정 회로 T3을 이러한 단순한 구성으로 했기 때문에, 이 타이밍 조정 회로 T3의 추가에 의한 출력 버퍼 회로(3)의 사이즈의 증대를 최대한 억제할 수 있다.

(제4 실시형태)

이하, 본 발명의 제4 실시형태에 관해서 도 7을 참조하여 설명한다. 이 실시형태에서는, 타이밍 조정 회로 T4가 제1 ∼제3 실시형태와 상이하다. 즉, 본 실시형태의 출력 버퍼 회로(4)는, 앞의 제1 ∼제3 실시형태의 타이밍 조정 회로 T1∼T3 대신에 타이밍 조정 회로 T4를 갖추고 있다. 이하, 이 타이밍 조정 회로 T4를 중심으로 설명한다. 한편, 앞의 도 1∼도 6에 도시한 부재와 동일한 부재에는 각각 동일한 부호를 붙여 나타내고, 이들 각 요소에 관한 상세한 설명은 생략한다.

도 7에 도시한 바와 같이, 타이밍 조정 회로 T4는, 제1 레벨 컨버터 회로(21)의 노드 N11과 접속되는 인버터 회로(41)의 입력 단자에, 게이트와 드레인이 접속되는 N 채널 MOS 트랜지스터 TN40과, 그 트랜지스터 TN40의 소스와 그라운드와의 사이에 접속된 고저항 소자 R로 구성되어 있다. 여기서, 고저항 소자 R은 트랜지스터 TP11이 온으로 되었을 때의 온 저항보다도 충분히 큰 저항값에 설정되고 있다. 또, 트랜지스터 TN40의 게이트와 인버터 회로(41)의 입력 단자와의 접속점을 노드 N42로 하고, 트랜지스터 TN40의 드레인과 인버터 회로(41)의 입력 단자와의 접속점을 노드 N43으로 한다. 또한, 노드 N11과 노드 N42와 노드 N43은 동일 노드이다. 이 타이밍 조정 회로 T3은, 전원 기동시에 있어서, 제1 레벨 컨버터(10a)로부터 출력되는 신호 B(외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하는 부정 동작 신호)를 강제적으로 그라운드 레벨로 하강시킴으로써, 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 억제하도록 기능한다.

이어서, 이와 같이 구성된 출력 버퍼 회로(4)의 전원 기동시의 동작에 관해 서 설명한다.

앞의 제2 및 제3 실시형태와 마찬가지로, 전원 기동시에 있어서는, 반도체 칩 코어 측의 전원 전위 VDL 및 외부 출력 인터페이스 전원 전위 VDH가 각각 소정의 기울기로 상승하고, 신호 AI, CI가 각 트랜지스터 TN11, TN21의 임계값 전압 Vth를 넘을 때까지는, 신호 B, D의 신호 레벨이 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하여 상승한다.

신호 B가 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하여 상승하고, 그 전위가 타이밍 조정 회로 T4의 트랜지스터 TN40의 임계값 전압을 넘으면, 트랜지스터 TN40이 온으로 되어, 고저항 소자 R을 통해 노드 N43의 전위가 강제적으로 그라운드 레벨까지 떨어진다. 노드 N43의 전위가 그라운드 레벨로 떨어지면, 트랜지스터 TP12는 그 게이트가 그라운드에 접속되게 되기 때문에 온으로 된다. 트랜지스터 TP12가 온으로 되면, 트랜지스터 TP11은 그 게이트가 외부 출력 인터페이스 전원 전위 VDH에 접속되기 때문에 오프가 된다. 이로써, 제1 레벨 컨버터 회로(21)가 안정적으로 동작하게 된다. 따라서, 신호 B는 L 레벨(그라운드 레벨)이 유지된다.

이와 같이 신호 B의 전위가 트랜지스터 TN40의 임계값 전압에 달했을 때에, 타이밍 조정 회로 T4에 의해서, 신호 B가 강제적으로 그라운드 레벨까지 떨어지게 되기 때문에, 앞의 제1 ∼제3 실시형태와 마찬가지로, 신호 D보다도 신호 B를 빠르게 하강할 수 있다. 따라서, 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 억제할 수 있다. 그 결과, 출력 신호 OUT로서 오동작 신호 SH가 발생되는 것이 억제 된다.

또한, 타이밍 조정 회로 T4는, 각 전원의 전압 레벨이 안정된 후에 H 레벨의 신호 B가 노드 N42, N43에 출력되면, H 레벨의 신호 B에 의해서 트랜지스터 TN40이 온으로 된다. 그러나, 이 때, 고저항 소자 R의 저항값이 트랜지스터 TP11의 온 저항에 비해서 충분히 높은 값이기 때문에, 노드 N42, N43은 고저항 소자 R에 의해서 H 레벨의 전위를 유지할 수 있다. 또한, 이 고저항 소자 R의 저항값이 작으면, 고저항 소자 R을 통해 그라운드로 향하여 직류 전류가 일순 흐르게 되는데, 고저항으로 함으로써, 그 직류 전류가 흐르는 것이 억제된다. 이로써, 타이밍 조정 회로 T4의 추가에 의한 소비 전류의 증대를 적합하게 억제할 수 있다.

(1) N 채널 MOS 트랜지스터 TN40과 고저항 소자 R로 구성되는 타이밍 조정 회로 T2를 인버터 회로(41)의 입력 단자와 그라운드 사이에 설치했다. 이 타이밍 조정 회로 T4에 따르면, 외부 출력 인터페이스 전원 전위 VDH의 상승 레벨에 추종하여 상승하는 신호 B가 트랜지스터 TN40의 임계값 전압을 넘었을 때에는, 신호 B를 강제적으로 그라운드 레벨로 하강할 수 있다. 따라서, 신호 B를 보다 빠르게 하강할 수 있기 때문에, 신호 D에 대한 신호 B의 신호 지연 Skew의 발생을 억제할 수 있다. 그 결과, 출력 신호 OUT로서 오동작 신호 SH가 발생되는 것을 적합하게 억제할 수 있다.

(2) N 채널 MOS 트랜지스터 TN40의 소스와 그라운드 사이에 고저항 소자 R을 설치했다. 이에 따르면, 전원 레벨이 안정된 후에 H 레벨의 신호 B가 노드 N42, N43에 입력되었을 때에, 고저항 소자 R을 통하여 그라운드로 향하여 흐를 가능성이 있는 직류 전류가 흐르는 것을 적합하게 억제할 수 있다. 이로써, 타이밍 조정 회로 T4의 추가에 의한 소비 전류의 증대를 적합하게 억제할 수 있다.

(다른 실시형태)

한편, 상기 실시형태는 이것을 적절하게 변경한 이하의 형태로 실시할 수도 있다.

· 상기 제1 실시형태의 타이밍 조정 회로 T1을 콘덴서 C1로 구성하도록 구체화했지만, 용량 소자라면 특히 콘덴서에 제한되지 않는다. 예컨대, 도 8에 도시한 바와 같이, 타이밍 조정 회로 T1을 트랜지스터 소자로 구성한 게이트 용량 G1로 구성하도록 하더라도 좋다. 이에 의해서도, 제1 실시형태와 동일한 효과를 얻을 수 있다.

· 상기 제2 실시형태의 타이밍 조정 회로 T2를 콘덴서 C2로 구성하도록 구체화했지만, 용량 소자라면 특히 콘덴서에 제한되지 않는다. 예컨대, 도 9에 도시한 바와 같이, 타이밍 조정 회로 T2를 트랜지스터 소자로 구성한 게이트 용량 G2로 구성하도록 하더라도 좋다. 이에 의해서도, 제2 실시형태와 동일한 효과를 얻을 수 있다.

· 상기 제3실시형태의 타이밍 조정 회로 T3을 콘덴서 C3으로 구성하도록 구체화했지만, 용량 소자라면 특히 콘덴서에 제한되지 않는다. 예컨대, 도 10에 도시한 바와 같이, 타이밍 조정 회로 T3을 트랜지스터 소자로 구성한 게이트 용량 G3으로 구성하도록 하더라도 좋다. 이에 의해서도, 제3 실시형태와 동일한 효과를 얻을 수 있다.

· 도 11에 도시한 바와 같이, 제4 실시형태의 타이밍 조정 회로 T4의 고저항 소자 R을 N 채널 MOS 트랜지스터 TN41로 변경하더라도 좋다. 여기서, 이 N 채널 MOS 트랜지스터 TN41은 트랜지스터 TP11의 온 저항값보다도 충분히 높은 온 저항값(고(高)온 저항값)을 갖도록 설정되어 있다. 이에 따르면, 제4 실시형태와 동일한 효과를 얻을 수 있다.

· 상기 제4 실시형태의 타이밍 조정 회로 T4에 있어서의 고저항 소자 R을 생략하도록 하더라도 좋다.

· 상술한 각 실시형태의 타이밍 조정 회로 T1∼T4를 여러 가지로 조합하여, 출력 버퍼 회로에 추가하도록 하더라도 좋다. 예컨대, 제1 실시형태의 타이밍 조정 회로 T1과 제2 실시형태의 타이밍 조정 회로 T2를 구비한 출력 버퍼 회로를 구성하도록 하더라도 좋다. 또한, 제3 실시형태의 변형예의 타이밍 조정 회로 T3과 제4 실시형태의 변형예의 타이밍 조정 회로 T4를 구비한 출력 버퍼 회로를 구성하도록 하더라도 좋다. 나아가서는, 제1 실시형태의 타이밍 조정 회로 T1과, 제2 실시형태의 타이밍 조정 회로 T2와, 제4 실시형태의 타이밍 조정 회로 T4를 구비한 출력 버퍼 회로를 구성하도록 하더라도 좋다.

· 상기 각 실시형태에서는, 전원 기동시에 있어서, 신호 B를 신호 D보다도 빠르게 하강하도록 했지만, 신호 B와 신호 D가 동시에 하강하도록 하더라도 좋다.

· 상기 제2∼제4 실시형태에 있어서의 외부 출력 인터페이스 전원 전위 VDH를, 반도체 칩 코어 측의 전원 전위 VDL보다도 낮은 전압으로 설정하도록 하더라도 좋다.

도 1은 제1 실시형태의 출력 버퍼 회로를 도시하는 회로도이다.

도 2는 제1 실시형태의 전원 레벨 안정시의 동작을 도시하는 파형도이다.

도 3의 (a)∼(e)는 각각 제1 실시형태의 전원 기동시의 동작을 도시하는 파형도이다.

도 4는 제2 실시형태의 출력 버퍼 회로를 도시하는 회로도이다.

도 5의 (a)∼(c)는 각각 제2 실시형태의 전원 기동시의 동작을 도시하는 파형도이다.

도 6은 제3 실시형태의 출력 버퍼 회로를 도시하는 회로도이다.

도 7은 제4 실시형태의 출력 버퍼 회로를 도시하는 회로도이다.

도 8은 다른 예의 타이밍 조정 회로를 도시하는 회로도이다.

도 9는 다른 예의 타이밍 조정 회로를 도시하는 회로도이다.

도 10은 다른 예의 타이밍 조정 회로를 도시하는 회로도이다.

도 11은 다른 예의 타이밍 조정 회로를 도시하는 회로도이다.

도 12는 종래의 출력 버퍼 회로를 도시하는 회로도이다.

도 13의 (a)∼(d)는 각각 종래의 전원 기동시의 동작을 도시하는 파형도이다.

<도면의 주요 부분에 대한 부호의 설명>

A : 데이터 입력 신호 B : 제1 신호

C : 제어 입력 신호 D : 제2 신호

T1, T4 : 타이밍 조정 회로(제1 조정 회로)

T2, T3 : 타이밍 조정 회로(제2 조정 회로)

C1∼C3 : 콘덴서(용량 소자) G1∼G3 : 게이트 용량(용량 소자)

TN11 : N 채널 MOS트랜지스터(입력측 트랜지스터)

TN40 : 제1 N 채널 MOS 트랜지스터

TN41 : 제2 N 채널 MOS 트랜지스터

R : 고저항 소자 42 : 인버터 회로

Claims

반도체 칩 코어 측의 전원 전위와 그라운드 기준 전위를 진폭 범위로 하는 데이터 입력 신호에 기초하여, 상기 반도체 칩 코어 측의 전원 전위와는 상이한 전압으로 설정된 외부 출력 인터페이스 전원 전위와 상기 그라운드 기준 전위를 진폭 범위로 하는 제1 신호를 출력하는 제1 레벨 컨버터와,

상기 반도체 칩 코어 측의 전원 전위와 상기 그라운드 기준 전위를 진폭 범위로 하는 제어 입력 신호에 기초하여, 상기 외부 출력 인터페이스 전원 전위와 상기 그라운드 기준 전위를 진폭 범위로 하는 제2 신호를 출력하는 제2 레벨 컨버터와,

상기 제1 신호와 상기 제2 신호에 기초하여, 상기 그라운드 기준 전위(로우 레벨), 상기 외부 출력 인터페이스 전원 전위(하이 레벨) 및 하이 임피던스의 3값을 출력 신호로서 출력하는 출력 회로를 구비한 출력 버퍼 회로에 있어서,

전원 기동시에 있어서, 상기 제2 신호에 대한 상기 제1 신호의 하강 지연을 보상하는 타이밍 조정 회로를 구비한 것을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서, 상기 타이밍 조정 회로는, 전원 기동시에 있어서의 상기 제1 신호의 하강을 진상(進相)(advance)시키도록 타이밍을 조정하는 제1 조정 회로를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제2항에 있어서, 상기 외부 출력 인터페이스 전원 전위는, 상기 반도체 칩 코어 측의 전원 전위보다도 높은 전압으로 설정되고,

상기 제1 조정 회로는, 전원 기동시에, 데이터 입력 신호에 기초한 하이 레벨의 신호가 입력되는 제1 레벨 컨버터의 입력측 트랜지스터의 게이트와, 상기 제1 신호가 출력되는 제1 레벨 컨버터의 출력 단자와의 사이에 접속되는 용량 소자를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제2항 또는 제3항에 있어서, 상기 제1 조정 회로는, 상기 제1 신호가 출력되는 상기 제1 레벨 컨버터의 출력 단자에 게이트와 드레인이 접속되고, 소스가 상기 그라운드 기준 전위 측에 접속되는 제1 N 채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제4항에 있어서, 상기 제1 조정 회로는, 상기 제1 N 채널 MOS 트랜지스터의 소스와 상기 그라운드 기준 전위와의 사이에 접속되는 고저항 소자를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제4항에 있어서, 상기 제1 조정 회로는, 게이트가 상기 제1 레벨 컨버터의 출력 단자에 접속되고, 드레인이 상기 제1 N 채널 MOS 트랜지스터의 소스에 접속되고, 소스가 상기 그라운드 기준 전위에 접속되며, 높은 온 저항값을 갖는 제2 N 채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 타이밍 조정 회로는, 전원 기동시에 있어서의 상기 제2 신호의 하강을 지상(遲相)(delay)시키도록 타이밍을 조정하는 제2 조정 회로를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제7항에 있어서, 상기 제2 신호를 출력하는 상기 제2 레벨 컨버터의 출력 단자는, 출력 회로의 인버터 회로에 접속되고,

상기 제2 조정 회로는, 상기 인버터 회로와 병렬로 접속되는 용량 소자를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제7항에 있어서, 상기 제2 조정 회로는, 상기 제2 레벨 컨버터의 출력 단자와 상기 외부 출력 인터페이스 전원 전위와의 사이에 접속되는 용량 소자를 포함하는 것을 특징으로 하는 출력 버퍼 회로.