DE69716308T2

DE69716308T2 - Ausgangspufferschaltung

Info

Publication number: DE69716308T2
Application number: DE69716308T
Authority: DE
Inventors: Hideki Taniguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-05-01
Filing date: 1997-05-01
Publication date: 2003-03-06
Anticipated expiration: 2017-05-02
Also published as: KR20010012143A; DE69716308D1; EP0980145A4; CN1254456A; EP0980145B1; US6278294B1; EP0980145A1; WO1998051012A1; KR100354305B1

Description

TECHNISCHES GEBIET

Die vorliegende Erfindung bezieht sich auf eine Ausgangspufferschaltung, die ausgerüstet ist mit einer Funktion des Umsetzens vom Signalpegel zwischen unterschiedlichen Stromversorgungsspannungen und insbesondere auf eine Ausgangspufferschaltung, die in ihrer letzten Stufe mit MOS- Transistoren bestückt ist.

STAND DER TECHNIK

Fig. 1 ist ein Schaltbild einer herkömmlichen Ausgangspufferschaltung, die beispielsweise offenbart ist im Dokument JP 9 038 339 A, die die Konfiguration einer Ein/Ausgabeschaltung einer integrierten Halbleitereinrichtung darstellt, die ausgestattet ist mit einer Signalpegelumsetzfunktion. Bei einem Ausgangspuffer einer Schnittstellenschaltung, die verwendet wird zwischen integrierten Halbleitereinrichtungen, die mit verschiedenen Versorgungsspannungen arbeiten, wird ein derartiger Signalpegelumsetzer des Halbzwischenspeichertyps, wie er dargestellt ist, verwendet zum Umsetzen des internen Signalpegels aus einer niedrigen in eine höhere Spannung, und die Ausgangsstufe ist gebildet durch eine Gegentaktschaltung, die eine letzte Pufferstufe besitzt, die aus CMOS-strukturierten Invertergates besteht und aus NMOS-NMOS-Transistoren besteht.
Beabsichtigt auszusagen durch integrierte Halbleitereinrichtungen, die die Signalumsetzfunktion besitzen, ist eine integrierte Halbleiterschaltungseinrichtung, die ausgestattet ist mit einer Funktion, durch die die Signalspannung, bereitgestellt von einer Einrichtung, die als Stromversorgungsspannung in einer Großintegrationsschaltung (LSI-Schaltung) arbeitet, wird der Pegel umsetzt zur Ausgabe an eine externe Schaltung, die mit einer Stromversorgungsspannung arbeitet, die sich von derjenigen der internen Schaltung unterscheidet, und einer Funktion, durch die ein Signal, bereitgestellt aus der Einrichtung, die als eine externe Stromversorgung dient, mit einer Spannung, die sich von der internen unterscheidet, wird der Pegel umgesetzt in die Signalspannung der internen Schaltung zur Eingabe in diese.
In Fig. 1 bedeutet Bezugszeichen 1 einen Eingabe/Ausgabeanschluß; Bezugszeichen 2 bedeutet einen Steueranschluß; Bezugszeichen 3 bedeutet einen Eingangsanschluß; Bezugszeichen 4a und 4b bedeuten erste Stromversorgungspotentialpunkte, an die eine erste Stromversorgungsspannung VDD1 angelegt wird, und zweite Stromversorgungspotentialpunkte, an die eine zweite Stromversorgungsspannung VDD2 angelegt wird; Bezugszeichen 5 bedeutet Massepotentialpunkte, denen das Massepotential GND zugeführt wird; Bezugszeichen 6 bedeutet eine Ein/Ausgabesteuerschaltung; Bezugszeichen 7a und 7b bedeuten einen Umsetzschaltungsblock beziehungsweise einen zweiten Umsetzschaltungsblock; und Bezugszeichen 8a bedeutet eine Pufferschaltung. Diese Schaltungselemente bilden eine Ausgangspufferschaltung 91a. Bezugszeichen 10 bedeutet einen Eingangspuffer, und Bezugszeichen 11 bedeutet eine elektrostatische Schutzschaltung.
Mit dem Ein/Ausgangsanschluß 1 verbunden ist eine interne Schaltung über den Eingangspuffer 10. Weiter verbunden mit dem Ein/Ausgangsanschluß 1 über die Ausgangspufferschaltung 91a sind der Steueranschluß 2, der beliefert wird mit einem Steuersignal IN1 aus der internen Schaltung, und dem internen Anschluß 3, der beliefert wird mit einem Ausgangssignal IN2 aus der internen Schaltung.
Die Ausgangspufferschaltung 91a setzt sich prinzipiell zusammen aus der Ein/Ausgangssteuerschaltung 6, der Signalpegelumsetzschaltung 7 und der Pufferschaltung 8a, und der Steueranschluß 2 und der Eingangsanschluß 3 sind verbunden mit der Ein/Ausgangssteuerschaltung 6. Die
Ein/Ausgangssteuerschaltung 6 gibt ab an die Signalpegelumsetzschaltung 7, und die Signalpegelumsetzschaltung 7 gibt ab an die Pufferschaltung 8 über Verbindungspunkte N13 und N23.
Die Ein/Ausgangssteuerschaltung 6 und der erste Umsetzschaltungsblock 7a, die den ersten Teil der Signalpegelumsetzschaltung 8 bilden, arbeiten mit der ersten Stromversorgungsspannung VDD1, welches auch die Stromversorgungsspannung der internen Schaltung ist, und dem Massepotential GND. Andererseits arbeitet die zweite Umsetzschaltung, die den zweiten Halbteil der Signalpegelumsetzschaltung 7 bildet, und die Pufferschaltung 8a mit der Stromversorgungsspannung VDD2, die generell höher ist im Spannungspegel als die erste Stromversorgungsspannung VDD1 und dem Massepotential. Die erste Stromversorgungsspannung VDD1 und die zweite Stromversorgungsspannung VDD2 werden geliefert über die Stromversorgungspotentialpunkte 4a beziehungsweise 4b, und das Massepotential GND wird über die Massepotentialpunkte 5 geliefert.
Nachstehend beschrieben sind Fälle, bei denen das Steuersignal IN1 und das Ausgangssignal IN2, die die Steueranschlüsse 2 beziehungsweise 3 beaufschlagen, den H-Pegel haben und den L-Pegel.
Wenn das Steuersignal IN1 auf H-Pegel ist, ist das Ausgangssignal IN2 auf L-Pegel, und die Signalpegelumsetzschaltung 7 zwingt die Verbindungspunkte N13 und N23 auf den L-Pegel (das Massepotential GND) beziehungsweise den H-Pegel (die zweite Stromversorgungsspannung VDD2). Im Ergebnis sperren die Transistoren Q13 und Q14 der Pufferschaltung 8a beide, indem sie die Pufferschaltung 8a in einen Hochimpedanzzustand bezüglich dem Ein/Ausgangsanschluß 1 bringen. Von daher wird ein externes Signal, geliefert an den Ein-/Ausgangsanschluß 1, übertragen zum Eingangspuffer 10 ohne Verlust.
Wenn andererseits das Steuersignal IN1 auf L-Pegel ist und das Ausgangssignal IN2 auf L-Pegel ist, zwingt die Signalpegelumsetzschaltung 7 sowohl die Verbindungspunkte N13 als auch N23 auf den L-Pegel. Im Ergebnis werden die Transistoren Q13 und Q14 der Pufferschaltung 8a leitend beziehungsweise sperrend, indem sie den Ein-/Ausgangsanschluß 1 auf L-Pegel bringen.
Wenn das Steuersignal IN1 auf L-Pegel ist und das Ausgangssignal IN1 auf H-Pegel, zwingt die Signalpegelumsetzschaltung 7 sowohl die Verbindungspunkte N13 als auch N14 auf H-Pegel. Im Ergebnis werden die Transistoren Q13 und Q14 der Pufferschaltung 8a leitend beziehungsweise sperrend, indem der Ein-/Ausgangspegel 1 auf H-Pegel geht.
Fig. 2 veranschaulicht in schematischer Weise im Abschnitt der Transistoren Q13 und Q14, die die letzte Stufe der Pufferschaltung 8a bilden. Bezugszeichen 1 bedeutet einen Ein- /Ausgabeanschluß, Bezugszeichen 4b bedeutet einen zweiten Stromversorgungspotentialpunkt, Bezugszeichen 5 bedeutet einen Massepotentialpunkt und Bezugszeichen N15 und N24 bedeuten Verbindungspunkte. In P-Wannen auf einem P-dotierten Halbleitersubstrat, verbunden mit dem Massepotentialpunkt GND, sind die NMOS-Transistoren Q13 und Q14 gebildet. Der NMOS- Potentialpunkt 4b, dessen Gateelektrode verbunden ist mit dem Verbindungsabschnitt N15, dessen Sourceelektrode, verbunden mit dem Ein-/Ausgangsanschluß 1 und das P-Wannenpotential ist mit dem Massepotentialpunkt 5 verbunden. Der NMOS-Transistor Q14 hat eine Sourceelektrode, die verbunden ist mit dem Massepotentialpunkt 5, eine Gateelektrode, die mit dem Verbindungspunkt N24 verbunden ist, eine Drainelektrode, die mit dem Ausgangsanschluß 1 verbunden ist, und eine P-Wanne, die mit dem Massepotentialpunkt 5 verbunden ist.
Fig. 3 ist ein Schaltungsbild eines anderen Beispiels der herkömmlichen Ausgangspufferschaltung, die die Konfiguration einer Ein-/Ausgabeschaltung einer integrierten Halbleiterschaltungseinrichtung darstellt, die ausgestattet ist mit der Möglichkeit der Signalpegelumsetzung. Bezugszeichen 8b bedeutet eine Pufferschaltung, die Bestandteil der Pufferschaltung 8a der in Fig. 1 gezeigten Konfiguration ist. Genauer gesagt, die Pufferschaltung 8b hat eine CMOS- Gegentaktausgangsstufe durch Ersetzen eines PMOS-Transistors Q15 gegen den NMOS-Transistor Q13 in der letzten Stufe der Pufferschaltung 8a und verzichtet auf ein Invertergate G18. Bezugszeichen 91b bedeutet die Ausgangspufferschaltung.
Fig. 4 stellt einen Abschnitt der Transistoren Q15 und Q14 dar, die die letzte Stufe der Pufferschaltung 8b bilden. Bezugszeichen 1 bedeutet einen Ein-/Ausgabeanschluß, 4b einen zweiten Stromversorgungspotentialpunkt 5, 5 einen Massepotentialpunkt, N14 und N15 Verbindungspunkte und Bezugszeichen Q14 und Q15 bedeuten einen NMOS- beziehungsweise einen PMOS-Transistor. In einer P-Wanne auf einem P-dotierten Halbleitersubstrat, das verbunden ist mit dem Massepotentialpunkt GND, ist der NMOS-Transistor Q14 gebildet, dessen Sourceelektrode verbunden ist mit dem Ein- /Ausgangsanschluß 1, und dessen P-Wannenpotential verbunden ist mit dem Massepotentialpunkt 5. Andererseits ist der PMOS- Transistor Q15 in einer N-Wanne gebildet, und die Sourceelektrode ist mit dem zweiten Stromversorgungspotentialpunkt 4b verbunden, und die Gateelektrode, die mit dem Verbindungspunkt N14 verbunden ist, und die Drainelektrode ist mit dem Ein-/Ausgangsanschluß 1 verbunden.
Auch mit einem solchen Aufbau führt die Schaltung dieselben Operationen durch, wie sie in Hinsicht auf Fig. 1 beschrieben wurden. Das heißt, wenn das Gate mit einem H-Pegel oder mit einem L-Pegel beliefert wird, arbeitet der NMOS-Transistor Q14 und der PMOS-Transistor Q15 invers zueinander, da aber die Pufferschaltung 8b von Fig. 3 kein Invertergate G18 hat, wird keine Signalpegelumkehr auftreten, und beide Transistoren werden letztlich in derselben Art arbeiten.
Wenn die traditionelle Ausgangspufferschaltung, die ausgerüstet ist mit der Signalpegelumsetzungsfähigkeit, ihre normale Ausgabeoperation ausführt, nehmen die Potentiale an den Verbindungspunkten N13 und N23 einen beliebigen der drei Zustände (H-Pegel, H-Pegel), (L-Pegel, L-Pegel) und (L-Pegel, H- Pegel) an, wie anhand der beiden zuvor beschriebenen Beispiele.
Im Falle, bei dem die erste Stromversorgungsspannung VDD1 nicht im Anfangszustand angeliefert wurde, bei dem die zweite Stromversorgungsspannung VDD2 bereits vorhanden war, werden jedoch die Werte jeweiliger Teile in der Signalpegelumsetzschaltung 7 nicht uneindeutig bestimmt. In Fig. 1 treten als Beispiel das Paar von Potentialen an den Verbindungspunkten N13 und N23 in den Zustand (H-Pegel, L-Pegel) ein. Dies führt eine Situation herbei, bei der die MOS- Transistoren Q13 und Q14 (Q15, Q14 in Fig. 3) beide gleichzeitig leitend werden, was den Anlaß zu einem Problem gibt, daß der nicht erforderliche Strom, beispielsweise ein Strom, der zwischen dem zweiten Stromversorgungspotentialpunkt 4b und dem Massepotentialpunkt 5 fließt.
Die vorliegende Erfindung beabsichtigt, ein derartiges Problem, wie es zuvor beschrieben wurde, zu lösen, und hat zur Aufgabe, eine Ausgangspufferschaltung eines Schaltungsaufbaus bereitzustellen, der in einem Zustand eine Rücksetzung herbeiführen würde, bei der ein Potential entsprechend der Logik bereitgestellt ist, der durch die Transistoren fließt, die die letzte Stufe der Ausgangspufferschaltung bilden.

OFFENBARUNG DER ERFINDUNG

Eine in Patentanspruch 1 angegebene Ausgangspufferschaltung nach der vorliegenden Erfindung ist ausgestattet mit: ersten und zweiten Potentialpunkten, die erste beziehungsweise zweite Potentiale bereitstellen; einem Ausgangspunkt; einem ersten Leitungssteuerelement, das ein Steuerende zum Bereitstellen eines dritten Potentials gemäß einem der binären logischen Werte besitzt, bestehend aus einem ersten logischen Pegel und einem zweiten logischen Pegel, die einander komplementär sind und die das Leiten zwischen dem ersten und dem zweiten Potentialpunkt zulassen und sperren, wenn das dritte Potential dem ersten logischen Pegel beziehungsweise dem zweiten logischen Pegel entspricht; einem zweiten Leitungssteuerelement, das ein Steuerende besitzt, um ein viertes Potential gemäß einem der binären logischen Werte bereitzustellen, bestehend aus einem dritten logischen Pegel und einem vierten logischen Pegel, die einander komplementär sind und die das Leiten zwischen dem zweiten Potentialpunkt und dem Ausgangspunkt zulassen oder sperren, wenn das vierte Potential dem dritten logischen Pegel beziehungsweise dem vierten logischen Pegel entspricht; einem Logiksignalerzeugungsmittel zur Durchgangsstromerfassung für das Erzeugen eines Durchgangsstromerfassungssignals, das beginnt, wenn das dritte Potential und das vierte Potential dem ersten logischen Pegel beziehungsweise dem dritten logischen Pegel entspricht; und mit einem logischen Zwangsanlegemittel, das auf das Durchgangsstromerfassungssignal anspricht, um eines der ersten logischen Anlegefunktionen des zwangsweisen Anlegens vom zweiten logischen Pegels auszuführen, um das Steuerende des ersten Leitungssteuerelements und eine zweite logische Anlegefunktion des zwangsweisen Anlegens vom vierten logischen Pegel an das Steuerende des zweiten Leitungssteuerelements anzulegen.
Selbst wenn mit diesem Schaltungsaufbau die Ausgangspufferschaltung eintritt in einen Logikzustand, bei dem ein durchfließender Strom durch das erste und das zweite Leitungssteuerelement, weil das erste Leitungssteuerelement die erste Logik empfängt und das Leiten zwischen dem ersten Potentialpunkt und dem Ausgangspunkt ermöglicht, und weil das zweite Leitungssteuerelement die dritte Logik empfängt und das Leiten zwischen dem zweiten Potentialpunkt und dem Ausgangspunkt ermöglicht, gibt das Feststellogikerzeugungsmittel für den durchgehenden Strom ein Durchgangsstromfeststellsignal ab an das Zwangslogikanlegemittel, welches wiederum die zweite Logik an das Steuerende zwangsweise anlegt vom ersten Leitsteuerelement oder die vierte Logik an das Steuerende des zweiten Leitsteuerelements, wodurch der Logikzustand vermieden wird, bei dem Strom durchfließt.
In einer in Patentanspruch 2 angegebenen Ausgangspufferschaltung sind der erste logische Pegel und der dritte logische Pegel aneinander komplementär.
Mit diesem Aufbau entsprechen die Pegel von der ersten und der dritten Logik einander, die bei der Signalumsetzung oder dergleichen Kompatibilität bereitstellen.
In einer in Patentanspruch 2 angegebenen Ausgangspufferschaltung enthält das logische Zwangsanlegemittel ein erstes Schaltmittel, das ein Ende zum Verbinden des Steuerendes vom ersten Leitungssteuerelement mit dem anderen Ende zum Bereitstellen eines fünften Potentials gemäß dem zweiten logischen Pegel enthält und als Reaktion auf den Start des Durchgangsstromerfassungssignals leitet.
Im Falle, bei dem das erste und das zweite Steuerelement für elektrisches Leiten eintritt in den ersten beziehungsweise in den zweiten Logikzustand und das Durchgangsstromfeststellsignal startet, leitet das erste Umschaltmittel und legt die zweite Logik an das Steuerende des ersten Steuerelements für elektrisches Leiten, um dadurch das erste und das zweite Steuerelement für elektrisches Leiten in den zweiten und dritten Logikzustand zu versetzen, um das Erzeugen des Durchgangsstromes zu vermeiden.
In einer in Patentanspruch 4 angegebenen Ausgangspufferschaltung verfügt das logische Zwangsanlegemittel über ein zweites Schaltmittel, das ein Ende zum Verbinden mit dem Steuerende des zweiten Leitungssteuerelements und das andere Ende zum Bereitstellen eines fünften Potentials gemäß dem vierten logischen Pegel enthält und als Reaktion auf den Start des Durchgangsstromerfassungssignals leitet.
Im Falle, bei dem mit diesem Aufbau das erste und das zweite Steuerelement für elektrisches Leiten eintritt in den ersten beziehungsweise dritten Logikzustand und das Durchgangsstromfeststellsignal startet, leitet das erste Umschaltmittel und legt die vierte Logik an das Steuerende des zweiten Steuerelements für elektrisches Leiten an, wodurch das erste und das zweite Steuerelement für elektrisches Leiten in den ersten und vierten Logikzustand versetzt wird, um das Erzeugen des Durchgangsstromes zu vermeiden.
In einer in Patentanspruch 5 angegebenen Ausgangspufferschaltung verfügt das erste Leitungssteuerelement über einen ersten MOS-Transistor eines ersten Leitfähigkeitstyps, der ein Gate und einen Satz von Elektroden besitzt, die mit dem ersten Potentialpunkt beziehungsweise dem Ausgangspunkt verbunden sind, und über eine erste Anzahl von Invertergates, die in Serie geschaltet sind zwischen dem Steuerende des ersten Leitungssteuerelements und dem Gate vom ersten MOS-Transistor; und das zweite Leitungssteuerelement verfügt über einen zweiten MOS-Transistor des ersten Leitfähigkeitstyps, der ein Gate und einen Satz Elektroden besitzt, die mit dem zweiten Potentialpunkt beziehungsweise mit dem Ausgangspunkt verbunden sind, und über eine zweite Anzahl von Invertergates, die in Serie geschaltet sind zwischen dem Steuerende des zweiten Leitungssteuerelements und dem Gate vom zweiten MOS-Transistor, wobei die zweite Zahl eine ungradzahlige Differenz von der ersten Zahl ist.
Die letzte Stufe der Pufferschaltung mit diesem Aufbau kann gebildet sein aus einem Paar NMOS-Transistoren, und von daher als NMOS-NMOS-Gegentakttyp arbeiten.
In einer in Patentanspruch 6 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das als Durchgangsstromfeststellsignal die UND-Verknüpfung derselben Logik wie diejenige gemäß dem dritten Potential mit einem Logikpegel, der komplementär zu demjenigen gemäß dem vierten Potential ist, ausgibt; und dadurch, daß das logische Zwangsanlegemittel die erste logische Anlegefunktion ausführt, wenn es denselben Logikpegel wie derjenige gemäß dem Durchgangsstromerfassungssignal empfängt.
Mit diesem Aufbau kann das Logikgate des Durchgangsstromfeststell-Logikerzeugungsmittel zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstroms gebildet werden durch eine Kombination eines NAND-Gliedes und eines Invertergliedes.
In einer in Patentanspruch 7 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das die NICHT- Verknüpfung der UND-Verknüpfung vom Logikpegel ausgibt, komplementär zu demjenigen gemäß dem dritten Potential mit demselben Logikpegel wie derjenige gemäß dem vierten Potential; und daß das logische Zwangsanlegemittel die erste Logikanlegefunktion ausübt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.
Das Logikglied des Durchgangsstromfeststell- Logikerzeugungsmittels dieses Aufbaus zum Ausführen der Verarbeiten zum Feststellen des Durchgangsstromes kann gebildet werden aus einem NOR-Glied.
In einer in Patentanspruch 8 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das als das Durchgangsstromerfassungssignal die NICHT-Verknüpfung der UND- Verknüpfung desselben Logikpegels abgibt wie derjenige gemäß dem dritten Potential mit einem Logikpegel, der demjenigen gemäß dem vierten Potential komplementär ist; und daß das Zwangslogikanlegemittel die erste Logikanlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.
Mit diesem Aufbau kann das Logikglied des durchgehenden Stromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zur Feststellung des Durchgangsstromes gebildet sein mit einem NAND-Glied.
In einer in Patentanspruch 9 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das als Durchgangsstromerfassungssignal die UND-Verknüpfung desselben Logikpegels abgibt, wie derjenige gemäß dem dritten Potential mit dem Logikpegel, der komplementär zu demjenigen gemäß dem vierten Potential ist; und dadurch, daß das logische Zwangsanlegemittel die zweite logische Anlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes gebildet sein aus einer Kombination eines NAND-Gliedes und eines Invertergliedes.
In einer in Patentanspruch 10 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das die NICHT- Verknüpfung der UND-Verknüpfung der Logik ausgibt, die komplementär zu derjenigen gemäß dem dritten Potential mit demselben Logikpegel ist wie dasjenige gemäß dem vierten Potential; und dadurch, daß das logische Zwangsanlegemittel die zweite logische Anlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes aus einem NOR-Glied aufgebaut sein.
In einer in Patentanspruch 11 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über eine Logikgate, das als das Durchgangsstromerfassungssignal die NICHT-Verknüpfung der UND- Verknüpfung desselben Logikpegels ausgibt wie derjenige gemäß dem dritten Potential mit einer Logik, die komplementär zu derjenigen gemäß dem vierten Potential ist; und dadurch, daß das Zwangslogikanlegemittel die zweite Logikanlegefunktion ausführt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes aus einem NAND-Glied gebildet sein.
In einer in Patentanspruch 12 angegebenen Ausgangspufferschaltung verfügt das erste Leitungssteuerelement über einen ersten MOS-Transistor eines ersten Leitfähigkeitstyps, der ein Gate und einen Satz von Elektroden besitzt, die mit dem ersten Potentialpunkt beziehungsweise dem Ausgangspunkt verbunden sind, und eine erste Zahl von Invertergates, die in Serie geschaltet sind zwischen dem Steuerende des ersten Leitungssteuerelements und dem Gate vom ersten MOS-Transistor; und das zweite Leitungssteuerelement verfügt über einen zweiten MOS-Transistor eines zweiten Leitfähigkeitstyps, der komplementär zum ersten Leitfähigkeitstyp ist, der ein Gate und einen Satz von Elektroden besitzt, die mit dem zweiten Potentialpunkt beziehungsweise dem Ausgangspunkt verbunden sind, und eine zweite Zahl von Invertergates, die in Serie geschaltet sind zwischen dem Steuerende des zweiten Leitungssteuerelements und dem Gate vom zweiten MOS-Transistor, wobei die zweite Zahl eine gradzahlige Differenz von der ersten Zahl ist.
Mit diesem Aufbau kann die letzte Stufe der Pufferschaltung aus einem PMOS-Transistor und einem NMOS-Transistor aufgebaut sein, wie ein CMOS im Gegentaktbetrieb.
In einer in Patentanspruch 13 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das als das Durchgangsstromerfassungssignal die UND-Verknüpfung desselben Logikpegels abgibt wie derjenige gemäß dem dritten Potential mit einer Logik, die komplementär zu derjenigen gemäß dem vierten Potential ist; und dadurch, daß das Zwangslogikanlegemittel die erste Logikanlegefunktion ausführt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes aus der Kombination eines NAND-Gliedes und eines Invertergliedes gebildet sein.
In einer in Patentanspruch 14 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das die NICHT- Verknüpfung der UND-Verknüpfung einer Logik ausgibt, die komplementär zu derjenigen gemäß dem dritten Potential mit demselben Logikpegel ist wie dasjenige gemäß dem vierten Potential; und dadurch, daß das Zwangslogikanlegemittel die erste Logikanlegefunktion ausführt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes aus einem NOR-Glied gebildet sein.
In einer in Patentanspruch 15 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das als das Durchgangserfassungssignal die NICHT-Verknüpfung der UND- Verknüpfung von derselben Logik ausgibt wie dasjenige gemäß dem dritten Potential mit dem Logikpegel, der komplementär zu demjenigen gemäß dem vierten Potential ist; und dadurch, daß das Zwangslogikanlegemittel die erste Logikanlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes aus einem NAND-Glied gebildet sein.
In einer in Patentanspruch 16 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das als das Durchgangsstromerfassungssignal die UND-Verknüpfung desselben Logikpegels ausgibt wie derjenige gemäß dem dritten Potential mit einer Logik, die komplementär zu derjenigen gemäß dem vierten Potential ist; und das Zwangslogikanlegemittel führt die zweite Logikanlegefunktion aus, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes gebildet sein aus einer Kombination eines NAND-Gliedes und eines Invertergliedes.
In einer in Patentanspruch 17 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das die NICHT- Verknüpfung der UND-Verknüpfung einer Logik ausgibt, die komplementär zu derjenigen gemäß dem dritten Potential mit demselben Logikpegel ist, wie derjenige gemäß dem vierten Potential; und dadurch, daß das Zwangslogikanlegemittel die zweite Logikanlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes aus einem NOR-Glied gebildet sein.
In einer in Patentanspruch 18 angegebenen Ausgangspufferschaltung verfügt das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate, das als das Durchgangsstromerfassungssignal die NICHT-Verknüpfung der UND- Verknüpfung von demselben Logikpegel abgibt wie derjenige gemäß dem dritten Potential mit einem Logikpegel, der komplementär zu demjenigen gemäß dem vierten Potential ist; und das Zwangslogikanlegemittel führt die zweite Logikanlegefunktion aus, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.
Mit diesem Aufbau kann das Logikglied des Durchgangsstromfeststell-Logikerzeugungsmittels zum Ausführen der Verarbeitung zum Feststellen des Durchgangsstromes aus einem HAND-Glied gebildet sein.
In einer in Patentanspruch 19 angegebenen Ausgangspufferschaltung enthält ein erstes Stromversorgungspegelsystem eine Signalpegelumsetzschaltung, die das dritte und vierte Potential auf der Grundlage wenigstens eines ersten Signals binärer Logik bereitstellt; und das erste bis vierte Potential entspricht jeweils einem der logischen Binärwerte in einem zweiten Stromversorgungspegelsystem, das sich vom ersten Stromversorgungspegelsystem unterscheidet.
Hierdurch kann die Ausgangspufferschaltung aufgebaut sein mit der Möglichkeit zu einer Signalpegelumsetzung.
In einer in Patentanspruch 20 angegebenen Ausgangspufferschaltung enthält das erste Stromversorgungspegelsystem ein Ausgangssteuerteil, das ein erstes Signal als Reaktion auf ein zweites Signal eines Paares von Signalen vom binären Logikpegel abgibt und ein Paar des dritten und vierten Potentials einem Paar erster und vierter Logikpegel entspricht, einem Paar zweiter und dritten Logikpegel oder einem Paar zweiter und vierter Logikpegel.
Hierdurch kann die Ausgangspufferschaltung so aufgebaut sein, daß sie einen Ausgangssteuerteil des Dreizustandstyps bei der Stufe hat, die der Signalpegelumsetzschaltung vorausgeht.
In einer in Patentanspruch 21 angegebenen Ausgangspufferschaltung verfügt die Signalpegelumsetzschaltung über eine erste Hälfte, die sich zusammensetzt aus einer Vielzahl von MOS-Transistoren, um eine logische Verarbeitung des ersten Signals auszuführen, und über eine zweite Hälfte, die sich zusammensetzt aus einer Vielzahl von MOS-Transistoren, um das dritte und vierte Potential bereitzustellen, das zweite Stromversorgungspegelsystem weist eine Potentialdifferenz auf, die größer ist als im ersten Stromversorgungspegelsystem, und die Vielzahl von MOS-Transistoren, die die zweite Hälfte bilden, weisen Isolationsfilme auf, die dicker sind als jene der MOS- Transistoren, die die erste Hälfte bilden.
Durch dickes Ausbilden der Gate-Isolierfilme der MOS- Transistoren, die im zweiten Stromversorgungspegelsystem enthalten sind, denen ein relativ hohes Potential zugeführt wird, kann ein dielektrischer Durchbruch vermieden werden.
Eine in Patentanspruch 22 angegebenen Ausgangspufferschaltung enthält ein Anpassungsmittel, das die Funktion des zwangsweisen Logikanlegemittels nur dann ausführt, wenn die Startzeit einer Detektorschaltung im Logikerzeugungsmittel für die Durchgangsstromerfassung länger als eine spezifizierte Zeit ist.
Im Falle, bei dem der Logikzustand, bei dem der Durchgangsstrom fließt, flüchtig ist wie zur Zeit des flüchtigen Umschaltens und zwangsweises Nichtanwenden der Logik ist es hierdurch möglich, das Auftreten einer Fehlfunktion durch Mittel der Rückkopplung zum gestarteten Feststellsignal des Durchgangsstromes zu vermeiden.
In einer in Patentanspruch 23 angegebenen Ausgangspufferschaltung ist das Anpassungsmittel ausgestattet mit: einem Verzögerungselement, das das Durchgangsstromerfassungssignal um eine spezifizierte Zeit verzögert und ein verzögertes Erfassungssignal abgibt; und mit einem Logikgate, das hochfährt, wenn der Logikpegel gemäß dem Durchgangsstromerfassungssignal und der Logikpegel gemäß dem verzögerten Erfassungssignal beide in einem speziellen logischen Zustand sind.
Hierdurch ist es möglich, das Auftreten einer Fehlfunktion durch Entscheiden zu vermeiden, durch das Verzögerungselement und den Logikzustand, ob die Zwangslogik zurückzukoppeln ist.
In einer in Patentanspruch 24 angegebenen Ausgangspufferschaltung ist das Verzögerungselement durch eine Gradzahl an Invertergates gebildet.
Hierdurch kann der Eingangsanschluß des Logikgliedes ein Signal empfangen, das nur durch die Übertragungszeit verzögert ist, ohne den Logikpegel zu ändern, und es ist folglich möglich, eine engere Rückkopplung zu realisieren.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein Schaltbild, das die Konfiguration eines Beispiels nach dem Stand der Technik darstellt.
Fig. 2 ist eine Querschnittsansicht der Konfiguration eines Teiles, das das obige Beispiel bildet.
Fig. 3 ist ein Schaltbild, das die Konfiguration eines anderen Beispiels nach dem Stand der Technik darstellt.
Fig. 4 ist eine Querschnittsansicht der Konfiguration eines Teiles, das das zweiterwähnte Beispiel nach dem Stand der Technik bildet.
Fig. 5 ist ein Schaltbild, das die Konfiguration von Ausführungsbeispiel 1 der vorliegenden Erfindung veranschaulicht.
Fig. 6 ist ein Schaltbild, das die Konfiguration des Ausführungsbeispiels 2 der vorliegenden Erfindung veranschaulicht.
Fig. 7 ist ein Schaltbild, das die Konfiguration des Ausführungsbeispiels 3 der vorliegenden Erfindung veranschaulicht.
Fig. 8 ist ein Schaltbild, das die Konfiguration von Ausführungsbeispiel 4 der vorliegenden Erfindung veranschaulicht.
Fig. 9 ist ein Schaltbild, das die Konfiguration von Ausführungsbeispiel 5 nach der vorliegenden Erfindung veranschaulicht.
Fig. 10 ist ein Schaltbild, das die Konfiguration von Ausführungsbeispiel 6 nach der vorliegenden Erfindung veranschaulicht.
Fig. 11 ist ein Schaltbild, das die Konfiguration einer abgewandelten Form von Ausführungsbeispiel 1 nach der vorliegenden Erfindung veranschaulicht.
Fig. 12 ist ein Schaltbild, das die Konfiguration einer abgewandelten Form von Ausführungsbeispiel 2 nach der vorliegenden Erfindung veranschaulicht.
Fig. 13 ist ein Schaltbild, das die Konfiguration einer abgewandelten Form von Ausführungsbeispiel 3 nach der vorliegenden Erfindung veranschaulicht.
Fig. 14 ist ein Schaltbild, das die Konfiguration einer abgewandelten Form von Ausführungsbeispiel 4 nach der vorliegenden Erfindung veranschaulicht.
Fig. 15 ist ein Schaltbild, das die Konfiguration einer abgewandelten Form von Ausführungsbeispiel 5 nach der vorliegenden Erfindung veranschaulicht.
Fig. 16 ist ein Schaltbild, das die Konfiguration einer abgewandelten Form von Ausführungsbeispiel 6 nach der vorliegenden Erfindung veranschaulicht.
Fig. 17 ist eine Zeittafel, die die Arbeitsweise der Schaltung gemäß Ausführungsbeispiel 1 nach der vorliegenden Erfindung unter normalen Umständen zeigt.
Fig. 18 ist eine Zeittafel, die die Arbeitsweise der Schaltung gemäß Ausführungsbeispiel 1 nach der vorliegenden Erfindung unter anomalen Umständen zeigt.

BESTE ART DES AUSFÜHRENS DER ERFINDUNG

Um das Verständnis der vorliegenden Erfindung zu erleichtern, wird anhand der beiliegenden Zeichnung eine Beschreibung gegeben zur besten Art, die vorliegende Erfindung auszuführen.

AUSFÜHRUNGSBEISPIEL 1

Fig. 5 ist ein Schaltbild einer Ausgangspufferschaltung nach einem Ausführungsbeispiel 1 der vorliegenden Erfindung, das die Konfiguration einer Ein-/Ausgangsschaltung einer integrierten Halbleiterschaltungseinrichtung darstellt, die ausgestattet ist mit der Signalpegelumsetzmöglichkeit. In Fig. 5 bedeutet Bezugszeichen 1 einen Ein-/Ausgangsanschluß; Bezugszeichen 2 bedeutet einen Steueranschluß; Bezugszeichen 3 bedeutet einen Eingangsanschluß; Bezugszeichen 4a und 4b bedeuten erste Stromversorgungspotentialpunkte, denen eine erste Stromversorgungsspannung VDD1 zugeführt wird, und zweite Stromversorgungspotentialpunkte, denen eine zweite Stromversorgungsspannung VDD2 zugeführt wird beziehungsweise; Bezugszeichen 5 bedeutet Massepotentialpunkte, denen das Massepotential-GND zugeführt ist; Bezugszeichen 6 bedeutet eine Ein-/Ausgabeschaltung; Bezugszeichen 7a und 7b bedeuten einen ersten Umsetzschaltungsblock beziehungsweise einen zweiten Umsetzschaltungsblock; Bezugszeichen 8a bedeutet eine Pufferschaltung; und Bezugszeichen 51 bedeutet eine erste Rücksetzschaltung. Diese Schaltungselemente bilden eine Ausgangspufferschaltung 9a. Bezugszeichen 10 bedeutet einen Eingangspuffer, und Bezugszeichen 11 bedeutet eine Abschirmschaltung für statische Elektrizität.
Der Ein-/Ausgangsanschluß 1 ist mit einer internen Schaltung über den Eingangspuffer 10 verbunden. Weiterhin verbunden mit dem Ein-/Ausgangsanschluß 1 über die Ausgangspufferschaltung 9a sind der Steueranschluß 2, der beliefert wird mit einem Steuersignal IN1 aus der internen Schaltung und dem Eingangsanschluß 3, der beliefert wird mit einem Ausgangssignal IN2 aus der internen Schaltung.
Die Abschirmschaltung 11 gegen statische Elektrizität geht in den Niedrigimpedanzzustand, wenn ein externes Eingangssignal hohen Potentials über den Ein-/Ausgangsanschluß geliefert wird, und in den Hochimpedanzzustand, wenn ein externes Eingangssignal mit einer Betriebsspannung niedrigen Potentials angeliefert wird, womit die Ein-/Ausgangsschaltung gegen elektrostatische Entladungsfehler gesichert ist. Die Abschirmschaltung 11 gegen statische Elektrizität ist beispielsweise gebildet unter Verwendung einer Struktur, in der eine Übergangsdiode und ein Widerstandselement unter Verwendung einer Diffusionsschicht und einer Polysiliziumschicht auf einem Substrat verbunden sind.
In Fig. 5 bedeutet Bezugszeichen VDD1 den Bereich, über den die Schaltung angesteuert wird durch das erste Stromversorgungspotential VDD1, das eine Stromlieferspannung der internen Schaltung ist, und Bezugszeichen VDD?? zeigt einen Bereich auf, über den die Schaltung vom zweiten Stromversorgungspotential VDD2 angesteuert wird, wobei VDD2 > VDD1 ist.
Der Eingangspuffer 10 ist aufgebaut aus: einer Schaltung, durch die ein externes Eingangssignal, dessen H- und L-Pegel festgelegt sind durch das zweite Stromversorgungspotential VDD2 und das Massepotential GND, unterzogen wird einer Signalpegelumsetzung auf ein Signal, dessen H- und L-Pegel festgelegt sind durch das erste Stromversorgungspotential VDD1 und das Massepotential GND; und aus einer Eingangstreiberschaltung.
Die Ausgangspufferschaltung 9a ist prinzipiell aufgebaut aus der Ein-/Ausgangssteuerschaltung 6, der
Signalpegelumsetzschaltung 7 und der Pufferschaltung 8a, und dem Steueranschluß 2 und dem Eingangsanschluß 3 sind mit der Ein-/Ausgangssteuerschaltung 6 verbunden. Die Ein-/Ausgangssteuerschaltung 6 gibt ab an die Signalpegelumsetzschaltung 7, und die Signalpegelumsetzschaltung 7 gibt ab an die Pufferschaltung 8a über die Verbindungspunkte N13 und N23.
Die Ein-/Ausgangssteuerschaltung 6 enthält Inverterglieder G1 bis G3, ein NOR-Glied G4 mit zwei Eingängen und ein NAND- Glied G5 mit zwei Eingängen und bildet eine Steuerschaltung mit Dreizustandsein-/Ausgängen.
Das Inverterglied G1 ist verbunden mit dem Steueranschluß 2, und das Inverterglied G2 ist mit dem Eingangsanschluß 3 verbunden. Das Inverterglied G3 hat einen Eingangsanschluß, der verbunden ist mit dem Ausgangsanschluß des Invertergliedes G1, und das NAND-Glied G5 mit zwei Eingängen hat den ersten Eingangsanschluß mit dem Ausgangsanschluß des Invertergliedes G1 verbunden und den zweiten Eingangsanschluß mit dem Ausgangsanschluß des Invertergliedes G2 verbunden. Das NOR-Glied G4 mit zwei Eingängen hat seinen Eingangsanschluß mit dem Ausgangsanschluß des Invertergliedes G3 verbunden und den zweiten Eingangsanschluß mit dem Ausgangsanschluß des Invertergliedes G3 verbunden. Der Ausgangsanschluß vom NOR-Glied G4 und der Ausgangsanschluß vom NAND-Glied G5 sind mit einem Verbindungspunkt N10 beziehungsweise einem Verbindungspunkt N20 verbunden, durch die die Verbindung zu einem ersten Umsetzschaltungsblock 7a angeschlossen ist, der die Signalpegelumsetzschaltung 7 eines Halbteiles der nächsten Stufe bildet.
Die Signalpegelumsetzschaltung 7 ist aufgebaut aus: PMOS- Transistoren Q1 und Q7; NMOS-Transistoren Q2 und Q8; NMOS- Übertragungsgliedern Q3 und Q9; und aus PMOS-Transistoren Q4, Q5, Q10 und Q11 und aus NMOS-Transistoren Q6 und Q12, die eine Pegelumsetzschaltung des Zwischenspeichertyps bilden.
Die Signalpegelumsetzschaltung 7 ist aufgebaut aus einem ersten Umsetzschaltungsblock 7a, der mit einem ersten Stromversorgungspotential und dem Massepotential GND arbeitet, und einer zweiten Umsetzschaltung 7b, die mit einem zweiten Stromversorgungspotential und dem Massepotential GND arbeitet.
Der erste Umsetzschaltungsblock 7a, der PMOS-Transistor Q1 und der NMOS-Transistor Q2, die einen ersten Inverter bilden, haben ihre Gate-Elektroden mit dem Ausgangsanschluß N10 der Ein-/Ausgangssteuerschaltung 6 verbunden, und der PMOS- Transistor Q7 und der NMOS-Transistor Q8, die einen zweiten Inverter bilden, haben ihre Gate-Elektroden mit dem Ausgangspunkt N20 der Ein-/Ausgangssteuerschaltung 7 verbunden. Das Übertragungsglied Q3 hat die Source-Elektrode mit einem Verbindungspunkt N12 verbunden, der als Drain-Elektroden für die PMOS-Transistoren Q1 und NMOS-Transistor Q2 dient, und deren Gate verbunden ist mit dem ersten Stromversorgungsanschluß 4a. Das Übertragungsglied Q9 hat die Source-Elektrode verbunden mit einem Verbindungspunkt N21, der als Drain-Elektroden des PMOS- Transistors Q7 und des NMOS-Transistors Q8 dient, und die Gate- Elektrode ist mit dem ersten Stromversorgungspotentialpunkt 4a verbunden.
Der zweite Umsetzschaltungsblock 7b enthält erste und zweite Zwischenspeicherschaltungen.
Die erste Zwischenspeicherschaltung hat einen Aufbau, wie er nachstehend beschrieben ist. Der PMOS-Transistor Q5 hat eine Source-Elektrode, die mit dem zweiten Stromversorgungspotentialpunkt 4b verbunden ist, und eine Gate- Elektrode, die mit einem Verbindungspunkt N12 verbunden ist, der die Drain-Elektrode des Übertragungsgliedes Q3 ist, und der NMOS-Transistor Q6 hat seine Source-Elektrode mit dem Massepotentialpunkt 5 verbunden, und die Gate-Elektrode ist mit dem Verbindungspunkt N12 verbunden. Der PMOS-Transistor Q4 hat seine Source-Elektrode mit dem zweiten
Elektrode ist mit einem Verbindungspunkt N13 verbunden, der als Drain-Elektroden für den PMOS-Transistor Q5 und den NMOS- Transistor Q6 dient.
Die zweite Zwischenspeicherschaltung hat einen Aufbau, wie er nachstehend beschrieben ist. Der PMOS-Transistor Q11 hat seine Source-Elektrode mit dem zweiten Stromversorgungspotentialpunkt 4b verbunden, und die Gate- Elektrode ist verbunden mit einem Verbindungspunkt N22, der die Drain-Elektrode des Übertragungsgliedes Q9 ist, und der NMOS- Transistor Q12 hat seine Source-Elektrode mit dem Massepotentialpunkt 5 verbunden, und die Gate-Elektrode ist mit dem Verbindungspunkt N22 verbunden. Der PMOS-Transistor Q10 hat seine Source-Elektrode mit dem zweiten Stromversorgungspotentialpunkt 4b verbunden, und die Gate- Elektrode ist mit dem Verbindungspunkt N23 verbunden, der als Drain-Elektrode für den PMOS-Transistor Q11 und den NMOS- Transistor Q12 dient.
Die Signalpegelumsetzschaltung 7 hat zwei Arten von Signalflußwegen. Einer ist ein Signalflußweg des gesteuerten Systems, der das Ausgangssignal aus der Steuerschaltung 6 empfängt (am Verbindungspunkt N10) und transportiert ihn zum Verbindungspunkt N13 nach Umsetzen des Signalpegels während der Signalübertragung, und der andere ist ein Signalflußweg des Ausgangssignalsystems, der das Ausgangssignal aus der Steuerschaltung 6 (am Verbindungspunkt N20) empfängt und es zum Verbindungspunkt N23 transportiert, in gleicher Weise nach Umsetzen des Signalpegels während der Signalübertragung. Die Signalpegelumsetzschaltung 7 hat folglich zwei Pegelumsetzschaltungen. Die erste Pegelumsetzschaltung des Steuersignalsystems enthält die PMOS-Transistoren Q1, Q4 und Q5 und die NMOS-Transistoren Q2, Q3 und Q6. Die zweite Pegelumsetzschaltung des Ausgangssignalsystems enthält die PMOS- Transistoren Q7, Q10 und Q11 und die NMOS-Transistoren Q8, Q9 und Q12.
In Hinsicht auf die Vermeidung eines dielektrischen Durchbruchs bilden die Gate-Isolierfilme der MOS-Transistoren, die die PMOS-Transistoren Q4, Q5, Q10 und Q11 enthalten, die NMOS-Transistoren Q3, Q6, Q9 und Q12 und die NMOS-Transistoren Q13 und Q14, die die letzte Stufe bilden, bilden die Pufferschaltung 8a, die dicker sind als die Gate-Isolierfilme der MOS-Transistoren, die die Ein-/Ausgangssteuerschaltung 6 bilden, die PMOS-Transistoren Q1 und Q7 und die NMOS- Transistoren Q2 und Q8.
Die Pufferschaltung 8a ist gebildet aus einer Gegentaktschaltung, die aus CMOS-strukturierten Invertergliedern G12 bis G18 besteht, und die letzte Stufe, die gebildet ist aus den NMOS-Transistoren Q13 und Q14.
In der Pufferschaltung 8a ist der Eingang des Invertergliedes G12 über den Verbindungspunkt N13 verbunden mit der Signalpegelumsetzschaltung 7. Der Eingang des Invertergliedes G14 ist verbunden mit dem Ausgangsende des Invertergliedes G12, das Eingangsende des Invertergliedes G16 mit dem Ausgangsende des Inverters G14, und der Eingang des Invertergliedes G18 ist mit dem Ausgangsende des Invertergliedes G16 verbunden. Das Ausgangsende im Inverterglied G18 ist über einen Verbindungspunkt N17 mit der Gate-Elektrode des PMOS- Transistors Q13 verbunden. Ein gerade Zahl an Invertergliedern sind folglich zwischen die Verbindungspunkte N13 und N15 geschaltet, und ein Potential entsprechend derselben Logik wie diejenige gemäß dem Potential, das dem Verbindungspunkt N13 zugeführt wird, steht über dem Verbindungspunkt N17 der Gate- Elektrode des PMOS-Transistors Q13 zur Verfügung.
Das Eingangsende des Invertergliedes G13 ist über den Verbindungspunkt N23 mit der Signalpegelumsetzschaltung 7 verbunden. Das Eingangsende vom Inverterglied G15 ist mit dem Ausgangsende des Invertergliedes G13 verbunden, das Eingangsende des Invertergliedes G17 ist mit dem Ausgangsende des Invertergliedes G15 verbunden, und der Ausgangsanschluß des Invertergliedes G17 ist über einen Verbindungspunkt N26 mit der Gate-Elektrode des NMOS-Transistors Q14 verbunden. Eine Ungeradzahl an Invertergliedern sind folglich zwischen die Verbindungspunkte N23 und 26 geschaltet, und ein Potential gemäß der Logik, die derjenigen entgegengesetzt ist, die dem Potential entspricht, das dem Verbindungspunkt N23 zugeführt wird, ist über den Verbindungspunkt N26 der Gate-Elektrode des NMOS- Transistors Q14 bereitgestellt.
Die erste Rücksetzschaltung 51 setzt sich zusammen aus dem Durchgangsstromfeststell-Logikerzeugungsteil 51a, dem Konditionierungsteil 51b und einem Zwangslogikanlegeteil 51c.
Der Durchgangsstromfeststell-Logikerzeugungsteil 51a verfügt über ein NAND-Glied G19, dessen erster Eingangsanschluß mit einem Verbindungspunkt N15 verbunden ist, und dessen zweiter Anschluß mit einem Verbindungspunkt N24 verbunden ist, und ein Inverterglied G20, das mit dem Ausgangsanschluß des WAND-Gliedes G19 verbunden ist.
Der Konditionierungsteil 51b enthält eine Verzögerungsschaltung G21, die zusammengesetzt ist aus einer Geradzahl an Invertergliedern, die mit dem Ausgangsanschluß des Invertergliedes G20 verbunden sind, ein NAND-Glied G22, das mit dem ersten Eingangsanschluß zum Ausgangsanschluß vom Inverterglied G20 verbunden ist, und der zweite Eingangsanschluß ist mit dem Ausgangsanschluß der Verzögerungsschaltung G21 verbunden, und ein Inverterglied G23 ist mit dem Ausgangsanschluß des NAND-Gliedes G22 verbunden.
Der Zwangslogikanlegeteil 51c ist aus einem NMOS-Transistor Q16 aufgebaut, dessen Source-Elektrode mit dem Massepotentialpunkt 5 verbunden ist, eine Gate-Elektrode, die das Ausgangssignal aus dem Konditionierungsteil 51b über das Inverterglied G23 empfängt, und eine Drain-Elektrode, die mit dem Verbindungspunkt N13 verbunden ist, der der Ausgangsanschluß der Umsetzschaltung für den ersten Pegel ist.
Die erste Rücksetzschaltung 51 ist aufgebaut aus MOS- Transistoren, und deren Gate-Isolierfilme sind dicker als jene der MOS-Transistoren, die die Ein-/Ausgangssteuerschaltung 6 und den ersten Umsetzschaltungsblock 7a bilden.
Nachstehend beschrieben ist die Arbeitsweise der zuvor beschriebenen Ein-/Ausgangsschaltung. Die integrierter Halbleiterschaltungseinrichtung von Fig. 5 hat einen Schaltungsaufbau, bei dem das Signal aus einer internen LSI- Schaltung vom ersten Stromversorgungspotentialsystem (VDD1- System) ein Pegel sein kann, der umgesetzt ist zum Liefern an die Elektronikeinrichtung des zweiten Stromversorgungspotentialsystems (VDD2-System) außerhalb der LSI. Die Arbeitsweise der Schaltung ist nachstehend in Verbindung mit der Normalbedingung beschrieben, unter der zwei Stromversorgungen (VDD1 und VDD2) beide mit der Ein-/Ausgangsschaltung verbunden sind, und einem Anomalzustand, unter dem die Stromversorgung (VDD1) für die interne Schaltungsoperation nicht mit der Ein-/Ausgangsschaltung verbunden ist, sondern nur mit der externen Stromversorgung verbunden ist.
Nachstehend beschrieben ist eine erste der Operation im normalen Modus, wobei das erste und das zweite Stromversorgungspotential VDD1 und VDD2 beide mit der Schaltung verbunden sind.
Wenn das Steuersignal IN1 auf H-Pegel ist, zielen das NOR- Glied G4 und das NAND-Glied G5 L- beziehungsweise H- Ausgangssignale an, ungeachtet der Tatsache, ob das Ausgangssignal IN2 auf L- oder H-Pegel ist. Liegt dieses an der Signalpegelumsetzschaltung 7 an, werde diese Ausgangssignale in Signalpegel vom ersten Umsetzschaltungsblock 7a umgesetzt, und der zweite Umsetzschaltungsblock 7b, dir ein L-Ausgangssignal (Massepotential GND) bereitstellt, und H-Pegel-Ausgangssignal (zweites Stromversorgungspotential VDD2 an den Verbindungspunkten N13 beziehungsweise N23. Von daher wird das L-Pegelsignal sowohl an den Verbindungspunkt N17 als auch an den Verbindungspunkt N26 angelegt. Nach Empfang des L-Pegelsignals werden die Transistoren Q13 und Q14 der Pufferschaltung 8a beide gesperrt, wodurch die Pufferschaltung 8a in den Hochimpedanzzustand übergeht in Hinsicht auf den Ein- /Ausgangsanschluß 1. Im Ergebnis davon wird ein externes Signal an den Ein-/Ausgangsanschluß 1 geliefert, der verlustlos zum Eingangspuffer 10 übertragen wird.
Wenn das Steuersignal IN1 auf L-Pegel ist und das Ausgangssignal IN2 ebenfalls auf L-Pegel ist, geben sowohl das NOR-Glied G4 als auch das NAND-Glied G5 beide L-Pegelsignale ab. Diese Signale werden umgesetzt in einen Signalpegel von der Signalpegelumsetzschaltung 7, um L-Pegelsignale an beiden Verbindungspunkten N13 und N23 bereitzustellen. Im Ergebnis schalten die Transistoren Q13 und Q14 von der Pufferschaltung 8a sperrend beziehungsweise leitend, wodurch ein L-Pegelsignal gemäß dem Massepotential GND am Ein-/Ausgangsanschluß 1 vom Massepotentialpunkt 5 abgegeben wird.
Hier werden L- und H-Pegelsignale an die Verbindungspunkte N15 beziehungsweise N24 angelegt, und der Durchgangsstromfeststell-Logikerzeugungsteil 51a überträgt das L-Pegelsignal an den Konditionierungsteil 51b über das NAND- Glied G19 und das Inverterglied G20. Da der logische Pegel am Verbindungspunkt N24 auf den L-Pegel geht, gehen die Logikpegel an den Verbindungspunkten N30 und N31 auf H- beziehungsweise L- Pegel. Von daher arbeitet der NMOS-Transistor Q16 des Zwangslogikanlegeteils 51c nicht, weil er sperrt.
Im Falle, bei dem das Steuersignal IN1 auf L-Pegel ist und das Ausgangssignal IN2 auf H-Pegel, geben sowohl das NOR-Glied G4 als auch das NAND-Glied G5 beide H-Pegelsignale ab. Diese Ausgangssignale werden umgesetzt in einen Signalpegel durch die Signalpegelumsetzschaltung 7, wodurch H-Pegelsignale an den Verbindungspunkten N13 und N23 bereitgestellt werden. Die H- und L-Pegelsignale werden folglich an die Verbindungspunkte N17 und N26 angelegt, und im Ergebnis werden die Transistoren Q13 und Q14 der letzten Stufe der Pufferschaltung 8a leitend beziehungsweise sperrend geschaltet, und das H-Pegelsignal gemäß dem zweiten Stromversorgungspotential wird dem Ein- /Ausgangsanschluß 1 aus dem zweiten Stromversorgungspotentialpunkt 4b bereitgestellt.
In diesem Falle werden H- und L-Pegelsignale den Verbindungspunkten N15 beziehungsweise N24 zugeführt, und der Durchgangsstromfeststell-Logikerzeugungsteil 51a überträgt das L-Pegelsignal an den Konditionierungsteil 51b. Da der Logikpegel am Verbindungspunkt N29 auf L-Pegel ist, werden die Logikpegel an den Verbindungspunkten N30 und N31 auf H- beziehungsweise auf L-Pegel gebracht. Von daher schalten die NMOS-Transistoren Q13 und Q14 des Zwangslogikanlegeteils ein 50c beide sperrend und bleiben außer Betrieb.
Der Ausgang hier ist die Schaltungsbedingung, in der ein Rücksetzsignal zu erzeugen ist, und dies ist der Fall, bei dem der NMOS-Transistor Q13 und der NMOS-Transistor Q14 gleichzeitig leitend sind, und folglich ist dies der Fall, bei dem die Gate- Elektroden der beiden NMOS-Transistoren Q13 und Q14 auf H-Pegel gehen. Selbst zur Zeit des flüchtigen Umschaltens, das auftreten kann während des normalen Betriebs, zielen jedoch das erste NAND-Glied G19 vom Durchgangsstromfeststell-Logikerzeugungsteil 51a ein L-Pegelsignal an (ein Rücksetzsignal) (die Wellenform ist unter n27 in Fig. 17 dargestellt, wie später noch zu beschreiben ist) in Fällen, bei denen ein Signal am Verbindungspunkt N24 des ersten Eingangsanschlusses vom NAND- Glied von L- auf H-Pegel wechselt, und wobei das Signal am Verbindungspunkt N15 des zweiten Eingangsanschlusses sich vom Hauf den L-Pegel ändert. Der Zustand bei einer solchen Übergangsumschaltzeit spielt keine Rolle, aber der Ein-/Ausgang sollte nicht dieses Rücksetzsignal zurücksetzen.
Um das Rücksetzen der Ein-/Ausgangsschaltung zu verhindern, werden eine verzögerte Version des Ausgangssignals aus dem Inverterglied G20, gewonnen durch Verzögerung von der Verzögerungsschaltung G22, verbunden mit dem zweiten Eingangsanschluß des zweiten NAND-Gliedes G22 des Konditionierungsteiles 51b, und eine unverzögerte Version des Gate-Ausgangssignals werden verglichen, und folglich geschieht eine passende Korrektur. Die Verzögerungszeit der Verzögerungsschaltung G21 muß kürzer sein als die Periode T der Schaltoperation.
Im Ergebnis des Obigen geht das Ausgangssignal am Verbindungspunkt N30 auf H-Pegel, und das Ausgangssignal aus dem Inverter G22 des Konditionierungsteils 51b geht auf L-Pegel am Verbindungspunkt N31, wodurch Transistor Q16 des Zwangslogikanlegeteils 51c gesperrt wird. Die Ausgangspufferschaltung 9a wird somit nicht zurückgesetzt, und kein Einfluß wird auf die Ausgangsschaltungsoperation ausgeübt.
Die Arbeitsweise der ersten Rücksetzschaltung 51 während normaler Umstände ist nachstehend anhand einer Zeittafel beschrieben.
Fig. 17 ist eine Zeittafel, die die Arbeitsweise der ersten Rücksetzschaltung 51 unter normaler Bedingung darstellt, wobei das erste und das zweite Stromversorgungspotential VDD1 und das zweite Stromversorgungspotential VDD2 beide bereitgestellt sind in der Ein-/Ausgangsschaltung vom Ausführungsbeispiel 1. In Fig. 17 entsprechen die Bezugszeichen n24, n15, n27, n28, n29, n30 und n31 den Verbindungspunkten N24, N15, N27, N28, N29, N30 beziehungsweise N31 im Ausführungsbeispiel 1.
Wenn beispielsweise das Steuersignal IN1 auf L-Pegel ist, und wenn das Ausgangssignal IN2 auf H-Pegel ist, wird der Signalpegel am Verbindungspunkt N24 L und wird am Verbindungspunkt N15 H. Wenn das Steuersignal IN1 auf L-Pegel ist, und wenn das Ausgangssignal IN2 auf L-Pegel ist, wird der Signalpegel am Verbindungsanschluß N24 H und am Verbindungspunkt N15 L.
An dieser Stelle ist das Steuersignal IN1 auf L-Pegel und das Ausgangssignal IN2 auf H-Pegel, aber die Logikpegel an den Verbindungspunkten N13 und N23 springen zwischen H- und L-Pegel zu Zeitintervallen T hin und her und im wesentlichen auch zur selben Zeit. Die Logikpegel an den Verbindungspunkten N15 und N24 werden folglich auch wiederholt zwischen H- und L-Pegel zu Zeitintervallen T hin- und herspringen. Die Logiktransformation am Verbindungspunkt N15 ist jedoch verzögert gegenüber der Logiktransformation am Verbindungspunkt N24 um ein Zeitintervall τ, während dem das Signal das Inverterglied G14 zwischen den Verbindungspunkten N14 und N15 durchläuft. Von daher tritt die Impulsbreite τ am Verbindungspunkt N27 aufgrund des flüchtigen Umschaltens auf, selbst unter normalen Umständen. Aber dieser Impuls ist von der Verzögerungsschaltung G21 verzögert, um das Zeitintervall δ, bevor es den Verbindungspunkt N28 erreicht, und wenn die Impulsbreite τ kürzer als die Verzögerungszeit δ ist, dann bleiben die Verbindungspunkte N30 und N31 auf H- beziehungsweise auf L-Pegel. Erforderlichenfalls wird folglich keine Zwangslogik angewandt.
Um einen solchen wünschenswerten Betrieb zu realisieren, kann die Verzögerungszeit t vorzugsweise länger gewählt werden als die Impulsbreite (die die Verzögerungszeit der Glieder ist), aber kürzer als die Periode T. Der Grund hierfür liegt darin, daß die UND-Verknüpfung des aktuellen Impulses mit dem nächsten Impuls, übertragen auf den Verbindungspunkt N29, anderernfalls auf H-Pegel gehen würde.
Als nächstes beschrieben ist die Arbeitsweise der ersten Rücksetzschaltung unter anomaler Bedingung.
Der Zustand, daß eine Ausgabe im Falle erfolgt, bei dem die letzte Stufe der NMOS-Transistoren Q13 und Q14 beide gleichzeitig leitend sind, wie zuvor unter Bezug genommen, und folglich in dem Falle, bei dem die Gate-Elektroden der letzten Stufe mit den NMOS-Transistoren Q13 und Q14 beide auf H-Pegel gehen. Der Grund hierfür ist nachstehend angegeben. Da das erste Stromversorgungspotential (VDD1) nicht geliefert wird, sondern lediglich das zweite Stromversorgungspotential (VDD2), werden Ausgangssignale aus Schaltungen, die vom ersten Stromversorgungspotential angesteuert werden, unstabil in der Signalpegelumsetzschaltung 7, und Ausgangssignale aus Schaltungen, die geliefert werden mit solchen Ausgangssignalen, werden vom zweiten Stromversorgungspotential angesteuert und werden folglich instabil; wenn beispielsweise die Signalpegelumsetzschaltung 7 in den Zustand eintritt, bei dem das Ausgangssignal am Verbindungspunkt N13 H ist und am Verbindungspunkt N23 L ist, fließt ein Strom durch die NMOS- Transistoren Q13 und Q14 der letzten Stufe von der Pufferschaltung aus dem zweiten Stromversorgungspotentialpunkt zum Massepotentialversorgungspunkt. Dieses Problem läßt sich lösen durch Feststellen in der Weise, daß ein Zustand der ersten Rücksetzschaltung 51 durch die Pufferschaltung 8a und das Rückkoppeln des festgestellten Ausgangssignals an den Verbindungspunkt, das der Signalpegelumsetzschaltung 7 zugeführt wird, das Ausgangssignal bildet.
Die Arbeitsweise der ersten Rücksetzschaltung 51 in der anomalen Betriebsart ist nachstehend unter Verwendung einer Zeittafel beschrieben.
Fig. 18 ist eine Zeittafel, die die Arbeitsweise der ersten Resetschaltung unter anomalem Zustand zeigt, bei dem das erste Stromversorgungspotential VDD1 nicht an die Ein- /Ausgangsschaltung vom Ausführungsbeispiel 1 geliefert wird, sondern nur das Stromversorgungspotential VDD2 geliefert wird. Bezugszeichen n24 bis n30 in Fig. 18 entsprechen den Verbindungspunkten N24 bis 31 in Fig. 5 des Ausführungsbeispiels 1.
Im Durchgangsstromfeststell-Logikerzeugungsteil 51a wird das erste NAND-Glied G19 beim ersten und zweiten Eingangsanschluß mit Signalen beliefert, die feststehend sind auf H-Pegel, wie durch n15 und n24 in Fig. 18 aufgezeigt, und das NAND- Gliedausgangssignal (Wellenform n27) bleibt feststehend auf L- Pegel und wird dem ersten Inverter G20 zugeführt. Das Inverterausgangssignal (Wellenform n28) wird verzweigt in zwei Signale, in eines (Wellenform N29), welches über die Verzögerungsschaltung G21 an den zweiten Eingangsanschluß des zweiten NAND-Gliedes G22 des Konditionierungsteils 51b geliefert wird, und das andere (Wellenform n28), das direkt an den ersten Eingangsanschluß des zweiten NAND-Gliedes G22 geliefert wird; die beiden Eingangssignale werden verglichen, um die Differenz zu errechnen. Im Ergebnis stellt das NAND-Glied G22 ein L- pegeliges Ausgangssignal (Wellenform n30) bereit, die umgesetzt wird im zweiten Inverter G23 auf den H-Pegel (Wellenform n31), womit der NMOS-Transistor Q13 leitend geschaltet wird.
Folglich geht das Potential am Verbindungspunkt N13 auf L-Pegel, und ein L-Pegelsignal liegt an der Gate-Elektrode des NMOS-Transistors Q14 der letzten Stufe, das diesen sperrt. Wenn in diesem Falle das Potential am Verbindungspunkt N23 auf L- Pegel geht, wird der Gateelektrode des NMOS-Transistors Q14 der letzten Stufe ein H-Pegel zugeführt, der diesen leitend schaltet. Da der Transistor Q13 sperrt, wird das Leitendschalten des Transistors Q14 keinen Strom aus dem zweiten Strompotentiallieferpunkt an den Massepotentialpunkt veranlassen.
Das Ausführungsbeispiel 1, wie es zuvor beschrieben wurde, ermöglicht es, eine Anomalität des Stromes in der letzten Stufe der Pufferschaltung zu verhindern lediglich durch Rücksetzen des H-Pegelausgangssignals aus der ersten Signalpegelumsetzschaltung auf den L-Pegel.
Als nächstes beschrieben ist eine modifizierte Form des Ausführungsbeispiels 1.
Fig. 11 ist ein Schaltbild der modifizierten Form. Da diese Modifizierung im Schaltungsaufbau identisch mit Ausführungsbeispiel 1 von Fig. 5 ist, mit Ausnahme einer Pufferschaltung 8b, sind die mit dem Ausführungsbeispiel von Fig. 5 identischen Teile mit denselben Bezugszeichen versehen, und eine Beschreibung dieser ist hier fortgelassen.
Die Pufferschaltung 8b unterscheidet sich von der Pufferschaltung 8a dadurch, daß die Inverterkette zum Umsetzen des H-Pegelsignals gebildet ist durch eine Ungradzahl von Invertergliedern G12, G14 und G16, und dadurch, daß die letzte Stufe eine Schaltungskonfiguration eines CMOS-Gegentaktpuffers besitzt, zusammengesetzt aus einem PMOS-Transistors Q15, der eine mit dem zweiten Stromversorgungspotentialpunkt 4b verbundene Sourceelektrode besitzt, wobei die Gateelektrode verbunden ist mit dem Verbindungspunkt N16 und die Drainelektrode verbunden ist mit dem Ein-/Ausgangsanschluß 1, und einem NMOS-Transistor Q14, dessen Sourceelektrode verbunden ist mit dem Massepotentialpunkt 5, die Gateelektrode mit dem Verbindungspunkt N26 verbunden und die Drainelektrode verbunden ist mit dem Ein-/Ausgangsanschluß 1 verbunden ist. Da die Gateelektroden der MOS-Transistoren, die die Pufferschaltung 8b bilden, angesteuert werden vom zweiten Stromversorgungspotential, sind sie gegen elektrischen Durchbruch geschützt durch Bilden ihrer Gateisolationsfilme auf eine Dicke, die größer ist als jene der MOS-Transistoren, die die Ein-/Ausgangssteuerschaltung 6 und den ersten Umsetzschaltungsblock 7a bilden.
Mit dem Schaltungsaufbau dieser modifizierten Form ist es auch möglich, wie im Falle des Ausführungsbeispiels 1, den anomalen Durchgangsstrom in der letzten Stufe der Pufferschaltung einfach zurückzusetzen durch das H- Pegelausgangssignal von der ersten Signalpegelumsetzschaltung auf den L-Pegel.

AUSFÜHRUNGSBEISPIEL 2

Fig. 6 ist ein Schaltbild einer Ausgangspufferschaltung gemäß dem Ausführungsbeispiel 2 der vorliegenden Erfindung, das die Konfiguration einer Ein-/Ausgangsschaltung einer integrierten Halbleiterschaltungseinrichtung darstellt, die ausgestattet ist mit einer Signalpegelumsetzfähigkeit. Da das dargestellte Ausführungsbeispiel im Schaltungsaufbau identisch ist mit dem Ausführungsbeispiel 1 von Fig. 5, mit Ausnahme einer zweiten Rücksetzschaltung 52, werden die identischen Teile, die dieselben Bezugszeichen tragen, nicht erneut beschrieben.
Die zweite Rücksetzschaltung 52 im Ausführungsbeispiel 2 besteht aus einem Durchgangsstromfeststell-Logikerzeugungsteil 52a, einem Konditionierungsteil 52b und einem Zwangslogikanlegeteil 52c.
Der Durchgangsstromfeststell-Logikerzeugungsteil 52a ist gebildet aus einem NOR-Glied G24, dessen erster Eingangsanschluß mit einem Verbindungspunkt N16 und dessen zweiter Eingangsanschluß mit einem Verbindungspunkt N24 verbunden ist.
Der Konditionierungsteil 52b umfaßt eine Verzögerungsschaltung G25, die zusammengesetzt ist aus einer Gradzahl an Invertergliedern, die verbunden sind mit dem Ausgangsanschluß des NOR-Gliedes G24, einem NAND-Glied G26, dessen erster Eingangsanschluß mit dem Ausgangsanschluß des NOR- Gliedes G24 verbunden ist und dessen zweiten Eingangsanschluß mit dem Ausgangsanschluß der Verzögerungsschaltung G25 verbunden ist, und einem Inverterglied G27, das mit dem Ausgangsanschluß des NAND-Gliedes G26 verbunden ist.
Der Zwangslogikanlegeteil 52c ist gebildet aus einem NMOS- Transistor Q16, dessen Sourceelektrode verbunden ist mit dem Massepotentialpunkt 5, einer Gateelektrode zum Aufnehmen des Ausgangssignals aus dem Konditionierungsteil 52b über das Inverterglied G27 und aus einer Drainelektrode, die verbunden ist mit dem Verbindungspunkt N13, der der Ausgangsanschluß der Umsetzschaltung für den ersten Pegel ist.
Die zweite Rücksetzschaltung 52 ist aufgebaut aus den MOS- Transistoren, und deren Gateisolierfilme sind dicker als jene der MOS-Transistoren, die die Ein-/Ausgangssteuerschaltung 6 des ersten Umsetzschaltungsblockes 7a bilden.
Die Arbeitsweise der Ein-/Ausgangsschaltung des obigen Schaltungsaufbaus ist nachstehend beschrieben. Der Schaltungsbetrieb ist in Verbindung mit dem Normalmodus des Betriebs beschrieben, bei dem erste und zweite Doppelstromversorgungspotentiale (VDD1 und VDD2) beide an der Pufferschaltung 9a anliegen, und einem anomalen Modus des Betriebs, bei dem das erste Stromversorgungspotential VDD1 für den internen Schaltungsbetrieb nicht leitend schaltet, sondern nur das zweite Stromversorgungspotential VDD2 für die externe Stromversorgung leitend schaltet.
Der Schaltungsbetrieb unter normalen Bedingungen ist derselbe wie der zuvor in Hinsicht auf Ausführungsbeispiel 1 beschriebene. An dieser Stelle arbeitet die zweite Rücksetzschaltung 52 so, daß das NAND-Glied G26 ein H- Pegelausgangssignal anstrebt, und das Ausgangssignal des Invertergliedes G27 geht auf L-Pegel, der das Gate des NMOS- Transistors Q13 beaufschlagt. Im Ergebnis sperrt der NMOS- Transistor Q16, so daß der Zwangslogikanlegeteil 52c nicht arbeitet und folglich keinen Einfluß auf die Ausgabeoperation der Pufferschaltung 9a ausübt.
Als nächstes beschrieben ist die Arbeitsweise unter anomaler Bedingung. Der Zustand, der eine Ausgabe erfährt, ist der Fall, bei dem die NMOS-Transistoren Q13 und Q14 der letzten Stufe beide gleichzeitig leitend sind, und ist folglich der Fall, bei dem die Gateelektroden der NMOS-Transistoren Q13 und Q14 beide auf H-Pegel gehen. Der Grund hierfür ist derselbe wie der zuvor unter Bezug auf Ausführungsbeispiel 1 angegebene. Da das erste Stromversorgungspotential (VDD1) nicht geliefert wird, sondern nur das zweite Stromversorgungspotential (VDD2) geliefert wird, werden Ausgangssignale aus Schaltungen, die angesteuert werden durch das erste Stromversorgungspotential, instabil in der Signalpegelumsetzschaltung 7, und Ausgangssignale aus Schaltungen, die mit derartigen Ausgangssignalen beliefert und angesteuert werden durch das zweite Stromversorgungspotential, werden folglich instabil; wenn beispielsweise die Signalpegelumsetzschaltung 7 in den Zustand eintritt, bei dem das Ausgangssignal H am Verbindungspunkt N13 und L am Verbindungspunkt N23 ist, fließt ein Durchgangsstrom durch die NMOS-Transistoren Q13 und Q14 der letzten Stufe der Pufferschaltung 8a vom zweiten Stromversorgungspotentialpunkt zum Massepotentialpunkt. Dieses Problem läßt sich Lösen durch Nachweis eines Zustandes der zweiten Rücksetzschaltung 52 durch die Pufferschaltung 8a, dann Ausführen einiger logischer Manipulationen des nachgewiesenen Ausgangssignals und Zurückführen zur Signalpegelumsetzschaltung 7 der vorangehenden Stufe.
In der fraglichen Stufe, bei der die NMOS-Transistoren Q13 und Q14, die die letzte Stufe bilden, beide leitend sind, empfangen der erste und der zweite Eingangsanschluß des NOR- Gliedes G24 im Durchgangsstromfeststell-Logikerzeugungsteil 52a jeweils ein Signal, das auf L-Pegel fixiert ist, und geben ein H-Pegelsignal ab. Das Gateausgangssignal (Wellenform n28) wird zweifach verzweigt, wobei ein Verzweigungssignal über die Verzögerungsschaltung G25 zum zweiten Eingangsanschluß des NAND- Gliedes G26 des Konditionierungsteils 52b gelangt, und der andere Teil direkt in den ersten Eingangsanschluß des NAND- Gliedes G26 geleitet wird; die beiden Eingangssignale werden dann verglichen. Im Ergebnis stellt das NAND-Glied G26 ein L- Pegelausgangssignal bereit, welches vom Inverterglied G27 in ein H-Pegelausgangssignal umgesetzt wird, das dem NMOS-Transistor Q16 des Zwangslogikanlegeteils 52c das Leiten ermöglicht.
Als Folge geht das Potential des Verbindungspunktes N13 auf L-Pegel, und ein L-Pegelsignal beaufschlagt die Gateelektrode des NMOS-Transistors Q13 der letzten Stufe, der diese sperrt. Wenn in diesem Falle das Potential am Verbindungspunkt N23 auf L-Pegel geht, wird ein H-Pegelsignal die Gateelektrode des NMOS- Transistors Q14 der letzten Stufe beaufschlagen, das diesen leitend schaltet. Da der Transistor Q13 sperrt, wird jedoch das Leitendschalten des Transistors Q14 keinen Stromfluß aus dem zweiten Stromversorgungspotentialpunkt zum Massepotentialpunkt verursachen.
Wie zuvor beschrieben, ermöglicht es das Ausführungsbeispiel 2, eine Anomalität durch Strom in der letzten Stufe der Pufferschaltung zu verhindern lediglich durch Rücksetzen des H- Pegelausgangssignals von der ersten Signalpegelumsetzschaltung auf den L-Pegel.
Als nächstes beschrieben ist eine modifizierte Form vom Ausführungsbeispiel 2.
Fig. 12 ist ein Schaltungsdiagramm der modifizierten Form.
Da diese Modifikation identisch ist mit der Schaltungskonfiguration von Ausführungsbeispiel 2 in Fig. 6, mit Ausnahme der Pufferschaltung 8b, sind die Teile, die identisch sind mit jenen im Ausführungsbeispiel von Fig. 6, mit denselben Bezugszeichen versehen, und deren Beschreibung ist hier fortgelassen.
Die Pufferschaltung 8b unterscheidet sich von der Pufferschaltung 8a in denselben Punkten, die zuvor in Hinsicht auf Ausführungsbeispiel 1 beschrieben worden sind.
Mit dem Schaltungsaufbau dieser modifizierten Form ist es auch möglich, wie im Falle mit dem Ausführungsbeispiel 2, den anomalen Durchgangsstrom in der letzten Stufe der Pufferschaltung zu verhindern durch einfaches Rücksetzen des H- Pegelausgangssignals von der ersten Signalpegelumsetzschaltung auf den L-Pegel.

AUSFÜHRUNGSBEISPIEL 3

Fig. 7 ist ein Schaltbild einer Ausgangspufferschaltung gemäß dem Ausführungsbeispiel 3 der vorliegenden Erfindung, das die Konfiguration einer Ein-/Ausgangsschaltung einer integrierten Halbleiterschaltungseinrichtung darstellt, die ausgestattet ist mit der Fähigkeit zur Signalpegelumsetzung. Da das dargestellte Ausführungsbeispiel identisch mit der Schaltungskonfiguration von Ausführungsbeispiel 1 in Fig. 5 ist, mit Ausnahme einer dritten Rücksetzschaltung 53, sind die Teile, die mit jenen Teilen im letzteren Ausführungsbeispiel identisch sind, mit denselben Bezugszeichen versehen, deren Beschreibung hier nicht wiederholt wird.
Die dritte Rücksetzschaltung 53 im Ausführungsbeispiel 3 ist aufgebaut aus einem Durchgangsstromfeststell-Logikerzeugungsteil 53a, einem Konditionierungsteil 53b und einem Zwangslogikanlegeteil 53c.
Der Durchgangsstromfeststell-Logikerzeugungsteil 53a ist gebildet aus einem NAND-Glied G28, dessen erster Eingangsanschluß verbunden ist mit dem Verbindungspunkt N15 und dessen zweiter Eingangsanschluß verbunden ist mit dem Verbindungspunkt N24.
Der Konditionierungsteil 53b enthält eine Verzögerungsschaltung G29, die sich zusammensetzt aus einer Gradzahl von Invertergliedern, die mit dem Ausgangsanschluß des NAND-Gliedes G28 verbunden sind, und aus einem NAND-Glied G30, dessen erster Eingangsanschluß mit dem Ausgangsanschluß des NAND-Gliedes G28 und dessen zweiter Eingangsanschluß mit dem Ausgangsanschluß der Verzögerungsschaltung G29 verbunden ist.
Der Zwangslogikanlegeteil 53c ist gebildet aus einem NMOS- Transistor Q16, dessen Sourceelektrode verbunden ist mit dem Massepotentialpunkt 5, einer Gateelektrode zum Aufnehmen des Ausgangssignals aus dem Konditionierungsteil 53b, und einer Drainelektrode, die mit dem Verbindungspunkt N13 verbunden ist, der den Ausgangsanschluß der Umsetzschaltung für den ersten Pegel bildet.
Die dritte Rücksetzschaltung 53 ist aufgebaut aus MOS- Transistoren, und deren Gateisolierfilme sind dicker als jene der MOS-Transistoren, die die Ein-/Ausgangssteuerschaltung 6 und den ersten Umsetzschaltungsblock 7a bilden.
Die Arbeitsweise der Ein-/Ausgangsschaltung des obigen Schaltungsaufbaus ist nachstehend beschrieben. Der Schaltungsbetrieb ist, wie auch zuvor, in Verbindung mit dem Normalmodus des Betriebs und dem anomalen Modus des Betriebs beschrieben.
Der Schaltungsbetrieb unter normalen Bedingungen ist derselbe wie der in Hinsicht auf Ausführungsbeispiel 1 beschriebene. An dieser Stelle arbeitet die dritte Rücksetzschaltung 53 so, daß das NOR-Glied G20 des Konditionierungsteils 53b zum Schluß ein L-Pegelausgangssignal erzielt, und das Ausgangssignal beaufschlagt das Gate des NMOS- Transistors Q13 des Zwangslogikanlegeteils 53c. Im Ergebnis sperrt der NMOS-Transistor Q16 und es wird kein Einfluß auf die Ausgabeoperation der Pufferschaltung 9a ausgeübt. Die Verzögerungsschaltung G29 führt dieselbe Funktion aus wie im Falle des Ausführungsbeispiels 1.
Als nächstes beschrieben ist die Arbeitsweise unter anomaler Bedingung. Der Zustand, der eine Ausgabe erfährt, ist der Fall, bei dem die NMOS-Transistoren Q13 und Q14 der letzten Stufe beide gleichzeitig leitend sind, und ist folglich der Fall, bei dem die Gateelektroden der NMOS-Transistoren Q13 und Q14 beide auf H-Pegel gehen. Der Grund hierfür und die Lösung hierzu sind dieselben wie zuvor unter Bezug auf das Ausführungsbeispiel 1 beschriebenen, und von daher ist eine erneute Beschreibung hier fortgelassen.
Im Falle, bei dem Ausgangssignal aus der Signalpegelumsetzschaltung 7 am Verbindungspunkt N13 "H" und "L" am Verbindungspunkt N23 ist und die NMOS-Transistoren Q13 und Q14 der letzten Stufe folglich beide leitend sind, empfängt das NAND-Glied G28 sowohl beim ersten als auch beim zweiten Eingangsanschluß ein Signal mit H-Pegel auf und gibt ein L- Pegelsignal ab, welches zweifach verzweigt wird, wobei ein Verzweigungssignal über die Verzögerungsschaltung G29 den zweiten Eingangsanschluß des NOR-Gliedes G30 beaufschlagt und das andere Verzweigungssignal direkt den ersten Eingangsanschluß des NOR-Gliedes G30 beaufschlagt, die beiden Eingangssignale werden dann miteinander verglichen.
Im Ergebnis stellt das NOR-Glied G30 des Konditionierungsteils 53b ein H-Pegelausgangssignal bereit und schaltet den NMOS-Transistor Q16 des Zwangslogikanlegeteils 53c leitend. Als Folge geht das Potential am Verbindungspunkt N13 auf L-Pegel, der gleich dem Massepotential ist, und ein L- Pegelsignal beaufschlagt die Gateelektrode des NMOS-Transistors Q13 der letzten Stufe, der diese sperrt. Wenn in diesem Falle das Potential am Verbindungspunkt N23 auf L-Pegel geht, wird ein H-Pegelsignal der Gateelektrode des NMOS-Transistors Q14 zugeführt, der diesen leitend schaltet. Da der Transistor Q13 sperrt, wird jedoch das Leitendschalten des Transistors Q14 keinen Stromfluß aus dem zweiten Stromversorgungspotentialpunkt zum Massepotentialpunkt verursachen.
Wie zuvor beschrieben, ermöglicht das Ausführungsbeispiel 3 das Vermeiden einer Anomalität des Durchgangsstromes in der letzten Stufe der Pufferschaltung nur durch Rücksetzen des H- Pegelausgangssignals von der ersten Signalpegelumsetzschaltung auf L-Pegel.
Als nächstes beschrieben ist eine modifizierte Form vom Ausführungsbeispiel 3.
Fig. 13 ist ein Schaltbild der modifizierten Form. Da diese Modifizierung im Schaltungsaufbau identisch ist mit Ausführungsbeispiel 3 von Fig. 7, mit Ausnahme der Pufferschaltung 8b, sind die Teile, die identisch mit jenen in Fig. 7, mit denselben Bezugszeichen versehen, und deren wiederholte Beschreibung ist hier fortgelassen.
Die Pufferschaltung 8b unterscheidet sich von der Pufferschaltung 8a in denselben Punkten, wie sie zuvor in Hinsicht auf Ausführungsbeispiel 1 beschrieben worden sind.
Mit dem Schaltungsaufbau dieser modifizierten Form ist es auch möglich, wie im Falle mit Ausführungsbeispiel 3, den anomalen Durchgangsstrom in der letzten Stufe von der Pufferschaltung einfach durch Rücksetzen des H- Pegelausgangssignals von der ersten Signalpegelumsetzschaltung auf L-Pegel zu verhindern.

AUSFÜHRUNGSBEISPIEL 4

Fig. 8 ist ein Schaltbild einer Ausgangspufferschaltung nach dem Ausführungsbeispiel 4 der vorliegenden Erfindung, die den Aufbau einer Ein-/Ausgangsschaltung einer integrierten Halbleiterschaltungseinrichtung darstellt, die ausgestattet ist mit der Fähigkeit zur Signalpegelumsetzung. Da das veranschaulichte Ausführungsbeispiel identisch im Schaltungsaufbau mit Ausführungsbeispiel 1 von Fig. 5 ist, mit Ausnahme einer vierten Rücksetzschaltung 54, sind die mit letzterem Ausführungsbeispiel identischen Teile mit denselben Bezugszeichen versehen, und deren wiederholte Beschreibung ist hier fortgelassen.
Die vierte Rücksetzschaltung 54 im Ausführungsbeispiel 4 ist aufgebaut aus einem Durchgangsstromfeststell-Logikerzeugungsteil 54a, einem Konditionierungsteil 54b und einem Zwangslogikanlegeteil 54c.
Der Durchgangsstromfeststell-Logikerzeugungsteil 54a ist gebildet aus einem NAND-Glied G19, dessen erster Eingangsanschluß verbunden ist mit dem Verbindungspunkt N15 und dessen zweiter Eingangsanschluß verbunden ist mit dem Verbindungspunkt N24, und einem Inverterglied G20, das mit dem Ausgangsanschluß des NAND-Gliedes G19 verbunden ist.
Der Konditionierungsteil 54b enthält eine Verzögerungsschaltung G21, die sich zusammensetzt aus einer Gradzahl von Invertergliedern, die mit dem Ausgangsanschluß des Inverterglieds G20 verbunden sind, und aus einem NAND-Glied G22, dessen erster Eingangsanschluß mit dem Ausgangsanschluß des Invertergliedes G20 und dessen zweiter Eingangsanschluß mit dem Ausgangsanschluß der Verzögerungsschaltung G21 verbunden ist.
Der Zwangslogikanlegeteil 54c ist gebildet aus einem PMOS- Transistor Q17, dessen Sourceelektrode verbunden ist mit dem zweiten Stromversorgungspotentialpunkt 4b, einer Gateelektrode zum Aufnehmen des Ausgangssignals aus dem Konditionierungsteil 54b, und einer Drainelektrode, die mit dem Verbindungspunkt N23 verbunden ist, der den Ausgangsanschluß der Umsetzschaltung für den zweiten Pegel bildet.
Die vierte Rücksetzschaltung 54 ist aufgebaut aus MOS- Transistoren, und deren Gateisolierfilme sind dicker als jene der MOS-Transistoren, die die Ein-/Ausgangssteuerschaltung 6 und den ersten Umsetzschaltungsblock 7a bilden.
Die Arbeitsweise der Ein-/Ausgangsschaltung des obigen Schaltungsaufbaus ist nachstehend beschrieben. Der Schaltungsbetrieb ist, wie auch zuvor, in Verbindung mit dem Normalmodus des Betriebs und dem anomalen Modus des Betriebs beschrieben. Die Konfiguration und Arbeitsweise der vierten Rücksetzschaltung sind im wesentlichen dieselben wie sie zuvor in Hinsicht auf das Ausführungsbeispiel 1 beschrieben wurden. Die Betriebswellenformen der Zeittafel von den Fig. 17 und 18 sind folglich dieselben wie jene im Falle der Rücksetzschaltung 54, mit Ausnahme von n31.
Nachstehend beschrieben ist die Arbeitsweise der vierten Rücksetzschaltung 54 unter normalen Bedingungen.
In diesem Falle ist die Ein-/Ausgangsschaltung im Ausgabezustand mit dem Steuersignal IN1 auf L-Pegel. Wenn das Ausgangssignal IN2 auf H-Pegel ist und die Ein- /Ausgangssteuerschaltung 6 und die Signalpegelumsetzschaltung 7 beaufschlagt, wird das Ausgangssignal auf L-Pegel am Verbindungspunkt N24 und auf H-Pegel am Verbindungspunkt N15, wie schon zuvor beschrieben. Wenn das Ausgangssignal IN2 auf L- Pegel ist, wird der Logikpegel gleichermaßen H am Verbindungspunkt N24 und L am Verbindungspunkt N15.
Der fragliche Schaltungszustand, bei dem das Rücksetzsignal erzeugt wird, ist ein Fall, bei dem die NMOS-Transistoren Q13 und Q14 der letzten Stufe beide gleichzeitig leiten, das heißt, der Fall, bei dem die Gateelektroden der NMOS-Transistoren Q13 und Q14 der letzten Stufe beide auf H-Pegel gehen. Im Konditionierungsteil 54b werden an dieser Stelle ein Signal, verzögert von der Verzögerungsschaltung G21, verbunden mit dem zweiten Eingangsanschluß des zweiten NAND-Gliedes G22, und ein unverarbeitetes Signal, das den ersten Eingangsanschluß beaufschlagt, miteinander verglichen. In diesem Falle muß die Verzögerungszeit der Verzögerungsschaltung G22 kürzer sein als die Periode T der Schaltungsoperation. Im Ergebnis geht das Ausgangssignal am Verbindungspunkt N30 auf H-Pegel, der den PMOS-Transistor Q17 sperrt und von daher die Schaltung am Rücksetzen hindert. Folglich wird kein Einfluß auf den Ausgabeschaltungsbetrieb ausgeübt.
Als nächstes beschrieben ist die Arbeitsweise der vierten Rücksetzschaltung 54 unter Verwendung der Zeittafel von Fig. 18. Der Zustand, der ausgegeben wird, ist der Fall, bei dem die Gateelektroden der NMOS-Transistoren Q13 und Q14 der letzten Stufe beide auf H-Pegel gehen, wie zuvor beschrieben. Der Grund hierfür und die Lösung dazu sind dieselben wie zuvor beschrieben, und von daher wird hier keine wiederholte Beschreibung gegeben.
Das erste NAND-Glied G19 empfängt am ersten und am zweiten Eingangsanschluß Signale mit feststehendem H-Pegel, wie durch n15 und n24 in Fig. 18 aufgezeigt, und deren Ausgangssignal (Wellenform n27) beaufschlagt den ersten Inverter G20. Dessen Ausgangssignal (Wellenform n28) wird zweifach verzweigt, wobei die eine Verzweigung (Wellenform n29) über die Verzögerungsschaltung G21 zum zweiten Eingangsanschluß des zweiten NAND-Gliedes G22 gelangt und die andere (Wellenform n28) direkt in den ersten Eingangsanschluß vom Glied G22 geleitet wird; und die beiden Eingangssignale werden miteinander verglichen. Als Ergebnis hiervon stellt das Glied G22 ein L- Pegelausgangssignal (Wellenform n30) bereit, dann wird der PMOS- Transistor Q17 leitend, um das Potential am Verbindungspunkt N23 auf H-Pegel gehen zu lassen, und ein L-Pegelsignal beaufschlagt die Gateelektrode des NMOS-Transistors Q14 der letzten Stufe, das diesen sperrt. Von daher fließt durch die Transistoren Q14 und Q13 der letzten Stufe aus dem zweiten Stromversorgungspotentialpunkt kein Strom zum Massepotentialpunkt.
Wie zuvor beschrieben, ermöglicht es Ausführungsbeispiel 4, einen anomalen Durchgangsstrom in der letzten Stufe der Pufferschaltung zu verhindern lediglich durch Rücksetzen des L- Pegelausgangssignals von der zweiten Signalpegelumsetzschaltung auf den H-Pegel.
Als nächstes beschrieben ist eine modifizierte Form des Ausführungsbeispiels 4.
Fig. 14 ist ein Schaltbild der modifizierten Form. Da diese Modifizierung im Schaltungsaufbau identisch ist mit Ausführungsbeispiel 4 von Fig. 8, mit Ausnahme der Pufferschaltung 8b, sind die identischen Teile mit jenen aus Ausführungsbeispiel von Fig. 8 mit denselben Bezugszeichen versehen, und eine wiederholte Beschreibung dieser ist hier fortgelassen.
Die Pufferschaltung 8b unterscheidet sich von der Pufferschaltung 8a in derselben Weise, wie sie zuvor anhand des Ausführungsbeispiels 1 beschrieben ist.
Auch mit dem Schaltungsaufbau dieser modifizierten Form ist es möglich, wie im Falle des Ausführungsbeispiels 4, den anomalen Durchgangsstrom in der letzten Stufe der Pufferschaltung zu verhindern durch einfaches Rücksetzen des L-Pegelausgangssignals aus der zweiten Signalpegelumsetzstufe auf den H-Pegel.

AUSFÜHRUNGSBEISPIEL 5

Fig. 9 ist ein Schaltbild einer Ausgangspufferschaltung nach Ausführungsbeispiel 5 der vorliegenden Erfindung, das die Konfiguration einer Ein-/Ausgangsschaltung einer integrierten Halbleiterschaltungseinrichtung darstellt, die ausgestattet ist mit der Fähigkeit zur Signalpegelumsetzung. Da das dargestellte Ausführungsbeispiel identisch mit dem Aufbau des Ausführungsbeispiels 1 von Fig. 5 ist, mit Ausnahme einer fünften Rücksetzschaltung 55, sind die identischen Teile mit jenen letzterer mit denselben Bezugszeichen versehen und eine erneute Beschreibung dieser ist hier fortgelassen.
Die fünfte Rücksetzschaltung 55 im Ausführungsbeispiel 5 ist aufgebaut aus einem Durchgangsstromfeststell-Logikerzeugungsteil 55a, einem Konditionierungsteil 55b und einem Zwangslogikanlegeteil 55c.
Der Durchgangsstromfeststell-Logikerzeugungsteil 55a ist gebildet aus einem NOR-Glied G24, dessen erster Eingangsanschluß verbunden ist mit dem Verbindungspunkt N16 und dessen zweiter Eingangsanschluß verbunden ist mit dem Verbindungspunkt N25.
Der Konditionierungsteil 55b enthält eine Verzögerungsschaltung G25, die sich zusammensetzt aus einer Gradzahl von Invertergliedern, die mit dem Ausgangsanschluß des NOR-Gliedes G24 verbunden sind, und aus einem NAND-Glied G26, dessen erster Eingangsanschluß mit dem Ausgangsanschluß des NOR- Gliedes G24 und dessen zweiter Eingangsanschluß mit dem Ausgangsanschluß der Verzögerungsschaltung G25 verbunden ist.
Der Zwangslogikanlegeteil 55c ist gebildet aus einem PMOS- Transistor Q17, dessen Sourceelektrode verbunden ist mit dem zweiten Stromversorgungspotentialpunkt 4b, einer Gateelektrode zum Aufnehmen des Ausgangssignals aus dem Konditionierungsteil 55b und einer Drainelektrode, die mit dem Verbindungspunkt N23 verbunden ist, der den Ausgangsanschluß der Umsetzschaltung für den zweiten Pegel bildet.
Die fünfte Rücksetzschaltung 55 ist aufgebaut aus MOS- Transistoren, und deren Gateisolierfilme sind dicker als jene der MOS-Transistoren, die die Ein-/Ausgangssteuerschaltung 6 und den ersten Umsetzschaltungsblock 7a bilden.
Die Arbeitsweise der Ein-/Ausgangsschaltung des obigen Schaltungsaufbaus ist nachstehend beschrieben. Der Schaltungsbetrieb ist, wie auch zuvor erwähnt, in Verbindung mit dem Normalmodus des Betriebs und dem anomalen Modus des Betriebs beschrieben. Die Konfiguration und Arbeitsweise dieser Rücksetzschaltung sind im wesentlichen dieselben wie sie zuvor in Hinsicht auf das Ausführungsbeispiel 1 beschrieben wurden. Die Betriebswellenformen der Zeittafel von den Fig. 17 und 18 sind folglich dieselben wie jene im Falle der Rücksetzschaltung 55, mit Ausnahme von n31.
Nachstehend beschrieben ist zunächst die Arbeitsweise unter normalen Bedingungen, bei denen das erste Stromversorgungspotential VDD1 und das zweite Stromversorgungspotential VDD2 beide normal eingeschaltet sind.
Der Schaltungsbetrieb in diesem Falle ist derselbe wie beim Ausführungsbeispiel 2. Die fünfte Rücksetzschaltung 55 arbeitet so, daß das NAND-Glied G26 ein H-Pegelausgangssignal abgibt, welches der Gateelektrode vom PMOS-Transistor Q17 des Zwangslogikanlegeteils 55c zugeführt wird. Im Ergebnis sperrt der PMOS-Transistor Q17, wodurch kein Einfluß auf die Ausgangssignalabgabe ausgeübt wird.
Als nächstes beschrieben ist die Schaltungsoperation während der anomalen Stromversorgungsoperation. Der Zustand, der eine Ausgabe erfährt, ist der Fall, bei dem die NMOS-Transistoren Q13 und Q14 der letzten Stufe beide gleichzeitig leitend sind, und ist folglich der Fall, bei dem ein Strom durch die NMOS- Transistoren Q13 und Q14 der letzten Stufe vom zweiten Stromversorgungspotentialpunkt zum Massepotentialpunkt fließt. Der Grund hierfür ist der zuvor beschriebene; dieses Problem läßt sich lösen durch Feststellen eines derartigen Zustands in der Pufferschaltung 8a (an den Verbindungspunkten N16 und N25) und Rückkoppeln des festgestellten Ausgangssignals zur Pegelumsetzschaltung 7 der vorangehenden Stufe über die fünfte Rücksetzschaltung 55. Dies ist nachstehend in mehr Einzelheiten beschrieben. Im Zustand, bei dem die Transistoren Q13 und Q14 der letzten Stufe beide leitend sind, empfängt das NOR-Glied G24 des Durchgangsstromfeststell-Logikerzeugungsteils 55b am ersten und zweiten Eingangsanschluß Signale mit feststehendem L-Pegel und zielt auf die Abgabe eines H-Pegelausgangssignals ab; dieses Ausgangssignal wird in zwei Teile verzweigt, wobei der eine über die Verzögerungsschaltung G25 zum zweiten Eingangsanschluß des NAND-Gliedes G26 geleitet wird und der andere direkt in den ersten Eingangsanschluß vom Glied G26 gelangt. Die beiden Eingangssignale werden miteinander verglichen, und als Ergebnis dieses Vergleichs stellt das NAND-Glied G26 ein L- Pegelausgangssignal bereit, wodurch der PMOS-Transistor Q17 leitend geschaltet wird. Das Leitendschalten des PMOS- Transistors Q17 läßt das Potential am Verbindungspunkt N23 auf H-Pegel gehen, und ein L-Pegelsignal liegt an der Gateelektrode des NMOS-Transistors Q14 der letzten Stufe, das diese sperrt. Von daher fließt kein Strom in den Transistoren Q13 und Q14 der letzten Stufe vom zweiten Stromversorgungspotentialpunkt zum Massepotentialpunkt.
Wie zuvor beschrieben, ermöglicht das Ausführungsbeispiel 5 das Vermeiden eines anomalen Durchgangsstroms in der letzten Stufe der Pufferschaltung lediglich durch Rücksetzen des L- Pegelausgangssignals von der zweiten Signalpegelumsetzschaltung zum H-Pegel.
Als nächstes beschrieben ist eine modifizierte Form vom Ausführungsbeispiel 5.
Fig. 15 ist ein Schaltbild der modifizierten Form. Da diese Modifikation identisch ist im Schaltungsaufbau mit Ausführungsbeispiel 5 von Fig. 9, mit Ausnahme der Pufferschaltung 8b, sind die Teile, die mit jenen in Fig. 9 im Ausführungsbeispiel von Fig. 9 identisch sind, mit denselben Bezugszeichen versehen, und eine erneute Beschreibung dieser wird hier nicht gegeben.
Die Pufferschaltung 8b unterscheidet sich von der Pufferschaltung 8a in denselben Punkten, wie sie zuvor in Hinsicht auf das Ausführungsbeispiel 1 beschrieben wurden.
Mit dem Schaltungsaufbau dieser modifizierten Form ist es ebenfalls möglich, wie im Falle des Ausführungsbeispiels S. den anomalen Durchgangsstrom in der letzten Stufe der Pufferschaltung durch einfaches Rücksetzen des L- Pegelausgangssignals von der zweiten Signalpegelumsetzschaltung auf den H-Pegel zu verhindern.

AUSFÜHRUNGSBEISPIEL 6

Fig. 10 ist ein Schaltbild einer Ausgangspufferschaltung nach Ausführungsbeispiel 6 der vorliegenden Erfindung, die die Konfiguration einer Ein-/Ausgangsschaltung einer integrierten Halbleiterschaltungseinrichtung darstellt, die ausgestattet ist mit der Fähigkeit zur Signalpegelumsetzung. Da das dargestellte Ausführungsbeispiel im Schaltungsaufbau identisch ist mit Ausführungsbeispiel 1 von Fig. 5, mit Ausnahme einer sechsten Rücksetzschaltung 56, sind die Teile, die mit letzterer identisch sind, mit denselben Bezugszeichen versehen, und eine Beschreibung dieser wird hier nicht wiederholt.
Die sechste Rücksetzschaltung 56 im Ausführungsbeispiel 6 ist aufgebaut aus einem Durchgangsstromfeststell- Logikerzeugungsteil 56a, einem Konditionierungsteil 56b und einem Zwangslogikanlegeteil 56c.
Der Durchgangsstromfeststell-Logikerzeugungsteil 56a ist aufgebaut aus einem NAND-Glied G28, dessen erster Eingangsanschluß mit dem Verbindungspunkte N15 und dessen zweiter Eingangsanschluß mit dem Verbindungspunkte N24 verbunden ist.
Der Konditionierungsteil 56b ist aufgebaut aus einer Verzögerungsschaltung G29, die eine Gradzahl von Invertergliedern enthält, die mit dem Ausgangsanschluß vom NAND- Glied G28 verbunden sind, einem NOR-Glied G30, dessen erster Eingangsanschluß mit dem Ausgangsanschluß des NAND-Gliedes G28 und dessen zweiter Eingangsanschluß mit dem Ausgangsanschluß der Verzögerungsschaltung G29 verbunden ist, und aus einem Inverterglied G31, das mit dem Ausgangsanschluß des NOR-Gliedes G30 verbunden ist.
Der Zwangslogikanlegeteil 56c ist mit einem PMOS-Transistor Q17 aufgebaut, dessen Sourceelektrode mit dem zweiten Stromversorgungspotentialpunkt 4b verbunden ist, mit einer Gateelektrode zum Aufnehmen des Ausgangssignals aus dem Konditionierungsteil 56b über das Inverterglied G31 und einer Drainelektrode, die mit dem Verbindungspunkt N23 verbunden ist, der den Ausgangsanschluß der Umsetzschaltung für den zweiten Pegel bildet.
Die sechste Rücksetzschaltung 56 ist gebildet aus MOS- Transistoren, und deren Gateisolierfilme sind dicker als jene der MOS-Transistoren, die die Ein-/Ausgangssteuerschaltung 6 und den ersten Umsetzschaltungsblock 7a bilden.
Die Arbeitsweise der Schaltung mit dem obigen Aufbau ist nachstehend beschrieben. Der Schaltbetrieb ist in Verbindung mit dem Normalmodus des Betriebs und dem anomalen Modus des Betriebs beschrieben, wie schon zuvor erwähnt. Die Konfiguration und die Arbeitsweise der Rücksetzschaltung sind im wesentlichen dieselben wie zuvor in Hinsicht auf Ausführungsbeispiel 1 beschrieben. Folglich sind die Betriebswellenformen in den Zeittafeln von Fig. 17 und 18 dieselben wie im Falle der Rücksetzschaltung 56, mit der Ausnahme von n31.
Zuerst beschrieben ist die Arbeitsweise unter normalen Bedingungen, wobei das erste Stromversorgungspotential VDD1 und das zweite Stromversorgungspotential VDD2 beide normal eingeschaltet sind. Die Schaltungsoperation in diesem Falle ist dieselbe wie im Falle von Ausführungsbeispiel 3. Die sechste Rücksetzschaltung 56 arbeitet so, daß das NOR-Glied G30 ein L- Pegelsignal abgibt, welches dem Inverterglied G31 zugeführt wird. Das Ausgangssignal aus dem Inverterglied G31 geht auf H- Pegel, der an die Gateelektrode des PMOS-Transistors Q17 der nächsten Stufe gelangt. Im Ergebnis davon sperrt der PMOS- Transistor Q17 und übt keinen Einfluß auf die Ausgabeoperation aus. Die Verzögerungsschaltung G29 führt dieselbe Funktion aus wie im Falle des Ausführungsbeispiels 1.
Als nächstes beschrieben ist der Schaltungsbetrieb während der anomalen Stromversorgungsoperation. Der Zustand, der eine Ausgabe erfährt, ist der Fall, bei dem die NMOS-Transistoren Q13 und Q14 der letzten Stufe beide gleichzeitig leitend sind, das heißt der Fall, bei dem der Stromfluß vom zweiten Stromversorgungspotentialpunkt zum Massepotentialpunkt fließt. Der Grund hierfür ist bereits zuvor beschrieben worden; dieses Problem läßt sich lösen durch Feststellen eines derartigen Zustands in der Pufferschaltung 8a (an den Verbindungspunkten N15 und N24) und Rückkoppeln des festgestellten Ausgangssignals an die Pegelumsetzschaltung 7 der vorangehenden Stufe über die sechste Rücksetzschaltung 56.
Dies wird nun in mehr Einzelheiten beschrieben. Im Zustand, bei dem die NMOS-Transistoren Q13 und Q14 der letzten Stufe beide leitend sind, empfängt das NAND-Glied G28 vom Durchgangsstromfeststell-Logikerzeugungsteil 55b am ersten und am zweiten Eingangsanschluß feststehende Signale mit H-Pegel und zielt ab auf ein L-Pegelausgangssignal; dieses Ausgangssignal wird verzweigt in zwei Teile, von denen einer über die Verzögerungsschaltung G29 in den zweiten Eingangsanschluß des NOR-Gliedes G30 geleitet wird und der andere direkt dem ersten Eingangsanschluß des NOR-Gliedes G30 bereitgestellt wird. Die beiden Eingangssignale werden miteinander verglichen und errechnet, und im Ergebnis davon gibt das NOR-Glied G30 ein H- Pegelausgangssignal ab, das für das Inverterglied G31 bereitsteht, von dem ein L-Pegelsignal zur Gateelektrode des PMOS-Transistors Q17 geleitet wird. Folglich leitet der PMOS- Transistor Q17. Das Leitendschalten des PMOS-Transistors Q17 läßt das Potential am Verbindungspunkt N23 auf H-Pegel gehen, und ein L-Pegelsignal liegt an der Gateelektrode des NMOS- Transistors Q14 der letzten Stufe, das diesen sperrt. Von daher fließt kein Strom durch die Transistoren Q13 und Q14 der letzten Stufe vom zweiten Stromversorgungspotentialpunkt zum Massepotentialpunkt.
Wie zuvor beschrieben, ermöglicht das Ausführungsbeispiel 6 das Vermeiden eines anomalen Durchgangsstroms durch die letzte Stufe der Pufferschaltung lediglich durch Rücksetzen des L- Pegelausgangssignals von der zweiten Signalpegelumsetzschaltung auf den H-Pegel.
Als nächstes beschrieben ist eine modifizierte Form vom Ausführungsbeispiel 6.
Fig. 16 ist ein Schaltungsbild der modifizierten Form. Da diese Modifikation im Schaltungsaufbau identisch ist mit Ausführungsbeispiel 6 von Fig. 10, mit Ausnahme der Pufferschaltung 8b, werden Teile, die identisch sind mit jenen vom Ausführungsbeispiel in Fig. 9, mit denselben Bezugszeichen versehen, und deren Beschreibung ist hier fortgelassen.
Die Pufferschaltung 8b unterscheidet sich von der Pufferschaltung 8a in denselben Punkten wie sie zuvor in Hinsicht auf Ausführungsbeispiel 1 beschrieben worden sind.
Mit dem Schaltungsaufbau dieser modifizierten Form ist es ebenfalls möglich, wie im Falle des Ausführungsbeispiels 1, den anomalen Durchgangsstrom in der letzten Stufe der Pufferschaltung einfach durch Rücksetzen des L- Pegelausgangssignals von der zweiten Signalpegelumsetzstufe auf den H-Pegel zu vermeiden.

Claims

1. Ausgangspufferschaltung, mit:

ersten und zweiten Potentialpunkten, die erste beziehungsweise zweite Potentiale bereitstellen;

einem Ausgangspunkt (I);

einem ersten Leitungssteuerelement (G12, G14, G16, G18), das ein Steuerende (N13) zum Bereitstellen eines dritten Potentials gemäß einem der binären logischen Werte besitzt, bestehend aus einem ersten logischen Pegel und einem zweiten logischen Pegel, die einander komplementär sind und die das Leiten zwischen dem ersten und dem zweiten Potentialpunkt zulassen und sperren, wenn das dritte Potential dem ersten logischen Pegel beziehungsweise dem zweiten logischen Pegel entspricht;

einem zweiten Leitungssteuerelement (G13, G15, G17), das ein Steuerende (N23) besitzt, um ein viertes Potential gemäß einem der binären logischen Werte bereitzustellen, bestehend aus einem dritten logischen Pegel und einem vierten logischen Pegel, die einander komplementär sind und die das Leiten zwischen dem zweiten Potentialpunkt (5) und dem Ausgangspunkt (1) zulassen oder sperren, wenn das vierte Potential dem dritten logischen Pegel beziehungsweise dem vierten logischen Pegel entspricht;

einem Logiksignalerzeugungsmittel (51) zur Durchgangsstromerfassung für das Erzeugen eines Durchgangsstromerfassungssignals, das beginnt, wenn das dritte Potential und das vierte Potential dem ersten logischen Pegel beziehungsweise dem dritten logischen Pegel entspricht; und mit

einem logischen Zwangsanlegemittel (Q16, Q17), das auf das Durchgangsstromerfassungssignal anspricht, um eines der ersten logischen Anlegefunktionen des zwangsweisen Anlegens vom zweiten logischen Pegels auszuführen, um das Steuerende des ersten Leitungssteuerelements und eine zweite logische Anlegefunktion des zwangsweisen Anlegens vom vierten logischen Pegel an das Steuerende des zweiten Leitungssteuerelements anzulegen.

2. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste logische Pegel und der dritte logische Pegel aneinander komplementär sind.

3. Ausgangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das logische Zwangsanlegemittel ein erstes Schaltmittel enthält, das ein Ende zum Verbinden des Steuerendes vom ersten Leitungssteuerelement mit dem anderen Ende zum Bereitstellen eines fünften Potentials gemäß dem zweiten logischen Pegel enthält und als Reaktion auf den Start des Durchgangsstromerfassungssignals leitet.

4. Ausgangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das logische Zwangsanlegemittel über ein zweites Schaltmittel verfügt, das ein Ende zum Verbinden mit dem Steuerende des zweiten Leitungssteuerelements und das andere Ende zum Bereitstellen eines fünften Potentials gemäß dem vierten logischen Pegel enthält und als Reaktion auf den Start des Durchgangsstromerfassungssignals leitet.

5. Ausgangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß

das erste Leitungssteuerelement über einen ersten MOS- Transistor eines ersten Leitfähigkeitstyps verfügt, der ein Gate und einen Satz von Elektroden besitzt, die mit dem ersten Potentialpunkt beziehungsweise dem Ausgangspunkt verbunden sind, und über eine erste Anzahl von Invertergates, die in Serie geschaltet sind zwischen dem Steuerende des ersten Leitungssteuerelements und dem Gate vom ersten MOS-Transistor; und dadurch, daß

das zweite Leitungssteuerelement über einen zweiten MOS- Transistor des ersten Leitfähigkeitstyps verfügt, der ein Gate und einen Satz Elektroden besitzt, die mit dem zweiten Potentialpunkt beziehungsweise mit dem Ausgangspunkt verbunden sind, und über eine zweite Anzahl von Invertergates, die in Serie geschaltet sind zwischen dem Steuerende des zweiten Leitungssteuerelements und dem Gate vom zweiten MOS-Transistor, wobei die zweite Zahl eine ungradzahlige Differenz von der ersten Zahl ist.

6. Ausgangspufferschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das als Durchgangsstromfeststellsignal die UND-Verknüpfung derselben Logik wie diejenige gemäß dem dritten Potential mit einem Logikpegel, der komplementär zu demjenigen gemäß dem vierten Potential ist, ausgibt; und dadurch, daß das logische Zwangsanlegemittel die erste logische Anlegefunktion ausführt, wenn es denselben Logikpegel wie derjenige gemäß dem Durchgangsstromerfassungssignal empfängt.

7. Ausgangspufferschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das die NICHT-Verknüpfung der UND-Verknüpfung vom Logikpegel ausgibt, komplementär zu demjenigen gemäß dem dritten Potential mit demselben Logikpegel wie derjenige gemäß dem vierten Potential; und daß das logische Zwangsanlegemittel die erste Logikanlegefunktion ausübt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.

8. Ausgangspufferschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das als das Durchgangsstromerfassungssignal die NICHT-Verknüpfung der UND- Verknüpfung desselben Logikpegels abgibt wie derjenige gemäß dem dritten Potential mit einem Logikpegel, der demjenigen gemäß dem vierten Potential komplementär ist; und daß das Zwangslogikanlegemittel die erste Logikanlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.

9. Ausgangspufferschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das als Durchgangsstromerfassungssignal die UND-Verknüpfung desselben Logikpegels abgibt, wie derjenige gemäß dem dritten Potential mit dem Logikpegel, der komplementär zu demjenigen gemäß dem vierten Potential ist; und dadurch, daß das logische Zwangsanlegemittel die zweite logische Anlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.

10. Ausgangspufferschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das die NICHT-Verknüpfung der UND-Verknüpfung der Logik ausgibt, die komplementär zu derjenigen gemäß dem dritten Potential mit demselben Logikpegel ist wie dasjenige gemäß dem vierten Potential; und dadurch, daß das logische Zwangsanlegemittel die zweite logische Anlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.

11. Ausgangspufferschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über eine Logikgate verfügt, das als das Durchgangsstromerfassungssignal die NICHT-Verknüpfung der UND-Verknüpfung desselben Logikpegels ausgibt wie derjenige gemäß dem dritten Potential mit einer Logik, die komplementär zu derjenigen gemäß dem vierten Potential ist; und dadurch, daß das Zwangslogikanlegemittel die zweite Logikanlegefunktion ausführt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.

12. Ausgangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß:

das erste Leitungssteuerelement über einen ersten MOS- Transistor eines ersten Leitfähigkeitstyps verfügt, der ein Gate und einen Satz von Elektroden besitzt, die mit dem ersten Potentialpunkt beziehungsweise dem Ausgangspunkt verbunden sind, und eine erste Zahl von Invertergates, die in Serie geschaltet sind zwischen dem Steuerende des ersten Leitungssteuerelements und dem Gate vom ersten MOS-Transistor; und dadurch, daß

das zweite Leitungssteuerelement über einen zweiten MOS- Transistor eines zweiten Leitfähigkeitstyps verfügt, der komplementär zum ersten Leitfähigkeitstyp ist, der ein Gate und einen Satz von Elektroden besitzt, die mit dem zweiten Potentialpunkt beziehungsweise dem Ausgangspunkt verbunden sind, und eine zweite Zahl von Invertergates, die in Serie geschaltet sind zwischen dem Steuerende des zweiten Leitungssteuerelements und dem Gate vom zweiten MOS-Transistor, wobei die zweite Zahl eine gradzahlige Differenz von der ersten Zahl ist.

13. Ausgangspufferschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das als das Durchgangsstromerfassungssignal die UND-Verknüpfung desselben Logikpegels abgibt wie derjenige gemäß dem dritten Potential mit einer Logik, die komplementär zu derjenigen gemäß dem vierten Potential ist; und dadurch, daß das Zwangslogikanlegemittel die erste Logikanlegefunktion ausführt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.

14. Ausgangspufferschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das die NICHT-Verknüpfung der UND-Verknüpfung einer Logik ausgibt, die komplementär zu derjenigen gemäß dem dritten Potential mit demselben Logikpegel ist wie dasjenige gemäß dem vierten Potential; und dadurch, daß das Zwangslogikanlegemittel die erste Logikanlegefunktion ausführt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.

15. Ausgangspufferschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das als das Durchgangserfassungssignal die NICHT-Verknüpfung der UND- Verknüpfung von derselben Logik ausgibt wie dasjenige gemäß dem dritten Potential mit dem Logikpegel, der komplementär zu demjenigen gemäß dem vierten Potential ist; und dadurch, daß das Zwangslogikanlegemittel die erste Logikanlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.

16. Ausgangspufferschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das als das Durchgangsstromerfassungssignal die UND-Verknüpfung desselben Logikpegels ausgibt wie derjenige gemäß dem dritten Potential mit einer Logik, die komplementär zu derjenigen gemäß dem vierten Potential ist; und dadurch, daß das Zwangslogikanlegemittel die zweite Logikanlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.

17. Ausgangspufferschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das die NICHT-Verknüpfung der UND-Verknüpfung einer Logik ausgibt, die komplementär zu derjenigen gemäß dem dritten Potential mit demselben Logikpegel ist, wie derjenige gemäß dem vierten Potential; und dadurch, daß das Zwangslogikanlegemittel die zweite Logikanlegefunktion ausführt, wenn sie den Logikpegel empfängt, der komplementär zu demjenigen gemäß dem Durchgangsstromerfassungssignal ist.

18. Ausgangspufferschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Logikerzeugungsteil für die Durchgangsstromerfassung über ein Logikgate verfügt, das als das Durchgangsstromerfassungssignal die NICHT-Verknüpfung der UND- Verknüpfung von demselben Logikpegel abgibt wie derjenige gemäß dem dritten Potential mit einem Logikpegel, der komplementär zu demjenigen gemäß dem vierten Potential ist; und dadurch, daß das Zwangslogikanlegemittel die zweite Logikanlegefunktion ausführt, wenn sie denselben Logikpegel empfängt wie derjenige gemäß dem Durchgangsstromerfassungssignal.

19. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß ein erstes Stromversorgungspegelsystem eine Signalpegelumsetzschaltung enthält, die das dritte und vierte Potential auf der Grundlage wenigstens eines ersten Signals binärer Logik bereitstellt; und dadurch, daß das erste bis vierte Potential jeweils einem der logischen Binärwerte in einem zweiten Stromversorgungspegelsystem entspricht, das sich vom ersten Stromversorgungspegelsystem unterscheidet.

20. Ausgangspufferschaltung nach Anspruch 19, dadurch gekennzeichnet, daß das erste Stromversorgungspegelsystem ein Ausgangssteuerteil enthält, das ein erstes Signal als Reaktion auf ein zweites Signal eines Paares von Signalen vom binären Logikpegel abgibt und ein Paar des dritten und vierten Potentials einem Paar erster und vierter Logikpegel entspricht, einem Paar zweiter und dritten Logikpegel oder einem Paar zweiter und vierter Logikpegel.

21. Ausgangspufferschaltung nach Anspruch 19, dadurch gekennzeichnet, daß

die Signalpegelumsetzschaltung über eine erste Hälfte verfügt, die sich zusammensetzt aus einer Vielzahl von MOS- Transistoren, um eine logische Verarbeitung des ersten Signals auszuführen, und über eine zweite Hälfte, die sich zusammensetzt aus einer Vielzahl von MOS-Transistoren, um das dritte und vierte Potential bereitzustellen;

das zweite Stromversorgungspegelsystem eine Potentialdifferenz aufweist, die größer ist als im ersten Stromversorgungspegelsystem; und daß

die Vielzahl von MOS-Transistoren, die die zweite Hälfte bilden, Isolationsfilme aufweisen, die dicker sind als jene der MOS-Transistoren, die die erste Hälfte bilden.

22. Ausgangspufferschaltung nach Anspruch 1, gekennzeichnet durch ein Anpassungsmittel, das die Funktion des zwangsweisen Logikanlegemittels nur dann ausführt, wenn die Startzeit einer Detektorschaltung im Logikerzeugungsmittel für die Durchgangsstromerfassung länger als eine spezifizierte Zeit ist.

23. Ausgangspufferschaltung nach Anspruch 22, dadurch gekennzeichnet, daß das Anpassungsmittel ausgestattet ist mit:

einem Verzögerungselement, das das Durchgangsstromerfassungssignal um eine spezifizierte Zeit verzögert und ein verzögertes Erfassungssignal abgibt; und mit

einem Logikgate, das hochfährt, wenn der Logikpegel gemäß dem Durchgangsstromerfassungssignal und der Logikpegel gemäß dem verzögerten Erfassungssignal beide in einem speziellen logischen Zustand sind.

24. Ausgangspufferschaltung nach Anspruch 23, dadurch gekennzeichnet, daß das Verzögerungselement durch eine Gradzahl an Invertergates gebildet ist.