DE10223760A1

DE10223760A1 - Integrierte Halbleiterschaltung

Info

Publication number: DE10223760A1
Application number: DE10223760A
Authority: DE
Inventors: Hideki Uchiki; Harufusa Kondoh
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-06-28
Filing date: 2002-05-28
Publication date: 2003-01-16
Anticipated expiration: 2022-05-29
Also published as: CN1232039C; KR100454796B1; US20030001619A1; KR20030002305A; JP4627928B2; DE10223760B4; US6617881B2; JP2003017994A; TW513858B; CN1393995A

Abstract

Bereitgestellt wird eine Ansteuerschaltung (12), die zwei Steuersignale (A1, A2) erzeugt. Die zwei Steuersignale ändern sich von einem niedrigen Pegel auf einen hohen Pegel gemäß einer Änderung eines Eingangssignals von einem hohen Pegel zu einem niedrigen Pegel und ändern sich von einem hohen Pegel auf einen niedrigen Pegel gemäß einer Änderung des Eingangssignals von einem niedrigen Pegel auf einen hohen Pegel. Die Ansteuerschaltung (12) erzeugt ebenso weitere zwei Steuersignale (B1, B2), die sich von einem hohen Pegel auf einen niedrigen Pegel gemäß einer Änderung des Eingangssignals von einem hohen Pegel auf einen niedrigen Pegel ändern und sich von einem niedrigen Pegel auf einen hohen Pegel gemäß einer Änderung des Eingangssignals von einem niedrigen Pegel auf einen hohen Pegel ändern. Die Ansteuerschaltung (12) führt diese vier Ansteuersignale (A1, A2, B1, B2) Gateanschlüssen von vier MOS-Transistoren (MA1, MA2, MB1, MB2) zu. Zeitverläufe von Änderungen der logischen Pegel der vier Steuersignale sind so gesteuert, dass eine Zeitdauer erzeugt wird, in der die vier MOS-Transistoren (MA1, MA2, MB1, MB2) gleichzeitig angeschaltet oder abgeschaltet sind.

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung, die eine Differenzausgabeschaltung zur Ausgabe von Signalen an weitere integrierte Halbleiterschaltungen bildet.
Fig. 1 zeigt eine bekannten Differenzausgabeschaltung. Die Differenzausgabeschaltung beinhaltet zwei n-Kanal-MOS- Transistoren (nachstehend als nMOS-Transistor bezeichnet) M1 und M3, zwei p-Kanal-MOS-Transistoren (nachstehend als pMOS-Transistor bezeichnet) M2 und M4, zwei Konstantstromquellen J1 und J2 und Ansteuereinrichtungen IN1, IN2, BU1 und BU2. Die Ansteuereinrichtungen IN1, IN2, BU1 und BU2 empfangen ein gemeinsames Eingangssignal X zur Erzeugung von jeweiligen Gateelektroden der MOS- Transistoren M1 bis M4 anzulegenden Steuersignalen A1, A2, B1 und B2. Befindet sich das Eingangssignal X auf einem niedrigen Pegel (nachstehend als L-Pegel bezeichnet), sind die Transistoren M1 und M4 angeschaltet, während die Transistoren M2 und M3 abgeschaltet sind. Befindet sich im Gegensatz dazu das Eingangssignal X auf einem hohen Pegel (nachstehend als H-Pegel bezeichnet), sind die Transistoren M1 und M4 abgeschaltet, während die Transistoren M2 und M3 angeschaltet sind. Entsprechend werden logische Signale Y1 und Y2 mit zueinander entgegengesetzten Phasen jeweils von den Knoten N1 und N2 ausgegeben.
Die Ausgangssignale Y1 und Y2 werden zu Schaltungen eines weiteren Halbleiterchips über jeweilige Übertragungswege 1 und 2 übertragen. Ein Widerstand R ist zur Ausführung der Funktionsweise eines Abschlusswiderstands bezüglich der Übertragungswege 1 und 2 zwischen den Knoten N1 und N2 angeschlossen.
Eine jede der Ansteuereinrichtungen IN1 und IN2 entspricht einer CMOS-Inverterschaltung, die eine invertierte Logik eines Eingangssignals X ausgibt. Eine jede der Ansteuereinrichtungen BU1 und BU2 besteht aus zwei in Serie geschalteten CMOS-Inverterschaltungen und entspricht einer Zwischenspeicherschaltung bzw. Pufferschaltung zur Ausgabe der gleichen Logik bzw. des gleichen logischen Werts wie der eines Eingangssignals X.
Fig. 2 zeigt jeweilige Verläufe der Steuersignale A1, A2, B1 und B2 und der Ausgangssignale Y1 und Y2. Es wird angenommen, dass die Ansteuereinrichtungen IN1 und IN2 ihren Pegel von einem H-Pegel auf einen L-Pegel zum Zeitpunkt s1 als Reaktion auf eine Änderung eines Eingangssignals X von einem L-Pegel auf einen H-Pegel geändert haben. Aufgrund der unterschiedlichen Konfiguration der Ansteuereinrichtungen BU1 und BU2 hinsichtlich der Konfiguration der Ansteuereinrichtung IN1 und IN2 ändern sich die Signale B1 und B2 von dem L-Pegel auf den H-Pegel zum Zeitpunkt s2, der nach dem Zeitpunkt s1 gemäß der Darstellung von Fig. 2 liegt.
Der MOS-Transistor M1 wechselt von einem Einschaltzustand zu einem Ausschaltzustand und der MOS-Transistor M2 wechselt von einem Ausschaltzustand in einen Einschaltzustand als Reaktion jeweils auf Pegeländerungen der Signale A1 und A2 zum Zeitpunkt s1 und die Spannung an dem Knoten N1 steigt dann von dem L-Pegel an. Andererseits bleibt der MOS-Transistor M3 in dem Ausschaltzustand und bleibt der MOS-Transistor M4 in dem Einschaltzustand bis zum Erreichen des Zeitpunkts s2. Daher steigt das Potential an dem Knoten N2 mittels des Widerstands R entsprechend einem Anstieg der Spannung an dem Knoten N1. Nachfolgend wechseln die MOS-Transistoren M3 und M4 jeweils in den Einschaltzustand und den Ausschaltzustand als Reaktion auf Pegeländerungen der Signale B1 und B2 zum Zeitpunkt s2 und fällt die Spannung an dem Knoten N2. Als Reaktion auf den Abfall fällt die Spannung an dem Knoten N1 momentan mittels des Widerstands R, jedoch wird der Knoten N1 durch den MOS- Transistor M2 wieder zu der hohen Spannung hin angesteuert.
Wechseln die Signale A1 und A2 von dem L-Pegel auf den H- Pegel zum Zeitpunkt S3 als Reaktion auf eine Änderung des Eingangssignals X von dem H-Pegel zu dem L-Pegel, wechseln die Signale B1 und B2 von dem H-Pegel auf den L-Pegel zum Zeitpunkt s4, der nach dem Zeitpunkt s3 liegt. Der MOS- Transistor M1 wechselt von dem Ausschaltzustand in den Einschaltzustand und der MOS-Transistor M2 wechselt von dem Einschaltzustand in den Ausschaltzustand als Reaktion auf Pegeländerungen der Signale A1 und A2 zum Zeitpunkt s3 und die Spannung an dem Knoten N1 fällt von dem H-Pegel ab. Andererseits bleibt der MOS-Transistor M3 in dem Einschaltzustand und bleibt der MOS-Transistor M4 in dem Ausschaltzustand bis der Zeitpunkt s4 erreicht ist. Daher fällt das Potential an dem Knoten N2 ebenso mittels des Widerstands R gemäß dem Abfall der Spannung an dem Knoten N1. Der MOS-Transistor M3 wechselt in den Ausschaltzustand und der MOS-Transistor M4 wechselt in den Einschaltzustand jeweils auf Reaktion auf Pegeländerungen der Signale B1 und B2 zum Zeitpunkt s4 und die Spannung an dem Knoten N2 steigt. Die Spannung an dem Knoten N1 steigt momentan mittels des Widerstands R gemäß dem Anstieg der Spannung an dem Knoten N2, jedoch wird der Knoten N1 durch den MOS- Transistor N1 wieder zu der niedrigen Spannung hin angesteuert.
Wie vorstehend erläutert werden die Steuersignale A1, A2, B1 und B2 so erzeugt, dass die Antwort der Signale B1 und B2 auf das Eingangssignal X im Vergleich zu der Antwort der Signale A1 und A2 verzögert ist. Folglich ergeben sich für das Ausgangssignal Y2 als Reaktion auf Änderungen des logischen Pegels des Eingangssignals X gemäß der Darstellung von Fig. 2 ein die Spannung des H-Pegels momentan übersteigendes Überschwingen und ein momentan 5 unter die Spannung des L-Pegels fallendes Unterschwingen. Ferner ergeben sich für das Ausgangssignal Y1 ein Abschnitt D1, der momentan seinen Signalverlauf erniedrigt, und ein Abschnitt D2, der momentan seinen Signalverlauf erhöht. Die Verformungen bzw. Verzerrungen der Signalverläufe werden durch das Auftreten einer Periode verursacht, in der die beiden MOS-Transistoren M1 und M2 simultan abgeschaltet sind, wenn die beiden MOS-Transistoren M3 und M4 angeschaltet sind, oder durch das Auftreten einer Periode verursacht, in der die beiden MOS-Transistoren M3 und M4 simultan abgeschaltet sind, wenn die beiden MOS- Transistoren M1 und M2 gemäß Pegeländerungen des Eingangssignals X angeschaltet sind.
Derartige Verformungen in den ausgegebenen Verläufen der Ausgangssignale Y1 und Y2 sind nicht nur offensichtlich ein Problem, sondern werden auch ein Problem hinsichtlich der Signalübertragungseigenschaft. Obwohl beispielsweise der Abschlusswiderstand R vorgesehen ist, werden die Signale Y1 und Y2 in einem bestimmten Maß durch die jeweiligen Enden bzw. Abschlüsse der Übertragungswege 1 und 2 reflektiert. Die Reflexion der verformten bzw. verzerrten Abschnitte der Signalverläufe verursacht eine weitere Verformung der Verläufe der Ausgangssignale Y1 und Y2. Entsprechend können die Signale mit genauen Verläufen nicht zu ihren Zielen übertragen werden. Sind ferner weitere Übertragungswege zu den Übertragungswegen 1 und 2 benachbart vorhanden, kann die Verdrahtungskapazität zwischen den Übertragungspfaden 1 und 2 und den benachbarten Übertragungspfaden eine sogenannte Übersprechstörung bzw. ein sogenanntes Übersprechrauschen verursachen, so dass die Verformungen der Signalverläufe das Auftreten von Rauschen an weiteren benachbarten Übertragungspfaden verursacht.
Aufgabe der Erfindung ist die Bereitstellung einer integrierten Halbleiterschaltung, die Verformungen von Ausgangssignalverläufen unterdrückt, wenn logische Pegel der Ausgangssignale gemäß einem Eingangssignal geändert werden.
Die integrierte Halbleiterschaltung gemäß einer Ausgestaltung der Erfindung beinhaltet einen ersten MOS- Transistor einer ersten Leitfähigkeitsart mit einem mit einem ersten Knoten verbundenen Drainanschluss, einen zweiten MOS-Transistor einer zweiten Leitfähigkeitsart, die von der ersten Leitfähigkeitsart verschieden ist, mit einem mit dem ersten Knoten verbundenen Drainanschluss, einen dritten MOS-Transistor der ersten Leitfähigkeitsart mit einem mit einem zweiten Knoten verbundenen Drainanschluss und einem mit einem Sourceanschluss des ersten MOS-Transistors verbundenen Sourceanschluss, einen vierten MOS-Transistor der zweiten Leitfähigkeitsart mit einem mit dem zweiten Knoten verbundenen Drainanschluss und einem mit einem Sourceanschluss des zweiten MOS-Transistors verbundenen Sourceanschluss, und eine Ansteuerschaltung, die ein erstes bis viertes Steuersignal erzeugt, deren logische Pegel sich als Reaktion auf ein gemeinsames Eingangssignal ändern, und die Signale jeweiligen Gateanschlüssen des ersten bis vierten MOS-Transistors zuführt. Wobei bei diesem Aufbau eine Änderung des ersten Steuersignals von einem niedrigen Pegel auf einen hohen Pegel als Reaktion auf eine erste Pegeländerung des Eingangssignals von einem hohen Pegel auf einen niedrigen Pegel bei einem ersten Zeitpunkt beginnt und eine Änderung des ersten Steuersignals von dem hohen Pegel auf den niedrigen Pegel als Reaktion auf eine zweite Pegeländerung des Eingangssignals von dem niedrigen Pegel auf den hohen Pegel bei einem zweiten Zeitpunkt beginnt. Eine Änderung des zweiten Steuersignals von einem niedrigen Pegel auf einen hohen Pegel beginnt als Reaktion auf die erste Pegeländerung des Eingangssignals bei einem dritten Zeitpunkt, der nach dem ersten Zeitpunkt liegt, und eine Änderung des zweiten Steuersignals von dem hohen Pegel auf den niedrigen Pegel beginnt als Reaktion auf die zweite Pegeländerung des Eingangssignals bei einem vierten Zeitpunkt, der vor dem zweiten Zeitpunkt liegt. Eine Änderung des dritten Steuersignals von einem hohen Pegel auf einen niedrigen Pegel beginnt als Reaktion auf die erste Pegeländerung des Eingangssignals bei einem fünften Zeitpunkt und eine Änderung des dritten Steuersignals von dem niedrigen Pegel auf den hohen Pegel beginnt als Reaktion auf die zweite Pegeländerung des Eingangssignals bei einem sechsten Zeitpunkt. Eine Änderung des vierten Steuersignals von einem hohen Pegel auf einen niedrigen Pegel beginnt als Reaktion auf die erste Pegeländerung des Eingangssignals bei einem siebten Zeitpunkt, der vor dem fünften Zeitpunkt liegt, und eine Änderung des vierten Steuersignals von dem niedrigen Pegel auf den hohen Pegel beginnt als Reaktion auf die zweite Pegeländerung des Eingangssignals bei einem achten Zeitpunkt, der nach dem sechsten Zeitpunkt liegt. Darüber hinaus überlappen einander zumindest ein Abschnitt einer Zeitdauer zwischen dem ersten und dem zweiten Zeitpunkt und zumindest ein Abschnitt einer Zeitdauer zwischen dem fünften und dem sechsten Zeitpunkt und überlappen einander zumindest ein Abschnitt einer Zeitdauer zwischen dem dritten und dem vierten Zeitpunkt und zumindest ein Abschnitt einer Zeitdauer zwischen dem siebten und dem achten Zeitpunkt.
Gemäß einer weiteren Ausgestaltung der Erfindung beinhaltet die integrierte Halbleiterschaltung einen ersten MOS- Transistor einer ersten Leitfähigkeitsart mit einem mit einem ersten Knoten verbundenen Drainanschluss, einen zweiten MOS-Transistor einer von der ersten Leitfähigkeitsart unterschiedlichen zweiten Leitfähigkeitsart mit einem mit dem ersten Knoten verbundenen Drainanschluss, einen dritten MOS-Transistor der ersten Leitfähigkeitsart mit einem mit einem zweiten Knoten verbundenem Drainanschluss und einem mit einem Sourceanschluss des ersten MOS-Transistors verbundenen Sourceanschluss, einen vierten MOS-Transistor der zweiten Leitfähigkeitsart mit einem mit dem zweiten Knoten verbundenen Drainanschluss und einem mit einem Sourceanschluss des zweiten MOS-Transistors verbundenem Sourceanschluss, und eine Ansteuerschaltung. Die Ansteuerschaltung erzeugt ein erstes und ein zweites Steuersignal, die sich jeweils von einem niedrigen Pegel auf einen hohen Pegel als Reaktion auf eine erste Pegeländerung eines Eingangssignals von einem hohen Pegel auf einen niedrigen Pegel ändern und sich jeweils von dem hohen Pegel auf den niedrigen Pegel als Reaktion auf eine zweite Pegeländerung des Eingangssignals von dem niedrigen Pegel auf den hohen Pegel ändern, und ein drittes und ein viertes Steuersignal, die sich jeweils von einem hohen Pegel auf einen niedrigen Pegel als Reaktion auf die erste Pegeländerung des Eingangssignals ändern und sich jeweils von dem niedrigen Pegel auf den hohen Pegel als Reaktion auf die zweite Pegeländerung des Eingangssignals ändern. Die Ansteuerschaltung führt das erste bis vierte Steuersignal jeweiligen Gateanschlüssen des ersten bis vierten MOS-Transistors zu. Die Ansteuerschaltung beinhaltet zumindest eine erste Logikschaltung, die eine erste Verzögerungsschaltung, die mit einem Knoten verbunden ist, dessen Spannung an seinem Eingang als Reaktion auf eine Spannungsänderung des Eingangssignals sich ändert, und die auszugebene Spannungsänderung an dem Eingang verzögert, und ein logisches NAND-Gatter beinhaltet, dessen erster Eingang mit dem Eingang der ersten Verzögerungsschaltung verbunden ist und dessen zweiter Eingang mit dem Ausgang der ersten Verzögerungsschaltung verbunden ist und eine NAND-Logik ausgibt, und zumindest eine zweite logische Schaltung, die eine zweite Verzögerungsschaltung, die mit einem Knoten verbunden ist, dessen Spannung an seinem Eingang sich als Reaktion auf eine Spannungsänderung des Eingangssignals ändert, und die auszugebene Spannungsänderung an dem Eingang verzögert, und ein logisches NOR-Gatter beinhaltet, dessen erster Eingang mit dem Eingang der zweiten Verzögerungsschaltung verbunden ist und dessen zweiter Eingang mit dem Ausgang der zweiten Verzögerungsschaltung verbunden ist und eine NOR-Logik ausgibt. Die Ansteuerschaltung erzeugt das erste bis vierte Steuersignal auf der Grundlage der NAND-Logik-Ausgabe von der zumindest einen ersten logischen Schaltung und der NOR- Logik-Ausgabe von der zumindest einen zweiten logischen Schaltung.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild zur Veranschaulichung einer bekannten Differenzausgabeschaltung,
Fig. 2 eine Signalverlaufsdarstellung zur Veranschaulichung des Betriebs der Schaltung von Fig. 1,
Fig. 3 ein Blockschaltbild zur Veranschaulichung einer integrierten Halbleiterschaltung (Differenzausgabeschaltung) gemäß einem ersten Ausführungsbeispiel der Erfindung,
Fig. 4 ein Blockschaltbild zur Veranschaulichung der Ansteuerschaltung 12 von Fig. 3,
Fig. 5 eine Signalverlaufsdarstellung zur Veranschaulichung des Betriebs der Ansteuerschaltung 12,
Fig. 6 eine Signalverlaufsdarstellung zur Veranschaulichung des Betriebs der Differenzausgabeschaltung von Fig. 3 und
Fig. 7 ein Blockschaltbild zur Veranschaulichung einer Ansteuerschaltung 40 gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Ausführungsbeispiele eines erfindungsgemäßen Verfahrens zum Entwurf einer logischen Schaltung und eines verbindungsgemäßen Computerprogramms werden nachstehend unter Bezugnahme auf die angefügte Zeichnung erläutert.
Fig. 3 zeigt einen Aufbau der integrierten Halbleiterschaltung 10 gemäß einem ersten Ausführungsbeispiel der Erfindung. Die an einem einzigen Halbleiterchip ausgebildete integrierte Halbleiterschaltung 10 entspricht einer Differenzausgabeschaltung, die zwei logische Signale mit logischen Pegeln mit zueinander entgegengesetzten Phasen von jeweiligen Knoten N1 und N2 ausgibt und die Signale zu Schaltungen eines weiteren Halbleiterchips über Übertragungswege 1 und 2 überträgt. Die integrierte Halbleiterschaltung 10 beinhaltet nMOS- Transistoren MA1, MB1, pMOS-Transistoren MA2, MB2, Konstantstromquellen M5, M6 und einen Widerstand R.
Der nMOS-Transistor MA1 beinhaltet einen mit einem Knoten N3 verbundenen Sourceanschluss und einen mit dem Knoten N1 Drainanschluss. Der nMOS-Transistor MB1 beinhaltet einen mit dem Knoten N3 verbundenen Sourceanschluss und einen mit einem Knoten N2 verbundenen Drainanschluss. Der pMOS- Transistor MA2 beinhaltet einen mit einem Knoten N4 verbundenen Sourceanschluss und einen mit dem Knoten N1 verbundenen Drainanschluss. Der pMOS-Transistor MB2 beinhaltet einen mit dem Knoten N4 verbundenen Sourceanschluss und einen mit dem Knoten N2 verbundenen Drainanschluss.
Die Konstantstromquelle M5 ist durch einen pMOS-Transistor gebildet, der einen mit einer Energieversorgungsspannung VDD beaufschlagten Sourceanschluss, einen mit dem Knoten N4 verbundenen Drainanschluss und einen mit einer vorbestimmten Vorspannung beaufschlagten Gateanschluss beinhaltet, und führt einen konstanten Strom dem Knoten N4 zu. Die Konstantstromquelle M6 wird durch einen nMOS- Transistor gebildet, der einen mit einer Massespannung GND (Spannung null) beaufschlagten Sourceanschluss, einen mit dem Knoten N3 verbundenen Drainanschluss und einen mit einer vorbestimmten Vorspannung beaufschlagten Gateanschluss beinhaltet und führt einen konstanten Strom dem Knoten N3 zu. Die Konstantstromquelle M5 und M6 legen das Maß eines zwischen den Knoten N3 und N4 fließenden Stroms fest und tragen zu einem geringeren Energieverbrauch bei. Dabei kann lediglich eine der Konstantstromquellen M5 und M6 vorgesehen sein und es kann eine Energieversorgungsspannung oder ein Massepotential direkt dem weiteren der Knoten N3 und N4 zugeführt werden, auf dessen Seite die Konstantstromquelle nicht vorgesehen ist.
Der Widerstand R ist zwischen dem Knoten N1 und dem Knoten N2 als Abschlusswiderstand der Übertragungswege 1 und 2 angeschlossen. Der Widerstand R kann außerhalb des Chips vorgesehen sein.
Die integrierte Halbleiterschaltung 10 beinhaltet eine Ansteuerschaltung 12, die gemäß einem Eingangssignal X jeweiligen Gateanschlüssen der MOS-Transistoren MA1, MA2, MB1 und MB2 anzulegende Steuersignale A1, A2, B1 und B2 erzeugt. In der Ansteuerschaltung 12 wechseln jeweilige logische Pegel der Steuersignale A1 und A2 von einem L- Pegel zu einem H-Pegel, während jeweilige logische Pegel der Steuersignale B1 und B2 von einem H-Pegel auf einen L- Pegel gemäß einem Wechsel des Eingangssignals X von einem H-Pegel auf einen L-Pegel wechseln. Im Gegensatz dazu wechseln die logischen Pegel der Steuersignale A1 und A2 von dem H-Pegel auf den L-Pegel, während die logischen Pegel der Steuersignale B1 und B2 von dem L-Pegel auf den H-Pegel gemäß einem Pegelwechsel des Eingangssignals X von dem L-Pegel auf den H-Pegel wechseln. Der H-Pegel entspricht dabei der Energieversorgungsspannung VDD und der L-Pegel entspricht der Massespannung GND (im weiteren derart festgelegt).
Gemäß dem ersten Ausführungsbeispiel steuert die Ansteuerschaltung 12 gemäß jeweiligen Änderungen des Eingangssignals X von dem H-Pegel auf den L-Pegel und von dem L-Pegel auf den H-Pegel Zeitpunkte, bei welchen die logischen Pegel der Steuersignale A1, A2, B1 und B2 sich ändern, so dass eine Periode erzeugt wird, in der alle die MOS-Transistoren MA1, MA2, MB1 und MB2 angeschaltet sind.
Fig. 4 zeigt ein Blockschaltbild der Ansteuerschaltung 12. Die Ansteuerschaltung 12 beinhaltet logische Schaltungen 21 bis 24, ein Übertragungsgatter 15 und einen CMOS-Inverter 16.
Der Inverter 16 beinhaltet einen pMOS-Transistor, dessen Sourceanschluss mit der Energieversorgungsspannung VDD beaufschlagt ist, dessen Drainanschluss mit dem Knoten N6 verbunden ist und dessen Gateanschluss mit einem Eingangssignal X an dem Knoten N7 beaufschlagt ist, und einen nMOS-Transistor, dessen Sourceanschluss mit der Massespannung GND beaufschlagt ist, dessen Drainanschluss mit dem Knoten N6 verbunden ist und dessen Gateanschluss mit dem Eingangssignal X an dem Knoten N7 beaufschlagt ist. Der Inverter 16 gibt dann logisch invertierte Signale des Eingangssignals X an den Knoten N6 aus. Das Übertragungsgatter 15 beinhaltet einen nMOS-Transistor, dessen Gateanschluss mit einer Energieversorgungsspannung VDD beaufschlagt ist, um zu jeder Zeit zu leiten, und einen pMOS-Transistor, dessen Gateanschluss mit einer Massespannung GND beaufschlagt ist, um zu jeder Zeit zu leiten. Der nMOS-Transistor und der pMOS-Transistor sind parallel zwischen den Knoten N5 und N7 angeschlossen. Das Übertragungsgatter empfängt ein Eingangssignal X und gibt seinen logischen Pegel ohne Änderung an den Knoten N5 aus. Die Änderung des logischen Pegels an dem Knoten N5 tritt jedoch bezüglich der Änderung des logischen Pegels des Eingangssignals X mit einer Verzögerung auf.
Die logische Schaltung 21 gibt das Steuersignal A1 auf der Grundlage eines Signals an dem Knoten N5 aus. Im einzelnen beinhaltet die logische Schaltung 21 eine Verzögerungsschaltung 30, die das Signal an dem Knoten N5 verzögert, und ein logisches NAND-Gatter 31, das eine NAND- Logik des Signals an dem Knoten N5 und der Signalausgabe der Verzögerungsschaltung 30 ausgibt. Die logische Schaltung 22 gibt das Steuersignal A2 auf der Grundlage des Signals an dem Knoten N5 aus. Im einzelnen beinhaltet die logische Schaltung 22 eine Verzögerungsschaltung 32, die das Signal an dem Knoten N5 verzögert, und ein logisches NOR-Gatter 33, das eine NOR-Logik des Signals an dem Knoten N5 und der Signalausgabe der Verzögerungsschaltung 32 ausgibt.
Die logische Schaltung 23 gibt das Steuersignal B1 auf der Grundlage eines Signals an dem Knoten N6 aus und beinhaltet die gleiche Schaltungskonfiguration wie die logische Schaltung 21. Im einzelnen beinhaltet die logische Schaltung 23 eine Verzögerungsschaltung 34, die das Signal an den Knoten N6 verzögert, und ein logisches NAND-Gatter, das eine NAND-Logik des Signals an den Knoten N6 und der Signalausgabe der Verzögerungsschaltung 34 ausgibt.
Die logische Schaltung 24 gibt das Steuersignal B2 auf der Grundlage des Signals an dem Knoten N6 aus und hat die gleiche Schaltungskonfiguration wie die logische Schaltung 22. Im einzelnen beinhaltet die logische Schaltung 24 eine Verzögerungsschaltung 36, die das Signal an den Knoten N6 verzögert, und ein logisches NOR-Gatter 37, das eine NOR- Logik des Signals an dem Knoten N6 und der Signalausgabe der Verzögerungsschaltung 36 ausgibt.
Jede der Verzögerungsschaltungen 30, 32, 34 und 36 hat eine zu den weiteren Schaltungen gleichartige Schaltungskonfiguration und ist mit einer geradzahligen Anzahl von CMOS-Invertern (zwei Einheiten gemäß der Figur) ausgestattet, welche jeweils identisch zu dem Inverter 16 sind und kaskadenartig verbunden sind. Daher erhöht eine größere Zahl an Stufen von den Wandlern die Verzögerungsdauer in jeder der Verzögerungsschaltungen.
Zur Erleichterung des Entwurfs kann ein Eingang mit jeweiligen Ausgängen der logischen Gatter 31, 33, 35 und 37 verbunden sein, können Zwischenspeicherschaltungen bzw. Pufferschaltungen daran angeschlossen sein, die von diesen logischen Gattern ausgegebene Signale puffern bzw. zwischenspeichern, und können Ausgaben der Pufferschaltungen jeweils als Steuersignale A1, A2, B1 und B2 festgelegt sein.
Die Zeitdarstellung in Fig. 5 zeigt Verläufe der Signale an dem Knoten N5, dem Knoten N6 und die Steuersignale A1, A2, B1 und B2 bezüglich dem Eingangssignal X. Dabei wird angenommen, dass das Eingangssignal X zum Zeitpunkt t0 von dem H-Pegel auf den L-Pegel wechselt und zum Zeitpunkt t4 von dem L-Pegel auf den H-Pegel wechselt.
Das Signal an dem Knoten N6 wechselt von einem L-Pegel auf einen H-Pegel durch den Inverter 16 als Reaktion auf eine Änderung des Eingangssignals X von einem H-Pegel auf einen L-Pegel. Das Signal an dem Knoten N6 beginnt den Wechsel von dem L-Pegel auf den H-Pegel zum Zeitpunkt t1 (t1>t0) in Folge einer Ansprechverzögerung des Inverters 16. Andererseits tritt ein verzögertes Signal des Eingangssignals X in Folge des Übertragungsgatters 15 an dem Knoten N5 auf.
Das Übertragungsgatter 15 ist so aufgebaut, dass eine Signalverzögerung durch das Übertragungsgatter 15 im wesentlichen gleich zu einer Ansprechverzögerung des Inverters 16 wird und das Signal an dem Knoten N5 den Wechsel von dem H-Pegel zu dem L-Pegel zum Zeitpunkt t1 beginnt.
Die Steuersignale A1 und A2 zeigen bis zu dem Zeitpunkt t1 jeweils den L-Pegel und die Steuersignale B1 und B2 zeigen dabei jeweils den H-Pegel. Das NAND-Gatter 31 ändert das Steuersignal A1 von dem L-Pegel auf den H-Pegel als Reaktion auf eine Änderung des Signals an dem Knoten N5 von dem H-Pegel auf den L-Pegel, jedoch beginnt der Pegel des Signals sich in Folge einer Ansprechverzögerung des NAND- Gatters 31 zum Zeitpunkt t2 (t2 > t1) zu ändern. Andererseits verzögert die Verzögerungsschaltung 32 die Änderung des Signals an dem Knoten N5 von dem H-Pegel auf den L-Pegel zum Beaufschlagen des NOR-Gatters 33 mit dem verzögerten Signal, daher befindet sich das Steuersignal A2 zum dem Zeitpunkt t2 noch auf dem L-Pegel.
Das NOR-Gatter 37 ändert das Steuersignal B2 von dem H- Pegel auf den L-Pegel als Reaktion auf eine Änderung des Signals an dem Knoten N6 von dem L-Pegel auf den H-Pegel, jedoch beginnt die Änderung des Pegels des Signals in Folge einer Ansprechverzögerung des NOR-Gatters 37 zum Zeitpunkt t2. Andererseits verzögert die Verzögerungsschaltung 34 die Änderung des Signals an dem Knoten N6 von dem L-Pegel auf den H-Pegel zur Beaufschlagung des NAND-Gatters 35 mit dem verzögerten Signal, daher befindet sich das Steuersignal B1 zum Zeitpunkt t2 auf dem H-Pegel.
Beaufschlagen die Verzögerungsschaltungen 32 und 34 jeweils das NOR-Gatter 33 und das NAND-Gatter 35 mit den Änderungen hinsichtlich der Pegel an den Knoten N5 und N6, ändert sich jeweils der logische Pegel des Steuersignals A2 von dem L-Pegel auf den H-Pegel und der logische Pegel des Steuersignals B1 ändert sich von dem H-Pegel auf den L-Pegel. Die beiden logischen Pegel der Steuersignale A2 und B1 beginnen die Änderung in Folge von Signalverzögerungen der Verzögerungsschaltungen 32 und 34 zu einem Zeitpunkt t3 (t3 > t2). Eine Zeitdauer (t3 - t2) entspricht einer durch die Verzögerungsschaltungen 32 und 34 erzeugten Verzögerungsdauer.
Umgekehrt ändert sich das Signal an dem Knoten N6 von dem H-Pegel auf den L-Pegel in Folge des Inverters 16 als Reaktion auf eine Änderung des Eingangssignals X von dem L-Pegel auf den H-Pegel zum Zeitpunkt t4. Die Änderung des Pegels des Signals beginnt jedoch in Folge einer Ansprechverzögerung des Inverters 16 zu einem Zeitpunkt t5 (t5 > t4). Andererseits beginnt die Änderung des Signals an dem Knoten N5 von dem L-Pegel auf den H-Pegel in Folge einer Signalverzögerung durch das Übertragungsgatter 15 zum Zeitpunkt t5.
Die Steuersignale A1 und A2 befinden sich bis zu dem Zeitpunkt t5 auf dem H-Pegel und die Steuersignale B1 und B2 befinden sich bis zum Zeitpunkt t5 auf dem L-Pegel. Das logische NOR-Gatter 33 ändert das Steuersignal A2 von dem H-Pegel auf den L-Pegel als Reaktion auf eine Änderung des Signals an dem Knoten N5 von dem L-Pegel auf den H-Pegel. Die Änderung des Pegels des Signals beginnt jedoch in Folge einer Ansprechverzögerung des logischen NOR-Gatters 33 zum Zeitpunkt t6 (t6 > t5). Andererseits verzögert die Verzögerungsschaltung 30 die Änderung des Signals an dem Knoten N5 von dem L-Pegel auf den H-Pegel zur Beaufschlagung des logischen NAND-Gatters 31 mit dem verzögerten Signal, weshalb das Steuersignal A1 zum Zeitpunkt t6 sich noch auf den H-Pegel befindet.
Das logische NAND-Gatter 35 ändert das Steuersignal B1 von dem L-Pegel auf den H-Pegel als Reaktion auf eine Änderung des Signals an dem Knoten N6 von dem H-Pegel auf den L-Pegel. Die Änderung des Pegels des Signals beginnt jedoch infolge einer Ansprechverzögerung des logischen NAND-Gatters 35 zum Zeitpunkt T6. Andererseits verzögert die Verzögerungsschaltung 36 die Änderung des Signals an dem Knoten N6 von dem H-Pegel auf den L-Pegel zur Beaufschlagung des logischen NOR-Gatters 37 mit dem verzögerten Signal, weshalb das Steuersignal B2 zum Zeitpunkt t6 noch auf dem L-Pegel liegt.
Beaufschlagen die Verzögerungsschaltungen 30 und 36 das NAND-Gatter 31 und das NOR-Gatter 37 jeweils mit den Änderungen der Pegel an den Knoten N5 und N6, ändert sich jeweils der logische Pegel des Steuersignals A1 von dem H-Pegel auf den L-Pegel und ändert sich der logische Pegel des Steuersignals B2 von dem L-Pegel auf den H-Pegel. Die Änderung der logischen Pegel der Steuersignals A1 und B2 beginnt infolge von Signalverzögerungen der Verzögerungsschaltungen 30 und 36 zum Zeitpunkt t7 (t7 > t6). Die Dauer (t7 - t6) entspricht einer durch die Verzögerungsschaltungen 32 und 34 erzeugten Verzögerungsdauer und weist die gleiche Länge wie die Zeitdauer (t3 - t2) auf.
Die Zeitdarstellung von Fig. 6 zeigt die jeweiligen Anschalt-/Abschalt-Übergänge der MOS-Transistoren MA1, MA2, MB1 und MB2 von Fig. 3 und zeigt Verläufe der Ausgangssignale Y1 und Y2.
Befinden sich die Steuersignale A1 und A2 auf dem L-Pegel und die Steuersignale B1 und B2 auf dem H-Pegel, sind die MOS-Transistoren MA1 und MB2 abgeschaltet, während die MOS- Transistoren MA2 und MB2 angeschaltet sind. Dabei befindet sich das Ausgangssignal Y1 auf dem H-Pegel, während das Ausgangssignal Y2 sich auf dem L-Pegel befindet.
Gemäß der Beschreibung für Fig. 5 beginnt die Änderung des Steuersignals A1 von dem L-Pegel auf den H-Pegel durch die Ansteuerschaltung 12 zum Zeitpunkt t2 und beginnt zur gleichen Zeit die Änderung des Steuersignals B2 von dem H-Pegel auf den L-Pegel. Die Änderung des Steuersignals A2 von dem L-Pegel auf den H-Pegel beginnt zum Zeitpunkt t3, der nach dem Zeitpunkt t2 liegt, und gleichzeitig beginnt die Änderung des Steuersignals B1 von dem H-Pegel auf den L-Pegel. Die MOS-Transistoren MA1 und MB2 werden gleichzeitig als Reaktion auf die Steuersignale A1 und B2 zum Zeitpunkt t10 (t10 > t2) von einem Ausschaltzustand in einen Einschaltzustand gebracht. Der Zeitpunkt t10 entspricht dabei dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des MOS-Transistors MA1 von der Massespannung auf die bzw. zu der Schwellenspannung ansteigt und entspricht dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des MOS-Transistors MB2 von der Energieversorgungsspannung auf die bzw. zu der Schwellenspannung absinkt.
Die MOS-Transistoren MA2 und MB1 verbleiben im Einschaltzustand, jedoch erhöht der angeschaltete MOS- Transistor MB2 die Spannung an dem Knoten N2 von dem L-Pegel gleichzeitig dazu, wenn der zum Zeitpunkt t10 angeschaltete MOS-Transistor MA1 die Spannung an dem Knoten N1 von dem H-Pegel aus verringert.
Die MOS-Transistoren MA2 und MB1 werden als Reaktion auf die Steuersignale A2 und B1 zum Zeitpunkt t11 (t11 > t3 > t10) aus einem Einschaltzustand in einen Ausschaltzustand gebracht. Der Zeitpunkt t11 entspricht dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des MOS- Transistors MA2 von der Energieversorgungsspannung auf die bzw. zu der Schwellenspannung fällt, und entspricht dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des MOS-Transistors MB1 auf die bzw. zu der Schwellenspannung ansteigt. Durch Abschalten der MOS- Transistoren MA2 und MB1 verringert der eingeschaltete MOS- Transistor MA1 die Spannung an dem Knoten N1 auf den L-Pegel und erhöht der eingeschaltete MOS-Transistor MB2 die Spannung an dem Knoten N2 auf den H-Pegel.
Alle die MOS-Transistoren MA1, MA2, MB1 und MB2 werden zum Zeitpunkt t10 während einer Änderung des Eingangssignals von dem H-Pegel auf den L-Pegel angeschaltet. Selbst wenn daher das Potential an dem Knoten N2 ansteigt, erhöht dieser Anstieg nicht weiter das Potential an dem Knoten N1 von dem H-Pegel über den Widerstand R. Selbst wenn umgekehrt dazu das Potential an dem Knoten N1 fällt, verringert dieser Abfall nicht weiter das Potential an dem Knoten N2 von dem L-Pegel über den Widerstand R.
Daher wechselt das Ausgangssignal Y1 von dem H-Pegel auf den L-Pegel ohne dem Auftreten eines Überschwingens und wechselt das Ausgangssignal Y2 von dem L-Pegel auf den H- Pegel ohne Auftreten eines Unterschwingens gemäß einer Änderung des Eingangssignals X von dem H-Pegel auf den L- Pegel. Somit können Signalverlaufsverformungen der Ausgangssignale Y1 und Y2 unterdrückt werden.
Folglich beginnt die Änderung des Steuersignals A2 von dem H-Pegel auf den L-Pegel zum Zeitpunkt t6, und beginnt gleichzeitig die Änderung des Steuersignals B1 von dem L-Pegel auf den H-Pegel. Zum Zeitpunkt t7, der nach dem Zeitpunkt t6 liegt, beginnt die Änderung des Steuersignals A1 von dem H-Pegel auf den L-Pegel, und beginnt gleichzeitig die Änderung des Steuersignals B2 von dem L- Pegel auf den H-Pegel. Die MOS-Transistoren MA2 und MB1 werden als Reaktion auf die Steuersignale A2 und B1 zum Zeitpunkt t12 (t12 > t6) gleichzeitig von einem Ausschaltzustand in einen Einschaltzustand gebracht. Der Zeitpunkt t12 entspricht dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des MOS-Transistors MA2 von der Massespannung auf die Schwellenspannung ansteigt, und entspricht dem Zeitpunkt, bei welchem die Spannung an dem Gate-Anschluss des MOS-Transistors MB1 von der Energieversorgungsspannung auf die Schwellenspannung abfällt.
Die MOS-Transistoren MA1 und MB2 bleiben eingeschaltet, jedoch senkt der angeschaltete MOS-Transistor MB1 die Spannung an dem Knoten N2 von dem H-Pegel simultan dazu ab, wenn der angeschaltete MOS-Transistor MA2 die Spannung an dem Knoten N1 zum Zeitpunkt t12 von dem L-Pegel anhebt.
Die MOS-Transistoren MA1 und MB2 werden als Reaktion auf die Steuersignale A1 und B2 zum Zeitpunkt tl3 (t13 > t7 > tl2) aus einem Einschaltzustand in einen Ausschaltzustand gebracht. Der Zeitpunkt t13 entspricht einem Zeitpunkt, bei dem die Spannung an dem Gate-Anschluss des MOS-Transistors MB2 von der Energieversorgungsspannung auf die Schwellenspannung fällt, und entspricht einem Zeitpunkt, bei dem die Spannung an dem Gate-Anschluss des MOS- Transistors MA1 von der Massespannung auf die Schwellenspannung ansteigt. Durch Abschalten der MOS- Transistoren MA1 und MB2 hebt der eingeschaltete MOS- Transistor MA2 die Spannung an dem Knoten N1 auf den H-Pegel und senkt der eingeschaltete MOS-Transistor MB1 die Spannung an dem Knoten N2 auf den L-Pegel.
Alle die MOS-Transistoren MA1, MA2, MB1 und MB2 sind während der Änderung des Eingangssignals von dem L-Pegel auf den H-Pegel zum Zeitpunkt t12 angeschaltet. Selbst wenn daher das Potential an dem Knoten N2 abfällt, senkt dieser Abfall das Potential an dem Knoten N1 von dem L-Pegel über den Widerstand R nicht weiter ab. Selbst wenn umgekehrt das Potential an dem Knoten N1 ansteigt, hebt dieser Anstieg das Potential an dem Knoten N2 von dem H-Pegel über den Widerstand R nicht weiter an.
Daher ändert sich das Ausgangssignal Y1 von dem L-Pegel auf den H-Pegel ohne Auftreten eines Unterschwingens, und ändert sich das Ausgangssignal Y2 von dem H-Pegel auf den L-Pegel ohne Auftreten eines Überspringens gemäß einer Änderung des Eingangssignals X von dem L-Pegel auf den H-Pegel. Somit können Signalverlaufsverformungen der Ausgangssignale Y1 und Y2 unterdrückt werden.
Gemäß vorstehender Erläuterung werden in dem ersten Ausführungsbeispiel die Steuersignale A1, A2, B1 und B2 so erzeugt, dass alle die MOS-Transistoren MA1, MA2, MB1 und MB2 gemäß einer Pegeländerung des Signals X angeschaltet sind. Ein Überschwingen und ein Unterschwingen, das in den Ausgangssignalen Y1 und Y2 auftritt, wird unterdrückt, indem eine Periode nicht erzeugt wird, in der nur die MOS- Transistoren MA1 und MB1 oder nur die MOS-Transistoren MA2 und MB2 angeschaltet sind. Daher können Signalverlaufsverformungen wie etwa ein Überschwingen oder ein Unterschwingen, wie sie im Stand der Technik auftreten, verhindert werden.
Gemäß dem ersten Ausführungsbeispiel können die Ausgangssignale der logischen Schaltungen 21, 22, 23 und 24 von Fig. 4 so geändert werden, dass sie jeweiligen Gate- Anschlüssen der MOS-Transistoren MA2, MA1, MB2 und MB1 angelegt werden. Dabei gibt es eine Zeitdauer, in der alle die MOS-Transistoren MA1, MA2, MB1 und MB2 abgeschaltet sind, selbst bei Änderungen des Signals X von dem L-Pegel auf den H-Pegel oder von dem H-Pegel auf den L-Pegel.
Beispielsweise wird angenommen, dass die MOS-Transistoren MA1 und MB2 angeschaltet sind, die MOS-Transistoren MA2 und MB1 angeschaltet sind und sich die Knoten N1 und N2 jeweils auf dem L-Pegel und dem H-Pegel befinden. Ändert sich der logische Pegel des Eingangssignals X, werden alle die vier MOS-Transistoren abgeschaltet. Daraus folgt, dass ein Zustand nicht auftritt, in dem nur die MOS-Transistoren MB1 und MB2 angeschaltet sind oder nur die MOS-Transistoren MA1 und MA2 angeschaltet sind, so dass Signalverlaufsverformungen verhindert werden können, die nach dem Stand der Technik auftreten. Werden jedoch alle die MOS-Transistoren MA1, MA2, MB1 und MB2 angeschaltet, werden die Knoten N1 und N2 in einen Zustand ohne festes Potential gebracht. In diesem Fall muss die Möglichkeit beachtet werden, dass Rauschen infolge von externen Faktoren auftreten kann.
Ferner wird bevorzugt, dass eine Verzögerung infolge des Übertragungsgatters 15 mit einer Ansprechverzögerung des Inverters 16 übereinstimmt. Besteht keine Übereinstimmung zwischen den Verzögerungen, stimmen die jeweiligen Zeitpunkte der Pegeländerungen zwischen den Steuersignalen A1 und A2 und der Zeitpunkte der Pegeländerungen zwischen den Steuersignalen A2 und B1 miteinander nicht überein. Die Verzögerung infolge des Übertragungsgatters 15 und die Ansprechverzögerung des Inverters 16 können sich jedoch voneinander in einem Maß unterscheiden, dass zwei nachstehende Fälle sichergestellt sind. (1) Eine zeitliche Überlappung zwischen einem Abschnitt einer Zeitdauer von dem Zeitpunkt, bei welchem die Änderung des Steuersignals A1 von dem L-Pegel auf den H-Pegel beginnt, bis zu dem Zeitpunkt, bei welchem die Änderung des Steuersignals A2 von dem L-Pegel auf den H-Pegel beginnt, und eines Abschnitts, einer Zeitdauer von dem Zeitpunkt, bei welchem die Änderung des Steuersignals B2 von dem H-Pegel auf den L-Pegel beginnt, bis zu dem Zeitpunkt, bei welchem die Änderung des Steuersignals B1 von dem H-Pegel auf den L-Pegel beginnt. (2) Eine zeitliche Überlappung zwischen einem Abschnitt einer Zeitdauer von dem Zeitpunkt, bei welchem die Änderung des Steuersignals A2 von dem H-Pegel auf den L-Pegel beginnt, bis zu dem Zeitpunkt, bei welchem die Änderung des Steuersignals A1 von dem H-Pegel auf den L-Pegel beginnt, und eines Abschnitts einer Zeitdauer von dem Zeitpunkt, bei welchem die Änderung des Steuersignals B1 von dem L-Pegel auf den H-Pegel beginnt, bis zu dem Zeitpunkt, bei welchem die Änderung des Steuersignals B2 von dem L-Pegel auf den H-Pegel beginnt.
Auch in diesem Fall ergibt sich in Verbindung mit Änderungen des logischen Pegels des Eingangssignals X eine Zeitdauer, in der die MOS-Transistoren MA1, MA2, MB1 und MB2 gleichzeitig angeschaltet sind. Jedoch kann der Zustand verhindert werden, in dem nur die MOS-Transistoren MA1 und MA2 angeschaltet sind oder nur die MOS-Transistoren MB1 und MB2 angeschaltet sind, was nach dem Stand der Technik auftritt. Entsprechend können im Vergleich zu dem Stand der Technik in einem bestimmten Maß ein Überschwingen und ein Unterschwingen oder dergleichen hinsichtlich der Ausgangssignale Y1 und Y2 unterdrückt werden, womit Signalverlaufsverformungen der Ausgangssignale verringert werden.
Das Blockschaltbild von Fig. 7 zeigt eine weitere Ansteuerschaltung 40, die anstelle der Ansteuerschaltung 12 von Fig. 3 verwendet wird. Die Ansteuerschaltung 40 beinhaltet die logischen Schaltungen 21 und 22, die jeweils den gleichen Aufbau wie in Fig. 4 haben (obwohl das Eingangssignal X an den Knoten N5 angelegt ist), ein Übertragungsgatter 41, das eine Signalausgabe des logischen NAND-Gatters 31 an ihrem Eingang empfängt und ein Steuersignal A1 von ihrem Ausgang ausgibt, ein Übertragungsgatter 42, das eine Signalausgabe des logischen NOR-Gatters 33 an seinem Eingang empfängt und ein Steuersignal A2 von seinem Ausgang ausgibt, einen CMOS- Inverter 44, der eine Signalausgabe des logischen NAND- Gatters 31 an seinem Eingang empfängt und ein Steuersignal B2 von seinem Ausgang ausgibt, und einen CMOS-Inverter 43, der eine Signalausgabe des logischen NOR-Gatters 33 an seinem Eingang empfängt und ein Steuersignal B1 von seinem Ausgang ausgibt.
Die CMOS-Inverter 43 und 44 haben den gleichen Aufbau wie der Inverter 16 von Fig. 4 und die Übertragungsgatter 41 und 42 haben den gleichen Aufbau wie das Übertragungsgatter 15 von Fig. 4.
Bei der Ansteuerschaltung 40 ändert sich als Reaktion auf eine Änderung eines Eingangssignals X von dem H-Pegel auf den L-Pegel in der gleichartigen Weise wie in Fig. 4 das Steuersignal A1 von einem L-Pegel auf einen H-Pegel zu einem ersten Zeitpunkt, während sich das Steuersignal A2 von einem L-Pegel auf einen H-Pegel zu einem zweiten Zeitpunkt wechselt, wobei der letztgenannte Zeitpunkt nach dem ersten Zeitpunkt liegt. Ferner ändert sich das Steuersignal B2 von einem H-Pegel auf einen L-Pegel bei einem dritten Zeitpunkt, der identisch zu dem ersten Zeitpunkt ist, während das Steuersignal B1 sich von einem H-Pegel auf einen L-Pegel bei einem vierten Zeitpunkt ändert, der identisch zu dem zweiten Zeitpunkt ist, welcher nach dem dritten Zeitpunkt liegt. Eine Zeitdauer zwischen dem ersten Zeitpunkt und dem zweiten Zeitpunkt und eine Zeitdauer zwischen dem dritten Zeitpunkt und dem vierten Zeitpunkt überlappen einander.
Als Reaktion auf eine Änderung des Eingangssignals X von dem L-Pegel auf den H-Pegel ändert sich das Steuersignal A2 von dem H-Pegel auf den L-Pegel bei einem fünften Zeitpunkt, während das Steuersignal A1 sich von dem H-Pegel auf den L-Pegel bei einem sechsten Zeitpunkt ändert, der nach dem fünften Zeitpunkt liegt. Ferner ändert sich das Steuersignal B1 von dem L-Pegel auf den H-Pegel bei einem siebten Zeitpunkt, der identisch zu dem fünften Zeitpunkt ist, während das Steuersignal B2 sich von dem L-Pegel auf den H-Pegel bei einem achten Zeitpunkt ändert, der identisch zu dem sechsten Zeitpunkt ist, welcher nach dem siebten Zeitpunkt liegt. Eine Zeitdauer zwischen dem fünften Zeitpunkt und dem sechsten Zeitpunkt und eine Zeitdauer zwischen dem siebten Zeitpunkt und dem achten Zeitpunkt überlappen einander.
Zur Erleichterung des Entwurfs kann ein Eingang mit jeweiligen Ausgängen der Übertragungsgatter 41, 42 und den Wandlern 43, 44 verbunden sein, können daran Pufferschaltungen angeschlossen sein, die von den Wandlern ausgegebene Signale puffern bzw. zwischenspeichern, und können die Ausgaben der Pufferschaltungen jeweils als die Steuersignale A1, A2, B1 und B2 festgelegt sein.
Bei der Ansteuerschaltung 40 ergibt sich kein Überschwingen und kein Unterschwingen, selbst wenn der logische Pegel des Eingangssignals X sich wie in dem ersten Ausführungsbeispiel ändert. Die Ansteuerschaltung 40 ist im Vergleich zu der Ansteuerschaltung 12 mit einer geringeren Zahl an Transistoren ausgebildet. Das logische NAND-Gatter und das logische NOR-Gatter sind jeweils im allgemeinen mit zwei NMOS-Transistoren und zwei PMOS-Transistoren ausgebildet. Ferner ist die Ansteuerschaltung 40 im allgemeinen mit 24 Transistoren weniger im Vergleich zu der Ansteuerschaltung 12 ausgebildet, wobei 12 der PMOS- Transistoren und 12 der NMOS-Transistoren weniger vorhanden sind.
Die Erfindung stellt eine integrierte Halbleiterschaltung bereit, mit einem ersten MOS-Transistor einer ersten Leitfähigkeitsart, dessen Drainanschluss mit einem ersten Knoten verbunden ist, einem zweiten MOS-Transistor einer zweiten von der ersten Leitfähigkeitsart unterschiedlichen Leitfähigkeitsart, dessen Drainanschluss mit dem ersten Knoten verbunden ist, einem dritten MOS-Transistor der ersten Leitfähigkeitsart, dessen Drainanschluss mit einem zweiten Knoten verbunden ist und dessen Sourceanschluss mit dem Sourceanschluss des ersten MOS-Transistors verbunden ist, und einem vierten MOS-Transistor der zweiten Leitfähigkeitsart, dessen Drainanschluss mit dem zweiten Knoten verbunden ist und dessen Sourceanschluss mit dem Sourceanschluss des zweiten MOS-Transistors verbunden ist. Bei der integrierten Halbleiterschaltung erzeugen den jeweiligen Gateanschlüssen des ersten bis vierten MOS- Transistors angelegte Steuersignale eine Zeitdauer, in der der erste bis vierte MOS-Transistor als Reaktion auf logische Pegeländerungen des Eingangssignals gemeinsam angeschaltet oder abgeschaltet sind. Daher kann ein Auftreten eines Überschwingens oder eines Unterschwingens hinsichtlich des ersten und des zweiten Knotens unterdrückt werden, was die Überdrückung von Signalverlaufsverformungen von von dem ersten und dem zweiten Knoten ausgegebenen Signalen ermöglicht.
Obwohl die Erfindung unter Bezugnahme auf bestimmte Ausführungsbeispiele zur Offenbarung beschrieben wurde, sind die angefügten Ansprüche nicht darauf beschränkt, sondern beinhalten auch alle für einen Fachmann mögliche Modifikationen und alternative Aufbauten gemäß der Erfindung.
Wie vorstehend angeführt, wird eine Ansteuerschaltung bereitgestellt, die zwei Steuersignale erzeugt. Die zwei Steuersignale ändern sich von einem niedrigen Pegel auf einen hohen Pegel gemäß einer Änderung eines Eingangssignals von einem hohen Pegel zu einem niedrigen Pegel und ändern sich von einem hohen Pegel auf einen niedrigen Pegel gemäß einer Änderung des Eingangssignals von einem niedrigen Pegel auf einen hohen Pegel. Die Ansteuerschaltung erzeugt ebenso weitere zwei Steuersignale, die sich von einem hohen Pegel auf einen niedrigen Pegel gemäß einer Änderung des Eingangssignals von einem hohen Pegel auf einen niedrigen Pegel ändern und sich von einem niedrigen Pegel auf einen hohen Pegel gemäß einer Änderung des Eingangssignals von einem niedrigen Pegel auf einen hohen Pegel ändern. Die Ansteuerschaltung führt diese vier Ansteuersignale Gateanschlüssen von vier MOS-Transistoren zu. Zeitverläufe von Änderungen der logischen Pegel der vier Steuersignale sind so gesteuert, dass eine Zeitdauer erzeugt wird, in der die vier MOS- Transistoren gleichzeitig angeschaltet oder abgeschaltet sind.

Claims

1. Integrierte Halbleiterschaltung, gekennzeichnet durch
einen ersten MOS-Transistor (MA1) einer ersten Leitfähigkeitsart mit einem mit einem ersten Knoten (N1) verbundenen Drainanschluss,
einen zweiten MOS-Transistor (MA2) einer zweiten Leitfähigkeitsart, die von der ersten Leitfähigkeitsart verschieden ist, mit einem mit dem ersten Knoten (N1) verbundenen Drainanschluss,
einen dritten MOS-Transistor (MB1) der ersten Leitfähigkeitsart mit einem mit einem zweiten Knoten (N2) verbundenen Drainanschluss und einem mit einem Sourceanschluss des ersten MOS-Transistors (MA1) verbundenen Sourceanschluss,
einen vierten MOS-Transistor (MB2) der zweiten Leitfähigkeitsart mit einem mit dem zweiten Knoten,(N2) verbundenen Drainanschluss und einem mit einem Sourceanschluss des zweiten MOS-Transistors (MA2) verbundenen Sourceanschluss, und
eine Ansteuerschaltung (12), die ein erstes bis viertes Steuersignal (A1, A2, B1, B2) erzeugt, deren logische Pegel sich als Reaktion auf ein gemeinsames Eingangssignal (X) ändern, und die Signale jeweiligen Gateanschlüssen des ersten bis vierten MOS-Transistors (MA1, MA2, MB1, MB2) zuführt,
wobei eine Änderung des ersten Steuersignals (A1) von einem niedrigen Pegel auf einen hohen Pegel als Reaktion auf eine erste Pegeländerung des Eingangssignals von einem hohen Pegel auf einen niedrigen Pegel bei einem ersten Zeitpunkt beginnt und eine Änderung des ersten Steuersignals von dem hohen Pegel auf den niedrigen Pegel als Reaktion auf eine zweite Pegeländerung des Eingangssignals von dem niedrigen Pegel auf den hohen Pegel bei einem zweiten Zeitpunkt beginnt,
eine Änderung des zweiten Steuersignals (A2) von einem niedrigen Pegel auf einen hohen Pegel als Reaktion auf die erste Pegeländerung des Eingangssignals bei einem dritten Zeitpunkt beginnt, der nach dem ersten Zeitpunkt liegt, und eine Änderung des zweiten Steuersignals von dem hohen Pegel auf den niedrigen Pegel als Reaktion auf die zweite Pegeländerung des Eingangssignals bei einem vierten Zeitpunkt beginnt, der vor dem zweiten Zeitpunkt liegt,
eine Änderung des dritten Steuersignals (B1) von einem hohen Pegel auf einen niedrigen Pegel als Reaktion auf die erste Pegeländerung des Eingangssignals bei einem fünften Zeitpunkt beginnt und eine Änderung des dritten Steuersignals von dem niedrigen Pegel auf den hohen Pegel als Reaktion auf die zweite Pegeländerung des Eingangssignals bei einem sechsten Zeitpunkt beginnt,
eine Änderung des vierten Steuersignals (B2) von einem hohen Pegel auf einen niedrigen Pegel als Reaktion auf die erste Pegeländerung des Eingangssignals bei einem siebten Zeitpunkt beginnt, der vor dem fünften Zeitpunkt liegt, und
eine Änderung des vierten Steuersignals von dem niedrigen Pegel auf den hohen Pegel als Reaktion auf die zweite Pegeländerung des Eingangssignals bei einem achten Zeitpunkt beginnt, der nach dem sechsten Zeitpunkt liegt, und
zumindest ein Abschnitt einer Zeitdauer zwischen dem ersten und dem zweiten Zeitpunkt und zumindest ein Abschnitt einer Zeitdauer zwischen dem fünften und dem sechsten Zeitpunkt einander überlappen und zumindest ein Abschnitt einer Zeitdauer zwischen dem dritten und dem vierten Zeitpunkt und zumindest ein Abschnitt einer Zeitdauer zwischen dem siebten und dem achten Zeitpunkt einander überlappen.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der erste, der zweite, der dritte und der vierte Zeitpunkt im Wesentlichen jeweils mit dem siebten, dem achten, dem fünften und dem sechsten Zeitpunkt übereinstimmen.

3. Integrierte Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste und der zweite MOS-Transistor (MA1, MA2) n-Kanal MOS-Transistoren sind und der dritte und der vierte MOS- Transistor (MB1, MB2) p-Kanal MOS-Transistoren sind.

4. Integrierte Halbleiterschaltung, gekennzeichnet durch
einen ersten MOS-Transistor (MA1) einer ersten Leitfähigkeitsart mit einem mit einem ersten Knoten (N1) verbundenen Drainanschluss,
einen zweiten MOS-Transistor (MA2) einer von der ersten Leitfähigkeitsart unterschiedlichen zweiten Leitfähigkeitsart mit einem mit dem ersten Knoten (N1) verbundenen Drainanschluss,
einen dritten MOS-Transistor (MB1) der ersten Leitfähigkeitsart mit einem mit einem zweiten Knoten (N2) verbundenen Drainanschluss und einem mit einem Sourceanschluss des ersten MOS-Transistors (MA1) verbundenen Sourceanschluss,
einen vierten MOS-Transistor (MB2) der zweiten Leitfähigkeitsart mit einem mit dem zweiten Knoten (N2) verbundenen Drainanschluss und einem mit einem Sourceanschluss des zweiten MOS-Transistors (MA2) verbundenen Sourceanschluss, und
eine Ansteuerschaltung (12), die ein erstes und ein zweites Steuersignal, die sich jeweils von einem niedrigen Pegel auf einen hohen Pegel als Reaktion auf eine erste Pegeländerung eines Eingangssignals von einem hohen Pegel auf einen niedrigen Pegel ändern und sich jeweils von dem hohen Pegel auf den niedrigen Pegel als Reaktion auf eine zweite Pegeländerung des Eingangssignals von dem niedrigen Pegel auf den hohen Pegel ändern, und
ein drittes und ein viertes Steuersignal erzeugt, die sich jeweils von einem hohen Pegel auf einen niedrigen Pegel als Reaktion auf die erste Pegeländerung des Eingangssignals ändern und sich jeweils von dem niedrigen Pegel auf den hohen Pegel als Reaktion auf die zweite Pegeländerung des Eingangssignals ändern, wobei
die Ansteuerschaltung (12) das erste bis vierte Steuersignal jeweiligen Gateanschlüssen des ersten bis vierten MOS-Transistors (MA1, MA2, MB1, MB2) zuführt, und die Ansteuerschaltung (12) zumindest eine erste logische Schaltung (21, 23) beinhaltet, die eine erste Verzögerungsschaltung (30, 34), die mit einem Knoten verbunden ist, dessen Spannung an seinem Eingang als Reaktion auf eine Spannungsänderung des Eingangssignals sich ändert, und die auszugebene Spannungsänderung an dem Eingang verzögert, und ein logisches NAND-Gatter (31, 35) beinhaltet, dessen erster Eingang mit dem Eingang der ersten Verzögerungsschaltung verbunden ist und dessen zweiter Eingang mit dem Ausgang der ersten Verzögerungsschaltung verbunden ist und eine NAND-Logik ausgibt, und
zumindest eine zweite logische Schaltung (22, 24) beinhaltet, die eine zweite Verzögerungsschaltung (32, 36), die mit einem Knoten verbunden ist, dessen Spannung an seinem Eingang sich als Reaktion auf eine Spannungsänderung des Eingangssignals ändert, und die auszugebene Spannungsänderung an dem Eingang verzögert, und ein logisches NOR-Gatter (33, 37) beinhaltet, dessen erster Eingang mit dem Eingang der zweiten Verzögerungsschaltung verbunden ist und dessen zweiter Eingang mit dem Ausgang der zweiten Verzögerungsschaltung verbunden ist und eine NOR-Logik ausgibt, und
wobei die Ansteuerschaltung (12) das erste bis vierte Steuersignal auf der Grundlage der NAND-Logik-Ausgabe von der zumindest einen ersten logischen Schaltung und der NOR- Logik-Ausgabe von der zumindest einen zweiten logischen Schaltung erzeugt.

5. Integrierte Halbleiterschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Ansteuerschaltung (12) ferner beinhaltet:
eine Inverterschaltung (16), die das Eingangssignal empfängt und ein invertiertes Signal des empfangenen Signals ausgibt,
ein Übertragungsgatter (15), dass das Eingangssignal empfängt und das Signal ausgibt, und ein Paar einer ersten logischen Schaltung (21, 23) und ein Paar einer zweiten logischen Schaltung (22, 24),
wobei der Ausgang der Inverterschaltung (16) mit dem Eingang einer ersten Verzögerungsschaltung einer der zwei ersten logischen Schaltungen (21, 23) und dem Eingang einer zweiten Verzögerungsschaltung einer der zwei zweiten logischen Schaltungen (22, 24) verbunden ist, und
der Ausgang des Übertragungsgatters (15) mit dem Eingang einer ersten Verzögerungsschaltung der weiteren einen der zwei ersten logischen Schaltungen (21, 23) und dem Eingang einer zweiten Verzögerungsschaltung der weiteren einen der zwei zweiten logischen Schaltungen (22, 24) verbunden ist.

6. Integrierte Halbleiterschaltung nach einem der Ansprüche 1-5, dadurch gekennzeichnet, dass ein Widerstand (R) zwischen dem ersten und dem zweiten Knoten (N1, N2) angeschlossen ist.