DE69935559T2

DE69935559T2 - Bussignalleitungstreiber

Info

Publication number: DE69935559T2
Application number: DE69935559T
Authority: DE
Inventors: Hiroya Itabashi-ku Nakamura
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-08-31
Filing date: 1999-08-26
Publication date: 2007-12-06
Anticipated expiration: 2019-08-27
Also published as: JP2000076868A; US6300799B1; EP0984360A2; EP0984360B1; JP4198792B2; EP0984360A3; DE69935559D1

Description

Die vorliegende Erfindung bezieht sich auf einen Signalleitungstreiber für die Übertragung und Ausgabe eines binären Signals wie etwa eines digitalen Signals.
Treiberschaltungen, die eine angesteuerte Leitung auf einen bevorzugten Wert setzen, wenn kein Signal übertragen wird, sind allgemein bekannt, etwa unser Beispiel der Anordnung in dem Patent der Vereinigten Staaten US 4.651.036.
In diesem Kontext schafft die vorliegende Erfindung eine Vorrichtung, wie sie in den Ansprüchen dargestellt ist.
KURZBESCHREIBUNG DER ZEICHNUNG
1 ist ein Schaltplan, der den Schaltungsaufbau oder einen Bustreiber gemäß dem einen Anwendungsbeispiel der vorliegenden Erfindung zeigt.
2 ist ein Blockschaltplan, der den Aufbau eines Adressierungssignal-Übertragungssystems in einem Anwendungsbeispiel zeigt.
3 ist ein Schaltplan, der ein Beispiel für einen Schaltungsaufbau eines Empfängers in einem Anwendungsbeispiel zeigt.
4 ist ein Zeitablaufplan, der zur Erläuterung der Arbeitsweise eines Anwendungsbeispiels die Signalform des Signals für jeden Abschnitt zeigt.
IN DER ZEICHNUNG GEZEIGTE BEZUGSZEICHEN UND SYMBOLE

2: Bustreiber
4: Empfänger
6: Zeitgeberschaltung
10, 12: für den Treiber verwendeter NMOS-Transistor
14, 34: Schaltsteuerschaltung
46, 48: zum Vorladen verwendeter PMOS-Transistor
AL, AL_: Busleitung

BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Unten werden Anwendungsbeispiele der vorliegenden Erfindung anhand der 1 bis 4 erläutert.
In 1 ist ein Schaltplan eines Bustreibers gemäß dem Anwendungsbeispiel 1 der vorliegenden Erfindung gezeigt. Dieser Bustreiber ist z. B. in einem Adressenpuffer einer Halbleiterspeichervorrichtung vorgesehen und überträgt mittels einer Differenzialschaltung ein Ein-Bit-Adressierungssignal.
Wie in 2 gezeigt ist, ist dieser Bustreiber 2 über das Paar komplementärer Busleitungen AL, AL_ mit einem Empfänger verbunden, z. B. einem Empfänger 4 für einen Adressendecodierer. Der Bustreiber 2 weist einen Eingang für ein Ein-Bit-Adressierungssignal (AIN) auf und gibt in Reaktion auf den logischen Wert dieses Eingangsadressierungssignals (AIN) ein komplementäres Paar von Adressierungssignalen (AOUT, AOUT_) mit dem logischen Hochpegelzustand und dem logischen Tiefpegelzustand am Übertragungsende der Busleitungen AL, AL_ aus. Der Empfänger 4 empfängt die Adressierungssignale (Ain, Ain_), die den jeweiligen Adressierungssignalen (AOUT, AOUT_) entsprechen, von dem Bustreiber 2 auf der Eingangsseite der Busleitungen AL, AL_. Die Zeitgeberschaltung 6 liefert die später erläuterten Taktsignale (PRC, AEN_) und (KC), die unten erläutert werden und die zur Steuerung des Bustreibers 2 und des Empfängers 4 verwendet werden.
Wie in 1 gezeigt ist, sind in dem Bustreiber 2 dieses Anwendungsbeispiels die NMOS-Transistoren 10, 12, die als Schalttransistoren für die Treiber verwendet werden, jeweils zwischen die jeweiligen Übertragungsenden für beide Busleitungen AL, AL_ und einen Anschluss mit der Leistungsversorgungsspannung (V_SS) (z. B. 0V) für den Referenz-Tiefpegelzustand geschaltet.
Eine Schaltsteuerschaltung 14, die das Ein- und Ausschalten des NMOS-Transistors 10 steuert, ist aus einem PMOS-Transistor 16, einem NMOS-Transistor 18, einem Inverter 20, 22, einem NAND-Gatter 24 und einem NOR-Gatter 26 aufgebaut.
Genauer ist der Source-Anschluss des PMOS-Transistors 16 mit dem Leistungsversorgungsanschluss der Leistungsversorgungsspannung (V_DD) (z. B. 3,3 V) für den Referenz-Hochpegelzustand verbunden, wobei der Source-Anschluss des NMOS-Transistors 18 mit einem Anschluss mit der Leistungsversorgungsspannung (V_SS) verbunden ist. Das Übertragungsende der Busleitung AL ist mit dem Gate-Anschluss des PMOS-Transistors verbunden und der Vorladesteuersignal-Eingangsanschluss 28 ist mit dem Gate-Anschluss des NMOS-Transistors 18 verbunden.
Die Drain-Anschlüsse (Knoten (Nc)) des PMOS-Transistors 16 und des NMOS-Transistors 18 sind mit dem Eingangsanschluss des Inverters 20 verbunden. Der Ausgangsanschluss des Inverters 20 ist mit einem der Eingangsanschlüsse des NAND-Gatters 24 verbunden. Außerdem ist der Kondensator C1 zwischen den Eingangsanschluss des Inverters 20 und einen Anschluss mit der Leistungsversorgungsspannung (V_SS) geschaltet.
Der Impulssignal-Eingangsanschluss 30 ist mit dem Eingangsanschluss des Inverters 22 verbunden, wobei der Ausgangsanschluss des Inverters 22 mit dem anderen Eingangsanschluss des NAND-Gatters 24 verbunden ist.
Der Ausgangsanschluss des NAND-Gatters 24 ist mit einem der Eingangsanschlüsse des NOR-Gatters 26 verbunden. Ein Adressierungsfreigabe-Eingangssignalanschluss 32 ist mit dem anderen Eingangsanschluss des NOR-Gatters 26 verbunden. Der Ausgangsanschluss des NOR-Gatters 26 ist mit dem Gate-Anschluss des NMOS-Transistors 10 verbunden.
Eine Schaltsteuerschaltung 34, die das Ein- und Ausschalten des NMOS-Transistors 12 steuert, ist aus einem PMOS-Transistor 36, einem NMOS-Transistor 38, einem Inverter 40, einem NAND-Gatter 42 und einem NOR-Gatter 44 aufgebaut.
Ausführlicher ist der Source-Anschluss des PMOS-Transistors 36 mit einem Anschluss mit der Leistungsversorgungsspannung (V_DD) verbunden, wobei der Source-Anschluss des NMOS-Transistors 38 mit einem Anschluss mit der Leistungsversorgungsspannung (V_SS) verbunden ist. Der Sendeanschluss der Busleitung AL_ ist mit dem Gate-Anschluss des PMOS-Transistors 36 verbunden und der Vorladesteuersignal-Eingangsanschluss 28 ist mit dem Gate-Anschluss des NMOS-Transistors 38 verbunden.
Die Drain-Anschlüsse (Knoten (Nd)) des PMOS-Transistors 36 und des NMOS-Transistors 38 sind mit dem Eingangsanschluss des Inverters 40 verbunden. Außerdem ist der Kondensator C2 zwischen den Eingangsanschluss des Inverters 40 und einen Anschluss mit der Leistungsversorgungsspannung (V_SS) geschaltet. Der Ausgangsanschluss des Inverters 40 ist mit einem der Eingangsanschlüsse des NAND-Gatters 42 verbunden. Der Adressierungssignal-Eingangsanschluss 30 ist mit dem anderen Eingangsanschluss des NAND-Gatters 42 verbunden.
Der Ausgangsanschluss des NAND-Gatters 42 ist mit einem der Eingangsanschlüsse des NOR-Gatters 44 verbunden. Der Adressierungsfreigabesignal-Eingangsanschluss 32 ist mit dem anderen Ausgangsanschluss des NOR-Gatters 44 verbunden. Der Ausgangsanschluss des NOR-Gatters 44 ist mit dem Gate-Anschluss des NMOS-Transistors 12 verbunden.
Außerdem sind die PMOS-Transistoren 46, 48, die als Schaltelemente für die Vorspannung und das Vorladen verwendet werden, jeweils zwischen die entsprechenden Übertragungsenden für beide Busleitungen AL, AL_ und einen Anschluss mit der Leistungsversorgungsspannung (V_DD) geschaltet.
Der Ausgangsanschluss des Inverters 50 ist mit dem Gate-Anschluss dieser PMOS-Transistoren 46, 48 verbunden. Der Vorladesteuersignal-Eingangsanschluss 28 ist mit dem Eingangsanschluss des Inverters 50 verbunden.
Ein Schaltplan für den Empfänger 4 ist in 3 gezeigt. Dieser Empfänger 4 besitzt Transfergatter 52, 54, die zwischen die Empfangsenden der Busleitungen (AL, AL_) und die Innenleitungen (JL, JL_) geschaltet sind, sowie einen Binärkomparator-Differenzverstärker 56, der mit den Innenleitungen (JL, JL_) verbunden ist. Wenn das Ansteuertaktsignal (KC) von der Zeitgeberschaltung 6 mit dem Hochpegelzustand aktiviert wird, werden gleichzeitig die Transfergatter 52, 54, die aus PMOS-Transistoren bestehen, ausgeschaltet und von den Busleitungen AL, AL_ elektrisch blockiert, wobei der aus einem NMOS-Transistor bestehende Schalter 58 eingeschaltet wird und der Differenzverstärker 56 eingeschaltet wird.
Wenn der Differenzverstärker 56 eingeschaltet ist, ermittelt er die Differenz der Empfangsadressierungssignale (Ain, Ain_) auf den Innenleitungen (JL, JL_) und verstärkt die Differenz so, dass Sie gleich der Differenz zwischen dem Hochpegelzustand und dem Tiefpegelzustand der Leistungsversorgungsspannungen (V_DD) und (V_SS) ist.
Die Empfangsadressierungssignale (Ain, Ain_), die auf diese Weise durch den Differenzverstärker 56 auf den Referenz-Hochpegelzustand (V_DD) und den Referenz-Tiefpegelzustand (V_SS) verstärkt werden, werden über die jeweiligen Inverter 60, 62 an einen Signalempfangsabschnitt (nicht veranschaulicht) gesendet.
Nachfolgend wird anhand des Zeitablaufplans von 4 eine Erläuterung in Bezug auf die Arbeitsweise des Bustreibers 2 dieses Anwendungsbeispiels gegeben.
Während des Intervalls, in dem die Adressierungssignale (AOUT, AOUT_) nicht empfangen werden, ist das Vorladesteuersignal (PRC) von der Zeitgeberschaltung 6, das an den Eingangsanschluss 28 angelegt ist, aktiv (Hochpegelzustand). Aufgrund dessen befindet sich der Ausgang des Inverters 50 im Tiefpegelzustand, wobei die PMOS-Transistoren 46, 48, die die Schaltelemente sind, die für das Vorladen verwendet werden, eingeschaltet sind.
Dagegen ist das Adressierungsfreigabesignal (AEN) von der Zeitgeberschaltung 6, das an den Eingangsanschluss 32 angelegt ist, inaktiv (Hochpegelzustand). Aufgrund dessen sind die Ausgänge der beiden NOR-Gatter 26, 44 im Tiefpegelzustand, wobei beide NMOS-Transistoren 10, 12, die die Schaltelemente sind, die zum Ansteuern verwendet werden, ausgeschaltet bleiben.
Daher werden die Busleitungen AL, AL_ über die jeweiligen Transistoren 46, 48, die eingeschaltet sind, mittels der Leistungsversorgungsspannung (V_DD) vorgeladen und auf dem Spannungspegel von (V_DD) gehalten.
Da das Vorladesteuersignal (PRC) im Hochpegelzustand ist, sind in den Schaltsteuerschaltungen 14, 34 die jeweiligen NMOS-Transistoren 18, 38 eingeschaltet, so dass die jeweiligen Knoten (Nc, Nd) auf die Spannung der Leistungsversorgungsspannung (V_SS), mit anderen Worten den Tiefpegelzustand, gesteuert werden, wobei der jeweilige Ausgang der beiden Inverter 20, 40 in den Hochpegelzustand übergeht.
Wenn das Adressierungssignal (AIN) des relevanten Bits an den Adressierungseingangsanschluss 30 angelegt wird, wie in (B), (C) von 4 gezeigt ist, nimmt unmittelbar danach das Vorladesteuersignal (PRC) den nichtaktiven Zustand (Tiefpegelzustand) an, wobei umgekehrt das Adressierungsfreigabesignal (AEN_) den aktiven Zustand (Tiefpegelzustand) annimmt.
Wenn das Vorladesteuersignal (PRC) in den Tiefpegelzustand übergeht, geht der Ausgang des Inverters 50 in den Hochpegelzustand über, wobei die zum Vorladen verwendeten PMOS-Transistoren 46, 48 ausgeschaltet werden. Außerdem werden die NMOS-Transistoren 18, 38 in den Schaltsteuerschaltungen 14, 34 ausgeschaltet. Aufgrund der Wirkung der Kondensatoren C1, C2 werden jedoch die jeweiligen Knoten (Nc, Nd) auf dem Potential von (V_SS) (Tiefpegelzustand) gehalten, wobei der Ausgang beider Inverter 20, 40 im Hochpegelzustand gehalten wird.
Wenn der logische Wert des Eingangsadressierungssignals (AIN) eine "1" ist (Hochpegelzustand), bleibt mit dem Ausgang des Inverters 22 im Tiefpegelzustand, dem Ausgang des NAND-Gatters 24 im Hochpegelzustand und dem Ausgang (GS) des NOR-Gatters 26 im Tiefpegelzustand der NMOS-Transistor 10 ausgeschaltet. Aufgrund dessen wird die Spannung der Busleitung AL auf dem Pegel von (V_DD) gehalten, wobei das Adressierungssignal (AOUT) übertragen und mit dem Spannungspegel von (V_DD) ausgegeben wird.
Dagegen geht der Ausgang von (Ain) in den Hochpegelzustand über, wobei das NAND-Gatter 42 in den Tiefpegelzustand übergeht, während, wie in (D) von 4 gezeigt ist, der Ausgang (GS_) des NOR-Gatters 44 zu dem Hochpegelzustand ansteigt und der zur Ansteuerung verwendete NMOS-Transistor 12 eingeschaltet wird.
Wenn dies erfolgt ist, wird die Busleitung AL_ über den NMOS-Transistor 12, der eingeschaltet ist, mit einem Anschluss mit der Leistungsversorgungsspannung (V_SS) verbunden, wobei die elektrische Ladung auf der Busleitung AL_ entladen wird und das Potential auf der Busleitung AL_ schnell abfällt, wie in 4(E) gezeigt ist.
Dann, wenn das Potential auf der Busleitung AL_ auf den vorgeschriebenen Spannungspegel (Vc) abfällt, wird in der Schaltsteuerschaltung 34 der PMOS-Transistor 36 eingeschaltet, wobei der Knoten (Nd) auf den Spannungspegel von (V_DD) geht. Der Spannungspegel (V_DD) am Knoten (Nd) wird mit Hilfe des Kondensator C2 aufrechterhalten. Aufgrund dessen geht der Ausgang des Inverters 40 in einen Tiefpegelzustand über, wobei der Ausgang des NAND-Gatters 42 in den Hochpegelzustand übergeht, während der Ausgang (GS_) des NOR-Gatters 44 auf den Tiefpegelzustand abfällt, wobei der NMOS-Transistor 12 in den AUS-Zustand zurückkehrt.
Wenn der NMOS-Transistor 12 ausgeschaltet ist, unterbricht die Busleitung AL_ das Aufladen, wobei über der gesamten Busleitung AL_ insbesondere das Potential zwischen dem Übertragungsende (nahes Ende) und dem Empfangsende (fernes Ende) angeglichen wird. Aufgrund dessen steigt am nahen Ende (AOUT_) das Potential auf mehr als den minimalen Punkt (Vc) an, wie in 4(E) gezeigt ist. Dagegen fällt am fernen Ende (Ain_) das Potential weiter ab, wie in 4(F) gezeigt ist. Außerdem werden beide Potentiale durch den mittleren Spannungspegel (VF) stabilisiert, bis sie gleich sind.
Dieser mittlere Spannungspegel (VF) ist hier ein Pegel, der niedriger als der Schwellenwert (VTH) für die Binärerfassungsverstärkung in dem Empfänger 4 des Empfangsendes ist. Auf diese Weise kann in dem Empfänger 4 der logische Wert für das Adressierungssignal (Ain_) auf der Busleitung AL_ als eine "0" (Tiefpegelzustand) erkannt werden.
Der Spannungspegel (VF) oder die Amplitude (V_DD-VF) für den logischen Tiefpegelzustand in dem Übertragungsadressierungssignal kann durch die Steuerung der Periode (Tc), mit anderen Worten des Schaltzustands des NMOS-Transistors 10, 12, beliebig eingestellt werden, so dass der Ausgang (GS), (GS_) des NOR-Gatters 26, 44 zum Hochpegelzustand in den Impulszustand geht. Genauer kann dies z. B. durch eine Änderung der Größe des NMOS-Transistors 10, 12 beliebig eingestellt werden.
Je kürzer die oben genannte Periode (Tc) ausgeführt ist, umso kleiner ist der Potentialabfall am nahen Ende der Busleitung AL oder AL_, die das Adressierungssignal für den logischen Tiefpegelzustand überträgt, umso höher liegt der minimale Punkt (Vc) und umso größer ist der konstante Spannungspegel (VF). Je länger umgekehrt die oben genannte Periode (Tc) ausgeführt ist, umso größer ist der Potentialabfall am nahen Ende der Busleitung AL oder AL_, die das Adressierungssignal für den logischen Tiefpegelzustand überträgt, umso niedriger liegt der kleinste Punkt (Vc) und umso kleiner ist der konstante Spannungspegel (VF).
Indem diese Periode (Tc) in dem Bustreiber 2 dieses Anwendungsbeispiels auf einen Wert gesetzt wird, der ausreichend kleiner als die Impulsdauerperiode ist, die durch das Adressierungsfreigabesignal (AEN_) oder das Vorladesteuersignal (PRC) eingestellt wird, wird die Spannung (VF) für den Tiefpegelzustand in dem Übertragungsadressierungssignal (AOUT, AOUT_) (Ain, Ain_) größer ausgebildet als die Leistungsversorgungsspannung (V_SS), wobei die Amplitude (V_DD-VF) des Übertragungsadressierungssignals kleiner als die Gesamtamplitude (V_DD-V_SS) ausgebildet wird und der erforderliche Mindestwert sein kann.
Die Leistung, die in diesem Bustreiber 2 verbraucht wird, ist hauptsächlich ein Faktor des Betriebs-(Entlade)-Stroms, wenn die für den Treiber verwendeten NMOS-Transistoren 10, 12 eingeschaltet sind. Da jedoch, wie oben erwähnt ist, die Periode (Tc) kurz ist und die Amplitude (V_DD-VF) für das Übertragungsadressierungssignal (AOUT, AOUT_) klein ist, ist der Leistungsverbrauch stark reduziert.
Wenn die Amplitude (V_DD-VF) für das Übertragungsadressierungssignal (AOUT, AOUT_) (Ain, Ain_) klein ist, reicht außerdem eine kurze Impulsdauer aus, wobei ferner die Übertragungsverzögerungszeit verkürzt werden kann. Folglich kann in der Speichervorrichtung dieses Anwendungsbeispiels die Zugriffsgeschwindigkeit erhöht werden.
In dem oberen genannten Anwendungsbeispiel ist das zum Vorladen verwendete Schaltelement aus den PMOS-Transistoren 46, 48 aufgebaut, wobei die zeitliche Abstimmung zwischen dem Vorladesteuersignal (PRC) und dem Adressierungsfreigabesignal (AEN_) so eingestellt ist (4(B), (C)), dass diese PMOS-Transistoren 46, 48 und die NMOS-Transistoren 10, 12, die zur Ansteuerung verwendet werden, nicht gleichzeitig eingeschaltet sind. Auf diese Weise wird ein Durchgriffstrom verhindert, wobei der Schutz der Elemente und die Senkung des Leistungsverbrauchs um noch eine weitere Stufe erreicht werden.
Es wird angemerkt, dass der Betriebsstrom und der Leistungsverbrauch untergeordnet sind, dieser Entwurf jedoch eine vereinfachte Schaltung und ein gemeinsames Vorladesteuersignal (PRC) und Adressierungsfreigabesignal (AEN_) ermöglicht, mit anderen Worten, das Vorladesteuersignal (PRC) kann für das Adressierungsfreigabesignal (AEN_) verwendet werden.
Außerdem können die Schaltelemente, die zum Vorladen verwendet werden, durch Widerstandselemente, die für die Vorspannung verwendet werden, ausgetauscht werden. In diesem Fall können, indem die Gate-Anschlüsse der PMOS-Transistoren 46, 48 mit der Leistungsversorgungsspannung (V_SS) fest verbunden werden, beide Transistoren 46, 48 als Widerstandselemente verwendet werden.
Außerdem ist das oben genannte Anwendungsbeispiel ein Aufbau, bei dem die Ansteuerungsschaltelemente (die NMOS-Transistoren 10, 12) zwischen das Übertragungsende der Busleitungen (AL, AL_) und die Anschlüsse mit der Leistungsversorgungsspannung (V_SS) im Tiefpegelzustand geschaltet sind.
Es kann jedoch auch ein Aufbau vorgesehen sein, bei dem die Ansteuerungsschaltelemente (normalerweise die PMOS-Transistoren) zwischen das Übertragungsende der Busleitungen (AL, AL_) und die Anschlüsse mit der Leistungsversorgungsspannung (V_DD) im Hochpegelzustand geschaltet sind. In diesem Fall sind die Schaltelemente und Widerstandselemente, die für das Vorladen und die Vorspannung verwendet werden, zwischen das Übertragungsende der Busleitungen (AL, AL_) und den Anschluss mit der Leistungsversorgungsspannung (V_SS) im Tiefpegelzustand geschaltet.
Der Schaltungsaufbau (3) für den Empfänger 4 ist lediglich ein Beispiel für das oben genannte Anwendungsbeispiel, wobei andere Empfängerschaltungen verwendet werden können.
Die oben genannten Anwendungsbeispiele sind Vorrichtungen, die sich auf einen Bustreiber zum Übertragen eines Adressierungssignals beziehen. Allerdings ist die vorliegende Erfindung ebenso auf Ansteuerungen wie etwa Steuerbusse oder Datenbusse anwendbar und sie ist auf Signalleitungen anwendbar, die zum Übertragen beliebiger digitaler Signale oder binärer Signale angesteuert werden. Außerdem können die oben genannten Kondensatoren C1, C2 unter Verwendung einer parasitären Kapazität ausgebildet sein.
Wie oben erläutert ist, kann gemäß dem Signalleitungstreiber der vorliegenden Erfindung der Leistungsverbrauch reduziert werden sowie die Übertragungsverzögerungszeit verkürzt werden, da dieser Entwurf eine Signalleitung zum Übertragen eines binären Signals mit der minimalen notwendigen Amplitude ansteuert.

Claims

Signalleitungstreiber, der eine erste und eine zweite Signalleitung (AL, AL_) komplementär elektrisch ansteuert, um ein binäres Signal zu übertragen, wobei ein erstes und ein zweites Vorspannungsmittel (46, 48) die oben genannte erste bzw. zweite Signalleitung in dem Intervall, in dem das oben genannte binäre Signal nicht übertragen wird, auf einem ersten Spannungspegel halten, ein erstes und ein zweites Schaltmittel (10, 12) die oben genannte erste bzw. zweite Signalleitung mit einem Leistungsversorgungs-Spannungsanschluss, der einen zweiten Spannungspegel liefert, verbinden, und ein Schaltsteuermittel (14, 34) das oben genannte erste bzw. zweite Schaltmittel in dem Intervall, in dem das oben genannte binäre Signal nicht übertragen wird, in dem AUS-Zustand hält und in Reaktion auf den logischen Wert des oben genannten binären Signals eines der oben genannten ersten oder zweiten Schaltmittel in den EIN-Zustand schaltet, wenn das oben genannte binäre Signal übertragen wird, und das andere im AUS-Zustand hält, dadurch gekennzeichnet, dass das Schaltsteuermittel das oben genannte Schaltmittel wieder in den AUS-Zustand zurückstellt, wenn die Spannung der oben genannten Signalleitung, die mit dem oben genannten Schaltmittel verbunden ist, einen vorgeschriebenen Spannungspegel erreicht.
Signalleitungstreiber nach Anspruch 1, bei dem die oben genannten Vorspannungsmittel jeweils ein Vorladeschaltmittel, das zwischen die eine bzw. die andere der oben genannten Signalleitungen und den Leistungsversorgungs-Spannungsanschluss, der den oben genannten ersten Spannungspegel liefert, geschaltet ist, und ein Vorladesteuermittel, das die oben genannten Vorladeschaltmittel in dem Intervall, in dem das oben genannte binäre Signal nicht übertragen wird, in dem EIN-Zustand hält und dann, wenn das oben genannte binäre Signal übertragen wird, das oben genannte Vorladeschaltmittel in dem AUS-Zustand hält, umfassen.