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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft allgemein Ein-/Ausgabe(I/O)-Schaltkreise, und spezieller
einen I/O-Schaltkreis,
der von zu einer vorhersagbaren Zeit nach einer Zustandsänderung
auftretendem Rauschen isoliert ist.
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2. Relevanter
Hintergrund
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Digitale
Schaltkreise empfangen und verarbeiten logische Signale. Diese logischen
Signale umfassen zwei oder mehr "Zustände" oder logische Niveaus,
wo jeder Zustand typischerweise durch eine eindeutige elektrische
Spannung dargestellt wird. Die meisten digitalen Schaltkreise sind
binär,
mit zwei Zuständen
(d.h. logisches HOCH und logisches TIEF), die durch zwei elektrische
Spannungen dargestellt werden. Um Strom zu sparen, die Schaltkreisdichte auf
Chips zu erhöhen
und die Schaltgeschwindigkeit der logischen Schaltkreise zu erhöhen, besteht
ein Trend zur Verringerung der Spanne zwischen den beiden elektrischen
Spannungen. Üblicherweise
erhältliche
Schaltkreise verwenden 3,3 V und 0,0 V Stromzufuhrsammelschienen,
die eine Spanne zwischen logischen Niveaus von etwa 3 V zulassen.
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Eine
grundlegende Fähigkeit
jedes logischen Schaltkreises ist seine Fähigkeit, zwischen der Spannung
zu unterscheiden oder einen Unterschied zu machen, die jeden der
logischen Zustände
darstellt. Im Fall binärer
Logik können
die logischen Signale theoretisch durch Vergleich mit einer Referenz
unterschieden werden; je mehr jedoch die Spanne zwischen Logikniveauspannungen
abnimmt, desto problematischer wird dieser Vergleich.
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Auch
ist, wenn mehr als zwei logische Niveaus verwendet werden, die Differenz
zwischen benachbarten Logikniveauspannungen schwierig zu unterscheiden.
In diesen Schaltkreisen wird der Logikniveaudiskriminator in steigendem
Maß empfindlich
für Rauschen,
insbesondere Rauschen, das die Spannung an den Stromzufuhrsammelschienen
beeinflusst.
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Beispielsweise
wird in einem dynamischen RAM-Schaltkreis (DRAM-Schaltkreis) eine
ganze Reihe von Speicherzellen auf einmal adressiert, unter Verwendung
einer Reihenadressierleitung. Jede Reihenadressierleitung erstreckt
sich über
einen Speicherchip zu Hunderten von Speicherschaltkreisen. Die Reihenadressierleitung
hat eine signifikante Kapazität
und die Speicherschaltkreise selbst sind eine signifikante kapazitive
Last. Von daher verursacht der Reihenaddressiervorgang einen signifikanten
Stromfluss in der Verdrahtung der Stromversorgungssammelschiene
und einen entsprechenden Stromwiderstands(IR)-Spannungsverlust in
der Sammelschienenverdrahtung. Der Spannungsverlust führt zu einer
inkorrekten Unterscheidung zwischen logischen Niveaus für eine kurze
Zeitspanne nach dem Auftreten des Reihenadressiersignals, wenn nicht
Schritte unternommen werden, um sicherzustellen, dass die Stromversorgungssammelschienen nicht
durch die Signalübertragung
belastet werden.
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Vorangehende
Schaltkreise versuchen, das Sammelschienenbelastungsproblem durch
unabhängiges
Lenken (Routing) von Strom (VDD) – und Erde
(VSS) – Sammelleitungen über den
integrierten Schaltkreis zu lösen.
Auf diese Weise werden Schaltkreise, die zur Unterscheidung von
Logikniveaus verwendet werden, an Spannungsversorgungssammelschienen
gekoppelt, die von den belasteten Versorgungssammelschienen getrennt
sind.
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Ein
unabhängiges
Routing verbraucht jedoch mehr Chipfläche, was zu größeren, teureren Chips
führt.
Auch kann unabhängiges
Routing den Strom- und Erde-Gesamtwirksamkeitsgrad
verringern.
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Eine
andere Lösung
ist die Verwendung von Schmitt-Triggern
in den Diskriminatorschaltkreisen. Ein Schmitt-Trigger ist im Wesentlichen ein Komparator
mit Hysterese. Schmitt-Trigger reduzieren jedoch nur die Rauschempfindlichkeit
und beseitigen sie nicht. Da sie Hysterese einbringen, verringern
sie die Eingangsniveauspanne, wodurch sie weniger effizient werden,
wenn die Spanne der elektrischen Spannung zwischen den logischen
Niveaus sich verringert.
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Eine
andere Lösung
ist die Verwendung von "Störspitzenbeseitigungs"- oder "Spannungssprungbeseitigungs"-Schaltkreisen. Diese
Schaltkreise fügen
im Wesentlichen eine Verzögerung
in Reihe mit dem Eingang hinzu, bevor ein gültiges Ausgangssignal verfügbar gemacht
wird. Bespielsweise würde
in einem Speicherschaltkreis ein Störspitzenbeseitigungsschaltkreis
einen Datenausgang erst nach einer Verzögerung, die zum Stabilisieren
der Stromversorgungssammelschienen ausreicht, gültig machen. Während diese
Schaltkreise einen gültigen
Datenausgang sicherstellen, fügen
sie per Definition Verzögerung
und langsames Ansprechen des Systems hinzu. Von daher besteht weiterhin
ein Bedarf an einem Ein-/Ausgabeschaltkreis, der rauschunempfindlich
ist, aber dennoch keine übermäßige Verzögerung hinzufügt oder
die Eingangsniveauspanne verringert.
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In
EP-A-O 237 989 ist ein Empfänger
für einen
integrierten Schaltkreis gemäß der Einleitung von
Anspruch 1 beschrieben. Spezifischer offenbart EP-A-O 237 898 einen
LSI-Chipschaltkreis, der einen Eingangspuffer umfasst, der ein externes
Eingangssignal empfängt
und in Reaktion darauf ein gepuffertes Eingangssignal erzeugt, wobei
der Puffer selektiv durch ein Steuersignal befähigt wird, ein Latch, das das
gepufferte Eingangssignal empfängt und
ein gelatchtes Ausgangssignal erzeugt, einen Verzögerungsschaltkreis,
der gekoppelt ist, um das gelatchte Ausgangssignal zu empfangen,
und einen Komparator, der sowohl das gelatchte Ausgangssignal als
auch das verzögerte
Signal empfängt
und der einen Ausgang aufweist, der mit dem Eingangspuffer gekoppelt
ist, um das Steuersignal zu erzeugen.
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Ein
Verfahren zum Empfangen eines Signals in einem integrierten Schaltkreis
gemäß der Einleitung
von Anspruch 6 ist auch von EPA-0 237 898 bekannt.
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Das
Hauptziel der vorliegenden Erfindung ist die Überwindung des vorgenannten
Problems der Bereitstellung eines Schaltkreises, der unempfindlich für zu einer
vorhersagbaren Zeit nach einer Zustandsänderung stattfindendes Rauschen
ist, ohne die Eingangsniveauspanne zu verringern.
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Zur
Erzielung dessen ist der erfindungsgemäße Empfänger durch die in dem kennzeichnenden Teil
von Anspruch 1 beanspruchten Merkmale gekennzeichnet und verschafft
die Erfindung ein Verfahren gemäß dem kennzeichnenden
Teil von Anspruch 6.
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Grundlegend
umfasst gemäß der Erfindung der
Eingangspuffer einen CMOS-Inverter, einen ersten Schalter, der zwischen
dem CMOS-Inverter und einer VDD-Spannungsversorgung
gekoppelt ist, wobei der erste Schalter eine Steuerelektrode aufweist,
um das Steuersignal zu empfangen, und einen zweiten Schalter, der
zwischen dem CMOS-Inverter und einer VSS-Spannungsversorgung
gekoppelt ist, wobei der zweite Schalter eine Steuerelektrode aufweist, um
das Steuersignal zu empfangen.
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Ein
Verzögerungsschaltkreis
ist gekoppelt, um das gelatchte Ausgangssignal zu empfangen und ein
verzögertes
Signal zu erzeugen. Ein Komparator ist gekoppelt, um sowohl das
gelatchte Ausgangssignal als auch das verzögerte Signal zu empfangen. Der
Komparator weist einen Ausgang auf, der mit dem Eingangspuffer gekoppelt
ist, um das Steuersignal zu erzeugen.
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Die
vorliegende Erfindung beinhaltet auch ein Verfahren zum Empfangen
eines Signals in einem integrierten Schaltkreis. Das empfangene
Signal wird von einem Verstärker
verstärkt
und an ein Latch gekoppelt. Der Verstärker wird als Reaktion auf eine
Veränderung
im Zustand des gelatchten Signals von dem Latch entkoppelt. Nach
einer vorgewählten Zeitdauer
wird der Verstärker
wieder an den Latch gekoppelt.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 illustriert
in Blockdiagrammform einen Rauschisolationsschaltkreis in Übereinstimmung
mit der vorliegenden Erfindung;
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2 illustriert
ein Logikschaltkreisdiagramm, das die in 1 gezeigte
Ausführung
verwirklicht;
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3 illustriert
ein schematisches Diagramm, das den Logikschaltkreis von 2 verwirklicht;
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4 illustriert
ein Timingdiagramm eines Logikschaltkreises des Standes der Technik;
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5 illustriert
ein Timingdiagramm eines Schaltkreises in Übereinstimmung mit der vorliegenden
Erfindung;
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6 illustriert
ein Timingdiagramm beispielhafter Steuersignale, die von einem Schaltkreis
in Übereinstimmung
mit der vorliegenden Erfindung erzeugt wurden.
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Die
vorliegende Erfindung beinhaltet einen Rauschisolationsschaltkreis,
der so wirkt, dass er gültige
Daten latcht, wenn sie zuerst verfügbar sind, und den gelatchten
Ausgang daran hindert, sich während
Zeitspannen, wo Rauschen erwartet wird, zu verändern. Solch erwartetes Rauschen
tritt in Schaltkreisen auf, wenn die Stromversorgungen zu vorhersagbaren
Zeiten belastet werden. Die vorliegende Erfindung ist jedoch auf
jeden Schaltkreis beziehungsweise jede Situation anwendbar, worin
das Auftreten vorhersagbaren Rauschens für eine bekannte Zeitdauer nach
der Zustandsveränderung
des Signals auftritt.
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Die
vorliegende Erfindung wird in dem Empfängerteil eines Ein-/Ausgabe(I/O)-Geräts verwendet.
Wenn als Eingang verwendet, so isoliert der Schaltkreis in Übereinstimmung
mit der vorliegenden Erfindung selektierte Schaltkreistechnik von
aus einer vorangehenen Stufe erzeugtem Rauschen. Wenn als Ausgang
verwendet, so isoliert der Schaltkreis in Übereinstimmung mit der vorliegenden
Erfindung externe Schaltkreistechnik von intern in dem Chip erzeugtem
Rauschen. Diese Anwendungen sind im Wesentlichen äquivalent.
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1 illustriert
eine Ausführung
in Übereinstimmung
mit der vorliegenden Erfindung in Blockdiagrammform. Ein Eingangspuffer 101 ist
gekoppelt, um ein externes Eingangssignal zu empfangen. Der Eingangspuffer 101 hat
Stromverbindungspunkte, die an eine erste Stromversorgung VCC und
an eine zweite, in 1 auf Erdepotential befindliche,
Stromversorgung gekoppelt sind. Die zweite Stromversorgung wird
als VSS bezeichnet und kann in manchen Systemen eine negative Spannung
sein. In konventionellen Schaltkreisen wird der Puffer 101 direkt
an die Stromversorgungen gekoppelt, sodass er eine konstante Stromquelle
empfängt
und konstant aktiviert und betriebsbereit bleibt. In Übereinstimmung mit
der vorliegenden Erfindung ist jedoch ein erster Schalter 102 in
Reihe zwischen einem Stromverbindungspunkt von Puffer 101 und
der ersten Stromversorgung VCC gekoppelt. Ein zweiter Schalter 103 ist in
Reihe mit einem zweiten Stromverbindungspunkt von Puffer 101 und
der VSS-Stromversorgung gekoppelt. VCC ist
typischerweise eine positive Stromversorgung, während VSS negativ oder Erde
ist. In typischen Anwendungen ist VDD 5 Volt oder 3,3 Volt, während VSS
Erde ist.
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Der
Eingangspuffer 101 ist als ein invertierender Verstärker gezeigt,
obwohl andere Eingangspufferschalttechnik bekannt ist und äquivalent
zu der gezeigten besonderen Ausführung
sein kann. In der gesamten Beschreibung der bevorzugten Ausführung sind
spezifische Polaritäten
notiert und sind invertierende oder nicht invertierende Ausgänge und Eingänge zu jedem
der Geräte
dargestellt, obwohl es verstanden werden sollte, dass Inversion
eine Frage der Gestaltungswahl ist und entweder verwendet werden
kann oder nicht, solange die Ausgangsfunktionalität erzielt
wird.
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Der
Ausgang des Eingangspuffers 101 ist an das Latch 104 gekoppelt.
Der Puffer 101 enthält
Ausgangstreiber, die eine ausreichend niedrige Impedanz haben, um
den Zustand von Latch 104 zu ändern. Das Latch 104 ist
asynchron, da es kein Taktsignal benötigt und dazu dient, welches
Signal auch immer zu latchen, das von Puffer 101 angelegt
wird, wenn der Puffer 101 aktiviert ist. Wenn jedoch die Schalter 102 und 103 ausgeschaltet
sind, ist der Puffer 101 deaktiviert und kann nicht treiben
oder den Zustand von Latch 104 ändern. In diesem Fall wird das
Latch 104 in seinem bestehenden Zustand bleiben, bis der
Eingangspuffer 101 reaktiviert wird.
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Der
Ausgang von Latch 104 ist an einen Ausgangstreiber 106 gekoppelt,
der Verstärkerschalttechnik
enthält,
welche ausreicht, um das Ausgangssignal auf externe Schalttechnik
(nicht dargestellt) zu treiben. Der Ausgangstreiber 106 verschafft
auch die korrekte Polarität
für das
Ausgangssignal, sodass der Ausgang zu der Eingangspolarität passt.
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Der
Ausgang von Latch 104 ist auch an einen durch die Verzögerung 107 und
Vergleichsschaltung 110 gebildeten Steuerschaltkreis gekoppelt.
Die Verzögerungsschaltung 107 verschafft
oder generiert eine verzögerte
Version des gelatchten Signals an seinem Ausgang. In der bevorzugten
Ausführung
invertiert die Verzögerungsschaltung 107 auch
das Latchsignal, sodass in stetigem Zustand der Eingang zur Vergleichsschaltung 110 stets
derselbe ist. Die Vergleichsschaltung 110 umfasst Verknüpfungslogik, die,
in der bevorzugten Ausführungsform,
ein logisches Hoch erzeugt, wenn beide Eingänge zu Vergleichsschaltung 110 dieselben
sind. Die Vergleichsschaltung 110 erzeugt ein logisches
Tief, wenn die binären
Zustände
der Eingänge
sich voneinander unterscheiden. Im allgemeinen verschafft die Vergleichsschaltung 110 eine
Funktion vom exklusiven ODER-Typ mit einem invertierten Ausgang.
Die Vergleichsschaltung 110 gibt ein Steuersignal an dem Verbindungspunkt 124 ab,
der an den Schalter 102 gekoppelt ist. Das Steuersignal
an Verbindungspunkt 124 wird auch durch den Inverter 116 an
den Schalter 103 mittels des Verbindungspunkts 125 gekoppelt.
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Im
Betrieb, wenn der Eingang zu Puffer 101 sich ändert, wird
das neue Signal gelatcht und in dem Latch 104 gehalten.
Die Verzögerungsschaltung 107 stellt
sicher, dass die Eingänge
zur Vergleichsschaltung 110 für eine vorgewählte Zeitspanne
(bestimmt durch die Verzögerung 107),
nachdem der Ausgang von Latch 104 sich ändert, unterschiedliche logische Zustände haben.
Die Vergleichsschaltung 110 erzeugt dann ein Steuersignal 124,
das den Schalter 102 während
der vorgewählten
Zeitspanne deaktiviert. Gleichermaßen schaltet das invertierte
Steuersignal auf Leitung 125 den Schalter 103 während der vorgewählten Zeitspanne
ab. Von daher ist der Eingangspuffer 101 während der
vorgewählten
Zeit deaktiviert oder entaktiviert und kann den Ausgang von Latch 104 oder
Ausgangstreiber 106 nicht ändern. Die von der Verzögerungsschaltung 107 bereitgestellte
Verzögerung
ist so gewählt,
dass sie von ausreichender Dauer ist, um das Stabilisieren etwaiger
Stromschwankungen auf den VDD- oder VSS-Stromversorgungssammelschienen zu gestatten.
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2 zeigt
den Schaltkreis von 1 auf einem Gate-Niveau-Logikdiagramm.
Das Latch 104 wird praktischerweise durch ein Paar in einem
regenerativen Schaltkreis gekoppelter Inverter 201 und 202 verschafft.
Vorteilhafterweise ist der Inverter 201 ein schwacher Inverter
im Vergleich zu Inverter 202. Diese Anordnung gestattet
es dem Eingangspuffer 101, ein Signal nur dann auf das
Latch zu treiben, wenn der Puffer 101 aktiviert ist, während das
Latch 104 unempfindlich für Veränderungen im Ausgang von Puffer 101 gemacht
wird, wenn der Puffer 101 deaktiviert ist. In einer spezifischen
Verwirklichung umfasst der Ausgangspuffer 106 ein Paar
in Reihe geschalteter Inverter, die so dimensioniert sind, dass sie
die erforderliche Ausgangsimpedanz vorsehen.
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Die
Vergleichsschaltung 110 wird praktischerweise durch ein
ODER-Gate 203 gebildet, das das verzögerte Signal von der Verzögerung 107 und das
gelatchte Signal von Latch 104 empfängt. Ein NICHT-UND-Gate 204 empfängt ebenfalls
das verzögerte
Signal von der Verzögerung 107 und
das gelatchte Signal von Latch 104. Die Ausgänge der Gates 203 und 204 werden
als Eingänge
zu dem NICHT-UND-Gate 205 gekoppelt.
Der Ausgang von Gate 205 wird an den Verbindungspunkt 124 gekoppelt.
Die in 2 gezeigte, die Logikschaltung verwirklichende
Vergleichsschaltung 110 ist nur ein Beispiel und illustriert
einen praktischen Schaltkreis zur Verwirklichung der oben beschriebenen
Verknüpfungslogik.
Es sind jedoch äquivalente
Schaltkreise bekannt und können
abhängig
von der verwendeten besonderen Logiktechnologie wünschenswerter sein.
Wie in 3 gezeigt, ist die Verwirklichung der vorliegenden
Erfindung unter Verwendung von CMOS-Technologie beabsichtigt. Die
in 2 gewählten
Gates sind in erster Linie gewählt,
um die Schalttechnik zur Verwirklichung in CMOS-Technologie zu vereinfachen.
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Wie
in 3 gezeigt, ist die Verzögerungsschaltung 107 als
eine Vielzahl von in Reihe gekoppelten Invertern verwirklicht. In
der bevorzugten Ausführung
wird eine ungerade Zahl von Invertern verwendet, sodass der Dauerzustandsausgang
von Verzögerung 107 im
Vergleich zu dem Dauerzustandsausgang des Latchs invertiert ist.
Dies kann, falls gewünscht,
mit geeigneten Modifikationen an der übrigen Schalttechnik verändert werden.
Es kann jede beliebige Anzahl von Verzögerungszuständen in der Verzögerungsschaltung 107 verwendet
werden, um jede gewünschte
Verzögerung
zu verschaffen, solange der Eingangspuffer 101 in ausreichender
Zeit reaktiviert wird, um das nächste
Signal zu empfangen.
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Das
ODER-Gate 203 wird durch ein CMOS-NICHT-ODER-Gate gebildet,
das Transistoren 301, 302, 303 und 304 umfasst.
Die Gates der Transistoren 301 und 304 sind an
den Ausgang von Latch 104 gekoppelt. Die Gates der Transistoren 302 und 303 sind
an den Ausgang der Verzögerungsschaltung 107 gekoppelt.
Der Ausgang des CMOS-NICHT-ODER-Gates ist von dem Drain von 304 an
den Eingang des CMOS-Inverters 111 gekoppelt. Die Einzelheiten
von CMOS 111 sind nicht gezeigt und sind in der Industrie
wohlbekannt.
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Das
NICHT-UND-Gate 204 wird von Transistoren 307, 308, 309 und 306 gebildet.
Die Gates der Transistoren 307 und 308 sind an
den Ausgang der Verzögerungsschaltung 107 gekoppelt.
Die Gates der Transistoren 306 und 309 sind an
den Ausgang von Latch 104 gekoppelt. Der Ausgang des NICHT-UND-Gates 204 ist
an den Eingang des NICHT-UND-Gates 205 gekoppelt.
Das NICHT-UND-Gate 205 umfasst Transistoren 311, 312, 313 and 314.
Ein Eingang des NICHT-UND-Gates 205 wird durch die Gates
der Transistoren 311 und 312 gebildet, während der zweite
Eingang des NICHT-UND-Gates 205 durch die Gates der Transistoren 313 und 314 gebildet
wird. Der Ausgang des NICHT-UND-Gates 205 ist der Verbindungspunkt 124,
der zum Schalter 102 zurückgekoppelt wird, um ein negativ
werdendes Steuersignal zu Schalter 102 zu verschaffen.
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Der
Schalter 102 ist ein P-Kanal-Transistor in der bevorzugten
Ausführung
und ist daher an, während
ein logisches Tief-Signal an Leitung 124 angelegt wird.
Der Schalter 103 umfasst einen N-Kanal-Transistor, der
an ist, während
ein logisches Hoch-Signal an den Verbindungspunkt 125 angelegt wird.
Der in 3 gezeigte Schaltkreis 100 erzeugt ein
logisches Tief an Verbindungspunkt 124 und ein logisches
Hoch an Verbindungspunkt 125 während des stabilen Zustands
(d.h. während
sowohl der Eingang als auch der verzögerte Eingang denselben logischen
Wert haben), mit entgegengesetzten Zuständen für die vorgewählte Zeitspanne,
nachdem der Eingang zu Puffer 101 seinen Zustand ändert.
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4 – 6 illustrieren
Wellendiagramme, die Vorteile des Rauschisolationsschaltkreises
in Übereinstimmung
mit der vorliegenden Erfindung zeigen. 4 ist eine
Vorrichtung des Standes der Technik ohne Rauschimmunität. In jeder
der 4 – 6 stellt
die horizontale Achse die Zeit und die vertikale Achse die Spannung
dar. Zur Zeit 01 hat das Eingangssignal Vin den Wechsel
von einem logischen Tief zu einem logischen Hoch abgeschlossen. Nach
einer kurzen Dauer zu Zeitspanne 03 nähert sich das fettgedruckt
dargestellte Ausgangssignal ebenfalls einem logischen Hoch-Niveau.
Annähernd zur
Zeit 05 tritt eine Rauschspitze an den Stromversorgungssammelschienen
auf, die die VSS-Stromversorgung
auf annähernd
1 Volt und die VCC-Stromversorgung
auf annähernd
4 Volt zwingt. Es ist ersichtlich, dass während dieser Zeitspanne das
Eingangssignal Vin viel dichter bei VSS als bei VCC ist. Dies führt zu einer
unkorrekten Bestimmung des logischen Niveaus von Vin, was den Ausgang zwingt,
zur Zeit 08 plötzlich
auf ein logisches Tief zu schalten. Sobald die Stromversorgungsspitze
sich stabilisiert hat, kehrt Vout wieder zu dem korrekten logischen
Wert zurück.
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Etwa
zur Zeit 20 tritt ein negativ werdender Rauschpuls auf den Stromversorgungsleitungen
auf. während
dieser Stromspitze ist Vin viel näher an VCC als an VSS, was
zu einer unkorrekten Unterscheidung des logischen Niveaus von Vin
führt.
Vout reagiert, indem es nach oben zu einem logischen Hoch springt,
bis das Stromversorgungsrauschen abklingt. Nach dem Stabilisieren
des Stromversorgungsrauschens kehrt Vout zu dem korrekten Wert zurück.
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5 illustriert
eine korrigierte, rauschimmune Wellenform, erzeugt von Schaltkreis 100 in Übereinstimmung
mit der vorliegenden Erfindung. Im Vergleich von 4 und 5 ist
deutlich ersichtlich, dass das zu den Zeiten 05 und 20 auftretende
Stromversorgungsrauschen nicht die Ausgangsspannung von Vout beeinflusst.
Wie in 6 gezeigt, sind die von Schaltkreis 100 an
den Verknüpfungspunkten 124 und 125 erzeugten
Signale für
die in 5 gezeigte überlegene
Leistung und Rauschimmunität verantwortlich.
Zur Zeit 03, gleichzeitig mit der Ausgangsänderung, fällt das Steuersignal auf der
Leitung 124 auf ein logisches Tief ab, während das
Steuersignal auf Leitung 125 auf ein logisches Hoch ansteigt.
Dies führt
zur Deaktivierung der Schalter 102 und 103 und
Deaktivierung des Eingangspuffers 101. Der Eingangspuffer 101 bleibt
in dem in 6 gezeigten Beispiel deaktiviert
bis etwa zur Zeit 11. Nach Zeit 11 ist genügend Zeit
verstrichen, seit die Spannungen an der Stromversorgung stabil sind.
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Gleichermaßen fällt während der
negativ werdenden Stromversorgungsspitzen das Steuersignal auf Leitung 125 auf
ein logisches Tief ab, während
das Steuersignal auf Leitung 124 gleichzeitig mit der Ausgangsspannungsänderung
auf ein logisches Hoch geht, wobei es den Eingangspuffer 101 deaktiviert.
Der Eingangspuffer 101 bleibt während der Versorgungsspannungsspitze
deaktiviert, was zu einer korrekten Ausgangsspannung von dem Schaltkreis in Übereinstimmung
mit der vorliegenden Erfindung führt.
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Obwohl
die Erfindung mit einem gewissen Grad an Besonderheit beschrieben
wurde, versteht es sich, dass die vorliegende Offenbarung nur als Beispiel
vorgelegt wurde.