JPS61133724A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61133724A JPS61133724A JP59255412A JP25541284A JPS61133724A JP S61133724 A JPS61133724 A JP S61133724A JP 59255412 A JP59255412 A JP 59255412A JP 25541284 A JP25541284 A JP 25541284A JP S61133724 A JPS61133724 A JP S61133724A
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- JP
- Japan
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- output
- circuit
- inverter
- potential
- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路、特に動作時のノイズに対する
耐量を改善した半導体集積回路に関する。
耐量を改善した半導体集積回路に関する。
近年、半導体集積回路は関連技術の進歩に伴なって集積
密度を増してきているが、この集積密度の増加は同時に
檻々な問題を提起している。例えば、集積密度の増加、
言い換えると素子数の増加は、半導体集積回路の動作電
流１の増大、特に電流の時間に対する変化（ｄｉ／ｄｔ
）の増大につながる。この半導体集積回路のｉ及びｄｉ
／ｄｔの増大は、半導体集積回路自身にとって有害なノ
イズとなり、誤動作の原因となる。本発明は、このよう
な動作中の電流及びその時間的変化により生じる有害な
ノイズが発生しても誤動作しないように入カパッファ回
路を工夫した半導体集積回路に関するものである。
密度を増してきているが、この集積密度の増加は同時に
檻々な問題を提起している。例えば、集積密度の増加、
言い換えると素子数の増加は、半導体集積回路の動作電
流１の増大、特に電流の時間に対する変化（ｄｉ／ｄｔ
）の増大につながる。この半導体集積回路のｉ及びｄｉ
／ｄｔの増大は、半導体集積回路自身にとって有害なノ
イズとなり、誤動作の原因となる。本発明は、このよう
な動作中の電流及びその時間的変化により生じる有害な
ノイズが発生しても誤動作しないように入カパッファ回
路を工夫した半導体集積回路に関するものである。
（従来の技術）
まず、従来例として０ＭＯ８構成の半導体集積回路の説
明を行う。第５図は従来の半導体集積回路の回路図であ
る。図において、１は人カパッフ子回路、２は入力バッ
ファ回路１以外の回路３．４に入力バッファ回路１を構
成する第１及び第２のインバータ、ＩＮｄ人カバッファ
回路１の入力、ＩＮ’はその出力である。ま＆、Ｑｕ＊
ＱｔｓはＰチャネルＭＯ８）ランリスタ、Ｑ１！、
Ｑ１４はＮチャネルＭＯＳトランジスタ、Ｎ１１は前記
に１のインバータの出力、Ｎ１２は各ブロックに共通の
ＧＮＤ配線、Ｂ及びＬＨＡＡ配線、ボンディング線、ケ
ースのリード等による寄生抵抗及び寄生インダクタンス
、ｉはＧＮＤ配線金流ｆＬ’ｂ電流である。
明を行う。第５図は従来の半導体集積回路の回路図であ
る。図において、１は人カパッフ子回路、２は入力バッ
ファ回路１以外の回路３．４に入力バッファ回路１を構
成する第１及び第２のインバータ、ＩＮｄ人カバッファ
回路１の入力、ＩＮ’はその出力である。ま＆、Ｑｕ＊
ＱｔｓはＰチャネルＭＯ８）ランリスタ、Ｑ１！、
Ｑ１４はＮチャネルＭＯＳトランジスタ、Ｎ１１は前記
に１のインバータの出力、Ｎ１２は各ブロックに共通の
ＧＮＤ配線、Ｂ及びＬＨＡＡ配線、ボンディング線、ケ
ースのリード等による寄生抵抗及び寄生インダクタンス
、ｉはＧＮＤ配線金流ｆＬ’ｂ電流である。
次に第Ｓ図の動作を、第６図のタイミング図を用いて説
明する。ここでは図のように、入力信号ＩＮが「０」レ
ベルから「１」レベルに変化゛して回路動作するとする
。この入力信号ＩＮが１」レベルから「１」レベルに移
行して、半導体集積回路の内部回路が動作を開始すると
、ある時刻ｔｌとｔ２の期間、抵抗Ｒ１インダクタンス
Ｌｔ−通してｉ地ＧＮＤに流れ込む電流ｌに５図のよう
にそ０ｗＬｉと時間に対する変化ｄｉ／ｄｔ が大きく
なる。
明する。ここでは図のように、入力信号ＩＮが「０」レ
ベルから「１」レベルに変化゛して回路動作するとする
。この入力信号ＩＮが１」レベルから「１」レベルに移
行して、半導体集積回路の内部回路が動作を開始すると
、ある時刻ｔｌとｔ２の期間、抵抗Ｒ１インダクタンス
Ｌｔ−通してｉ地ＧＮＤに流れ込む電流ｌに５図のよう
にそ０ｗＬｉと時間に対する変化ｄｉ／ｄｔ が大きく
なる。
一般に、電圧■と抵抗Ｒ、インダクタンスＬ１電流１１
電流の時間に対する変化ｄｉ／ｄｔＫはＶ＝Ｂｕ ＠ｉ
十Ｌ ａ ｄ ｉ／ｄ ｔなる関係がある。従って、
図のように１．ｄｉ／ｄｔが太きくなることにより。
電流の時間に対する変化ｄｉ／ｄｔＫはＶ＝Ｂｕ ＠ｉ
十Ｌ ａ ｄ ｉ／ｄ ｔなる関係がある。従って、
図のように１．ｄｉ／ｄｔが太きくなることにより。
電位Ｎ １２． 即ちトランジスタＱｔｚのソース電
位が図の如く浮いてしまう。また、一般にＭＯＳ）う／
リスタで構成さ几た半導体集積回路は、ＴＴＬとの入出
力の互換性を持たせる：うに入力初段が設計されており
、人力信号ＩＮの「１」レベルが２．２Ｖ。
位が図の如く浮いてしまう。また、一般にＭＯＳ）う／
リスタで構成さ几た半導体集積回路は、ＴＴＬとの入出
力の互換性を持たせる：うに入力初段が設計されており
、人力信号ＩＮの「１」レベルが２．２Ｖ。
ｒＯＪレベルがＯ，Ｓ Ｖで動作するように、入力初段
のｍ！スレッシェホールドがｚ２ｖとｏ、 ｓ Ｖの中
間である１、５ｖになるように、設計されている。
のｍ！スレッシェホールドがｚ２ｖとｏ、 ｓ Ｖの中
間である１、５ｖになるように、設計されている。
ここで、前述のｔ、ｄｉ／ｄｔが大きくなることにより
生じた、Ｎ１２の電位の浮きの最大値を１．０ Ｖとし
、入力信号ＩＮの「１」レベルｔ−Ｚ、２Ｖとすると、
トランジスタＱｘｚのゲート・ソース間電位ｖｑｓは１
．２ｖ となる。従って、入力信号は実効的にＬ２Ｖ
となり、入力初段の論理スレッシェホールドＬ５Ｖ以下
となり、入力初段の出力Ｎｉｌの電位は、第６図の如く
ｖＣＣレベル迄浮いてしまう。
生じた、Ｎ１２の電位の浮きの最大値を１．０ Ｖとし
、入力信号ＩＮの「１」レベルｔ−Ｚ、２Ｖとすると、
トランジスタＱｘｚのゲート・ソース間電位ｖｑｓは１
．２ｖ となる。従って、入力信号は実効的にＬ２Ｖ
となり、入力初段の論理スレッシェホールドＬ５Ｖ以下
となり、入力初段の出力Ｎｉｌの電位は、第６図の如く
ｖＣＣレベル迄浮いてしまう。
次に、Ｎ１１の電位がＮチャンネルＭＯＳ）ランリスタ
のしきい値Ｖ、、ｔ−超えることにより、トランジスタ
Ｑ１４がオンし、インバータ２の出力、従って入力バッ
ファ回路ｌの出力ＩＮ’ 、も図の如く一瞬反転してし
まう。この出力ＩＮ’の反転は半導体集積回路の誤動作
につながるという問題がある。
のしきい値Ｖ、、ｔ−超えることにより、トランジスタ
Ｑ１４がオンし、インバータ２の出力、従って入力バッ
ファ回路ｌの出力ＩＮ’ 、も図の如く一瞬反転してし
まう。この出力ＩＮ’の反転は半導体集積回路の誤動作
につながるという問題がある。
以上、入力信号ＩＮがｒＯＪレベルから「１」レベルに
変化して回路動作する場合について説明したが、「１」
レベルから「０」レベルに変化する場合は、半導体集積
回路が誤動作するのは、接地に流れ込む電流ｉ及びｄｉ
／ｄｔの増加によるものではなく、電源Ｖｃｃから半導
体集積回路に流れ込む電流ｉ及ノびｄｉ／ｄｔの増大に
よるものであって、その誤動作のメカニズムｈ、 ｒ
ｏ４レベルから「１」レベルに変化する場合と同様であ
るため、その説明は省略する。
変化して回路動作する場合について説明したが、「１」
レベルから「０」レベルに変化する場合は、半導体集積
回路が誤動作するのは、接地に流れ込む電流ｉ及びｄｉ
／ｄｔの増加によるものではなく、電源Ｖｃｃから半導
体集積回路に流れ込む電流ｉ及ノびｄｉ／ｄｔの増大に
よるものであって、その誤動作のメカニズムｈ、 ｒ
ｏ４レベルから「１」レベルに変化する場合と同様であ
るため、その説明は省略する。
以上説明したように、従来の半導体集積回路においてに
、半導体集積回路の動作中のｉ及びｄｉ／ｄｔが大き（
なることにより、有害なノイズが発生し、入力バッファ
回路の出力が反転してしまうという欠点があった。
、半導体集積回路の動作中のｉ及びｄｉ／ｄｔが大き（
なることにより、有害なノイズが発生し、入力バッファ
回路の出力が反転してしまうという欠点があった。
（発明の目的）
本発明の目的は、半導体集積回路の動作中の１及びｄｉ
／ｄｔが大きくなることにより生じる有害なノイズが発
生しても、入力バッファ回路の出力が反転しないように
した半導体集積回路を提供することにある。
／ｄｔが大きくなることにより生じる有害なノイズが発
生しても、入力バッファ回路の出力が反転しないように
した半導体集積回路を提供することにある。
（発明の構成）
本発明の半導体集積回路の構成は、少くとも第１および
第２のインバータを縦続接続した入力バッファ回路を含
む半導体集積回路において、前記第１のインバータの出
力と前記第２のインバータの入力との間に挿入されたト
ランスファーゲートと、このトランスファーゲートに供
給されかつこのトランスファゲートが非導通となる制御
信号を前記ｔｌＸ １のインバータの出力が回路動作中
に発生する電源電流により反転される所定期間発生する
制御信号発生回路と、前記第２のインバータ上第３のイ
ンバータと共に接続して構成されたフリップフロップと
を設けたことを特徴とする特（実施例） 次に本発明を図面１ｃより詳細に説明する。
第２のインバータを縦続接続した入力バッファ回路を含
む半導体集積回路において、前記第１のインバータの出
力と前記第２のインバータの入力との間に挿入されたト
ランスファーゲートと、このトランスファーゲートに供
給されかつこのトランスファゲートが非導通となる制御
信号を前記ｔｌＸ １のインバータの出力が回路動作中
に発生する電源電流により反転される所定期間発生する
制御信号発生回路と、前記第２のインバータ上第３のイ
ンバータと共に接続して構成されたフリップフロップと
を設けたことを特徴とする特（実施例） 次に本発明を図面１ｃより詳細に説明する。
第１図は本発明の一葵施例の回路図である。図において
、第５図と同一番号・記号は同一構成要素を示し、３．
４及び５は各々第１．第２．第３のインバータ、６に第
２及び第３のインバータ４５で構成さルるフリップフロ
ップ回路、７は第１と第２のイ／バータ３．４の間に挿
入さｎたトランス７丁−ゲート、８は第４のインバータ
、ΦＮは半導体集積回路が自らの動作電流ＶＣよりノイ
ズを発生する期間°「Ｏ」となる制御信号である。又、
Ｑ２１． Ｑ２４１ Ｑｚｓ、 Ｑ２７はＰチャネルＭ
ＯＳトランジスタ、Ｑ２２＠ Ｑ２８１ Ｑ２１１１１
ＱｚｓはＮｆヤネルＭＯＳトランジスタ、Ｎ２１ｔ！
前記第１のインバータの出力。
、第５図と同一番号・記号は同一構成要素を示し、３．
４及び５は各々第１．第２．第３のインバータ、６に第
２及び第３のインバータ４５で構成さルるフリップフロ
ップ回路、７は第１と第２のイ／バータ３．４の間に挿
入さｎたトランス７丁−ゲート、８は第４のインバータ
、ΦＮは半導体集積回路が自らの動作電流ＶＣよりノイ
ズを発生する期間°「Ｏ」となる制御信号である。又、
Ｑ２１． Ｑ２４１ Ｑｚｓ、 Ｑ２７はＰチャネルＭ
ＯＳトランジスタ、Ｑ２２＠ Ｑ２８１ Ｑ２１１１１
ＱｚｓはＮｆヤネルＭＯＳトランジスタ、Ｎ２１ｔ！
前記第１のインバータの出力。
Ｎｚ３はトランス７アーゲート７の出力、Ｎ２２は各ブ
ロックに共通接地０（ＧＮＤ）配線である。
ロックに共通接地０（ＧＮＤ）配線である。
この回路の動作について、第２図のタイミング図を用い
て説明する。ここでは、従来例と同様に、入力信号ＩＮ
が「０」レベルから「１」レベルに変化して回路動作す
る場合を説明する。入力信号ＩＮがｒＯＪレベルから「
１」レベルへ移行して、従来同様にある時刻ｔｌとｔ２
の期間、抵抗Ｒ，イ／ダクタ／スＩｔ−通して接地に流
れ込む電流ｉとその変化値ｄｉ／ｄｔ が大きくなり、
Ｎ２２の電位、即ちトランジスタＱｎのソース電位が図
の如く浮いてしまり。ここで、従来例と同様に、Ｎ２２
の電位の浮きの最大値ｔｌ’１．ＯＶ とし、入力信号
ＩＮの「１」レベルｔ−２，２Ｖ とすると、トランジ
スタＱｕのゲート・ソース間電位ＶＧｒ、５ｆ１１．２
Ｖとなる。従って。
て説明する。ここでは、従来例と同様に、入力信号ＩＮ
が「０」レベルから「１」レベルに変化して回路動作す
る場合を説明する。入力信号ＩＮがｒＯＪレベルから「
１」レベルへ移行して、従来同様にある時刻ｔｌとｔ２
の期間、抵抗Ｒ，イ／ダクタ／スＩｔ−通して接地に流
れ込む電流ｉとその変化値ｄｉ／ｄｔ が大きくなり、
Ｎ２２の電位、即ちトランジスタＱｎのソース電位が図
の如く浮いてしまり。ここで、従来例と同様に、Ｎ２２
の電位の浮きの最大値ｔｌ’１．ＯＶ とし、入力信号
ＩＮの「１」レベルｔ−２，２Ｖ とすると、トランジ
スタＱｕのゲート・ソース間電位ＶＧｒ、５ｆ１１．２
Ｖとなる。従って。
入力信号は実効的に１．２ｖとなり、入力初段の勤埋ス
レッシェホールド１．５ｖ以下となり、人力初段即ち第
１のインバータの出力Ｎ！１の電位が、第２図の如く電
源電位Ｖｃｃレベル迄浮いてしまう。
レッシェホールド１．５ｖ以下となり、人力初段即ち第
１のインバータの出力Ｎ！１の電位が、第２図の如く電
源電位Ｖｃｃレベル迄浮いてしまう。
ところで、ｔＪＸｌのインバータ３の出力Ｎ！１の電位
が浮いている期間を含む時刻ｔ８とｔ４の期間、制御信
号φＮは「Ｏ」レベルにあるため、トランス７アーゲー
ト７に非導通になっており、トランスファーゲート７の
出力Ｎ２ｍの電位はＮｉｌの電位の浮きの影響を何ら受
けない。また、トランス７アーゲートの出力Ｎｚｓ′ｔ
−人力とするフリップフロップ４の出力ＩＮ′も、当然
第１のインバータ３の出力Ｎ２１の電位の浮きの影響を
何ら受けない。即ち、半導体集積回路がノイズを発生し
ても、入力バッファ回ｗ１１の出力ＩＮ’は反転しない
。
が浮いている期間を含む時刻ｔ８とｔ４の期間、制御信
号φＮは「Ｏ」レベルにあるため、トランス７アーゲー
ト７に非導通になっており、トランスファーゲート７の
出力Ｎ２ｍの電位はＮｉｌの電位の浮きの影響を何ら受
けない。また、トランス７アーゲートの出力Ｎｚｓ′ｔ
−人力とするフリップフロップ４の出力ＩＮ′も、当然
第１のインバータ３の出力Ｎ２１の電位の浮きの影響を
何ら受けない。即ち、半導体集積回路がノイズを発生し
ても、入力バッファ回ｗ１１の出力ＩＮ’は反転しない
。
以上、入力信号ＩＮがｒＯＪレベルから「ｌ」レベルに
変化して回路が動作する場合についで説明したが、「１
」レベルから「０」レベルに変化して回路が動作する場
合についても、ノイズ発生期間中、トランスファーゲー
ト２は非導通になっており１人力バッファ回路の出力Ｉ
Ｎ’ ［反転しない。
変化して回路が動作する場合についで説明したが、「１
」レベルから「０」レベルに変化して回路が動作する場
合についても、ノイズ発生期間中、トランスファーゲー
ト２は非導通になっており１人力バッファ回路の出力Ｉ
Ｎ’ ［反転しない。
次に、ｇＪＩＪ３図によυ制御信号ΦＮの発生回路の一
例を説明する。図において、ＩＮは入力信号、Ｎ５１〜
Ｎ５＠ ｕ節点、９，１０．１３［ディレィ回路、１１
，１４．１５にノアゲート、１２．１６はインバータ、
φＮは制御信号である。
例を説明する。図において、ＩＮは入力信号、Ｎ５１〜
Ｎ５＠ ｕ節点、９，１０．１３［ディレィ回路、１１
，１４．１５にノアゲート、１２．１６はインバータ、
φＮは制御信号である。
この第３図の動作を第４図のタイミング図により説明す
る。入力信号ＩＮが「０」レベルから「１」レベルに変
化すると、ディレィ回路９の出力Ｉ’Ｊｓｔは図の如く
遅延し、ディレィ回路１０の出力ＮＳ２も図の如く遅延
する。この出力Ｎ５ｘｔ−人力とするインバータ１２の
出力Ｎ１１３は反転さｎｌそのディレィ回路１３の出力
ＮＳ４も遅延する。こｎら出力Ｎｓ１． Ｎｓｘ ｔ
−人力とするノアゲート１１の出力ＮｉｌがｒＯＪから
「ｌ」に反転することにより１図の如くｒｌＪからｒＯ
Ｊに反転する。こ几ら出力Ｎｓｓ、 Ｎ５４ｔ″入力と
するノアゲート１４の出力Ｎ５ｒｌｆｆ、、Ｎ５４が「
１」から「Ｏ」に反転することにより、図の如く「ｏ」
から「１」に反転する。これら出力Ｎｓａ、 Ｎｓｙ
ｔ”入力とするノアゲート１５の出力Ｎ５ｇは、Ｎｌ１
６が「１」から「Ｏ」に反転することにより、「０」か
ら「１」に ゛反転し、出力Ｎ５７が「０」から「ｌ」
に反転することにより、「１」から「０」に反転する。
る。入力信号ＩＮが「０」レベルから「１」レベルに変
化すると、ディレィ回路９の出力Ｉ’Ｊｓｔは図の如く
遅延し、ディレィ回路１０の出力ＮＳ２も図の如く遅延
する。この出力Ｎ５ｘｔ−人力とするインバータ１２の
出力Ｎ１１３は反転さｎｌそのディレィ回路１３の出力
ＮＳ４も遅延する。こｎら出力Ｎｓ１． Ｎｓｘ ｔ
−人力とするノアゲート１１の出力ＮｉｌがｒＯＪから
「ｌ」に反転することにより１図の如くｒｌＪからｒＯ
Ｊに反転する。こ几ら出力Ｎｓｓ、 Ｎ５４ｔ″入力と
するノアゲート１４の出力Ｎ５ｒｌｆｆ、、Ｎ５４が「
１」から「Ｏ」に反転することにより、図の如く「ｏ」
から「１」に反転する。これら出力Ｎｓａ、 Ｎｓｙ
ｔ”入力とするノアゲート１５の出力Ｎ５ｇは、Ｎｌ１
６が「１」から「Ｏ」に反転することにより、「０」か
ら「１」に ゛反転し、出力Ｎ５７が「０」から「ｌ」
に反転することにより、「１」から「０」に反転する。
従って、出力Ｎ５ａｔ入力とするインバータ１６の出力
φＮは図の如くパルス状の信号となる。
φＮは図の如くパルス状の信号となる。
ここで、制御信号φＮの「１」から「Ｏ」に反転する時
刻を変えることは、ディレィ回路９の遅延時間を変える
ことにより可能で、「０」から「１」に反転する時刻を
変えるには、ディレィ１０，１３の遅延時間を変えるこ
とにより可能である。従って、これらディレィ回路９，
１０．１３の遅延時間を適当に設定することによシ、ノ
イズ期間中のみｒＯＪレベルとなる制御信号φＮｔ−発
生させることは容易でき、また入力信号ＩＮが「ｌ」レ
ベルから「０」レベルに変化したときも、制御信号φＮ
が、入力信号がｒＯＪレベルから「１」レベルに変化し
たときト同様なパルス状の信号となるのに明らかである
。
刻を変えることは、ディレィ回路９の遅延時間を変える
ことにより可能で、「０」から「１」に反転する時刻を
変えるには、ディレィ１０，１３の遅延時間を変えるこ
とにより可能である。従って、これらディレィ回路９，
１０．１３の遅延時間を適当に設定することによシ、ノ
イズ期間中のみｒＯＪレベルとなる制御信号φＮｔ−発
生させることは容易でき、また入力信号ＩＮが「ｌ」レ
ベルから「０」レベルに変化したときも、制御信号φＮ
が、入力信号がｒＯＪレベルから「１」レベルに変化し
たときト同様なパルス状の信号となるのに明らかである
。
（発明の効果）
以上説明したように、本発明によ詐ば、半導体集積回路
の動作中の１％ ｄｉ／ｄｔ が大きくなることによる
ノイズが起きても、トランスファーゲートを非導通にす
為ことにより５人カバッファ回路の出力が反転しない半
導体集積回路を実現することが可能で、従来の半導体集
積回路と比較して、ノイズ耐量が格段に向上することに
明らかである。
の動作中の１％ ｄｉ／ｄｔ が大きくなることによる
ノイズが起きても、トランスファーゲートを非導通にす
為ことにより５人カバッファ回路の出力が反転しない半
導体集積回路を実現することが可能で、従来の半導体集
積回路と比較して、ノイズ耐量が格段に向上することに
明らかである。
以上０ＭＯ８構成の場合を例にとって説明したが、本発
明はこれに限定されるものではない。
明はこれに限定されるものではない。
第１図は本発明の一笑施例の回路図、第２図は第１図の
動作波形図、第３図は第１図の制御信号ΦＮの発生回路
の一例の回路図、第４図は第３図の動作波形図、第５図
は従来例の半導体集積回路の回路図、第６図は第５図の
動作波形図でおる。 Ｑｕ、 Ｑｕ３． Ｑｎ、 Ｑ２４＋ Ｑｚｓ、 Ｑｚ
ｙ ＝ＰチャンネルＭＯＳトランジスタ、Ｑｌｘｖ
Ｑｌａｔ Ｑｕ、 Ｑｚｓ＊Ｑｘａ、 Ｑｚ・ ・・・
・・・Ｎチャ／ネルＭＯＳトランジスタ、ＩＮ・・・・
・・入力信号、ＩＮ’・・・・・・入カバッ７ア回路の
出力ｂ Ｎ１１＊ Ｎ２１ ・・・・・・インバータ
の出力、Ｎ２Ｍ・・・・・・接地配線、）ｓ１〜Ｎｕｌ
ｌ・・・・・・節点、Ｒ・・・・・・寄生抵抗、Ｌ・・
・・・・インダクタンス、ｉ・・・・・・抵抗ＲＩｔ−
通してＧＮＤｖｃ流れ込む電流、φ、・・・・・・制御
信号、ｌ・・・・・・入力バッファ回路、２・・・・・
・入力バッファ以外の回路％ ３． ４． ５． ８・
・・・・・インバータ、６・・曲フリップフロップ、７
・・・・・・トランスファーゲート、９、 １０． １
３・・・・・・ディレィ、１１． １４． １５・・・
・・・ノアゲート、である。 眉２回 Ｙづ回 争４−剖
動作波形図、第３図は第１図の制御信号ΦＮの発生回路
の一例の回路図、第４図は第３図の動作波形図、第５図
は従来例の半導体集積回路の回路図、第６図は第５図の
動作波形図でおる。 Ｑｕ、 Ｑｕ３． Ｑｎ、 Ｑ２４＋ Ｑｚｓ、 Ｑｚ
ｙ ＝ＰチャンネルＭＯＳトランジスタ、Ｑｌｘｖ
Ｑｌａｔ Ｑｕ、 Ｑｚｓ＊Ｑｘａ、 Ｑｚ・ ・・・
・・・Ｎチャ／ネルＭＯＳトランジスタ、ＩＮ・・・・
・・入力信号、ＩＮ’・・・・・・入カバッ７ア回路の
出力ｂ Ｎ１１＊ Ｎ２１ ・・・・・・インバータ
の出力、Ｎ２Ｍ・・・・・・接地配線、）ｓ１〜Ｎｕｌ
ｌ・・・・・・節点、Ｒ・・・・・・寄生抵抗、Ｌ・・
・・・・インダクタンス、ｉ・・・・・・抵抗ＲＩｔ−
通してＧＮＤｖｃ流れ込む電流、φ、・・・・・・制御
信号、ｌ・・・・・・入力バッファ回路、２・・・・・
・入力バッファ以外の回路％ ３． ４． ５． ８・
・・・・・インバータ、６・・曲フリップフロップ、７
・・・・・・トランスファーゲート、９、 １０． １
３・・・・・・ディレィ、１１． １４． １５・・・
・・・ノアゲート、である。 眉２回 Ｙづ回 争４−剖
Claims (1)
- 少くとも第１および第２のインバータを縦続接続した入
力バッファ回路を含む半導体集積回路において、前記第
１のインバータの出力と前記第２のインバータの入力と
の間に挿入されたトランスファーゲートと、このトラン
スファーゲートに供給されかつこのトランスファゲート
が非導通となる制御信号を前記第１のインバータの出力
が回路動作中に発生する電源電流により反転される所定
期間発生する制御信号発生回路と、前記第２のインバー
タを第３のインバータと共に接続して構成されたフリッ
プフロップとを設けたことを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255412A JPS61133724A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255412A JPS61133724A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133724A true JPS61133724A (ja) | 1986-06-21 |
Family
ID=17278404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255412A Pending JPS61133724A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133724A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367019A (ja) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | 半導体集積回路装置 |
| JPS63253724A (ja) * | 1986-12-16 | 1988-10-20 | テキサス インスツルメンツ インコーポレイテツド | 集積回路のアース・グリッチを補償する回路 |
| JPS6439116A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Semiconductor integrated circuit with malfunction preventing circuit |
| EP0887935A1 (en) * | 1997-06-27 | 1998-12-30 | United Memories, Inc. | Noise isolation circuit |
| EP1335493A1 (en) * | 2002-02-07 | 2003-08-13 | Koninklijke Philips Electronics N.V. | Reduction of sensitivity for spikes in integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
| JPS5914426B2 (ja) * | 1980-07-09 | 1984-04-04 | 中部クリエ−ト工業株式会社 | コンクリ−ト成形体の養生方法 |
-
1984
- 1984-12-03 JP JP59255412A patent/JPS61133724A/ja active Pending
Patent Citations (2)
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