JPS63253724A - 集積回路のアース・グリッチを補償する回路 - Google Patents
集積回路のアース・グリッチを補償する回路Info
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- JPS63253724A JPS63253724A JP62317275A JP31727587A JPS63253724A JP S63253724 A JPS63253724 A JP S63253724A JP 62317275 A JP62317275 A JP 62317275A JP 31727587 A JP31727587 A JP 31727587A JP S63253724 A JPS63253724 A JP S63253724A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は電子回路、更に具体的に云えば、集積回路の
望ましくない出力電圧の変動を防止する方法と回路に関
する。
望ましくない出力電圧の変動を防止する方法と回路に関
する。
従来の技術 び問題点
多数の出力装置に関係する集積回路は、普通グリッチと
呼ばれる負のアース電圧の変動を原因とする望ましくな
い出力信号の変動を持つ場合が多い。多数の出力装置を
同時に切換えることにより、回路の内部アースに過剰の
電流が放出される。集積回路の出力が高から低に切換え
られた時、容母性負荷の電荷がキャパシタの電流の式１
＝Ｃ（ｄｖ／ｄｔ）に従って、チップのアースに放電す
る。こういう回路の内部アース節が、固有のインダクタ
ンスを含むパッケージ・ビンを介して外部アース節に接
続される。外部アースはゼロ・ボルトに固定されている
。内部アース及び外部アースに放出された過剰の電流に
より、誘導子の電圧の式Ｖ−１ｄｉ／ｄｔで表わされる
様に、正及び負の両方の内部アースの電圧変動が生ずる
。
呼ばれる負のアース電圧の変動を原因とする望ましくな
い出力信号の変動を持つ場合が多い。多数の出力装置を
同時に切換えることにより、回路の内部アースに過剰の
電流が放出される。集積回路の出力が高から低に切換え
られた時、容母性負荷の電荷がキャパシタの電流の式１
＝Ｃ（ｄｖ／ｄｔ）に従って、チップのアースに放電す
る。こういう回路の内部アース節が、固有のインダクタ
ンスを含むパッケージ・ビンを介して外部アース節に接
続される。外部アースはゼロ・ボルトに固定されている
。内部アース及び外部アースに放出された過剰の電流に
より、誘導子の電圧の式Ｖ−１ｄｉ／ｄｔで表わされる
様に、正及び負の両方の内部アースの電圧変動が生ずる
。
１つの出力だけを切換える場合、負荷から放電される電
流によって、チップのアースに起る変動は極く小さい。
流によって、チップのアースに起る変動は極く小さい。
然し、切換えられる出力の数が増加するにつれて、チッ
プのアースの動きが目立って大きくなる。これは、入力
ビンが外部基準に結合されていて、チップのアースと共
に変化しない為に、問題が起る。従って、チップのアー
スが負に向う時、入力回路には、チップ回路から見て大
きな電圧が発生する。入力が低状態（Ｖｉｌ＝０．５ボ
ルト）である場合、入力回路の電圧（Ｖ ｉ １−Ｖ（
Ｊｎｄ）が装置の同値（Ｖｔｈ＝２Ｖｂｅ）より大きく
なることがあり、入力電圧が一時的に高く見え、出力が
グリッチを生ずる原因になる。
プのアースの動きが目立って大きくなる。これは、入力
ビンが外部基準に結合されていて、チップのアースと共
に変化しない為に、問題が起る。従って、チップのアー
スが負に向う時、入力回路には、チップ回路から見て大
きな電圧が発生する。入力が低状態（Ｖｉｌ＝０．５ボ
ルト）である場合、入力回路の電圧（Ｖ ｉ １−Ｖ（
Ｊｎｄ）が装置の同値（Ｖｔｈ＝２Ｖｂｅ）より大きく
なることがあり、入力電圧が一時的に高く見え、出力が
グリッチを生ずる原因になる。
特に、負のアース電圧の変動又はグリッチは、ｉ〜ラン
ジスタのエミッタが内部アースを褪準としていて、その
ベースが外部電圧源を基準とする時、集積回路内のトラ
ンジスタを早１９１にターンオンする原因になる。こう
いうトランジスタか早期にターンオンすると、回路の出
力が振動を開始して、望ましくない出力信号の変動を生
ずる場合が多い。
ジスタのエミッタが内部アースを褪準としていて、その
ベースが外部電圧源を基準とする時、集積回路内のトラ
ンジスタを早１９１にターンオンする原因になる。こう
いうトランジスタか早期にターンオンすると、回路の出
力が振動を開始して、望ましくない出力信号の変動を生
ずる場合が多い。
この様な内部アースの電圧変動は、回路の設計技術者が
、多数の出力装置の切換えを一層早くしようと努めるに
つれて、尚更悪くなる。
、多数の出力装置の切換えを一層早くしようと努めるに
つれて、尚更悪くなる。
その為、内部アースの電圧グリッチを原因とする出力信
号の望ましくない変動を防止し又は除くことが出来る様
な補償回路に対する要望が生じた。
号の望ましくない変動を防止し又は除くことが出来る様
な補償回路に対する要望が生じた。
特に、多数の出力装置の高速の切換えによって生ずる負
の内部アースの著しい電圧変動を原因とする影響を制御
する必要が生じた。この補償回路はトランジスタ及びダ
イオードの両方の入力装置に役立つものでなければなら
ないし、補償制御レベルが制御可能であるべきである。
の内部アースの著しい電圧変動を原因とする影響を制御
する必要が生じた。この補償回路はトランジスタ及びダ
イオードの両方の入力装置に役立つものでなければなら
ないし、補償制御レベルが制御可能であるべきである。
従来、この問題を解決しようとする試みがあった。発表
されていない従来の１つの試みでは、入力ＰＮＰＩ−ラ
ンジスタのコレクタによってトランジスタが駆動される
。実験データによると、こういう方式は、切換えの直前
に入力が負のアンダシュートを持つ場合、伝搬遅延をか
なり増加する原因になることが判った。１９８６年７月
２日に出願された係属中の米国特許出願通し番号第８８
１゜１４６号に記載されている従来の２番目の解決策で
は、キャパシタを介してＶｃｃをｉｎとする回路を使っ
ている。この回路はチップのＶＣＣ及びアースの動きに
非常に影響され易く、従って部品の値を慎重に調節する
ことが必要である。この米国特許出願でそのコレクタを
介してトランジスタ４２を通る電流を制限する回路は、
制御しないと、入力が高であって、トランジスタ３０が
オンであるべき時、ターンオンして、トランジスタ３０
からベース駆動を引離す為に、微妙である。
されていない従来の１つの試みでは、入力ＰＮＰＩ−ラ
ンジスタのコレクタによってトランジスタが駆動される
。実験データによると、こういう方式は、切換えの直前
に入力が負のアンダシュートを持つ場合、伝搬遅延をか
なり増加する原因になることが判った。１９８６年７月
２日に出願された係属中の米国特許出願通し番号第８８
１゜１４６号に記載されている従来の２番目の解決策で
は、キャパシタを介してＶｃｃをｉｎとする回路を使っ
ている。この回路はチップのＶＣＣ及びアースの動きに
非常に影響され易く、従って部品の値を慎重に調節する
ことが必要である。この米国特許出願でそのコレクタを
介してトランジスタ４２を通る電流を制限する回路は、
制御しないと、入力が高であって、トランジスタ３０が
オンであるべき時、ターンオンして、トランジスタ３０
からベース駆動を引離す為に、微妙である。
問題点を解決する為の手段及び作用
この発明では、負のグリッチを補償すると云う所望の結
果を達成すると同時に、上に述べた様な従来の回路の有
害な影響を最小限に抑える負グリッチ固定回路を提供す
る。
果を達成すると同時に、上に述べた様な従来の回路の有
害な影響を最小限に抑える負グリッチ固定回路を提供す
る。
簡単に云うと、この発明では、節がｖＣＣに対するアー
ス・レベルの負の変化に応答して、トランジスタをター
ンオンし、入力回路から制御される回路内のトランジス
タへの電流をアースに放出するグリッチ固定回路を提供
する。制御される回路の回路入力と位相がずれていて１
、アースより１ｖａｎだけ高いフィードバック回路を設
ける。このフィードバック回路は、保護される回路に対
する入力とアースとの間の電圧差の増加が、アース・レ
ベルを下げる雑音ではなく、高い入力信号の結果である
場合、グリッチ固定回路を禁止する。
ス・レベルの負の変化に応答して、トランジスタをター
ンオンし、入力回路から制御される回路内のトランジス
タへの電流をアースに放出するグリッチ固定回路を提供
する。制御される回路の回路入力と位相がずれていて１
、アースより１ｖａｎだけ高いフィードバック回路を設
ける。このフィードバック回路は、保護される回路に対
する入力とアースとの間の電圧差の増加が、アース・レ
ベルを下げる雑音ではなく、高い入力信号の結果である
場合、グリッチ固定回路を禁止する。
上に述べたことが、アースと保護する回路の節との間に
結合されたショットキ・クランプ・トランジスタを設け
ることによって達成される。このクランプ・トランジス
タがターンオンして、このクランプ・トランジスタのベ
ースも結合されている第２の節に結合されたキャパシタ
から、そのベースに電流を注入することにより、節から
の電流を放出する。フィードバック・トランジスタもシ
ョッ１−キ・クランプ・トランジスタであって、１番目
のトランジスタの動作を制御する。
結合されたショットキ・クランプ・トランジスタを設け
ることによって達成される。このクランプ・トランジス
タがターンオンして、このクランプ・トランジスタのベ
ースも結合されている第２の節に結合されたキャパシタ
から、そのベースに電流を注入することにより、節から
の電流を放出する。フィードバック・トランジスタもシ
ョッ１−キ・クランプ・トランジスタであって、１番目
のトランジスタの動作を制御する。
実 施 例
第１図には、従来の標準的な３状態インバ一タ回路が示
されており、破線で囲った四角の区域内に示すこの発明
のグリッチ固定回路がそれに結合されている。インバー
タ回路自体並びに以下の図面に示す回路は、図面に示す
グリッチ固定回路を除くと、従来あるものであって、こ
のグリッチ回路は、従来の回路に対する取付は場所を別
とすれば、各々の図面で同一であるから、基準入力閾値
を設定するトランジスタ及びフィードバック電圧を取出
す場所を示す為に必要な範囲以上には、それらについて
説明しない。
されており、破線で囲った四角の区域内に示すこの発明
のグリッチ固定回路がそれに結合されている。インバー
タ回路自体並びに以下の図面に示す回路は、図面に示す
グリッチ固定回路を除くと、従来あるものであって、こ
のグリッチ回路は、従来の回路に対する取付は場所を別
とすれば、各々の図面で同一であるから、基準入力閾値
を設定するトランジスタ及びフィードバック電圧を取出
す場所を示す為に必要な範囲以上には、それらについて
説明しない。
第１図にグリッチ固定回路が存在せず、入力が低状態（
Ｖｉｌ＝０．５ボルト）であると、約−１，４ボルトの
負のアース・スパイクにより、入力からアースに約１．
９ボルト（Ｖｉｌ−Ｖｇｎｄ）が生ずる。閾値が入力Ｐ
ＮＰトランジスタＰＩＡ及びＰｌ（これは１個の二重エ
ミッタ・トランジスタであってよい）のＶｂｅ 、エミ
ッタ・フォロワＥＦ、位相分割器ＰＳ１及びＰＳ２、及
びＬＯＰによってイリ御され、これは約１．５乃至１．
６ボルトである。パッケージにあるインダクタンスによ
って生ずる雑音の為に、アースが動く。これがアースに
正及び負の雑音を沼く。入力は別個の回路によって一定
の基準電圧に保たれ、同じ雑音の影響を受けない。従っ
て、入力が０．５ボルトに一定にとずまる問、アース電
圧レベルが負に向う。従って、アースが約１ボルトだけ
負になると、入力からアースまで１．５ボルトの差があ
る。回路は、アース・グリッチの負の電圧ではなく、入
力が高として見る以外に、この電圧を区別することが出
来ないから、そしてこの電圧が２ Ｖｂｅの入力閾値、
２５℃では約１．５ボルトより大きいから、出力は、入
力に高レベルの電圧が印加された様に応答し、エミッタ
・フォロワＥＦ、位相分割器ＰＳ１及びＰＳ２、及び低
出力トランジスタＬＯＰがターンオンし、出力に一時的
に低のグリッチが生ずる。その後チップのアースが回復
し、Ｖｉ １−ＶＧｎｄ＜又は＝Ｖｔｈになるや否や、
出力はもとの状態に回復する。
Ｖｉｌ＝０．５ボルト）であると、約−１，４ボルトの
負のアース・スパイクにより、入力からアースに約１．
９ボルト（Ｖｉｌ−Ｖｇｎｄ）が生ずる。閾値が入力Ｐ
ＮＰトランジスタＰＩＡ及びＰｌ（これは１個の二重エ
ミッタ・トランジスタであってよい）のＶｂｅ 、エミ
ッタ・フォロワＥＦ、位相分割器ＰＳ１及びＰＳ２、及
びＬＯＰによってイリ御され、これは約１．５乃至１．
６ボルトである。パッケージにあるインダクタンスによ
って生ずる雑音の為に、アースが動く。これがアースに
正及び負の雑音を沼く。入力は別個の回路によって一定
の基準電圧に保たれ、同じ雑音の影響を受けない。従っ
て、入力が０．５ボルトに一定にとずまる問、アース電
圧レベルが負に向う。従って、アースが約１ボルトだけ
負になると、入力からアースまで１．５ボルトの差があ
る。回路は、アース・グリッチの負の電圧ではなく、入
力が高として見る以外に、この電圧を区別することが出
来ないから、そしてこの電圧が２ Ｖｂｅの入力閾値、
２５℃では約１．５ボルトより大きいから、出力は、入
力に高レベルの電圧が印加された様に応答し、エミッタ
・フォロワＥＦ、位相分割器ＰＳ１及びＰＳ２、及び低
出力トランジスタＬＯＰがターンオンし、出力に一時的
に低のグリッチが生ずる。その後チップのアースが回復
し、Ｖｉ １−ＶＧｎｄ＜又は＝Ｖｔｈになるや否や、
出力はもとの状態に回復する。
この発明のグリッチ固定回路が、次に述べる条件を利用
して、保護される回路に接続される。この回路は、第１
図乃至第４図から明らかな様に、ショットキ・クランプ
・トランジスタＱ２０１のコレクタが、そこで電荷が積
重なることによって前に述べた問題を招く様な回路内の
点に接続される。そのエミッタがアースに接続され、そ
のベースがショットキ・クランプ・トランジスタＱ２０
２のコレクタ及びＷｉｘに接続される。節Ｘは、トラン
ジスタＱ２０１のベース、Ｖｃｃにも結合されているキ
ャパシタＱ２００、やはりアースに結合されている抵抗
Ｒ２００，及びやはりアースに結合されているショット
キ・ダイオードＤ２００の接続点である。トランジスタ
Ｑ２０２がフィードバック・トランジスタであり、その
ベースが抵抗Ｒ２０１を介してＶＣＣに結合され、その
エミッタが、アースより１ ｖａｎだけ高く且つ回路の
入力と位相がずれている回路内の点に結合されている。
して、保護される回路に接続される。この回路は、第１
図乃至第４図から明らかな様に、ショットキ・クランプ
・トランジスタＱ２０１のコレクタが、そこで電荷が積
重なることによって前に述べた問題を招く様な回路内の
点に接続される。そのエミッタがアースに接続され、そ
のベースがショットキ・クランプ・トランジスタＱ２０
２のコレクタ及びＷｉｘに接続される。節Ｘは、トラン
ジスタＱ２０１のベース、Ｖｃｃにも結合されているキ
ャパシタＱ２００、やはりアースに結合されている抵抗
Ｒ２００，及びやはりアースに結合されているショット
キ・ダイオードＤ２００の接続点である。トランジスタ
Ｑ２０２がフィードバック・トランジスタであり、その
ベースが抵抗Ｒ２０１を介してＶＣＣに結合され、その
エミッタが、アースより１ ｖａｎだけ高く且つ回路の
入力と位相がずれている回路内の点に結合されている。
抵抗Ｒ２０１がバイアス作用をして、トランジスタＱ２
０１及びＱ２０２を通る電流が節Ｘを約０．４ボルトに
バイアスされた状態に保ち、こうして一層小さい槍の雑
音に応答して回路をターンオンする。ダイオードＤ２０
０は、アースが負に向う時、一層反応が速くなる様に、
アースの正の動きの間、節Ｘに正のバイアスを保つのを
助ける。
０１及びＱ２０２を通る電流が節Ｘを約０．４ボルトに
バイアスされた状態に保ち、こうして一層小さい槍の雑
音に応答して回路をターンオンする。ダイオードＤ２０
０は、アースが負に向う時、一層反応が速くなる様に、
アースの正の動きの間、節Ｘに正のバイアスを保つのを
助ける。
グリッチ固定回路を設けた時、第１図の回路は、節Ｘが
キャパシタＱ２００ （ＣＡＰ）を介してＶｃｃに対し
て一定にとずまろうとする点で、負に向うアースの動き
にも応答する。第１図に示す様にグリッチ固定回路を取
付けた時、０のアース・スパイクにより、トランジスタ
Ｑ２０１のアースに接続されたエミッタが負になる。こ
れによって節Ｘが負に幾分引張られるが、節Ｘがトラン
ジスタ（主１１バシタ）Ｑ２００を介してＶＣＣを基準
としている為に、アースよりもその速度が一層遅い。こ
の回路では、トランジスタＱ２００がコレクタ・ベース
接合キャパシタとして使われている。トランジスタＱ２
０１に対するベース駆動が、１−Ｃ（ｄｖ／ｄｔ）に従
って、キャパシタＱ２００ （ＣＡＰ）の静電客間によ
って供給される。
キャパシタＱ２００ （ＣＡＰ）を介してＶｃｃに対し
て一定にとずまろうとする点で、負に向うアースの動き
にも応答する。第１図に示す様にグリッチ固定回路を取
付けた時、０のアース・スパイクにより、トランジスタ
Ｑ２０１のアースに接続されたエミッタが負になる。こ
れによって節Ｘが負に幾分引張られるが、節Ｘがトラン
ジスタ（主１１バシタ）Ｑ２００を介してＶＣＣを基準
としている為に、アースよりもその速度が一層遅い。こ
の回路では、トランジスタＱ２００がコレクタ・ベース
接合キャパシタとして使われている。トランジスタＱ２
０１に対するベース駆動が、１−Ｃ（ｄｖ／ｄｔ）に従
って、キャパシタＱ２００ （ＣＡＰ）の静電客間によ
って供給される。
アースが十分下がって、節Ｘとアースの間に１ｖｂｅが
ある時、トランジスタＱ２０１がターンオンし、エミッ
タ・フォロワのエミッタである節３からの電荷を、節３
が２ Ｖｂｅより低く引張られる点まで引張り、この為
位相分割器ＰＳＩ、ＰＳ２及び低出力ＬＯＰがオフに保
たれ、出力が低にグリッチを生ずるのを防止する。エミ
ッタ・フォロワＥＦは、回路の動作に影響せずにターン
オンすることが出来る。これは、節３のグリッチ電圧が
、グリッチ固定回路による電荷の放出がなければ、エミ
ッタ・フォロワＥＦに続く回路をターンオンするのに十
分になる様な点である。
ある時、トランジスタＱ２０１がターンオンし、エミッ
タ・フォロワのエミッタである節３からの電荷を、節３
が２ Ｖｂｅより低く引張られる点まで引張り、この為
位相分割器ＰＳＩ、ＰＳ２及び低出力ＬＯＰがオフに保
たれ、出力が低にグリッチを生ずるのを防止する。エミ
ッタ・フォロワＥＦは、回路の動作に影響せずにターン
オンすることが出来る。これは、節３のグリッチ電圧が
、グリッチ固定回路による電荷の放出がなければ、エミ
ッタ・フォロワＥＦに続く回路をターンオンするのに十
分になる様な点である。
前に引用した米国特許出願に記載される回路に比べたこ
の回路の主な利点は、フィードバック・１−ランジスタ
Ｑ２０２である。フィードバック・トランジスタがなく
、入力が高状Ｍ （Ｖ ｉ ｈ＝２．５ボルト）である
時、負のアース・スパイク又は正のＶｃｃスパイクが依
然としてトランジスタＱ２０１をターンオンすることが
ある。入力が高である時、節３は２ Ｖｂｅであるべき
であり、位相分割器ＰＳ１及びＰＳ２と低出力ＬＯＰは
共にオンであるべきであるから、これは望ましくない。
の回路の主な利点は、フィードバック・１−ランジスタ
Ｑ２０２である。フィードバック・トランジスタがなく
、入力が高状Ｍ （Ｖ ｉ ｈ＝２．５ボルト）である
時、負のアース・スパイク又は正のＶｃｃスパイクが依
然としてトランジスタＱ２０１をターンオンすることが
ある。入力が高である時、節３は２ Ｖｂｅであるべき
であり、位相分割器ＰＳ１及びＰＳ２と低出力ＬＯＰは
共にオンであるべきであるから、これは望ましくない。
入力が高で、トランジスタＱ１がターンオンするのを許
すと、節３は２ Ｖｂｅより低く引張られ、位相分割器
及び低出力がターンオフして、出力が高のグリッチを生
ずる。これが、前に引用した米国特許出願のトランジス
タＱ１１のコレクタ回路に抵抗を追加して、グリッチ固
定回路に対する電流を制限する理由であり、この結果、
グリッチ固定回路の有利な性能と望ましくない副次効果
の折合いになる。トランジスタＱ２０２を通るフィード
バック通路があると、制限用抵抗の必要がなくなる。入
力が高である時、節３ｏが高になり、トランジスタＱＭ
１がオンになり、節４０をＩ Ｖｏｎ（約０．２ボルト
）の低にする。つまり、フィードバック・トランジスタ
Ｑ２０２がオンであり、これが節Ｘを２Ｖｏｎ（約０．
４ボルト）に低に保ら、トランジスタＱ２０１のターン
オンを妨げる。
すと、節３は２ Ｖｂｅより低く引張られ、位相分割器
及び低出力がターンオフして、出力が高のグリッチを生
ずる。これが、前に引用した米国特許出願のトランジス
タＱ１１のコレクタ回路に抵抗を追加して、グリッチ固
定回路に対する電流を制限する理由であり、この結果、
グリッチ固定回路の有利な性能と望ましくない副次効果
の折合いになる。トランジスタＱ２０２を通るフィード
バック通路があると、制限用抵抗の必要がなくなる。入
力が高である時、節３ｏが高になり、トランジスタＱＭ
１がオンになり、節４０をＩ Ｖｏｎ（約０．２ボルト
）の低にする。つまり、フィードバック・トランジスタ
Ｑ２０２がオンであり、これが節Ｘを２Ｖｏｎ（約０．
４ボルト）に低に保ら、トランジスタＱ２０１のターン
オンを妨げる。
Ｖｃｃ及びＶｇｎｄの動きにより、依然として電流がキ
ャパシタＱ２０２から放電するが、この電流はフィード
バック及びトランジスタＱＭ１を介してアースに至る通
路を持っている。従って、入力が高状態にある時、トラ
ンジスタＱ２０１がオフに保たれ、節３はグリッチ固定
回路によって影響されない。この為、必要とする微妙な
調節が少ないから、広い範囲の種々の回路にこの固定を
容易に実現することが出来る。
ャパシタＱ２０２から放電するが、この電流はフィード
バック及びトランジスタＱＭ１を介してアースに至る通
路を持っている。従って、入力が高状態にある時、トラ
ンジスタＱ２０１がオフに保たれ、節３はグリッチ固定
回路によって影響されない。この為、必要とする微妙な
調節が少ないから、広い範囲の種々の回路にこの固定を
容易に実現することが出来る。
トランジスタＱ２０２を通るフィードバック回路につい
て説明すると、トランジスタＱ２０２のエミッタは、保
護する回路の内、回路に対する入力に対して位相がずれ
ていて、アースよりｌ Ｖｏｎ高い点を基準としさえす
ればよく、こうすれば、入力が正になる時、第１図の場
合、分圧抵抗Ｒ５及びＲ６の両端の電圧が増加して、ト
ランジスタＱＭＩをターンオンし、こうしてトランジス
タＱ２０１をオフに保ち、節３からの電荷の放出を防止
する。後続の図で判る様に、グリッチ固定回路は同一の
ま）であるが、フィードバック抵抗Ｑ２０１は上に述べ
た条件が満たされる様な回路内の相異なる点に接続され
る。
て説明すると、トランジスタＱ２０２のエミッタは、保
護する回路の内、回路に対する入力に対して位相がずれ
ていて、アースよりｌ Ｖｏｎ高い点を基準としさえす
ればよく、こうすれば、入力が正になる時、第１図の場
合、分圧抵抗Ｒ５及びＲ６の両端の電圧が増加して、ト
ランジスタＱＭＩをターンオンし、こうしてトランジス
タＱ２０１をオフに保ち、節３からの電荷の放出を防止
する。後続の図で判る様に、グリッチ固定回路は同一の
ま）であるが、フィードバック抵抗Ｑ２０１は上に述べ
た条件が満たされる様な回路内の相異なる点に接続され
る。
動作について説明すると、入力の電圧が最初アースより
０．５ボルト高いと仮定すると、回路はターンオフであ
る。この時、アース電圧が負の方向に前のアース・レベ
ルより１ボルト低い所まで変わると、位相分割１５ｐｓ
ｉ及びＰＳ２とＬＯＰをターンオンしようとする。この
期間の間、トランジスタＱ２０１も、キャパシタＱ２０
０からのベース駆動の為にターンオンする。これが、節
３から電流を引出し、位相分割器及びＬＯＰのタージオ
ンを妨げる。この為、出力は休止状態に保たれるが、エ
ミッタフォロワＥＦがターンオン出来る様にする。節３
が低であれば、抵抗Ｒ５及びＲ６の間の節３０の電圧が
低であり、トランジスタＱＭ１がオフである。従って、
フィードバック・トランジスタＱ２０２は動作せず、ト
ランジスタＱ２０１がターンオンして、グリッチ固定を
作用させる。入力が高であれば、節３０が高であって、
トランジスタＱＭ１をターンオンし、そのコレクタを低
にし、フィードバック・トランジスタＱ２０２をターン
オンする。この為トランジスタＱ２０１の動作が禁止さ
れ、こうしてグリッチ固定回路をオフに保つ。グリッチ
固定回路の閾値の方が低い為、グリッチ固定回路は節３
に続く回路より前にターンオンすることが理解されよう
。
０．５ボルト高いと仮定すると、回路はターンオフであ
る。この時、アース電圧が負の方向に前のアース・レベ
ルより１ボルト低い所まで変わると、位相分割１５ｐｓ
ｉ及びＰＳ２とＬＯＰをターンオンしようとする。この
期間の間、トランジスタＱ２０１も、キャパシタＱ２０
０からのベース駆動の為にターンオンする。これが、節
３から電流を引出し、位相分割器及びＬＯＰのタージオ
ンを妨げる。この為、出力は休止状態に保たれるが、エ
ミッタフォロワＥＦがターンオン出来る様にする。節３
が低であれば、抵抗Ｒ５及びＲ６の間の節３０の電圧が
低であり、トランジスタＱＭ１がオフである。従って、
フィードバック・トランジスタＱ２０２は動作せず、ト
ランジスタＱ２０１がターンオンして、グリッチ固定を
作用させる。入力が高であれば、節３０が高であって、
トランジスタＱＭ１をターンオンし、そのコレクタを低
にし、フィードバック・トランジスタＱ２０２をターン
オンする。この為トランジスタＱ２０１の動作が禁止さ
れ、こうしてグリッチ固定回路をオフに保つ。グリッチ
固定回路の閾値の方が低い為、グリッチ固定回路は節３
に続く回路より前にターンオンすることが理解されよう
。
第２図乃至第４図は第１図に示すのと同じグリッチ固定
回路を異なる回路に用いた場合を示す。
回路を異なる回路に用いた場合を示す。
第２図は単一反転３状態回路であり、第３図は二重反転
３状１１ｉ１ｉ１１回路であり、第４図は二重反転ゲー
ト回路である。この各々の回路で、フィードバック通路
が回路内の異なる点に取付けられる。
３状１１ｉ１ｉ１１回路であり、第４図は二重反転ゲー
ト回路である。この各々の回路で、フィードバック通路
が回路内の異なる点に取付けられる。
唯一の条件は、フィードバックが、１Ｖｏｎと低く、入
力と位相がずれていて、トランジスタＱ２０２のベース
・エミッタ接合を３ボルトより大きく逆バイアスする程
上昇しない様な節に取付けられることである。
力と位相がずれていて、トランジスタＱ２０２のベース
・エミッタ接合を３ボルトより大きく逆バイアスする程
上昇しない様な節に取付けられることである。
第２図について説明すると、従来の回路は第１図とは異
なるが、グリッチ固定回路は結合点を除いて、同一であ
る。この回路では、フィードバック・トランジスタＱ２
０２が回路の出力Ｔ２に接続される。この出力は、回路
の入力が高である時に低であり、トランジスタＱ２０２
をターンオンし、トランジスタＱ２０１及びグリッチ固
定回路をオフに保つ。回路の入力が低である時、Ｔ２は
浮動し、こうしてグリッチ固定回路に対する開部作用を
持たない。
なるが、グリッチ固定回路は結合点を除いて、同一であ
る。この回路では、フィードバック・トランジスタＱ２
０２が回路の出力Ｔ２に接続される。この出力は、回路
の入力が高である時に低であり、トランジスタＱ２０２
をターンオンし、トランジスタＱ２０１及びグリッチ固
定回路をオフに保つ。回路の入力が低である時、Ｔ２は
浮動し、こうしてグリッチ固定回路に対する開部作用を
持たない。
前に述べた問題がＩＭ部品に制限されず、ＡＳｌＦ、Ｈ
Ｃ，ＰＡＬ、ＰＲＯＭ及びＡＣ形の部品を含めて、広い
範囲の集積回路に存在することが理解されよう。このグ
リッチ固定回路は任意のバイポーラ技術に用いることが
出来、０ＭＯ３技術にも適用し得る。
Ｃ，ＰＡＬ、ＰＲＯＭ及びＡＣ形の部品を含めて、広い
範囲の集積回路に存在することが理解されよう。このグ
リッチ固定回路は任意のバイポーラ技術に用いることが
出来、０ＭＯ３技術にも適用し得る。
この発明をある好ましい実施例について説明したが、当
業者には種々の変更が考えられよう。従って、特許請求
の範囲は、従来技術から考えて、この様な変更を含む様
に可能な限り広（解釈されるべきであることを承知され
たい。
業者には種々の変更が考えられよう。従って、特許請求
の範囲は、従来技術から考えて、この様な変更を含む様
に可能な限り広（解釈されるべきであることを承知され
たい。
以上の説明に関連して更に下記の項を開示する。
（１） 集積回路のアース・グリッチを補償する回路
に於て、入力節及び可変の内部アースを持つ集積回路と
、前記λカ箇及び前記内部アースの間に結合されていて
、該入力節及び内部アースの間に結合された通常非導通
のスイッチ手段、及び前記内部アースの負に向うレベル
に応答して前記スイッチ手段を導通させる制御手段を含
んでいる補償手段とを有する回路。
に於て、入力節及び可変の内部アースを持つ集積回路と
、前記λカ箇及び前記内部アースの間に結合されていて
、該入力節及び内部アースの間に結合された通常非導通
のスイッチ手段、及び前記内部アースの負に向うレベル
に応答して前記スイッチ手段を導通させる制御手段を含
んでいる補償手段とを有する回路。
（２） 第（１）項に記載した回路に於て、集積回路
内の予定の状態に応答して、制御手段の動作を禁止する
フィードバック手段を含む回路。
内の予定の状態に応答して、制御手段の動作を禁止する
フィードバック手段を含む回路。
（３） 第（１）項に記載した回路に於て、前記補償
手段が電子を放出する電極、電子を収集する電極及びｉ
、ｌＪ Ｉｌｌ電極を持つトランジスタを含み、前記υ
制御手段が前記制御電極に結合されている回路。
手段が電子を放出する電極、電子を収集する電極及びｉ
、ｌＪ Ｉｌｌ電極を持つトランジスタを含み、前記υ
制御手段が前記制御電極に結合されている回路。
（４） 第（２）項に記載した回路に於て、前記補償
手段が電子を放出する電極、電子を収集する電極及びｉ
、ＩＩ御電極を持つトランジスタを含み、前記制御手段
が前記制御ｌｌ電極に結合されている回路。
手段が電子を放出する電極、電子を収集する電極及びｉ
、ＩＩ御電極を持つトランジスタを含み、前記制御手段
が前記制御ｌｌ電極に結合されている回路。
（５） 第（３）項に記載した回路に於て、前記トラ
ンジスタがショットキ・クランプ・トランジスタである
回路。
ンジスタがショットキ・クランプ・トランジスタである
回路。
（６） 第（４）項に記載した回路に於て、前記トラ
ンジスタがショットキ・クランプ・トランジスタである
回路。
ンジスタがショットキ・クランプ・トランジスタである
回路。
（７） 第（１）項に記載した回路に於て、前記制御
手段が一定電圧源に容量結合され且つ内部アースに抵抗
結合された節で構成される回路。
手段が一定電圧源に容量結合され且つ内部アースに抵抗
結合された節で構成される回路。
（８） 第（２）項に記載した回路に於て、前記制御
手段が一定電圧源に容量結合され且つ内部アースに抵抗
結合された節で構成される回路。
手段が一定電圧源に容量結合され且つ内部アースに抵抗
結合された節で構成される回路。
（９） 第（３）項に記載した回路に於て、前記制御
手段が一定電圧源に容量結合され且つ内部アースに抵抗
結合された箇で構成される回路。
手段が一定電圧源に容量結合され且つ内部アースに抵抗
結合された箇で構成される回路。
（１０） 第（４）項に記載した回路に於て、前記制
御手段が一定電圧源に容量結合され且つ内部アースに抵
抗結合された節で構成される回路。
御手段が一定電圧源に容量結合され且つ内部アースに抵
抗結合された節で構成される回路。
（１１）第（５）項に記載した回路に於て、前記制御手
段が一定電圧源に容量結合され且つ内部アースに抵抗結
合された節で構成される回路。
段が一定電圧源に容量結合され且つ内部アースに抵抗結
合された節で構成される回路。
（１２） 第（６）項に記載した回路に於て、前記制
御手段が一定電圧源に容量結合され且つ内部アースに抵
抗結合された節で構成される回路。
御手段が一定電圧源に容量結合され且つ内部アースに抵
抗結合された節で構成される回路。
（１３）第（２）項に記載した回路に於て、前記フィー
ドバック・トランジスタが、電子を放出する電極、電子
を収集する電極及び制御ｌｌ電極を持つトランジスタで
あり、電子を放出する電極が、前記集積回路の内、入力
と位相がずれていて内部アースより約１Ｖｏｎ高い節に
結合されている回路。
ドバック・トランジスタが、電子を放出する電極、電子
を収集する電極及び制御ｌｌ電極を持つトランジスタで
あり、電子を放出する電極が、前記集積回路の内、入力
と位相がずれていて内部アースより約１Ｖｏｎ高い節に
結合されている回路。
（１４）第（４）項に記載した回路に於て、前記フィー
ドバック・トランジスタが、電子を放出する電極、電子
を収集する電極及び制御ｌｌ電極を持つトランジスタで
あり、電子を放出する電極が、前記集積回路の内、入力
と位相がずれていて内部アースより約Ｉ Ｖｏｎ高い節
に結合されている回路。
ドバック・トランジスタが、電子を放出する電極、電子
を収集する電極及び制御ｌｌ電極を持つトランジスタで
あり、電子を放出する電極が、前記集積回路の内、入力
と位相がずれていて内部アースより約Ｉ Ｖｏｎ高い節
に結合されている回路。
（１５） 第（６）項に記載した回路に於て、前記フ
ィードバック・トランジスタが、電子を放出する電極、
電子を収集する電極及び制御ｌ電極を持つトランジスタ
であり、電子を放出する電極が、前記集積回路の内、入
力と位相がずれていて内部アースより約１ ｖａｎ高い
節に結合されている回路。
ィードバック・トランジスタが、電子を放出する電極、
電子を収集する電極及び制御ｌ電極を持つトランジスタ
であり、電子を放出する電極が、前記集積回路の内、入
力と位相がずれていて内部アースより約１ ｖａｎ高い
節に結合されている回路。
（１６） ｌ ＜８）項に記載した回路に於て、前記
フィードバック・トランジスタが、電子を放出する電極
、電子を収集する電極及び制ｔ１１］電極を持つトラン
ジスタであり、電子を放出丈るＭ掃が、前記集積回路の
内、入力と位相がずれていて内部アースより約１ ｖａ
ｎ高い節に結合されている回路。
フィードバック・トランジスタが、電子を放出する電極
、電子を収集する電極及び制ｔ１１］電極を持つトラン
ジスタであり、電子を放出丈るＭ掃が、前記集積回路の
内、入力と位相がずれていて内部アースより約１ ｖａ
ｎ高い節に結合されている回路。
（１７）第（１０）項に記載した回路に於て、前記フィ
ードバック・トランジスタが、電子を放出する電極、電
子、を収集する電極及び制御ｍ電極を持つトランジスタ
であり、電子を放出する電極が、前記集積回路の内、入
力と位相がずれていて内部アースより約１ Ｖｏｎ高い
節に結合されている回路。
ードバック・トランジスタが、電子を放出する電極、電
子、を収集する電極及び制御ｍ電極を持つトランジスタ
であり、電子を放出する電極が、前記集積回路の内、入
力と位相がずれていて内部アースより約１ Ｖｏｎ高い
節に結合されている回路。
（１８）第（１２）項に記載した回路に於て、前記フィ
ードバック・トランジスタが、電子を放出する電極、電
子を収集する電極及び制＠電極を持つトランジスタであ
り、電子を放出する電極が、前記集積回路の内、入力と
位相がずれていて内部アースより約１ ｖａｎ高い節に
結合されている回路。
ードバック・トランジスタが、電子を放出する電極、電
子を収集する電極及び制＠電極を持つトランジスタであ
り、電子を放出する電極が、前記集積回路の内、入力と
位相がずれていて内部アースより約１ ｖａｎ高い節に
結合されている回路。
（１９）集積回路内のアース・グリッチを補償する回路
を説明した。グリッチ固定回路では、節がＶｃｃに対す
るアース・レベルの負の変化に応答して、トランジスタ
をターンオンし、入力回路から制御される回路内のトラ
ンジスタへの電流をアースに放出する。制御される回路
の回路入力と位相がずれていてアースより１Ｖｏｎ高い
フィードバック回路を設（プる。このフィードバック回
路は、保護される回路に対する入力とアースの間の電圧
差層側が、アース・レベルを下げる雑音ではなく、高い
入力信号の結果である場合には、グリッチ固定回路を禁
止する。
を説明した。グリッチ固定回路では、節がＶｃｃに対す
るアース・レベルの負の変化に応答して、トランジスタ
をターンオンし、入力回路から制御される回路内のトラ
ンジスタへの電流をアースに放出する。制御される回路
の回路入力と位相がずれていてアースより１Ｖｏｎ高い
フィードバック回路を設（プる。このフィードバック回
路は、保護される回路に対する入力とアースの間の電圧
差層側が、アース・レベルを下げる雑音ではなく、高い
入力信号の結果である場合には、グリッチ固定回路を禁
止する。
第１図はこの発明のグリッチ固定回路を結合した従来の
３状態回路の回路図、第２図はこの発明のグリッチ固定
回路を設けた従来の単一反転３状態１１ＪＪ １回路の
回路図、第３図はこの発明のグリッチ固定回路を設けた
従来の二重反転３状態制御回路の回路図、第４図はこの
発明のグリッチ固定回路を設けた二重反転ゲート回路の
回路図である。 主な符号の説明 Ｑ２０１ ：ショットキ・クランプ・トランジスタＱ２
０１ ：ショットキ・クランプ−トランジスタ（フィー
ドバック・トランジスタ） ３：節
３状態回路の回路図、第２図はこの発明のグリッチ固定
回路を設けた従来の単一反転３状態１１ＪＪ １回路の
回路図、第３図はこの発明のグリッチ固定回路を設けた
従来の二重反転３状態制御回路の回路図、第４図はこの
発明のグリッチ固定回路を設けた二重反転ゲート回路の
回路図である。 主な符号の説明 Ｑ２０１ ：ショットキ・クランプ・トランジスタＱ２
０１ ：ショットキ・クランプ−トランジスタ（フィー
ドバック・トランジスタ） ３：節
Claims (1)
- 集積回路のアース・グリッチを補償する回路に於て、入
力節及び可変の内部アースを持つ集積回路と、前記入力
節及び前記内部アースの間に結合されていて、該入力節
及び内部アースの間に結合された通常非導通のスイッチ
手段、及び前記内部アースの負に向うレベルに応答して
前記スイッチ手段を導通させる制御手段を含んでいる補
償手段とを有する回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/942,554 US4839538A (en) | 1986-12-16 | 1986-12-16 | Impact bipolar integrated circuit designed to eliminate output glitches caused by negative chip ground spikes |
| US942554 | 1986-12-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253724A true JPS63253724A (ja) | 1988-10-20 |
| JP2836818B2 JP2836818B2 (ja) | 1998-12-14 |
Family
ID=25478266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317275A Expired - Fee Related JP2836818B2 (ja) | 1986-12-16 | 1987-12-15 | 集積回路のアース・グリッチを補償する回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4839538A (ja) |
| JP (1) | JP2836818B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101693A (ja) * | 1988-10-07 | 1990-04-13 | Texas Instr Japan Ltd | 入力回路 |
| JP3209522B2 (ja) * | 1989-10-18 | 2001-09-17 | テキサス インスツルメンツ インコーポレイテツド | 入力遷移に応答して高速出力遷移を行う出力回路 |
| US5045724A (en) * | 1989-10-18 | 1991-09-03 | Texas Instruments Corporation | Circuit for limiting the short circuit output current |
| US5034632A (en) * | 1990-06-19 | 1991-07-23 | National Semiconductor Corporation | High speed TTL buffer circuit and line driver |
| US5103118A (en) * | 1990-11-19 | 1992-04-07 | National Semiconductor Corporation | High speed anti-undershoot and anti-overshoot circuit |
| US5146111A (en) * | 1991-04-10 | 1992-09-08 | International Business Machines Corporation | Glitch-proof powered-down on chip receiver with non-overlapping outputs |
| US5184032A (en) * | 1991-04-25 | 1993-02-02 | Texas Instruments Incorporated | Glitch reduction in integrated circuits, systems and methods |
| US6538304B1 (en) | 2000-11-16 | 2003-03-25 | Texas Instruments Incorporated | Corner bonding to lead frame |
| US6731488B2 (en) * | 2002-04-01 | 2004-05-04 | International Business Machines Corporation | Dual emitter transistor with ESD protection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130239A (en) * | 1979-03-30 | 1980-10-08 | Mitsubishi Electric Corp | Noise absorbing circuit |
| JPS61133724A (ja) * | 1984-12-03 | 1986-06-21 | Nec Corp | 半導体集積回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4330723A (en) * | 1979-08-13 | 1982-05-18 | Fairchild Camera And Instrument Corporation | Transistor logic output device for diversion of Miller current |
| US4339675A (en) * | 1979-08-13 | 1982-07-13 | Texas Instruments Incorporated | Logic circuit having an improved disable circuit |
| US4481430A (en) * | 1982-08-02 | 1984-11-06 | Fairchild Camera & Instrument Corp. | Power supply threshold activation circuit |
| US4593210A (en) * | 1983-08-01 | 1986-06-03 | Signetics Corporation | Switching circuit with active pull-off |
| US4584490A (en) * | 1984-03-30 | 1986-04-22 | Signetics Corporation | Input circuit for providing discharge path to enhance operation of switching transistor circuits |
| US4920286A (en) | 1986-07-02 | 1990-04-24 | Texas Instruments Incorporated | Method and circuitry for compensating for negative internal ground voltage glitches |
-
1986
- 1986-12-16 US US06/942,554 patent/US4839538A/en not_active Expired - Lifetime
-
1987
- 1987-12-15 JP JP62317275A patent/JP2836818B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130239A (en) * | 1979-03-30 | 1980-10-08 | Mitsubishi Electric Corp | Noise absorbing circuit |
| JPS61133724A (ja) * | 1984-12-03 | 1986-06-21 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4839538A (en) | 1989-06-13 |
| JP2836818B2 (ja) | 1998-12-14 |
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Legal Events
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