JPS6367019A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6367019A JPS6367019A JP61211008A JP21100886A JPS6367019A JP S6367019 A JPS6367019 A JP S6367019A JP 61211008 A JP61211008 A JP 61211008A JP 21100886 A JP21100886 A JP 21100886A JP S6367019 A JPS6367019 A JP S6367019A
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- JP
- Japan
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- signal
- circuit
- input
- output
- latch
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路装置に関するもので、特に出力
回路がドライブされるときに生ずる電源ＶＣＣ，Ｖｌｌ
ｌｌノイズが発生する時間に、入力信号をラッチしてし
まうことに使用されるものである。
回路がドライブされるときに生ずる電源ＶＣＣ，Ｖｌｌ
ｌｌノイズが発生する時間に、入力信号をラッチしてし
まうことに使用されるものである。
（従来の技術）
半導体集積回路の入力バッファ（増幅器）１は第３図に
示されるようなものである。この回路はＶ□と入力αを
比較して論理出力を決めているのであるから、ｖｇｓが
大きくゆらげば論理出力が誤動作してしまう。
示されるようなものである。この回路はＶ□と入力αを
比較して論理出力を決めているのであるから、ｖｇｓが
大きくゆらげば論理出力が誤動作してしまう。
上記Ｖ８１１がゆれる理由の１つとして第４図のような
出力回路がある。信号Ｓ８が遅延ま九はブートスドラ、
プ回路２を得て信号Ｓ８となり、これがり。ｕｔをドラ
イ！する負荷トランジスタ３のｙ −トに入っている。
出力回路がある。信号Ｓ８が遅延ま九はブートスドラ、
プ回路２を得て信号Ｓ８となり、これがり。ｕｔをドラ
イ！する負荷トランジスタ３のｙ −トに入っている。
この第４図の出力回路のタイミング波形１に第５図に示
す。このような回路では、信号Ｓ８によってり。ｕｔが
するどく立ち上がり、または立ち下がる。
す。このような回路では、信号Ｓ８によってり。ｕｔが
するどく立ち上がり、または立ち下がる。
この波形の勾配（傾き）が電流の大きさで、傾きが大き
いほど電流は流れる。つまりり。ｕｔがトリイブされる
とき多量の電流が流れる。これによってこの時間だけＶ
Ｃ（！、”１１８は大きなノイズを受ける。
いほど電流は流れる。つまりり。ｕｔがトリイブされる
とき多量の電流が流れる。これによってこの時間だけＶ
Ｃ（！、”１１８は大きなノイズを受ける。
そしてこのｖｃｃ、ｖｓｓのノイズによって、入力信号
をラッチしないため誤動作を起こしてしまう。
をラッチしないため誤動作を起こしてしまう。
（発明が解決しようとする問題点）
上記のように従来は、出力回路によ′り１１ｔ源ＶＯＣ
。
。
Ｖ□に大きなノイズを受け、誤動作の原因となっていた
。
。
そこで本発明は、ｖｃｃ ｖｓｓノイズの際、入力信号
をラッチしてしまうことを目的とする。これにより入力
信号は、”ＣＣ，Ｙｅｌｌの変動があっても何ら影響を
受けることがなくなる。
をラッチしてしまうことを目的とする。これにより入力
信号は、”ＣＣ，Ｙｅｌｌの変動があっても何ら影響を
受けることがなくなる。
（問題点を解決するための手段と作用）本発明は、出力
回路を駆動する手段と、この手段の動作と同期してパル
ス状のラッチ信号を出力する入力信号う、子制御回路と
、入カパッファの出力側に設けられ前記ラッチ信号が得
られたら販ラッチ信号が得られる前の前記入カパッファ
出力を前記パルス期間ラッチするラッチ回路とを具備し
たことを特徴としたもので、電源”ＣＧ、Ｖｌｌノイズ
があるとき、入力信号のラッチを制御する信号を発生さ
せ、このときだけ入力信号のラッチをしてしまう。これ
により入力信号がＶ。ｅ、ｖ１１１１ノイズの影響を受
けなくするものである。
回路を駆動する手段と、この手段の動作と同期してパル
ス状のラッチ信号を出力する入力信号う、子制御回路と
、入カパッファの出力側に設けられ前記ラッチ信号が得
られたら販ラッチ信号が得られる前の前記入カパッファ
出力を前記パルス期間ラッチするラッチ回路とを具備し
たことを特徴としたもので、電源”ＣＧ、Ｖｌｌノイズ
があるとき、入力信号のラッチを制御する信号を発生さ
せ、このときだけ入力信号のラッチをしてしまう。これ
により入力信号がＶ。ｅ、ｖ１１１１ノイズの影響を受
けなくするものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図で、１１は第４図に対応する出力
回路、１２は第４図の信号Ｓ。
図は同実施例の構成図で、１１は第４図に対応する出力
回路、１２は第４図の信号Ｓ。
の供給源、１３はり。ｕｔに急峻な電流が流れる際、そ
の間パルス信号ＫＩＬＬを出力する入力信号ラッチ制御
回路、１４はラッチ回路である。
の間パルス信号ＫＩＬＬを出力する入力信号ラッチ制御
回路、１４はラッチ回路である。
第１図において、信号Ｓ、により、回路１１でＤｏｕｔ
（第２図）に急峻な電流が流れようとする。
（第２図）に急峻な電流が流れようとする。
信号Ｓ□は入力ラッチ制御信号１３の入力ともなってい
るから、この回路１３で・ヤルスＫＩＬＬが生じる。す
るとこの信号凪によシラ、チ回路１４が機能し、第２図
のように信号能が低レベルの間だけ、信号ａのいかんに
かかわらず信号すをラッチする。すると信号ａが変化し
ても α（このαは一定とする）−ｂ が維持されるものである。
るから、この回路１３で・ヤルスＫＩＬＬが生じる。す
るとこの信号凪によシラ、チ回路１４が機能し、第２図
のように信号能が低レベルの間だけ、信号ａのいかんに
かかわらず信号すをラッチする。すると信号ａが変化し
ても α（このαは一定とする）−ｂ が維持されるものである。
一方、第２図のり。ｕｔが急峻に立ち下がる場合につい
ても上記と同様の動作が行なわれるものである。
ても上記と同様の動作が行なわれるものである。
［発明の効果］
以上説明した如く本発明によれば、電源ノイズの際、入
力信号をラッチしてしまうため、電源ノイズに影響され
ない入力信号が得られるものである。
力信号をラッチしてしまうため、電源ノイズに影響され
ない入力信号が得られるものである。
Ｍ１図は本発明の一実施例の構成図、第２図は同構成の
波形図、第３図、第４図は従来の入出力回路図、第５図
は第４図の波形図である。 Ｊ・・・入カパッファ、１１・・・出力回路、１２・・
・信号Ｓ１出力源、１３・・・入力信号ラッチ制御回路
、１４・・・ラッチ回路。
波形図、第３図、第４図は従来の入出力回路図、第５図
は第４図の波形図である。 Ｊ・・・入カパッファ、１１・・・出力回路、１２・・
・信号Ｓ１出力源、１３・・・入力信号ラッチ制御回路
、１４・・・ラッチ回路。
Claims (1)
- 出力回路を駆動する手段と、この手段の動作と同期して
パルス状のラッチ信号を出力する入力信号ラッチ制御回
路と、入力バッファの出力側に設けられ前記ラッチ信号
が得られたら該ラッチ信号が得られる前の前記入力バッ
ファ出力を前記パルスの期間ラッチするラッチ回路とを
具備したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211008A JPH0828654B2 (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211008A JPH0828654B2 (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367019A true JPS6367019A (ja) | 1988-03-25 |
| JPH0828654B2 JPH0828654B2 (ja) | 1996-03-21 |
Family
ID=16598804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61211008A Expired - Lifetime JPH0828654B2 (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828654B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153826A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61133724A (ja) * | 1984-12-03 | 1986-06-21 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-09-08 JP JP61211008A patent/JPH0828654B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153826A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61133724A (ja) * | 1984-12-03 | 1986-06-21 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828654B2 (ja) | 1996-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |