JPH057139A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH057139A JPH057139A JP3149088A JP14908891A JPH057139A JP H057139 A JPH057139 A JP H057139A JP 3149088 A JP3149088 A JP 3149088A JP 14908891 A JP14908891 A JP 14908891A JP H057139 A JPH057139 A JP H057139A
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Abstract
(57)【要約】
【構成】インバータを構成するＰＭＯＳトランジスタＰ
1 と電源端子との間にＰＭＯＳトランジスタＰ3 を接続
し、ＮＭＯＳトランジスタＮ1 とグランド端子との間に
ＮＭＯＳトランジスタＮ3 を接続し、これらの導通状態
を制御回路１で制御する。制御回路１は、全てのデータ
信号Ｄ01からＤ0nがハイからロウに変化し、出力信号Ｄ
n がハイからロウに変化する時に、これに同期して入力
される制御信号Ｃ2 のハイパルスによって、このパルス
幅の間、インバータが電源端子およびグランド端子から
切り離されるように動作する。 【効果】全ての出力信号Ｄn がハイからロウに変化する
時にグランドラインに流れる電流によって、グランドラ
インに雑音が発生しても、これによって入力回路が誤動
作を起すことはない。
1 と電源端子との間にＰＭＯＳトランジスタＰ3 を接続
し、ＮＭＯＳトランジスタＮ1 とグランド端子との間に
ＮＭＯＳトランジスタＮ3 を接続し、これらの導通状態
を制御回路１で制御する。制御回路１は、全てのデータ
信号Ｄ01からＤ0nがハイからロウに変化し、出力信号Ｄ
n がハイからロウに変化する時に、これに同期して入力
される制御信号Ｃ2 のハイパルスによって、このパルス
幅の間、インバータが電源端子およびグランド端子から
切り離されるように動作する。 【効果】全ての出力信号Ｄn がハイからロウに変化する
時にグランドラインに流れる電流によって、グランドラ
インに雑音が発生しても、これによって入力回路が誤動
作を起すことはない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関す
るものである。
るものである。
【０００２】
【従来の技術】半導体集積回路には、通常、外部からの
入力信号を受け入れ、波形整形および信号レベルの整合
を行なって、内部の回路が誤動作を起さないようにする
ために、同一チップ上に入力回路が設けられている。図
５（ａ）にこの種の入力回路を相補型ＭＯＳトランジス
タで構成した従来の入力回路の一例の回路図を示す。図
５（ａ）を参照するとこの入力回路は、ＰチャンネルＭ
ＯＳ電界効果型トランジスタ（以下ＰＭＯＳトランジス
タと記す）Ｐ1 とＮチャンネルＭＯＳ電界効果型トラン
ジスタ（以下ＮＭＯＳトランジスタと記す）Ｎ1 とを直
列接続し、その時のＰＭＯＳトランジスタＰ1 の導通抵
抗とＮＭＯＳトランジスタＮ1 の導通抵抗との比を所定
の値にした構成になっている。例えば、ＴＴＬ（トラン
ジスタ・トランジスタ・ロジック；Ｔｒａｎｓｉｓｔｏ
ｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）からの信号を
受ける場合にこの入力回路に要求される規格は、一般的
に、高レベル入力が２．０Ｖであり、一方低レベル入力
は、０．８Ｖである。この場合ＰＭＯＳトランジスタＰ
1 の導通抵抗Ｒ1 とＮＭＯＳトランジスタＮ1 の導通抵
抗Ｒ2 との比は、Ｒ1 ／Ｒ2 ＝２／１で設計され、この
インバータ入力回路の論理しきい値は、１．４Ｖ程度と
なる。
入力信号を受け入れ、波形整形および信号レベルの整合
を行なって、内部の回路が誤動作を起さないようにする
ために、同一チップ上に入力回路が設けられている。図
５（ａ）にこの種の入力回路を相補型ＭＯＳトランジス
タで構成した従来の入力回路の一例の回路図を示す。図
５（ａ）を参照するとこの入力回路は、ＰチャンネルＭ
ＯＳ電界効果型トランジスタ（以下ＰＭＯＳトランジス
タと記す）Ｐ1 とＮチャンネルＭＯＳ電界効果型トラン
ジスタ（以下ＮＭＯＳトランジスタと記す）Ｎ1 とを直
列接続し、その時のＰＭＯＳトランジスタＰ1 の導通抵
抗とＮＭＯＳトランジスタＮ1 の導通抵抗との比を所定
の値にした構成になっている。例えば、ＴＴＬ（トラン
ジスタ・トランジスタ・ロジック；Ｔｒａｎｓｉｓｔｏ
ｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）からの信号を
受ける場合にこの入力回路に要求される規格は、一般的
に、高レベル入力が２．０Ｖであり、一方低レベル入力
は、０．８Ｖである。この場合ＰＭＯＳトランジスタＰ
1 の導通抵抗Ｒ1 とＮＭＯＳトランジスタＮ1 の導通抵
抗Ｒ2 との比は、Ｒ1 ／Ｒ2 ＝２／１で設計され、この
インバータ入力回路の論理しきい値は、１．４Ｖ程度と
なる。
【０００３】
【発明が解決しようとする課題】以上説明した従来の入
力回路では、以下に述べる理由により、それ自身が含ま
れる半導体集積回路が発生する雑音によって、入力論理
を誤認識してしまうという問題点があった。以下にその
説明を行う。
力回路では、以下に述べる理由により、それ自身が含ま
れる半導体集積回路が発生する雑音によって、入力論理
を誤認識してしまうという問題点があった。以下にその
説明を行う。
【０００４】昨今の半導体集積回路の微細化および大規
模化にともない、チップ上の配線の抵抗やインダクタン
スは増加の傾向にある。このため、グランドラインや電
源ラインには、それらに接続される素子が増加してきて
いるということもあって、従来よりも雑音が加重される
ようになってきている。このような雑音の影響は、先に
述べた入力回路に特に顕著に現われる。入力回路は雑音
余裕が小さいからである。
模化にともない、チップ上の配線の抵抗やインダクタン
スは増加の傾向にある。このため、グランドラインや電
源ラインには、それらに接続される素子が増加してきて
いるということもあって、従来よりも雑音が加重される
ようになってきている。このような雑音の影響は、先に
述べた入力回路に特に顕著に現われる。入力回路は雑音
余裕が小さいからである。
【０００５】グランドラインや電源ラインに雑音が加重
される原因は、基本的にはグランドラインや電源ライン
を流れる電流の大きさの変化によるものであって、電流
の絶対値と時間に対する変化率が大きいほど雑音が大き
い。一般的には、半導体集積回路から外部へ信号を出力
する時で、しかもデータ端子のように、同時に信号レベ
ルが変化する端子が多数ある場合が顕著である。この雑
音の影響の様子を図５（ｂ）から（ｃ）および図６を用
いて説明する。
される原因は、基本的にはグランドラインや電源ライン
を流れる電流の大きさの変化によるものであって、電流
の絶対値と時間に対する変化率が大きいほど雑音が大き
い。一般的には、半導体集積回路から外部へ信号を出力
する時で、しかもデータ端子のように、同時に信号レベ
ルが変化する端子が多数ある場合が顕著である。この雑
音の影響の様子を図５（ｂ）から（ｃ）および図６を用
いて説明する。
【０００６】図５（ｂ）は、この半導体集積回路の同一
チップ上に設けられた出力回路の例である。図５（ｂ）
を参照すると、この出力回路では、ＰＭＯＳトランジス
タＰ2 とＮＭＯＳトランジスタＮ2 とでインバータを構
成している。出力信号ＶOUT が、図５（ｃ）に示すタイ
ミング図のように変化すると、グランド電位ＧＮＤおよ
び電源電位ＶDDには、図に示すような雑音が加重され
る。
チップ上に設けられた出力回路の例である。図５（ｂ）
を参照すると、この出力回路では、ＰＭＯＳトランジス
タＰ2 とＮＭＯＳトランジスタＮ2 とでインバータを構
成している。出力信号ＶOUT が、図５（ｃ）に示すタイ
ミング図のように変化すると、グランド電位ＧＮＤおよ
び電源電位ＶDDには、図に示すような雑音が加重され
る。
【０００７】つまり、出力信号ＶOUT がハイからロウへ
と変化する時は、出力回路のＮＭＯＳトランジスタＮ2
を介してグランドラインへ電流が流れるのでグランドラ
インに雑音が加重される。
と変化する時は、出力回路のＮＭＯＳトランジスタＮ2
を介してグランドラインへ電流が流れるのでグランドラ
インに雑音が加重される。
【０００８】一方、出力信号ＶOUT がロウからハイへと
変化する時は、ＰＭＯＳトランジスタＰ2 を通して電源
ラインから電流が流れるために、電源ラインに雑音が加
重される。そしてこの時、入力回路の出力信号ＶI とし
ては、入力端に図５（ｃ）に示すような波形の入力信号
ＶINが入力されて、本来ハイであるべきところにロウの
パルスが出て、本来ロウであるべきとろにハイのパルス
が出てしまう。この状況を、グランドラインに雑音が現
われる場合について、具体的数値を用いて更に詳しく説
明する。
変化する時は、ＰＭＯＳトランジスタＰ2 を通して電源
ラインから電流が流れるために、電源ラインに雑音が加
重される。そしてこの時、入力回路の出力信号ＶI とし
ては、入力端に図５（ｃ）に示すような波形の入力信号
ＶINが入力されて、本来ハイであるべきところにロウの
パルスが出て、本来ロウであるべきとろにハイのパルス
が出てしまう。この状況を、グランドラインに雑音が現
われる場合について、具体的数値を用いて更に詳しく説
明する。
【０００９】図６は、入力回路にロウレベルの入力信号
ＶINが入力されている時に、グランドラインに雑音が入
った場合の波形を示すタイミング図である。図６を参照
すると、入力回路にロウレベル入力として、外部より
０．７（Ｖ）の入力信号ＶINが入っている時に、グラン
ドライン−１．０Ｖの雑音が加重されると、入力信号Ｖ
INの実質的な入力電位は１．７（Ｖ）となり、先に述べ
た入力回路の論理しきい値１．４（Ｖ）を越えてしま
い、入力回路は、ロウレベル入力をハイレベル入力であ
ると誤認識してしまう。
ＶINが入力されている時に、グランドラインに雑音が入
った場合の波形を示すタイミング図である。図６を参照
すると、入力回路にロウレベル入力として、外部より
０．７（Ｖ）の入力信号ＶINが入っている時に、グラン
ドライン−１．０Ｖの雑音が加重されると、入力信号Ｖ
INの実質的な入力電位は１．７（Ｖ）となり、先に述べ
た入力回路の論理しきい値１．４（Ｖ）を越えてしま
い、入力回路は、ロウレベル入力をハイレベル入力であ
ると誤認識してしまう。
【００１０】本発明は上述のような従来の入力回路の問
題点に鑑みてなされたものであって、出力信号レベルの
変化によって電源電位またはグランド電位が変動し雑音
が生じても、入力回路が誤動作を起すことのないような
半導体集積回路を提供することを目的とする。
題点に鑑みてなされたものであって、出力信号レベルの
変化によって電源電位またはグランド電位が変動し雑音
が生じても、入力回路が誤動作を起すことのないような
半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、外部からの入力信号を取り入れる入力回路を有する
半導体集積回路において、前記入力回路は、前記半導体
集積回路の出力端子の出力信号レベルの変化を検知し、
その変化の期間においては前記外部からの入力信号を受
けつけず、前記出力信号レベルの変化以前の状態を保持
するように動作することを特徴とする。
は、外部からの入力信号を取り入れる入力回路を有する
半導体集積回路において、前記入力回路は、前記半導体
集積回路の出力端子の出力信号レベルの変化を検知し、
その変化の期間においては前記外部からの入力信号を受
けつけず、前記出力信号レベルの変化以前の状態を保持
するように動作することを特徴とする。
【００１２】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の第１の実
施例における入力回路の回路図である。図１（ａ）を参
照すると、本実施例が図５（ａ）に示す従来の半導体集
積回路の出力回路と異なるのは、電源端子とＰＭＯＳト
ランジスタＰ1 との間にＰＭＯＳトランジスタＰ3 が直
列に接続されており、ＮＭＯＳトランジスタＮ1 とグラ
ンド端子との間にＮＭＯＳトランジスタＮ3 が直列に接
続されている点と、これらの新しく設けられた２つのＭ
ＯＳトランジスタの導通状態を制御する制御回路１が設
けられている点である。
を参照して説明する。図１（ａ）は、本発明の第１の実
施例における入力回路の回路図である。図１（ａ）を参
照すると、本実施例が図５（ａ）に示す従来の半導体集
積回路の出力回路と異なるのは、電源端子とＰＭＯＳト
ランジスタＰ1 との間にＰＭＯＳトランジスタＰ3 が直
列に接続されており、ＮＭＯＳトランジスタＮ1 とグラ
ンド端子との間にＮＭＯＳトランジスタＮ3 が直列に接
続されている点と、これらの新しく設けられた２つのＭ
ＯＳトランジスタの導通状態を制御する制御回路１が設
けられている点である。
【００１３】制御回路１は、データ信号Ｄ00からＤ0nを
入力とする（ｎ＋１）入力のＮＯＲ回路２と、このＮＯ
Ｒ回路２の出力と制御信号Ｃ2 とを入力とする２入力の
ＮＡＮＤ回路３と、ＮＡＮＤ回路３の出力を入力とする
インバータ４とからなる。そして、ＰＭＯＳトランジス
タＰ3 のゲートにはインバータ４の出力が入力され、Ｎ
ＭＯＳトランジスタＮ3 のゲートにはＮＡＮＤ回路３の
出力が入力されるように接続されている。
入力とする（ｎ＋１）入力のＮＯＲ回路２と、このＮＯ
Ｒ回路２の出力と制御信号Ｃ2 とを入力とする２入力の
ＮＡＮＤ回路３と、ＮＡＮＤ回路３の出力を入力とする
インバータ４とからなる。そして、ＰＭＯＳトランジス
タＰ3 のゲートにはインバータ４の出力が入力され、Ｎ
ＭＯＳトランジスタＮ3 のゲートにはＮＡＮＤ回路３の
出力が入力されるように接続されている。
【００１４】以下に、本実施例における入力回路の動作
について説明する。なお、本実施例において、出力回路
は、一例として図１（ｂ）に示すように、２つのインバ
ータ５および６が、トランスファゲートとしてのＮＭＯ
ＳトランジスタＴN を介して接続された構成となってい
るものとする。この出力回路では、トランスファゲート
のＮＭＯＳトランジスタＴN のゲートには制御信号Ｃ1
が入力され、インバータ５には半導体集積回路内部の回
路からデータ信号Ｄ0nが入力されている。そして、イン
バータ６からはこのデータ信号Ｄ0nが、制御信号Ｃ1 に
同期して出力信号Ｄn として出力される。
について説明する。なお、本実施例において、出力回路
は、一例として図１（ｂ）に示すように、２つのインバ
ータ５および６が、トランスファゲートとしてのＮＭＯ
ＳトランジスタＴN を介して接続された構成となってい
るものとする。この出力回路では、トランスファゲート
のＮＭＯＳトランジスタＴN のゲートには制御信号Ｃ1
が入力され、インバータ５には半導体集積回路内部の回
路からデータ信号Ｄ0nが入力されている。そして、イン
バータ６からはこのデータ信号Ｄ0nが、制御信号Ｃ1 に
同期して出力信号Ｄn として出力される。
【００１５】この実施例の構成は、出力信号Ｄn がすべ
てロウを出力する時グランドラインに発生する雑音の影
響が入力回路におよばない様にする為のものである。制
御信号Ｃ2 は、制御信号Ｃ1 の立上りと同期して立ち上
り、ハイパルス幅が雑音が発生する時間幅をカバーする
ように決められている。このような半導体集積回路の構
成において、グランドラインに雑音が加重されるタイミ
ングは、図２に示す信号波形のタイミング図のように、
出力信号Ｄn がハイからロウへ変化する時、つまり制御
信号Ｃ1 がロウからハイへ変化する時である。この時に
グランドラインに発生する雑音の幅は、実際には２０ｎ
ｓ程度であるので、制御信号Ｃ2 のハイパルス幅も２０
ｎｓ程度に設定する。一方、半導体集積回路内部からの
データ信号Ｄ0nはすべてロウであるので、ＮＯＲ回路２
の出力はハイである。従って、ＮＡＮＤ回路３からは、
制御信号Ｃ2 のハイパルス幅と同じ巾のロウパルスが出
力される。そして、インバータ４からは、制御信号Ｃ2
のハイパルス幅と同じ巾のハイパルスが出力され、ＰＭ
ＯＳトランジスタＰ3 とＮＭＯＳトランジスタＮ3 とは
共に非導通となる。つまり、出力信号Ｄn がロウの時、
入力回路は、制御信号Ｃ2 のハイパルス幅に相当する時
間だけ電源ラインおよびグランドラインより切り離さ
れ、それ以前の状態を保持する。すなわち、本実施例の
半導体集積回路では、出力信号が同時にハイからロウに
変化してグランドラインに雑音が入っても、このことに
よって入力回路が誤動作を起すことはない。
てロウを出力する時グランドラインに発生する雑音の影
響が入力回路におよばない様にする為のものである。制
御信号Ｃ2 は、制御信号Ｃ1 の立上りと同期して立ち上
り、ハイパルス幅が雑音が発生する時間幅をカバーする
ように決められている。このような半導体集積回路の構
成において、グランドラインに雑音が加重されるタイミ
ングは、図２に示す信号波形のタイミング図のように、
出力信号Ｄn がハイからロウへ変化する時、つまり制御
信号Ｃ1 がロウからハイへ変化する時である。この時に
グランドラインに発生する雑音の幅は、実際には２０ｎ
ｓ程度であるので、制御信号Ｃ2 のハイパルス幅も２０
ｎｓ程度に設定する。一方、半導体集積回路内部からの
データ信号Ｄ0nはすべてロウであるので、ＮＯＲ回路２
の出力はハイである。従って、ＮＡＮＤ回路３からは、
制御信号Ｃ2 のハイパルス幅と同じ巾のロウパルスが出
力される。そして、インバータ４からは、制御信号Ｃ2
のハイパルス幅と同じ巾のハイパルスが出力され、ＰＭ
ＯＳトランジスタＰ3 とＮＭＯＳトランジスタＮ3 とは
共に非導通となる。つまり、出力信号Ｄn がロウの時、
入力回路は、制御信号Ｃ2 のハイパルス幅に相当する時
間だけ電源ラインおよびグランドラインより切り離さ
れ、それ以前の状態を保持する。すなわち、本実施例の
半導体集積回路では、出力信号が同時にハイからロウに
変化してグランドラインに雑音が入っても、このことに
よって入力回路が誤動作を起すことはない。
【００１６】次に、本発明の第２の実施例について説明
する。図３（ａ）は、本発明の第２の実施例における入
力回路の回路図である。図３（ａ）を参照すると、本実
施例が図１（ａ）に示す第１の実施例と異なるのは、第
１の実施例におけるＮＯＲ回路２の部分が（ｎ＋１）入
力のＮＡＮＤ回路７と、これに縦続に接続されたインバ
ータ８とで構成されている点である。
する。図３（ａ）は、本発明の第２の実施例における入
力回路の回路図である。図３（ａ）を参照すると、本実
施例が図１（ａ）に示す第１の実施例と異なるのは、第
１の実施例におけるＮＯＲ回路２の部分が（ｎ＋１）入
力のＮＡＮＤ回路７と、これに縦続に接続されたインバ
ータ８とで構成されている点である。
【００１７】第１の実施例では、出力信号Ｄn が全てロ
ウになる時に出力回路が保持状態になるように構成され
ていたが、本実施例では、出力信号Ｄn が全てハイにな
って電源ラインに雑音が加重される時に、出力回路が保
持状態になるように構成されている。以下に本実施例の
回路動作について述べる。
ウになる時に出力回路が保持状態になるように構成され
ていたが、本実施例では、出力信号Ｄn が全てハイにな
って電源ラインに雑音が加重される時に、出力回路が保
持状態になるように構成されている。以下に本実施例の
回路動作について述べる。
【００１８】本実施例においても、制御信号Ｃ2 は、第
１の実施例の場合と同様に、制御信号Ｃ1 の立上りに同
期して立上り、ハイパルス幅が、雑音が発生する時間幅
をカバーするように決められている。このような半導体
集積回路の構成において、電源ラインに雑音が加重され
るタイミングは、図４に示す信号波形のタイミング図の
ように、出力信号Ｄn がロウからハイに変化する時であ
る。一方、データ信号Ｄ0nは全てハイであるので、ＮＡ
ＮＤ回路７の出力はロウ、すなわちインバータ８の出力
がハイである。このため、ＮＡＮＤ回路３からは、制御
信号Ｃ2 のハイパルス幅と同じ幅のロウパルスが出力さ
れる。そして、インバータ４からは、制御信号Ｃ2 のハ
イパルス幅と同じ幅のハイパルスが出力され、ＰＭＯＳ
トランジスタＰ3 とＮＭＯＳトランジスタＮ3 とは共に
非導通となる。つまり、出力信号Ｄn が全てハイの時、
入力回路は、制御信号Ｃ2 のハイパルス幅に相当する時
間だけ電源ラインおよびグランドラインから切り離さ
れ、それ以前の状態を保持する。すなわち、本実施例の
半導体集積回路では、出力信号が同時にロウからハイに
変化して電源ラインに雑音が入っても、このことによっ
て入力回路が誤動作を起すことはない。
１の実施例の場合と同様に、制御信号Ｃ1 の立上りに同
期して立上り、ハイパルス幅が、雑音が発生する時間幅
をカバーするように決められている。このような半導体
集積回路の構成において、電源ラインに雑音が加重され
るタイミングは、図４に示す信号波形のタイミング図の
ように、出力信号Ｄn がロウからハイに変化する時であ
る。一方、データ信号Ｄ0nは全てハイであるので、ＮＡ
ＮＤ回路７の出力はロウ、すなわちインバータ８の出力
がハイである。このため、ＮＡＮＤ回路３からは、制御
信号Ｃ2 のハイパルス幅と同じ幅のロウパルスが出力さ
れる。そして、インバータ４からは、制御信号Ｃ2 のハ
イパルス幅と同じ幅のハイパルスが出力され、ＰＭＯＳ
トランジスタＰ3 とＮＭＯＳトランジスタＮ3 とは共に
非導通となる。つまり、出力信号Ｄn が全てハイの時、
入力回路は、制御信号Ｃ2 のハイパルス幅に相当する時
間だけ電源ラインおよびグランドラインから切り離さ
れ、それ以前の状態を保持する。すなわち、本実施例の
半導体集積回路では、出力信号が同時にロウからハイに
変化して電源ラインに雑音が入っても、このことによっ
て入力回路が誤動作を起すことはない。
【００１９】
【発明の効果】以上説明したように本発明は、半導体集
積回路内で雑音が発生するタイミングを検知し、そのタ
イミングで入力回路を保持状態にすることによって、入
力回路の誤動作を防止するという効果がある。
積回路内で雑音が発生するタイミングを検知し、そのタ
イミングで入力回路を保持状態にすることによって、入
力回路の誤動作を防止するという効果がある。
【図１】分図（ａ）は、本発明の第１の実施例の半導体
集積回路における入力回路の回路図である。 分図（ｂ）は、本発明の第１の実施例の半導体集積回路
における出力回路の一例の回路図である。
集積回路における入力回路の回路図である。 分図（ｂ）は、本発明の第１の実施例の半導体集積回路
における出力回路の一例の回路図である。
【図２】本発明の第１の実施例の動作に関連する信号の
タイミング図である。
タイミング図である。
【図３】本発明の第２の実施例の半導体集積回路におけ
る入力回路の回路図である。
る入力回路の回路図である。
【図４】本発明の第２の実施例の動作に関連する信号の
タイミング図である。
タイミング図である。
【図５】分図（ａ）は、従来の半導体集積回路における
入力回路の回路図である。 分図（ｂ）は、従来の半導体集積回路における出力回路
の一例の回路を示す図である。 分図（ｃ）は、従来の半導体集積回路の動作に関連する
信号のタイミング図である。
入力回路の回路図である。 分図（ｂ）は、従来の半導体集積回路における出力回路
の一例の回路を示す図である。 分図（ｃ）は、従来の半導体集積回路の動作に関連する
信号のタイミング図である。
【図６】従来の半導体集積回路における、雑音による誤
動作を説明するための信号波形図である。
動作を説明するための信号波形図である。
１ 制御回路
２ ＮＯＲ回路
３，７ ＮＡＮＤ回路
４，５，６，８ インバータ
Ｐ1 ，Ｐ2 ，Ｐ3 ＰＭＯＳトランジスタ
Ｎ1 ，Ｎ2 ，Ｎ3 ，ＴN ＮＭＯＳトランジスタ
Ｄ01〜Ｄ0n データ信号
Ｄn 出力信号
ＶIN 入力信号
ＶI 入力回路出力信号
Claims (2)
- 【請求項１】 外部からの入力信号を取り入れる入力回
路を有する半導体集積回路において、前記入力回路は、
前記半導体集積回路の出力端子の出力信号レベルの変化
を検知し、その変化の期間においては前記外部からの入
力信号を受けつけず、前記出力信号レベルの変化以前の
状態を保持するように動作することを特徴とする半導体
集積回路。 - 【請求項２】 外部からの入力信号を反転して出力する
インバータと、前記インバータと高位電源端子との間に
接続されたＰチャンネルＭＯＳ電界効果型トランジスタ
と、前記インバータとグランド端子との間に接続された
ＮチャンネルＭＯＳ電界効果型トランジスタと、制御信
号とデータ信号とを入力とし、前記ＰチャンネルＭＯＳ
電界効果型トランジスタのゲート電位を制御する信号お
よび前記ＮチャンネルＭＯＳ電界効果型トランジスタの
ゲート電位を制御する信号を出力する制御回路とからな
る入力回路を含み、前記制御回路は、前記データ信号の
全てがハイからロウに変化する時およびロウからハイに
変化する時のいずれか一方の時に、この変化に同期して
入力される前記制御信号によって、この制御信号のパル
ス幅の期間、前記インバータが高位電源端子およびグラ
ンド端子から切り離されるように、前記ＰチャンネルＭ
ＯＳ電界効果型トランジスタの導通状態および前記Ｎチ
ャンネルＭＯＳ電界効果型トランジスタの導通状態を制
御するように動作することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149088A JP2912053B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149088A JP2912053B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057139A true JPH057139A (ja) | 1993-01-14 |
| JP2912053B2 JP2912053B2 (ja) | 1999-06-28 |
Family
ID=15467439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149088A Expired - Lifetime JP2912053B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912053B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748024A (en) * | 1995-02-22 | 1998-05-05 | Fujitsu Limited | Level convertor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633896A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming wire |
| JPS6428661A (en) * | 1987-07-24 | 1989-01-31 | Konishiroku Photo Ind | Recording paper processor |
| JPH01186017A (ja) * | 1988-01-20 | 1989-07-25 | Nec Corp | 入力制御回路 |
-
1991
- 1991-06-21 JP JP3149088A patent/JP2912053B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633896A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming wire |
| JPS6428661A (en) * | 1987-07-24 | 1989-01-31 | Konishiroku Photo Ind | Recording paper processor |
| JPH01186017A (ja) * | 1988-01-20 | 1989-07-25 | Nec Corp | 入力制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748024A (en) * | 1995-02-22 | 1998-05-05 | Fujitsu Limited | Level convertor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2912053B2 (ja) | 1999-06-28 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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