DE10022785A1

DE10022785A1 - Bushalteschaltkreis mit Überspannungstoleranz

Info

Publication number: DE10022785A1
Application number: DE10022785A
Authority: DE
Inventors: David P Morrill
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1999-06-01
Filing date: 2000-05-10
Publication date: 2001-03-08
Also published as: JP4582865B2; JP2001042980A; US6150845A; TW518827B

Abstract

Die Erfindung betrifft einen auf CMOS-Transistoren basierenden Bushalteschaltkreis mit Überspannungstoleranz. Der Bushalteschaltkreis der vorliegenden Erfindung umfaßt zusätzlich zu dem üblichen Eingangsinverter (IV1) und dem Latch-Inverter (IV2) einen Leseschaltkreis (30) und einen Verteilerschaltkreis (40), die so ausgelegt sind, daß sie im Zusammenwirken Überspannungsereignisse blockieren, so daß die Überspannung nicht den Latch-Inverter (IV2) speist. Der Leseschaltkreis (30) umfaßt einen Komparator (31), der so ausgelegt ist, daß er das Potential einer Standard-Hochpotentialspeiseschiene mit dem Potential vergleicht, welches ein Signal hat, das dem Eingangsknoten (IN) des Bushalteschaltkreises zugeführt wird. Das höhere dieser beiden Potentiale wird verwendet, um den Verteilerschaltkreis (40) zu aktivieren, der seinerseits das höhere dieser beiden Signale mit einer Pseudo-Hochpotentialspeiseschiene (PR) verbindet. Die Pseudo-Hochpotentialspeiseschiene (PR) wird dazu verwendet, den Latch-Inverter (IV2) zu speisen, so daß der Latch-Inverter (IV2) während Überspannungsbedingungen nicht aktiviert wird, insbesondere wenn der Schaltkreis in seinem Hochimpedanzzustand ist. Der Bushalteschaltkreis kann in ähnlicher Weise auch dazu ausgelegt sein, daß er eine Unterspannungstoleranz aufweist.

Description

Hintergrund der Erfindung 1. Bereich der Erfindung

Die vorliegende Erfindung betrifft Halteschaltkreise für einen Bus (im folgenden als Bushalteschaltkreise bezeichnet). Insbe sondere betrifft die vorliegende Erfindung Bushalteschaltkrei se, die unter Einsatz einer Technologie hergestellt werden, die auf komplementärsymmetrischen Metalloxidhalbleitertransistoren (Complementary Metal Oxide Semiconductor (CMOS) transistors) basiert. Noch spezieller betrifft die vorliegende Erfindung auf CMOS-Transistoren basierende Bushalteschaltkreise, die entwor fen werden, um einen Schutz gegen unbeabsichtigtes Schalten oder Buskoppeln bereitstellen, das durch Überspannungsbedingun gen verursacht wird.

2. Beschreibung des Standes der Technik

Schaltkreisbusse werden eingesetzt, um elektrische Signale von gewünschter Amplitude und Stärke zwischen verschiedenartigen Rechenvorrichtungen und Ein-/Ausgabegeräten zu übertragen.

Schaltkreisbusse können zwei oder mehrere derartige Vorrichtun gen miteinander verbinden, sowohl wenn die Vorrichtungen in der Nähe zueinander, als auch wenn sie entfernt voneinander ange ordnet sind. Die Vorrichtungen, die mit Buszusammenschaltungen verbunden sind, umfassen Makrovorrichtungen wie Computer, Druc ker, Kommunikationsvorrichtungen und ähnliches. Sie umfassen auch innere Komponenten wie etwa Mikroprozessoren, Speicherzel len, etc.. Busse sind im allgemeinen einfache Leitungen aus leitendem Material, die eine schnelle Signalübertragung ermög lichen. Es ist jedoch notwendig, den Signalfluß durch einen Bus derart zu regulieren, daß der Signalaustausch und die Signal verarbeitung durch die verkoppelten Vorrichtungen geeignet ko ordiniert werden. Um dies zu bewerkstelligen, umfassen alle Vorrichtungen, die dazu vorgesehen sind, mit anderen gekoppel ten Vorrichtungen zu kommunizieren, Busschnittstelleneingangs- und -ausgangsschaltkreise. Diese Busschnittstellenschaltkreise sind so entworfen, daß sie die ausgehende Signalabgabe zu dem Bus zum Übertragen an eine andere Vorrichtung oder andere Vor richtungen und den eingehenden Signalempfang von derartigen an deren Vorrichtungen über den Bus regulieren.

Wenn eine Mehrzahl von Vorrichtungen mit einem Bus verbunden ist, ist es notwendig zu gewährleisten, daß zu einem bestimmten Zeitpunkt nur eine dieser Vorrichtungen Zugriff auf den Bus hat, damit man das Aussenden von gegensätzlichen Signalen ver meidet. Alle anderen mit dem Bus verbundenen Vorrichtungen müs sen gegenüber dem Bus in einem Hochimpedanzzustand sein, so daß keine unbeabsichtigte Signalübertragung stattfinden kann. Bei einem aktiven System muß somit zu diesem Zweck ein Busschnitt stellenschaltkreis zu einem beliebigen Zeitpunkt in jedem von drei definierten Zuständen sein können, d. h. er muß drei ver schiedene Funktionen ausüben können. Der erste Zustand ist eine erste Bus-Antriebsbedingung, die so ausgelegt ist, daß das Äquivalent eines logisch niedrigen Signals übertragen wird, der zweite Zustand ist eine zweite Bus-Antriebsbedingung, die so ausgelegt ist, daß das Äquivalent eines logisch hohen Signals übertragen wird, und der dritte Zustand ist das Äquivalent ei nes Hochimpedanz- oder Standbyzustands. Die Busschnittstellen schaltkreise, die dazu ausgelegt sind, die Signalübertragung über den Bus zu regulieren, sind im allgemeinen als Dreizu standspuffer (tristate buffers) bekannt.

Busschnittstellenschaltkreise können viele Formen annehmen. In einem typischen Standardbeispiel ist der Busschnittstellen schaltkreis einfach eine Kombination aus Inverter und Latch, wie sie in dem Beispiel von Fig. 1 gezeigt ist, und die dazu ausgelegt ist, ein Signal von ausreichendem Potential zum In vertieren und Übertragen zu empfangen. Insbesondere lehrt der Stand der Technik, einen Latch-Inverter (Verriegelungsinverter) IV2 antiparallel mit dem Eingangsinverter IV1 zu verkoppeln, wie in Fig. 1 für einen Bushalteschaltkreis 10 des Standes der Technik gezeigt. Die beiden Inverter IV1 und IV2 werden über die Hochpotentialspeiseschiene Vcc und die Niedrigpotential speiseschiene GND gespeist. Der Latch-Inverter IV2 ist dazu ausgelegt, den Eingangsinverter IV1 in seinem letzten Zustand, in dem er angetrieben wurde, zu verriegeln, wenn er in einer Dreizustands- oder "Z"-Impedanzbedingung ist, wodurch ein Bus halteschaltkreis erzeugt wird. Das bei IN eingehende Signal kann von einer mit dem Schaltkreis 10 verbundenen Schaltung ei ner besonderen Vorrichtung herrühren, wobei das Signal über den Knoten OUT dem Bus zuzuführen ist. Alternativ kann das Signal bei IN von dem Bus herrühren, wobei das Ausgangssignal bei OUT der Schaltung der gekoppelten Vorrichtung zugeführt wird.

Unter bestimmten Bedingungen kann ein Signal, das dem Eingang des Busschnittstellenschaltkreises 10 zugeführt wird, ein Po tential haben, das von dem Potentialbereich abweicht, in dem zu arbeiten der Inverter ausgelegt ist. Dies ist ein Punkt von wachsender Bedeutung, da Vorrichtungen mit unterschiedlichen Potentialbereichen häufig über einen gemeinsamen Bus miteinan der verkoppelt werden. Unter bestimmten Umständen, und insbe sondere, wenn der Latch-Inverter IV2 ein CMOS-Inverter ist, kann ein überschüssiges Potential an dem Ausgangsknoten dieses Inverters ein Einschalten beider CMOS-Transistoren bewirken, so daß ein bedeutender Leckstrom zwischen den Schienen Vcc und GND fließt.

Es ist wohlbekannt, daß die zwischen Vorrichtungen übertragenen Signale in digitalen Systemen entweder als logisch hochpegelig (oder "1" oder "EIN") oder als logisch niedrigpegelig (oder "0" oder "AUS") eingeordnet werden. Das bestimmte Signalpotential, das definiert, ob ein logisch hohes oder ein logisch tiefes Si gnal ausgesandt wird, hängt von den Halbleiterbauteilen ab, die die Verschaltung bilden, die mit diesem Aussenden im Zusammen hang steht. Die gebräuchlichsten Schaltkreisanordnungen, die verwendet werden, um digitale Signale zu erzeugen, umfassen un ter anderem CMOS-Logik und Transistor-Transistor-Logik (TTL). Diese logischen Anordnungen arbeiten unterschiedlich, als Funk tion des Pegelabstands zwischen dem logisch hohen Signal und dem logisch niedrigen Signal.

Bei CMOS-Logik, die hauptsächlich auf der Verwendung von rela tiv langsamen, wenig Leistung verbrauchenden MOS-Transistoren basiert, wird ein logisch niedriges Signal im allgemeinen in dem Bereich unterhalb von etwa 0,6 Volt (V) über einer Niedrig potentialspeiseschiene GND ausgebildet, die auf 0,0 V liegen kann. Ein logisch hohes Signal wird im allgemeinen im Bereich von Vcc bis Vcc-0,6 V ausgebildet, wobei Vcc bei einer nominel len Zufuhr von 5 Volt zwischen 4,5 V und 5,5 V variieren kann, oder bei einer nominellen Zufuhr von 3,3 Volt zwischen 3,0 V und 3,6 V variieren kann. Bei einer 3,3-Volt-Zufuhr muß der Pe gelabstand zwischen Hoch und Niedrig daher mindestens 2,4 Volt betragen, um zu gewährleisten, daß ein erwünschter Wechsel zwi schen einem logisch niedrigen und einem logisch hohen Signal auftritt. Entsprechend kann bei einem System, das auf 3,3 Volt basiert, ein Signal, das von einer Vorrichtung empfangen wird, die ein nominelles Potential von 5 Volt auf ihrer Schiene hat, das System überlasten. Somit muß man beim Zusammenfügen von 5-Volt- und 3-Volt-Systemen wie auch beim Zusammenfügen anderer Systeme mit ungleichen Spannungszufuhren logische Potentiale außerhalb des beabsichtigen Bereichs berücksichtigen. Dies ist insbesondere bei einem auf CMOS-Transistoren basierenden Inver ter der Fall, der ein Dreizustands-Bushalteschaltkreis ist. Wenn der betreffende Inverter durch eine 3,3-Volt- Hochpotentialspeiseschiene gespeist wird und das Eingangssignal in diesen Inverter beispielsweise das Schienenpotential über schreitet, tritt eine Überspannungsbedingung auf, und der In verter kann unbeabsichtigt aktiviert werden, so daß er ein Si gnal leitet, oder er wird sonstwie Strom zwischen den Hochpo tential- und Niedrigpotentialspeiseschienen leiten, wie etwa der Inverter IV2 aus Fig. 1.

Die wachsende Wahrscheinlichkeit von Überspannungsbedingungen beim Eingang des Eingangsinverters wegen des zunehmenden Ver koppelns von Vorrichtungen mit unterschiedlichem Potential macht eine Lösung erforderlich. Da in dem Bushalteschaltkreis 10 aus Fig. 1 Überspannungsbedingungen auftreten können, wurden Abfangelemente wie etwa eine Schottky-Diode SD zwischen dem Ausgang des Rückkopplungs-Latch-Inverters IV2 und dem Eingangs inverter lvi verwendet, siehe den zweiten Bushalteschaltkreis 11, der in Fig. 2 gezeigt ist. Insbesondere wenn eine Überspan nungsbedingung am Eingang IN auftritt, blockt die Schottky- Diode dieses überschüssige Potential davon ab, über den Inver ter IV2 eine Leckstrombedingung zu bewirken. Wenn der Schalt kreis 11 durch ein relativ niedriges Zufuhrpotential wie bei spielsweise 3,3 V gespeist wird, kann es leicht einer Überspan nungsbedingung ausgesetzt sein, wenn es an IN mit einer auf 5 V basierenden Vorrichtung verkoppelt wird. Da viele Schottky-Dio den Einschaltschwellenpotentiale von etwa 0,4 V haben, zieht der Abfall über die Diode ein ansonsten logisch hohes Potential an dem Eingang von IV1 unter das nominelle 3,3 V-Potential von Vcc.

Gewöhnlich beeinträchtigt diese Art Abfall den Betrieb des Ein gangsinverters IV1 nicht wesentlich, da ein Schieneneingang nur auf etwa 2,9 V reduziert wird - dies ist deutlich innerhalb der Erfordernisse eines auf 3,3 V basierenden MOS-Transistors. Schottky-Dioden werden jedoch unter Verwendung von Bipolartran sistor-Herstellungsprozessen hergestellt. Diese Prozesse sind teurer und zeitaufwendiger als die bei CMOS-Strukturen einge setzten, insbesondere wenn nur eine einzige Vorrichtung als Teil eines Schaltkreises benötigt wird. Daher ist es wünschens wert, eine auf CMOS-Transistoren basierende Struktur zu haben, die eine Einrichtung umfaßt, um auf die Überspannungsbedingung zu reagieren. Eine solche Vorrichtung könnte ein als Diode ver schalteter MOS-Transistor sein. Der Abfall über eine solche Vorrichtung kommt jedoch 1,0 V nahe und kann daher bewirken, daß das Potential am Eingang von IV1 geringer ist als das, wel ches für den richtigen Betrieb benötigt wird, um entweder ein Hochsetzen oder Herunterziehen ohne gleichzeitige Leitung da durch hervorzurufen. Benötigt wird ein nur auf CMOS- Transistoren basierender Bushalteschaltkreis, der zur Verwen dung bei Anwendungen mit mehreren unterschiedlichen Zufuhrpo tentialen geeignet ist.

Das für Nguyen et al. erteilte US-Patent Nr. 5,828,233 be schreibt einen auf CMOS-Transistoren basierenden Bushalte schaltkreis zur Verwendung bei Bedingungen mit gemischten Si gnalen. Nguyen verwendet offenbar ein passives System aus MOS- Transistoren, die zum Auslösen des Blockierens der Bedingung Überspannungen am Eingang erfordern, die größer als ein Schwel lenpotential Vt sind. Bei MOS-Transistoren beträgt dieses Vt etwa 0,7 V. In ähnlicher Weise muß das Eingangspotential unter halb des Potentials von Vcc um dasselbe Potential Vt fallen, bevor der Bushalteschaltkreis beginnt, auf das Eingangssignal zu antworten. Natürlich ist ein Potentialbereich von etwa 1,4 V, während dessen der Betrieb des Bushalteschaltkreises nicht eindeutig definiert ist, nicht zu akzeptieren.

Benötigt wird daher ein Bushalteschaltkreis mit ausschließlich CMOS-Transistoren, der ein aktives System zum Auflösen von Überspannungsbedingungen hat, insbesondere im Hinblick auf das Verkoppeln von Systemen mit unterschiedlichen Zufuhrpotentia len. Benötigt wird auch ein derartiger Schaltkreis, der relativ nahe an dem Zufuhrpotential für den Bushalteschaltkreis akti viert wird, um auf Überspannungsbedingungen zu reagieren. Fer ner wird ein derartiger aktiver Schaltkreis benötigt, der auf Eingangssignalveränderungen nach dem Erfassen einer Überspan nungsbedingung mit minimaler Verzögerung antwortet. Ein solcher Schaltkreis muß ferner in allen drei Betriebszuständen während Standardpotentialbedingungen wirksam bleiben.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, einen Bushalte schaltkreis mit ausschließlich CMOS-Transistoren bereitzustel len, der ein aktives System zum Auflösen von Überspannungsbe dingungen hat, insbesondere im Hinblick auf das Verkoppeln von Systemen mit unterschiedlichen Zufuhrpotentialen. Zur Aufgabe der vorliegenden Erfindung gehört es auch, einen solchen Schaltkreis bereitzustellen, der relativ nahe an dem Zufuhrpo tential für den Bushalteschaltkreis aktiviert werden kann, um auf Überspannungsbedingungen zu reagieren. Ferner gehört zur Aufgabe der vorliegenden Erfindung das Bereitstellen eines sol chen aktiven Schaltkreises, der nach dem Erfassen einer Über spannungsbedingung auf Eingangssignalveränderungen mit minima ler Verzögerung antwortet. Der Schaltkreis der vorliegenden Er findung bleibt in allen drei Betriebszuständen während Stan dardpotentialbedingungen wirksam. Ferner kann er verwendet wer den, um auf Überspannungsbedingungen zu reagieren, die in den oder aus dem Bus geleitet werden. Eine Variante des toleranten Bushalteschaltkreises der vorliegenden Erfindung ist ein unter spannungstoleranter Bushalteschaltkreis zum Aufrechterhalten des Schaltkreises in einem Hochimpedanzzustand während Unter spannungsbedingungen, wenn solche auftreten.

Diese und andere Aufgaben werden bei der vorliegenden Erfindung dadurch erreicht, daß der Latch-Inverter des Standes der Tech nik mit einer Pseudo-Speiseschiene verkoppelt wird, die mit ei nem Blockiermechanismus versehen ist, der verhindert, daß Über spannungspotentiale die Standard-Hochpotentialspeiseschiene er reichen. Der Blockiermechanismus umfaßt einen Leseschaltkreis zum Erfassen, ob die Eingangsspannung des Schaltkreises größer als die der Hochpotentialspeiseschiene ist. Der Leseschaltkreis arbeitet so, daß er gewährleistet, daß das Signal mit höherem Potential der Pseudo-Hochpotentialschiene zugeführt wird. Diese Pseudo-Hochpotentialschiene wird ihrerseits mit dem Hochpoten tialknoten des Rückkopplungs-Latch-Inverters verbunden, so daß das Eingangspotential für diesen Inverter nicht größer als das Potential seines Hochpotentialknotens sein kann.

Der Leseschaltkreis kann vorzugsweise eine Art von Komparator sein, wie etwa ein differentieller Komparator. Die Verwendung eines derartigen Komparators führt dazu, daß das der durch die Überspannung hervorgerufene Spannungsunterschied, der durch den Schaltkreis der vorliegenden Erfindung abgeblockt werden kann, wesentlich verringert wird, so daß ein gleichzeitiges Leiten oder eine unerwünschte Signalaussendung minimiert werden. Wäh rend das bestimmte Auslösepotential ausgewählt werden kann, wurde insbesondere ermittelt, daß ein Unterschied von nur etwa 0,25 V bewirkt, daß die vorliegende Erfindung zum Zweck des Ab blockens der Übertragung dieser Überspannungsbedingung auf die Hochpotentialschiene des Latch-Inverters aktiviert wird.

Der Blockiermechanismus der vorliegenden Erfindung umfaßt auch einen Verteilerschaltkreis zum Verkoppeln der Pseudo-Hochpoten tialschiene mit dem Signal höheren Potentials von entweder der Standard-Hochpotentialspeiseschiene oder dem Eingang des Schaltkreises. Der Verteilerschaltkreis wird mit der Kompara torstufe des Schaltkreises verbunden und aktiviert wahlweise den Schaltkreiszweig, der mit dem Zufuhrknoten mit dem größeren Potential verbunden ist. Das Ergebnis des Verbindens des Lese schaltkreises und des Verteilerschaltkreises mit den bisherigen Bushalte- und Latch-Invertern der CMOS-Bushalteschaltkreise des Standes der Technik ist, daß der Hochimpedanzzustand trotz ei ner Überspannungsbedingung am Eingang aufrechterhalten werden kann. Es sei darauf hingewiesen, daß in ähnlicher Weise auf ei ne Unterspannungsbedingung reagiert werden kann, wenn man einen Blockiermechanismus der beschriebenen Art verwendet. In diesem Falle würde jedoch der Leseschaltkreis das niedrigere Potential von den Potentialen, die mit der Standard-Niedrigpotentialspei seschiene und dem Eingang des Bushalteschaltkreises verbunden sind, einer Pseudo-Niedrigpotentialschiene zuführen. Auf diese Weise wird der Latch-Schaltkreis in einem Hochimpedanzzustand belassen, und es tritt kein gleichzeitiges Leiten durch den In verter während einer Unterspannungsbedingung auf, sollte eine solche auftreten.

Diese und weitere Vorteile werden beim Studium der folgenden ausführlichen Beschreibung der Ausführungsform der Erfindung, der begleitenden Zeichnungen und der angefügten Ansprüche er sichtlich.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein schematisches Schaubild eines Bushalteschalt kreises des Standes der Technik mit einem Eingangsin verter und einem Rückkopplungs-Latch-Inverter.

Fig. 2 ist ein schematisches Schaubild eines Bushalteschalt kreises des Standes der Technik mit einer blockieren den Schottky-Diode.

Fig. 3 ist ein Blockschaubild des Bushalteschaltkreises der vorliegenden Erfindung, das einen Leseschaltkreis und einen Verteilerschaltkreis in einer überspannungsto leranten Anordnung zeigt.

Fig. 4 ist ein schematisches Schaubild des Bushalteschalt kreises der vorliegenden Erfindung mit ausschließlich CMOS-Transistoren in einer überspannungstoleranten Anordnung, das Details des Leseschaltkreises und des Verteilerschaltkreises zeigt.

Fig. 5 ist ein schematisches Schaubild des Bushalteschalt kreises der vorliegenden Erfindung mit ausschließlich CMOS-Transistoren in einer unterspannungstoleranten Anordnung, das Details des Leseschaltkreises und des Verteilerschaltkreises zeigt.

Fig. 6 ist ein Graph, der den bedeutenden Leckstrom zeigt, der sich durch den Latch-Inverter des Bushalteschalt kreises des Standes der Technik aus Fig. 1 während ansteigender Überspannungsbedingungen entwickelt.

Fig. 7 ist ein Graph, der den minimalen Leckstrom zeigt, der sich durch den Latch-Inverter des vorliegenden Bus halteschaltkreises aus Fig. 4 während ansteigender Überspannungsbedingungen entwickelt.

Ausführliche Beschreibung der bevorzugten Ausführungsformen

Wie in Fig. 3 gezeigt, umfaßt ein Bushalteeingangsschaltkreis 20 der vorliegenden Erfindung einen Leseschaltkreis 30, der da zu ausgelegt ist, die Potentiale zu vergleichen, die an der Hochpotentialspeiseschiene Vcc einerseits angelegt sind und an dererseits am Eingangsknoten IN angelegt sind. Es sei darauf hingewiesen, daß der Knoten IN mit einem Bus zum Empfang von Signalen oder mit einer internen Verschaltung zur Signalüber tragung an den Bus verbunden werden kann. Der Leseschaltkreis 30 ist mit Vcc und IN verbunden und kann vorzugsweise einen differentiellen Komparator umfassen, der unter Bezug auf Fig. 4 beschrieben werden wird. Der Bushalteschaltkreis 20 umfaßt fer ner einen Verteilerschaltkreis 40, der mit IN, Vcc und dem Le seschaltkreis 30 verbunden ist. Der Verteilerschaltkreis 40 ist so ausgelegt, daß er das mit einer Pseudo-Hochpotentialschiene PR verbundene Potential als Funktion des Ausgangs des Lese schaltkreises 30 definiert. Genauer verbindet der Verteiler schaltkreis 40 die Schiene PR entweder mit Vcc oder IN, abhän gig davon, welches der beiden auf einem höheren Potential liegt. Die Pseudoschiene PR wird ihrerseits mit dem Hochpoten tialknoten des Latch-Inverters IV2 verbunden, so daß der Poten tialunterschied zwischen dem Eingangsknoten und dem Hochpoten tialknoten des Inverters IV2 immer fest ist, so daß ein gleich zeitiges Leiten blockiert wird. Der Eingangsinverter IV1 kann weiter in der selben Weise betrieben werden, wie es hinsicht lich des Standes der Technik beschrieben wurde.

Ein bevorzugtes detailliertes Design des Bushalteschaltkreises 20 der vorliegenden Erfindung für Oberspannungstoleranz ist in Fig. 4 gezeigt. In dieser Struktur umfaßt der Eingangsinverter IV1 einen Pull-up-PMOS-Transistor (PMOS-Transistor zum Hochzie hen eines Potentials) M0 und einen Pulldown-NMOS-Transistor (NMOS-Transistor zum Herunterziehen eines Potentials) M1, deren Gates mit dem Schaltkreiseingang IN verbunden sind, und deren Drains mit dem Schaltkreisausgang OUT verbunden sind. Die Sour ce von M0 ist mit der Hochpotentialspeiseschiene Vcc, die einen bestimmten definierten nominellen Wert hat, verbunden, und die Source von M1 ist mit der Niedrigpotentialspeiseschiene GND verbunden. Die Drains von M0 und M1 sind außerdem mit dem Ein gang des Latch-Inverters IV2 verbunden, der aus einem NMOS- Transistor M2 und einem PMOS-Transistor M3 gebildet ist. Die Drains der Transistoren M2 und M3 sind zu Zwecken des Verrie gelns in einer dem Fachmann wohlbekannten Art und Weise mit IN verbunden. Die Source von M2 ist mit GND verbunden. Anders als bei dem Design des Bushalteschaltkreises 10 des Standes der Technik ist die Source von Transistor M3 aus Gründen, die in Bezug auf Fig. 3 beschrieben wurden, mit der Pseudoschiene PR verbunden, anstatt daß sie direkt mit Vcc verbunden ist.

Weiter unter Bezug auf Fig. 4 umfaßt der Schaltkreis 20, wie zuvor erwähnt, einen neuartigen Leseschaltkreis 30 und einen neuartigen Verteilerschaltkreis 40. Der Leseschaltkreis 30 um faßt einen Komparator 31, eine Komparatorverstärkerstufe 32, und optionale Lesesignalinverter IV3 und IV4. Der Komparator 31 ist vorzugsweise ein differentieller Komparator, der wie folgt angeschlossen ist. Der immer eingeschaltete Transistor M12 ist mit der stabilen unabhängigen Spannungszufuhr V1 verbunden, um für den differentiellen Komparator Strom bereitzustellen. Auch wenn die Zufuhr V1 Eigenschaften einer Stromabfuhr hat, ist der Kompromiß vorzuziehen, daß der Schaltkreis 20 vor gleichzeiti gem Leiten in einer Überspannungssituation bewahrt wird.

Das Gate des ersten differentiellen NMOS-Transistors M14 ist mit Vcc verbunden, so daß er immer eingeschaltet ist. Das Gate des zweiten differentiellen NMOS-Transistors M13 ist mit IN verbunden, so daß sein Betrieb durch das Potential an diesem Knoten bestimmt wird. Die Sources der Transistoren M13 und M14 sind mit dem Drain des immer eingeschalteten Zufuhrtransistors M12 verbunden. Das Drain von Transistor M14 ist mit den Gates der PMOS-Transistoren M15 und M16 verbunden, so daß diese immer eingeschaltet sind, wobei ihre Gates mit Vcc verbunden sind. Das Drain von Transistor M15 ist mit dem Drain von Transistor M13 verbunden, während das Drain von Transistor M16 mit dem Drain des immer eingeschalteten Transistors M14 verbunden ist. Es sei darauf hingewiesen, daß die Drains der Transistoren M13 und M15 auch mit der noch zu beschreibenden Komparatorverstär kerstufe 32 verbunden sind.

Das Paar der differentiellen PMOS-Transistoren M15 und M16 stellt den vollen differentiellen Signalausgang des Schaltkrei ses 31 als Funktion der Signale bereit, die über IN dem Gate des Transistors M13 zugeführt werden. Insbesondere ist, wenn IN auf einem logisch hohen Pegel ist, sei dieser logisch hohe Pe gel auf Vcc oder einem höheren Potential, der Transistor M13 eingeschaltet, so daß er den Ausgang des Komparators 31 auf ei nen logisch niedrigen Pegel herunterzieht. Dieser Ausgang des Komparators 31 ist mit der Verstärkerstufe 32 verbunden, die den NMOS-Transistor M9 und den PMOS-Transistor M10 umfaßt. Der immer eingeschaltete NMOS-Transistor M9 gewährleistet, daß das Aktivieren des Transistors M10 das Signal aus dem Komparator 31 steuert, dadurch, daß sein Gate mit diesem Ausgang und seine Source mit Vcc verbunden ist. Der Eingang des aus den Transi storen M6 und M7 gebildeten Inverters IV3 ist mit dem Ausgang der Verstärkerstufe 32 verbunden, so daß er dieses Signal in vertiert. Die Source des PMOS-Transistors M7 ist mit Vcc ver bunden, und sein Drain ist mit dem Drain des Pulldown-NMOS- Transistors M6 verbunden. Schließlich ist der Eingang des In verters IV4, der den Pseudoschienen-Pull-up-Transistor M5 und den Pulldown-Transistor M4 umfaßt, mit dem Ausgang von IV3 ver bunden, und sein Ausgang ist mit dem Verteilerschaltkreis 40 in einer noch zu beschreibenden Weise verbunden. Es ist wichtig, darauf hinzuweisen, daß die Source des Transistors M5 mit der Pseudoschiene PR verbunden ist, anstatt daß sie mit Vcc verbun den ist, um so zu gewährleisten, daß der Verteilerschaltkreis 40 in passender Weise das Verkoppeln des Knotens mit höherem Potential mit PR bewirkt.

Weiter unter Bezug auf Fig. 4 arbeitet der Verteilerschaltkreis 40 so, daß er gemäß dem Design des Leseschaltkreises 30 entwe der Vcc oder IN mit der Pseudoschiene PR verbindet. Insbesonde re umfaßt der Verteilerschaltkreis 40 einen ersten PMOS-Ver teilertransistor M8 und einen zweiten PMOS-Verteilertransistor M11. Das Gate des Transistors M8 ist mit dem Ausgang des Inver ters IV4 des Leseschaltkreises verbunden, seine Source ist mit Vcc verbunden, und sein Drain ist mit PR verbunden. Das Gate des Transistors M11 ist mit Vcc verbunden, seine Source ist mit IN verbunden, und sein Drain ist mit PR verbunden. Im wesentli chen ist es so, daß wenn der Transistor M8 aktiviert wird, die Pseudoschiene PR während Nichtüberspannungsbedingungen mit Vcc verbunden ist. Wenn der Transistor Mil aktiviert wird, wird während der Überspannung die Pseudoschiene PR mit IN verbunden.

Im Betrieb stellt der Bushalteschaltkreis 20 der vorliegenden Erfindung eine Überspannungstoleranz in der folgenden Weise be reit. Während die Inverter IV1 und IV2 während des zu erwarten den logisch niedrigen Pegels, des logisch hohen Pegels und der Hochimpedanzzustände in üblicher Weise arbeiten, blockiert der Rest des Schaltkreises 20 Probleme ab, die mit der Überspannung zusammenhängen. Insbesondere wirken die Transistoren M8 und M11 so, daß sie die bei IN eingehende Überspannung auf die Schiene PR leiten, so daß die dem Inverter IV2 zugeführte Spannung auf dem höheren der beiden Potentiale von Vcc und IN gehalten wird. Bei jedem Hochpotentialeingang, ob eine Überspannungsbedingung herrscht oder nicht, ist das Gate von M3 logisch niedrig, so daß jede anfängliche Überspannung auf PR übertragen wird.

Die Transistoren M9/M10 der Verstärkerstufe 32 und die Transi storen M12 bis M16 des Komparators 31 erfassen, ob das Potenti al bei IN größer ist als bei Vcc. Dadurch wird der Transistor M13 eingeschaltet, der seinerseits den Verstärkertransistor M10 aktiviert. Ein logisch hohes Signal am Eingang von IV3 erzeugt ein logisch niedriges Signal am Eingang des Inverters IV4, so daß der Ausgang des Inverters IV4 am Gate von M8 dem Potential auf PR entspricht. Wenn das Eingangspotential bei IN im Ver gleich zu dem Potential auf Vcc ein Überspannungspotential ist, wird der Transistor M8 ausgeschaltet, wodurch das Verkoppeln des Hochpotentialknotens des Latch-Inverters IV2 über die Pseu doschiene PR zu der Niedrigpotentialspeiseschiene Vcc blockiert wird. Gleichzeitig wird bei einer Überspannungsbedingung mit ausreichendem Spannungsunterschied der Transistor M11 akti viert, so daß die Pseudoschiene PR mit IN verbunden wird. Schließlich wird unter normalen Betriebsbedingungen das Gate von M8 in den niedrigen Zustand getrieben, wodurch unter geeig neten Bedingungen PR und Vcc miteinander verbunden werden.

Während die vorliegende Erfindung hauptsächlich auf die Über spannungstoleranz eines Bushalteschaltkreises gerichtet ist, sei darauf hingewiesen, daß dieselben Merkmale verwendet werden können, um einen Schutz gegenüber Unterspannungsbedingungen un ter entsprechenden Umständen zu gewährleisten. Wie in Fig. 5 dargestellt, umfaßt ein Bushalteschaltkreis 200 mit Unterspan nungstoleranz wie zuvor einen Standardeingangsinverter IV1 und einen Latch-Inverter IV2. Um einen Schutz gegen eine Unterspan nungsbedingung zu gewährleisten, wird der Niedrigpotentialkno ten des Inverters IV2 über die Source des NMOS-Transistors M2 mit der Pseudo-Niedrigpotentialschiene PRN verbunden. Die Schiene PRN wird wie gezeigt mit dem Unterspannungsleseschalt kreis 300 und dem Unterspannungsverteilerschaltkreis 400 ver bunden. Im einzelnen ist der Ausgang des Inverters IV6 mit dem Gate des NMOS-Blockiertransistors M17 verbunden, so daß ein lo gisch niedriger Ausgang aus IV6 das Verkoppeln von PRN mit GND blockiert, wenn das Potential auf IN niedriger ist als das Po tential, das auf der Niedrigpotentialspeiseschiene GND liegt. Gleichzeitig verbindet der Transistor M18 PRN mit IN, so daß kein gleichzeitiges Leiten über IV2 erfolgt. Im normalen Be trieb ist der Ausgang von IV6 logisch hoch, wodurch M17 einge schaltet wird und gewährleistet wird, daß PRN direkt mit GND verbunden ist.

Der Rest des Schaltkreises arbeitet in einer im wesentlichen gleichen, aber umgekehrten Weise wie der unter Bezug auf Fig. 4 ausführlich beschriebene Schaltkreis. Zusammenfassend umfaßt der Leseschaltkreis 300 einen Komparator 301 mit Transistoren M19 bis M22, die so angeordnet sind, daß der Transistor M21 das Signal steuert, das dem Verstärkertransistor M24 der Verstär kerstufe 302 zugeführt wird. Der Ausgang aus dieser Stufe wird dem Eingang des Inverters IV5 zugeführt, der aus Transistoren M25 und M26 gebildet ist. Der Ausgang des Inverters IV5 wird mit dem Eingang des Inverters IV6 verbunden, der aus den Tran sistoren M27 und M28 gebildet ist, die so angeordnet sind, daß die Source des NMOS-Transistors M28 mit der Pseudo-Niedrigpo tentialschiene PRN verbunden ist.

Die Vorteile der vorliegenden Erfindung, was den überspan nungstoleranten Bushalteschaltkreis 20 aus Fig. 4 betrifft, können in einem Vergleich der I-V-Kurven für diesen Schaltkreis 20 und für den Bushalteschaltkreis 10 des Standes der Technik aus Fig. 1 gesehen werden.

Im einzelnen stellt Fig. 6 in der Kurve 50 den Strom durch den Schaltkreis 10 dar, wobei nur die Inverter IV1 und IV2 in der beschriebenen Weise verwendet werden, wenn das Potential auf Vcc nominell 3,3 V beträgt, und wenn der Schaltkreis 10 in ei nem Hochimpedanzzustand ist. Man sieht, daß der Strom bei etwa 4 V abrupt ansteigt, auf etwa 9 Milliampere, wenn das Eingangs potential auf IN etwa 5 V beträgt. Die vorliegende Erfindung aus Fig. 4 stellt andererseits ein wirksames Blockieren des. Stroms durch den Schaltkreis 20 während Überspannungsbedingun gen bereit. Wie in Fig. 7 mittels der Kurve 60 dargestellt, be schränkt der Schaltkreis 20 den Strom durch ihn, wenn er in ei nem Hochimpedanzzustand ist, die Hochpotentialspeiseschiene Vcc nominell auf 3,3 V liegt und eine Überspannung angelegt wird. Nach einer sehr kleinen anfänglichen Stromschwankung während des Schalten des Signals von einem logisch niedrigen Pegel (0,0 V) zu einem logisch hohen gibt es im wesentlichen keinen Strom mehr durch den Schaltkreis, wenn das Potential auf IN 3,3 V überschreitet. Das Blockieren des Leseschaltkreises 30 im Zusammenwirken mit dem Verteilerschaltkreis 40, die in der in Fig. 4 gezeigten und unter Bezug auf diese beschriebenen Weise mit dem Latch-Inverter IV2 verbunden sind, ist ersichtlich im Vergleich zum Bushalteschaltkreis des Standes der Technik be sonders wirksam.

Claims

1. Überspannungstoleranter Bushalteschaltkreis, der dazu aus gelegt ist, in drei Funktionen zu arbeiten, darunter in einem Hochimpedanzzustand, mit einem Eingangsknoten und mit einem Ausgangsknoten, wobei der Bushalteschaltkreis ein auf CMOS- Transistoren basierender Schaltkreis ist, der zwischen einer Hochpotentialspeiseschiene (Vcc) und einer Niedrigpotential speiseschiene (GND) verbindbar ist, wobei der Schaltkreis um faßt:

a) einen Eingangsinverter (IV1), von dem ein Eingang mit dem Eingangsknoten (IN) verbunden ist und ein Ausgang mit dem Aus gangsknoten (OUT) verbunden ist, wobei der Eingangsinverter (IV1) durch die Hochpotentialspeiseschiene (Vcc) gespeist wird;
b) einen Latch-Inverter (IV2), von dem ein Eingang mit dem Ausgangsknoten (OUT) verbunden ist und ein Ausgang mit dem Ein gangsknoten (IN) verbunden ist;
c) einen Leseschaltkreis (30), der mit dem Eingangsknoten (IN) und der Hochpotentialspeiseschiene (Vcc) verbunden ist; und
d) einen Verteilerschaltkreis (40), der mit dem Leseschalt kreis (30) und dem Eingangsknoten (IN) verbunden ist, wobei der Leseschaltkreis (30) und der Verteilerschaltkreis (40) zusammenwirkend eine Pseudo-Hochpotentialspeiseschiene (PR) bereitstellen, deren Potential das höhere von einerseits dem Potential, auf dem der Eingangsknoten liegt, oder anderer seits dem Potential, auf dem die Hochpotentialspeiseschiene liegt, ist, wobei die Pseudo-Hochpotentialspeiseschiene (PR) den Latch-Inverter (IV2) speist.

2. Bushalteschaltkreis nach Anspruch 1, bei dem der Lese schaltkreis (30) umfaßt:

a) einen Komparatorschaltkreis (31), von dem ein erster Ein gang mit der Hochpotentialspeiseschiene (Vcc) verbunden ist und ein zweiter Eingang mit dem Eingangsknoten (IN) verbunden ist;
b) eine Verstärkerstufe (32), von der ein Eingang mit einem Ausgang des Komparatorschaltkreises (31) verbunden ist; und
c) eine Inverterstufe (IV3, IV4), von der ein Eingang mit ei nem Ausgang der Verstärkerstufe (32) verbunden ist und ein Aus gang mit einem Eingang des Verteilerschaltkreises (40) verbun den ist.

3. Bushalteschaltkreis nach Anspruch 2, bei dem der Kompara torschaltkreis (31) umfaßt:

a) einen ersten NMOS-Transistor (M14), dessen Gate der erste Eingang des Komparatorschaltkreises (31) ist;
b) einen zweiten NMOS-Transistor (M13), dessen Gate der zwei te Eingang des Komparatorschaltkreises (31) ist;
c) einen ersten PMOS-Transistor (M16), dessen Gate und Drain mit dem Drain des ersten NMOS-Transistors (M14) verbunden sind, und dessen Source mit der Hochpotentialspeiseschiene (Vcc) ver bunden ist; und
d) einen zweiten PMOS-Transistor (M15), dessen Gate mit dem Drain des ersten NMOS-Transistors (M14) verbunden ist, dessen Source mit der Hochpotentialspeiseschiene (Vcc) verbunden ist, und dessen Drain mit dem Drain des zweiten NMOS-Transistors (M13) verbunden ist.

4. Bushalteschaltkreis nach Anspruch 3, bei dem die Verstär kerstufe (32) einen PMOS-Transistor (M10) umfaßt, dessen Gate mit dem Drain des zweiten NMOS-Transistors (M13) des Kompara torschaltkreises (31) verbunden ist, und dessen Source mit der Hochpotentialspeiseschiene (Vcc) verbunden ist.

5. Bushalteschaltkreis nach Anspruch 4, bei dem die Inverter stufe (IV3, IV4) umfaßt:

a) einen ersten Inverter (IV3), der einen Eingangsknoten, der mit dem Drain des PMOS-Transistors (M10) der Verstärkerstufe verbunden ist und einen PMOS-Transistors (M7) umfaßt, dessen Source mit der Hochpotentialspeiseschiene (Vcc) verbunden ist; und
b) einen zweiten Inverter (IV4), wobei ein Ausgang des ersten Inverters (IV3) mit einem Eingang des zweiten Inverters (IV4) verbunden ist, wobei der zweite Inverter (IV4) einen PMOS-Tran sistor (M5) umfaßt, der mit der Pseudo-Hochpotentialspeise schiene (PR) verbunden ist, und wobei ein Ausgang des zweiten Inverters (IV4) mit dem Verteilerkreis (40) verbunden ist.

6. Bushalteschaltkreis nach Anspruch 5, bei dem der Vertei lerschaltkreis (40) umfaßt:

a) einen ersten PMOS-Transistor (M8), dessen Gate mit dem Ausgang des zweiten Inverters (IV4) des Leseschaltkreises (30) verbunden ist, dessen Source mit der Hochpotentialspeiseschiene (Vcc) verbunden ist, und dessen Drain mit der Pseudo-Hochpoten tialspeiseschiene (PR) verbunden ist; und
b) einen zweiten PMOS-Transistor (M11), dessen Gate mit der Hochpotentialspeiseschiene (Vcc) verbunden ist, dessen Source mit dem Eingangsknoten (IN) verbunden ist, und dessen Drain mit der Pseudo-Hochpotentialspeiseschiene (PR) verbunden ist.

7. Unterspannungstoleranter Bushalteschaltkreis, der dazu ausgelegt ist, in drei Zuständen zu arbeiten, darunter einem Hochimpedanzzustand, einem Eingangsknotenzustand und einem Aus gangsknotenzustand, wobei der Bushalteschaltkreis ein auf CMOS- Transistoren basierender Schaltkreis ist, der zwischen einer Hochpotentialspeiseschiene (Vcc) und einer Niedrigpotential speiseschiene (GND) verbindbar ist, wobei der Schaltkreis um faßt:

a) einen Eingangsinverter (IV1), von dem ein Eingang mit dem Eingangsknoten (IN) verbunden ist und ein Ausgang mit dem Aus gangsknoten (OUT) verbunden ist, wobei der Eingangsinverter durch die Hochpotentialspeiseschiene (Vcc) gespeist wird;
b) einen Latch-Inverter (IV2), von dem ein Eingang mit dem Ausgangsknoten (OUT) verbunden ist und ein Ausgang mit dem Ein gangsknoten (IN) verbunden ist;
c) einen Leseschaltkreis (300), der mit dem Eingangsknoten (IN) und der Niedrigpotentialspeiseschiene (GND) verbunden ist; und.
d) einen Verteilerschaltkreis (400), der mit dem Leseschalt kreis (300) und dem Eingangsknoten (IN) verbunden ist,
wobei der Leseschaltkreis (300) und der Verteilerschaltkreis (400) zusammenwirkend eine Pseudo-Niedrigpotentialspeiseschiene (PRN) bereitstellen, deren Potential das niedrigere von einer seits dem Potential, das an dem Eingangsknoten (IN) anliegt, oder andererseits dem Potential, das an der Niedrigpotential speiseschiene (GND) anliegt, ist, wobei die Pseudo-Niedrig potentialspeiseschiene (PRN) mit dem Latch-Inverter (IV2) ver bunden ist.

8. Bushalteschaltkreis nach Anspruch 7, bei dem der Lese schaltkreis (300) umfaßt:

a) einen Komparatorschaltkreis (301), von dem ein erster Ein gang mit der Niedrigpotentialspeiseschiene (GND) verbunden ist und ein zweiter Eingang mit dem Eingangsknoten (IN) verbunden ist;
b) eine Verstärkerstufe (302), von der ein Eingang mit einem Ausgang des Komparatorschaltkreises (301) verbunden ist; und
c) eine Inverterstufe (IV5, IV6), von der ein Eingang mit ei nem Ausgang der Verstärkerstufe (302) verbunden ist und ein Ausgang mit einem Eingang des Verteilerschaltkreises (400) ver bunden ist.

9. Bushalteschaltkreis nach Anspruch 8, bei dem der Kompara torschaltkreis (300) umfaßt:

a) einen ersten PMOS-Transistor (M19), dessen Gate der erste Eingang des Komparatorschaltkreises (301) ist;
b) einen zweiten PMOS-Transistor (M2), dessen Gate der zweite Eingang des Komparatorschaltkreises (301) ist;
c) einen ersten NMOS-Transistor (M20), dessen Gate und Drain mit dem Drain des ersten PMOS-Transistors (M19) verbunden sind, und dessen Source mit der Niedrigpotentialspeiseschiene (GND) verbunden ist; und
d) einen zweiten NMOS-Transistor (M22), dessen Gate mit dem Drain des ersten PMOS-Transistors (M20) verbunden ist, dessen Source mit der Niedrigpotentialspeiseschiene (GND) verbunden ist, und dessen Drain mit dem Drain des zweiten PMOS-Transi stors (M21) verbunden ist.

10. Bushalteschaltkreis nach Anspruch 9, bei dem die Verstär kerstufe (302) einen NMOS-Transistor (M24) umfaßt, dessen Gate mit dem Drain des zweiten PMOS-Transistors (M21) des Kompara torschaltkreises (301) verbunden ist, und dessen Source mit der Niedrigpotentialspeiseschiene (GND) verbunden ist.

11. Bushalteschaltkreis nach Anspruch 10, bei dem die Inver terstufe (IV5, IV6) umfaßt:

a) einen ersten Inverter (IV5), der einen Eingangsknoten, der mit dem Drain des NMOS-Transistors (M24) der Verstärkerstufe (302) verbunden ist, und einen NMOS-Transistor umfaßt, dessen Source mit der Niedrigpotentialspeiseschiene (GND) verbunden ist; und
b) einen zweiten Inverter (IV6), wobei ein Ausgang des ersten Inverters (IV5) mit einem Eingang des zweiten Inverters (IV6) verbunden ist, wobei der zweite Inverter (IV6) einen NMOS-Tran sistor (M28) umfaßt, der mit der Pseudo-Niedrigpotentialspeise schiene (PRN) verbunden ist, und wobei ein Ausgang des zweiten Inverters (IV6) mit dem Verteilerschaltkreis (400) verbunden ist.

12. Bushalteschaltkreis nach Anspruch 11, wobei der Verteiler schaltkreis (400) umfaßt:

a) einen ersten NMOS-Transistor (M17), dessen Gate mit dem Ausgang des zweiten Inverters (IV6) des Leseschaltkreises (300) verbunden ist, dessen Source mit der Niedrigpotentialspeise schiene (GND) verbunden ist, und dessen Drain mit der Pseudo- Niedrigpotentialspeiseschiene (PRN) verbunden ist; und
b) einen zweiten NMOS-Transistor (M18), dessen Gate mit der Niedrigpotentialspeiseschiene (GND) verbunden ist, dessen Quel le mit dem Eingangsknoten (IN) verbunden ist, und dessen Drain mit der Pseudo-Niedrigpotentialspeiseschiene (PRN) verbunden ist.