DE69420570T2

DE69420570T2 - Schutz fur puffer gegen ausgangspannungsveranderungen

Info

Publication number: DE69420570T2
Application number: DE69420570T
Authority: DE
Inventors: Jeffrey Davis
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1993-09-15
Filing date: 1994-07-20
Publication date: 2000-04-27
Anticipated expiration: 2014-07-21
Also published as: US5455732A; JP3190346B2; WO1995008219A1; EP0719476B1; JPH09502846A; EP0719476A1; DE69420570D1; KR960705406A

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf Pufferschaltungen, die so ausgebildet sind, daß sie an eine gemeinsame Sammelleitung (bus) angeschlossen werden können. Insbesondere bezieht sie sich darauf, solche Puffer gegen von der Sammelleitung aufgeprägte Ausgangsspannungen zu schützen, die außerhalb des Spannungsbereiches zwischen den Schienen (Rail-to-Rail-Voltage-Range) des Puffers liegen. Spezieller bezieht sich diese Erfindung auf den Schutz von Puffer gegen "Überspannung" und "Unterspannung" in ihrem Zustand mit hoher Impedanz. Sie stellt einen Überspannungsschutz für Puffer mit einer Spannung der Hochpotential-Leistungsschiene, die niedriger ist als die Spannungen, die auf die gemeinsamen Sammelleitung von den übrigen an diese Sammelleitung gekoppelten Schaltungen aufgeprägt werden können, zur Verfügung; sie stellt einen Unterspannungsschutz für Puffer mit einer Spannung der Niedrigpotential-Leistungsschiene, die höher ist als die Spannungen, die auf die gemeinsame Sammelleitung von den anderen an die Sammelleitung gekoppelten Schaltungen aufgeprägt werden können, zur Verfügung.

2. Beschreibung des Standes der Technik

Entwicklungen auf dem Gebiet der digitalen elektronischen Schaltungen über die vergangenen Jahre haben die Vielfältigkeit an Schaltungen, die eventuell an eine gemeinsame Sammelleitung angeschlossen werden, vergrößert. Dies hat die Wahrscheinlichkeit vergrößert, daß die von einer Schaltung auf die Sammelleitung aufgeprägte Ausgangsspannung für einen oder mehrere der übrigen Schaltungen, die an die Sammelleitung angeschlossen sind, zerstörerisch sein kann. Zum Beispiel werden nun Pufferschaltungen hergestellt, die so gestaltet sind, daß sie von Hochpotential-Leistungsschienen VCC mit deutlich niedrigeren Spannungen als dies zuvor der Fall war, gespeist werden; es ist wichtig, in der Lage zu sein, diese neuen Schaltungen mit Puffern, die von der höheren Vcc, die bis in die jüngste Zeit üblich war, gespeist werden, in diese neuen Schaltungen zu integrieren. Der große Sprung war von MOSFET-Schaltungen mit Vcc-Pegeln bei einer Nominalspannung von 5 V zu MOSFET-Schaltungen mit Vcc-Pegeln bei einer Nominalspannung von 3,3 V (diese Schaltungen werden gelegentlich als "3 V-Schaltungen" oder "3-V-Puffer" bezeichnet. Zukünftige Entwicklungen werden Schaltungen einschließen, die sogar noch niedrigere Vcc- Werte verwenden. Folglich sollten die hier getroffenen Bemerkungen, die Schaltungen berücksichtigen, welche Hochpotential-Leistungsschienen mit Nominalspannungen von 3, 3 bzw. 5 V und eine Niedrigpotential-Leistungsschiene bei GND beinhalten, als für jede andere Situation, in der Spannungen einer der Leistungsschienen zwischen den an eine gemeinsame Sammelleitung angeschlossen Puffern variieren, gesehen werden). Die Schaltungen, die eine Nominalspannung von 3,3 V Vcc verwenden, richten sich nach den neuen JEDEC- Standard 8-1A, der mit den JEDEC-Standards 18 und 20 für 5- V-Digitalschaltungen verglichen werden sollte. Unter 8-1A ist VoL - logisch niedrig - im Bereich von 0,36-0,55 V und VoH - logisch hoch - im Bereich von 2,0-2,4 V. Im Ver gleich dazu sind die logischen Pegel der Standards 18 und 20 VoL = 0,36-0,55 V und VOH = 3,65-4,4 V.
Eine Schlüsselbeobachtung, die die verschiedenen Standards betrifft, ist die, daß der gesamte Bereich von logisch hoch gemäß den 5-V-Standards den Vcc-Pegel gemäß JEDEC-Standard 8-1A übersteigt. Dies bedeutet, daß wenn Unterschaltungen, die sich nach diesen verschiedenen Standards richten, in einer einzigen ausgedehnten Schaltung kombiniert werden, eine Anzahl von subtilen Problemen gelöst werden müssen, um sicher zu stellen, daß die Hochpotential-Leistungsschiene mit 3,3 V nicht als eine Senke für Strom fungiert, der von der Hochpotential-Schiene mit 5 V ausgeht. Die vorliegende Erfindung geht dieses Problem im Zusammenhang mit einer Anordnung von Ausgangspuffern, die an eine gemeinsame Sammelleitung angeschlossen sind, aber von Hochpotential-Leistungsschienen mit unterschiedlichen Spannungen versorgt werden, an. Zur Klarheit werden die verschiedenen Puffer als 3,3-V- bzw. 5-V-Puffer bezeichnet. Trotzdem ist der Ansatz dieser Erfindung nicht auf diese Kombination beschränkt. Tatsächlich kann es sein, daß die interessierenden Puffer nicht nur gegen MOSFET-Puffer mit hoher Ausgangsspannung geschützt werden müssen; sie können auch einen Schutz gegen Puffer mit bipolaren Ausgängen benötigen, die nur leicht über der Vcc des interessierenden Puffers liegen. Zudem dient der gleiche breite Ansatz dazu, einen Schutz für einen Ausgangspuffer, der an eine gemeinsame Sammelleitung angeschlossen ist, die bezüglich der Niedrigpotential-Leistungsschiene des Puffers negativ gefahren werden kann, zur Verfügung zu stellen.
Wenn der Ausgangsknoten eines ungeschützten 3,3-V-Puffers auf eine Spannung getrieben wird, die dem logischen Hoch für einen 5-V-Puffer entspricht, wird zwischen der Hochpotential-Leistungsschiene des 5-V-Puffers und der des 3,3 V- Puffers ein Strompfad gebildet - tatsächlich zwischen dem 5-V-Puffer und allen ungeschützten 3,3 V-Puffern, die an die gemeinsame Sammelleitung angeschlossen sind. Dies führt günstigstenfalls zu einem übermäßigen Stromverbrauch und im schlimmsten Fall zu einer zeitweisen oder dauerhaften Fehlfunktion der Schaltung, da die Hochpotential-Leistungsschiene des 3,3 V-Puffers vom höheren Potential gestört wird. Der Grund hierfür ist aufgrund des Schaltungslayouts und der Physik der eingeschlossenen Vorrichtungen klar. Der typische Ausgangspuffer hat einen PMOS-Ausgangs-Pull-up- Transistor und einen NMOS-Ausgangs-Pull-down-Transistor. In der einfachen Schaltung ist die Senke des PMOS-Transistors direkt an den Ausgangsknoten des Puffers angeschlossen und seine Quelle ist an die Hochpotential-Leistungsschiene Vcc angeschlossen, wie dies auch das Substrat des PMOS-Transistors ist (manchmal als "NWELL" oder "Backgate" bezeichnet). Die Überspannungsgefahr ist für den Puffer in seinem inaktiven, Hoch-Z-Zustand am größten, da es typischerweise nur dann so ist, daß die anderen Puffer Strom an die gemeinsame Sammelleitung abgeben. Die Pull-up- und Pull-down- Stufen eines Hoch-Z-Puffers sollten beide der Sammelleitung eine hohe Impedanz präsentieren. Bezüglich der Pull-up- Stufe wird das Gate des Ausgangs-Pull-up-Transitors des inaktiven Puffers im logischen Hoch gehalten, um sicherzustellen, daß der Pull-up-Transistor ausgeschaltet ist, d. h., daß er keinen leitfähigen Kanal von der Source zum Drain hat. Unglücklicherweise präsentiert der ungeschützte Pull-up-Transistor eine alternative leitfähige Route für eine an den Ausgangsknoten aufgeprägte Überspannung, nämlich seinen PN-Übergang zwischen Source und Substrat, wie dies aus der Natur der Vorrichtung und der Schaltung gesehen werden kann. Dieser PN-Übergang wird durch eine Überspannung am Ausgangsknoten des Puffers in Flußrichtung vorgespannt. Ein typischer PMOS-Transistor (Anreicherungsmodus) in einem Chip einer integrierten Schaltung wird zwei p&spplus;-Bereiche, einen für das Drain und den anderen für die Source, besitzen, die in einem großen n-dotierten Bereich, dem "NWELL" eingebettet sind. Daher wird diese Verbindung in Flußrichtung vorgespannt, wenn das Drain (an den Aus gangsknoten angeschlossen) bezüglich des Substrats (an angeschlossen) ausreichend positiv gemacht wird, und Strom fließt durch ihn vom Ausgangsknoten des Puffers (und somit von der Sammelleitung) zur Hochpotential-Schiene, die den Puffer speist.
Es ist anzmerken, daß der oben beschriebene PMOS-Pull-up- Transistor dadurch eingeschaltet wird, daß sein Gate (sonstwo im Puffer angeschlossen) bezüglich der beiden p&spplus;- Bereiche ausreichend negativ gemacht wird, so daß Löcher in ausreichender Menge an die Oberfläche des NWELL diffundieren, so daß ein p-dotierter Kanal aufgebaut wird, der Source und Drain miteinander verbindet, d. h. der die beiden p&spplus;-Bereiche miteinander verbindet. Die minimale Spannung zwischen Gate und Source, die nötig ist, um einen minimalen Kanal aufzubauen, ist die Schwellenspannung VTP, des PMOS- Transistors. Diese Schwellenspannung kann durch die Verwendung von bestimmten Herstellungstechniken über einen weiten Bereich variiert werden. (Für PMOS-Transistoren im Verarmungsmodus ist ein Kanal vorhanden, selbst wenn die Spannung zwischen Source und Gate Null ist; für Vorrichtungen im Anreicherungsmodus kann die Übergangsspannung bis nahe Null reduziert werden).
Es hat frühere Versuche gegeben, das Problem, das durch auf den Ausgangsknoten des Puffers aufgeprägte Überspannungen verursacht wird, zu umgehen, nämlich Versuche, den Puffer "überspannungstolerant" zu gestalten. Der einfachste Zugang ging von naheliegenster Stelle aus, der Verbindung zwischen Vcc und dem Ausgangsknoten am PN-Übergang zwischen Drain und Substrat des Pull-up-Transitors. Die Verbindung zwischen Substrat und Source wurde unterbrochen und das Substrat wurde direkt mit einer "Pseudo-Leistungsschiene" PVcc, die in die Schaltung eingebracht worden ist, verbunden. Ein Umschaltmittel, das ebenfalls in die Schaltung eingebracht worden ist, macht es möglich, daß PVcc entweder mit der tatsächlichen Hochpotential-Leistungsschiene Vcc oder dem Ausgangsknoten verbunden ist. Praktisch ist das Schaltungsmittel ein Spannungskomparator, der denjenigen seiner beiden Eingänge - der am Ausgangsknoten und der an seiner Hochpotential-Leistungsschiene Vcc - der die größere Spannung aufweist mit an das Substrat des Pull-up-Transistors anschließt. Eine spezielle Schaltung nach Stand der Technik, die diesen Zugang verwendet, ist in der Anmeldung mit der Serien-Nr. 08/024942: Overvoltage-Tolerant Output Buffer Circuit, die vom jetzigen Erfinder am 2. März 1993 eingereicht worden ist, beschrieben. Die grundlegende Schaltung für den in Rede stehenden Ausgangspuffer ist in Fig. 1 dargelegt. Der PMOS-Transistor QP4 ist der Ausgangs- Pull-up-Transistor der Schaltung, die am Ausgangsknoten OUT mit einer Sammelleitung verbunden werden soll. Es ist zu beachten, daß das Substrat von QP4 anstatt direkt mit dem Knoten der Quelle und somit der Hochpotential-Leistungsschiene Vcc mit der Leitung PVcc, der "Pseudo-Hochpotential- Leistungsschiene" verbunden ist. PVcc ist an den Ausgang des Komparators COMP angeschlossen, dessen Eingänge VCC bzw. der Ausgangsknoten OUT sind.
Im Puffer in Fig. 1 ist der NMOS-Transistor QN6 der Ausgangs-Pull-down-Transistor, der vom Pull-down-Treiber-Transistor QN4 gesteuert wird. Der Transistor QN5 ist der Ausschalter für den Pull-down-Transistor. Der NMOS-Transistor QN1 ist der Pull-up-Transistortreiber. QN2, dessen Gate an den zum Freigabeeingang komplementären Eingang EB angeschlossen ist, ist der Ausschalter für den Pull-up-Transistor. Schließlich dient der Niedrig-VTN-Transistor im aktiven Bi-Zustands-Puffer dazu, das Gate des Ausgangs-Pull- down-Transistors QN6 immer dann hochzuziehen, wenn ein logisch niedriges Signal am Dateneingang IN empfangen wird.
Die Ausgangsschutzaspekte der Schaltung in Fig. 1 können wie folgt verstanden werden. Solange nur logisch niedrige und logisch hohe Signale, die in ihrer Amplitude denen die von diesem Puffer erzeugt werden, entsprechen, an der Sam melleitung auftreten, ist die Spannung am Ausgangsknoten OUT immer niedriger als Vcc und der Komparator verbindet PVcc, mit der wahren Hochpotential-Leistungsschiene; PVcc befindet sich daher auf der Spannung VCC. Unter diesen Umständen verhält sich der Puffer gerade so, wie er es ohne den Überspannungsschutz würde, wie die Schaltung, in der das Substrat ihres Pull-up-Transistors gemeinsam mit dessen Source angeschlossen ist. Andererseits stellt der Komparator bei Spannungen, die größer sind als Vcc, sicher, daß PVcc direkt an den Ausgangsknoten gekoppelt ist. Dies bedeutet, daß das Substrat (bulk) des Pull-up-Transistors auf demselben Potential wie sein Drain liegt, und folglich kein Strom durch den Übergang zwischen Drain und Substrat fließt. Der wechselnde Strompfad zwischen der Sammelleitung und Vcc ist dadurch abgeschaltet worden. Unglücklicherweise können die Kosten für diesen Vorteil ohne weitere Maßnahmen sein, daß ein direkter Pfad durch den eingeschalteten Pull- up-Transistor QP4 zur Verfügung gestellt wird. In der ungeschützten Schaltung wird das Gate des Pull-up-Transistors auf der Spannung Vcc gehalten, während der Puffer in seinem Hoch-Z-Zustand ist, um sicherzustellen, daß er ausgeschaltet bleibt. Mit dem Drain (und dem Substrat) von QP4 auf der Spannung von PVcc kann das Gate jedoch bezüglich Drain/Substrat um mehr als VTP negativ werden; dies schaltet QP4 ein und liefert einen direkten Pfad von OUT zur Hochpotential-Leistungsschiene. Um dies zu vermeiden, wird ein Feedback-Transistor QP1, dessen Gate an den Freigabeeingang E angeschlossen ist, zwischen PVcc und das Gate von QP4 geschaltet. Bei ausgeschaltetem Puffer wird QP1 von der logisch niedrigen Spannung E im eingeschalteten Zustand gehalten. Dies führt dazu, daß während dieser Periode PVcc an das Gate von QP4 angelegt wird; somit beseitigt es in QP4 die Spannung zwischen Gate und Substrat und führt dazu, daß QP4 im ausgeschalteten Zustand gehalten wird. Eine letzte Festlegung ist in Fig. 1 verwendet, um eine Überspannung am Ausgangsknoten vollständig zu unterdrücken. Dies ist die Verwendung des NMOS-Transistors QN1 - anstatt eines PMOS- Transistors - als Treiber für den Pull-up-Transistor QP4 (und für die Einfügung des Inverters I, um die richtige logische Arbeitsweise sicherzustellen) und die Verwendung eines zweiten NMOS-Transistors QN2 als Treiber des Pull-up- Ausschalters. Üblicherweise werden zwischen Vcc und das Gate des Pull-up-Transistors geschaltete PMOS-Transistoren für beide Funktionen verwendet. Wäre dies in dieser Schaltung so, würde die Überspannung am Gate des Pull-up-Transistors sich ihren Weg durch diese Treibertranistoren zur Hochpotential-Leistungsschiene suchen. Kurz gesagt, würde die Überspannung ihren Weg zurück zu Vcc durch die Kanäle und/oder die das Drain isolierenden PN-Übergänge dieser PMOS-Treibertransistoren finden. Die NMOS-Transitoren, die in Fig. 1 als die Treiber für die Pull-up-Transitoren verwendet werden, bilden im Gegensatz dazu Blockier-Transistoren für eine Überspannung. Wie erwähnt müssen, um diese Ersetzung vornehmen zu können, die Dateneingangssignale komplementär gemacht werden, um die korrekte Logik beizubehalten, wie dies alles in Fig. 1 gezeigt ist. Um sicherzustellen, daß die NMOS-Transistoren QN1 und QN2 das Gate von QP4 hoch genug aufladen können, um diesen im ausgeschalteten Zustand halten zu können, werden NMOS-Transistoren mit niedrigen Schwellenspannungen VTN zum Einschalten (und somit, wenn sie eingeschaltet sind, einem niedrigen Abfall entlang des Kanals) - so niedrig wie etwa 0,4 bis 0,5 V -/ verwendet, im Gegensatz zu den üblichen 0,85 V. Tatsächlich können diese mit einigen Schaltungsjustierungen so gewählt werden, daß sie Transistoren im Verarmungsmodus sind, um wohlgesteuerte niedrige Schwellenspannungen sicherzustellen. Das Symbol mit der Doppellinie, die das Drain mit der Source verbindet, wird verwendet, um anzuzeigen, daß an dieser Stelle ein spezieller Transistor mit niedriger VTP, möglicherweise ein Transistor im Verarmungsmodus, verwendet wird.
Unglücklicherweise ist kein idealer Komparator verfügbar, wie es in der Diskussion der Schaltung in Fig. 1 impliziert worden ist. Es gibt keinen derart sensitiven Komparator, daß er den höheren von beiden Eingängen wählt, unabhängig davon, wie gering die Spannungsdifferenz zwischen diesen ist. In Fig. 2 ist ein Stand der Technik mit einem realen im Gegensatz zu einem idealen Komparator gezeigt. Wie zu sehen sein wird, ist dieser Komparator, der aus dem PMOS- Paar QP5 und QP6 aufgebaut ist, nicht in der Lage, zwischen Eingangsspannungen zu unterscheiden, die um weniger als VT differieren.
Der Hauptstrompfad von QP6 liegt zwischen OUT und PVcc, und das Gate von QP6 liegt auf dem festen Potential Vcc. (Es ist anzumerken, daß das Substrat (bulk) von QP6 wie das Substrat von QP5 an PVcc angeschlossen ist). Die Funktionsweise und die Grenzen der Komparatorschaltung in Fig. 2 können verstanden werden, wenn die verschiedenen Signale, die auf den Ausgangsknoten OUT des Puffers aufgeprägt werden können, während der Puffer in seinem Hoch-Z-Zustand ist (sowohl der Pull-up-Transistor QP4 als auch der Pull-down- Transistor QN6 werden im ausgeschalteten Zustand gehalten), betrachtet werden.
Zuerst wird angenommen, daß die gemeinsame Sammelleitung von einer der anderen Schaltungen, die an die Sammelleitung angeschlossen sind, auf einer niedrigen Spannung VoL (> GND) gehalten wird. Dies führt dazu, daß QP5 eingeschaltet ist; mit seiner Source auf Vcc und seinem Gate auf VoL ist seine Spannung zwischen Source und Gate erheblich größer als die Schwelle, die benötigt wird, um ihn einzuschalten. Mit QP5 eingeschaltet, ist die Hochpotential-Leistungsschiene Vcc direkt an die Pseudoschiene PVcc angeschlossen: das Potential an der Pseudoschiene wird das gleiche sein wie an der Hochpotential-Leistungsschiene Vcc. Es folgt, daß QP6, der keinen Spannungsabfall zwischen seinem Substrat/seiner Source und seinem Gate aufweist, ausgeschaltet wird. Da per Definition die Spannung, die an OUT aufgeprägt wird, niedriger ist als Vcc - dem Potential des Substrats von QP4 -, ist der PN-Übergang, dem Drain und Substrat von QP4 miteinander verbindet, in Sperrichtung vorgespannt, wodurch er jeden Strompfad zwischen OUT und Vcc verhindert.
Als nächstes wird angenommen, daß - mit dem in Fig. 1 dargestellten Puffer noch immer inaktiv - die Sammelleitung zu einem logischen Hoch getrieben wird, das um einen Betrag VTP oder mehr geringer ist als Vcc. Nichts wird sich ändern; QP5 wird weiterhin eingeschaltet sein und QP6 wird weiterhin ausgeschaltet sein, aufgrund der gleichen Gründe wie zuvor, und PVcc wird folglich auf dem Potential Vcc bleiben.
Als nächstes wird angenommen, daß einer der 5-V-Puffer, die an die Sammelleitung angeschlossen sind, ein logisch hohes Signal VoH > (Vcc + VTP) ausgibt. Die Gate-Vorspannung von QP5 wird mit Bezug auf dessen Substrat/Source positiv werden, und dieser Transistor wird ausgeschaltet werden. Der PN-Übergang von QP6, der den OUT-Knoten mit dem Substrat (auf Vcc) verbindet, wird in Flußrichtung vorgespannt werden, wodurch die Substratspannung von QP6 effektiv auf einen Pegel erhöht wird, der mit Bezug auf sein Gate um mehr als VTP positiv ist, wodurch QP6 eingeschaltet und der Ausgangsknoten OUT an die Pseudoschiene PVcc angeschlossen wird.
Mit der in der oben dargelegten Weise gesteuerten Pseudoschiene wird nun angenommen, daß die Spannung der Sammelleitung wieder auf eine Spannung zurückfällt, die um einen Betrag, der größer ist als VTP niedriger ist als Vcc, d. h. daß die Spannung an OUT niedriger wird als (Vcc- VTP ). Dies dient dazu, QP5 sofort einzuschalten, wodurch die Hochpotential-Schiene Vcc direkt wieder an PVcc angeschlossen wird und somit an das Substrat von QP4 und an die Quelle von QP6. Da das Gate von QP6 immer auf Vcc fixiert ist, schältet dies QP6 aus.
Trotz des Schutzes, der von der Schutzschaltung, die den oben beschriebenen Komparator verwendet, gewährt wird, ist klar, daß es eine "tote Zone" gibt, in der der Unterschied zwischen Vcc und der Spannung am Ausgangsknoten für ein Tätigwerden des Komparators unzureichend ist. Insbesondere wird angenommen, daß die Sammelleitung einen Übergang von einer logisch niedrigen Spannung zu einer Spannung größer als Vcc, aber um einen Betrag niedriger als die Schwellenspannung VTP für die PMOS-Transistoren QP5 und QP6 vollführt. Weiterhin mit Bezug auf Fig. 1 kann gesehen werden, daß QPG, ursprünglich ausgeschaltet, ausgeschaltet bleibt und daß QP5, ursprünglich eingeschaltet, ausgeschaltet wird. Das Ergebnis ist, daß PVcc, soweit der Komparator betroffen ist, erdungsfrei gehalten wird; sie wird an keinen Komparatoreingang angeschlossen. Es wird betrachtet, was passiert, wenn PVcc auf VoH+ fährt, wenn dies auftritt. Dies ist eine höhere Spannung als sie an irgendeinem der anderen Elemente der Schaltung vorliegt.
Das bedeutet insbesondere, daß diese hohe Spannung am Substrat und dem Gate des Pull-up-Transistors QP4 auftritt, während das Drain und die Source von QP4 viel niedriger sind. Dies bringt die Gefahr mit sich, daß Leckstrom von der aufgeladenen Pseudo-Leistungsleitung PVcc durch das dünne Gateoxid von QP4 zum Sourcebereich oder Drainbereich von QP4 eine Fehlerbedingung aufbaut - d. h. daß übermäßiger Leckstrom durch QP4 und auf der Sammelleitung auftritt, d. h. daß die Einheit die Ausgangsleckstromspezifizierung nicht erreicht. Es gibt ein anderes Phänomen, das auch berücksichtigt werden muß, und das ist, daß, sobald die Überspannung durch den Leckstrom von PVcc abgeflossen ist, PVcc am Ende aufgrund seines Anschlusses an die Hochpotential- Leistungsleitung über die Verbindung zwischen Source und Substrat von QP4 auf eine Spannung Vcc-Vf festgelegt wird. (Hier ist Vf der Spannungsabfall über den in Flußrichtung vorgespannten PN-Übergang zwischen Substrat und Source von QP4). Die Hauptsorge ist hier, daß, wenn PVcc deutlich unter Vcc fällt, das Drainpotential von QP1 - das dessen Quellenpotential PVcc folgt - nicht länger groß genug ist, um sicherzustellen, daß sich der Kanal von QP4 nicht bildet. Das heißt, QP4 kann einschalten, selbst wenn der Puffer in seinem Hoch-Z-Zustand sein soll. Dem Gate von QP4 darf nie ermöglicht werden, mit Bezug auf die Source von QP4 um mehr als VTP negativ zu werden. Da Vf VTP übersteigen kann, kann die Schaltung in Fig. 2 zu einer Verletzung dieser Bedingung führen.
Es ist zu erwähnen, daß die Möglichkeit, daß der Ausgangsknoten über Vcc getrieben wird - jedoch nicht sehr viel -/ nicht nur eine theoretische Möglichkeit ist. Im allgemeinen können die anderen an die gemeinsame Sammelleitung angeschlossenen Puffer einige mit bipolaren Ausgangsstufen einschließen, die logisch hohe Spannungen im betroffenen Bereich, nämlich (Vcc + VTP ) > VoH > Vcc, direkt ausgeben.
Es gibt auch Umstände, unter denen der Ausgangsknoten auf Spannungen unter der der Niedrigpotential-Leistungsschiene des Puffers getrieben werden kann. Ohne Schutz liefert der Pull-Down-Transistor einen Pfad für Leckstrom. Im einfachen Ausgangspuffer ist der Ausgangsknoten direkt an das Drain des Pull-down-Transistors angeschlossen, z. B. QN6 in Fig. 1. Das Drain ist ein n&spplus;-Bereich in einem PWELL, welches wiederum direkt an die Niedrigpotential-Leistungsschiene angeschlossen ist. Ist der an das Drain angeschlossene Steuerknoten in Bezug auf die Niedrigpotential-Leistungsschiene negativ, typischerweise GND, dann ist der PN-Übergang zwischen dem Substrat und dem Drain des Ausgangs-Pulldown-Transistors in Flußrichtung vorgespannt, und ein Strom fließt von der Niedrigpotential-Leistungsschiene nach außen zur Sammelleitung. Dadurch wird die Niedrigpotential-Leistungsschiene von der Spannung auf der Sammelleitung in einer ähnlichen Weise gestört wie es oben für die Überspannungen beschrieben worden ist. Dies kann in analoger. Weise als ein Unterspannungsproblem gekennzeichnet werden.
Was deshalb benötigt wird ist eine Schaltung, die es dem Ausgangsknoten eines Ausgangspuffers ermöglicht, über Vcc getrieben zu werden, ohne ein Ansteigen in IoZ - dem vom Bus durch den Ausgangsknoten des Puffers in einen inaktiven Puffer gezogenen Strom - oder Icc - dem direkt zwischen den beiden Leistungsschienen des Puffers fließenden Strom - zu erlauben, selbst für die Fälle, in denen der Betrag, um den der Ausgangsknoten Vcc übersteigt, geringer ist als VTP. Was auch benötigt wird ist eine Schaltung, die es erlaubt, den Ausgangsknoten eines Ausgangspuffers auf Spannungen unterhalb der Niedrigpotential-Leistungsschiene des Puffers zu treiben, ohne ein Ansteigen von IoZ oder Icc zu erlauben, selbst für die Fälle, in denen der Betrag, um den die Spannung am Ausgangsknoten unter die Spannung der Niedrigpotential-Leistungsschiene fällt, geringer ist als VTP. Eine letzte Einschränkung ist die, daß dieser Schutz für die Leistungsschiene nur zur Einführung einer minimalen Anzahl an zusätzlichen Schaltelementen führen soll.

Zusammenfassung der Erfindung

Die vorliegende Erfindung verwendet den Pseudoschienen-Ansatz, um einen Ausgangspuffer gegen Spannungsausschläge am Ausgangsknoten des Puffers, der im allgemeinen an eine gemeinsame Sammelleitung angeschlossen ist, zu schützen. Sie erstreckt sich darauf, sowohl die Hochpotential- als auch die Niedrigpotential-Leistungsschiene des Puffers zu schützen. Um sicherzustellen, daß es keine "toten Zonen" im Schutz gibt, d. h. keinen Bereich der Spannungen am Ausgangsknoten, für den die Pseudoschiene keinen Schutz liefert, schließt die vorliegende Erfindung eine Zusatzverbindung zwischen der Pseudoschiene und derjenigen Leistungsschiene ein, die geschützt werden soll. Auf diese Weise wird die "Erdungsfreiheit", der der zuvor beschriebene Schutz unterlag, vermieden.
Zur Eindeutigkeit wird die Niedrigpotential-Leistungsschiene des geschützten Puffers als GND identifiziert und die Hochpotential-Leistungsschiene als Vcc. Der Zweck der vorliegenden Erfindung ist es, die verschiedenen Arten von Leckströmen zwischen der Sammelleitung und dem inaktiven Puffer zu minimieren: 1) IoZL-Leckstrom zwischen Sammelleitung und Puffer, wenn der Puffer in seinem Hoch-Z-Zustand ist und die Sammelleitung auf einer Spannung unter GND liegt; 2) IoZL, Leckstrom zwischen Sammelleitung und Puffer, wenn der Puffer in seinem Hoch-Z-Zustand ist und die Sammelleitung auf einer Spannung zwischen GND und Vcc - VTP liegt; 3) IoZH, der Leckstrom zwischen Sammelleitung und Puffer, wenn der Puffer in seinem Hoch-Z-Zustand ist und die Sammelleitung auf einer Spannung zwischen (Vcc - VTP ) und (Vcc + VTP ) liegt; 4) IoZH+ der Leckstorm zwischen Sammelleitung und Puffer, wenn der Puffer in seinem Hoch-Z-Zustand ist und die Sammelleitung auf einer Spannung über (Vcc + VTP ) liegt. Es ist eine Bedingung der Erfindung, daß dieser Zweck realisiert werden soll, ohne Änderungen einzuführen, die den Betrieb des Puffers in seinem aktiven Zustand verschlechtern, insbesondere in dem statische Leckströme zwischen den Leistungsschienen Vcc und GND erhöht werden, während der Puffer Strom an die Sammelleitung abgibt oder von der Sammelleitung zieht.

Überspannungsschutz

Der Überspannungsschutz der vorliegenden Erfindung ist schematisch in Fig. 3 gezeigt. Elemente mit der gleichen Funktion wie die Elemente der in Fig. 1 gezeigten Schaltung sind mit den gleichen Nummern bezeichnet. Aufgrund der Tatsache, daß der Komparator COMP, der verwendet wird, um entweder OUT oder Vcc an die Pseudoschiene PVcc anzuschließen, nicht perfekt ist, ist es möglich, daß es einen Bereich von Ausgangsspannungen gibt, der, obwohl größer als Vcc, nahe genug an Vcc ist, daß der Komparator nicht funktioniert. In der vorliegenden Erfindung wird dieser Bereich, diese "tote Zone", durch eine zusätzliche Einwegverbindung zwischen Vcc und PVcc, LINK+, kompensiert. Die Funktion von LINK+ ist es, der Hochpotential-Leistungsschiene zu ermöglichen, PVcc mit Energie zu versorgen und die Hochpotential-Leistungsschiene an PVcc anzuschließen, aber nur wenn die Spannung der Leistungsschiene höher ist als die der Pseudoschiene PVcc. LINK+ versorgt PVcc mit Energie, wenn sie anderenfalls als Ergebnis davon, daß es dem Komparator COMP nicht gelingt, einen der Komparatoreingänge an den Komparatorausgang anzuschließen, verhindert aber, daß ein Strom von PVcc zur Leistungsschiene fließt (unter den Umständen, in denen PVcc an den Ausgangsknoten angeschlossen worden ist, während letzterer auf VoH+ liegt, d. h. auf einer Spannung, die deutlich über Vcc liegt). Eine Anzahl an Schaltelementen oder Kombinationen von Elementen kann für LINK+ verwendet werden. Grundsätzlich kann eine Diode diese Funktion erfüllen, vorausgesetzt daß sie eine Diode ist, die einen geringeren Abfall in Vorwärtsrichtung aufweist, als der, welcher in PN-Übergängen des Typs, der in Transistoren dieser Schaltung zu finden ist, auftritt. Das Defizit in der früheren Technik, das die vorliegende Erfindung zu beheben versucht, ist, daß es dazu führt, daß die Pseudoschiene, wenn sie vom Komparator erdungsfrei gelassen wird, auf eine Spannung Vcc - Vf gesetzt wird, wobei Vf der Abfall über den in Flußrichtung vorgespannten PN-Übergang zwischen Source und Substrat des Pull-up-Transistors Q40 ist. Welche Schaltung auch immer für das zusätzliche Verbindungsmittel LINK+ verwendet wird, sie muß PVcc auf eine Spannung höher als (Vcc - Vf) festlegen.
Weiterhin mit Bezug auf Fig. 3 ist zu beachten, daß jedesmal, wenn der Puffer in seinem Hoch-Z-Zustand ist, die Gatespannung des Pull-up-Transistors QP40 über den Feedback-Transistor QP30 direkt an PVcc gekoppelt wird und die logisch niedrige Spannung an das Gate von QP30 durch den Freigabeeingang E angelegt wird. Wenn der Puffer im aktiven Zustand ist, stellt die an das Gate vom QP30 angelegte logisch hohe Spannung sicher, daß QP30 ausgeschaltet bleibt.
Es ist anzumerken, daß der Weg, auf dem die an das Gate des Pull-up-Transistors QP40 angelegte Spannung VoH+ über den Treiberzweig des Pull-up-Transistors zur Hochpotential-Leistungsschiene hochwandert, blockiert ist. Der Stand der Technik führt diese Blockade aus, indem der Treiber des Pull-up-Transistors aus einem NMOS anstatt aus einem PMOS hergestellt ist und indem das Eingangssignal entsprechend ergänzt wird, wie dies in Fig. 1 und Fig. 2 gezeigt ist. Dies stellte sicher, daß, wenn eine Überspannung an das Drain des Treibertransistors angelegt worden ist, diese den PN-Übergang zwischen Source und Substrat in Sperrichtung vorgespannt hat und so diesen blockiert hat. Dieser Ansatz hatte jedoch den Nachteil, daß zusätzliche Extraschaltelemente benötigt wurden, um das Eingangssignal IN zu invertieren. Die vorliegende Erfindung verwendet einen konventionellen PMOS als Treibertransistor QP10 für den Pull-up-Transistor und führt die Blockierung dadurch aus, daß ein NMOS-Transistor QN10, dessen Gate auf Vcc gehalten wird, in Reihe mit diesem Treibertransistor angeordnet wird. Wie aus Fig. 3 zu erkennen ist, ist QN10 üblicherweise leitend (und daher kein Hindernis für das Koppeln von Vcc an das Gate des Pull-up-Transistors QP40, wenn bei IN ein logisch niedriges Signal eingegeben wird; tatsächlich ist er so hergestellt, daß er eine sehr niedrige VTN - und somit einen besonders niedrigen Spannungsabfall über den leitfähigen Kanal - besitzt, wie dies durch die doppelte Kanallinie angedeutet ist). Mit dem Gate von QN10 bei Vcc und der Source von QN10 bei VoH+ (> Vcc) ist QN10 jedoch ausgeschaltet. Außerdem ist der PN-Übergang zwischen Source und Substrat in Sperrichtung vorgespannt, wodurch jede Route zum Ableiten der hohen Spannung, die auf das Gate von QP40, und letztendlich vom Ausgangsknoten OUT, aufgeprägt ist, verhindert wird.

Unterspannungsschutz

Fig. 4 zeigt die Schaltung, die den Unterspannungsschutz gemäß der vorliegenden Erfindung liefert. Es ist zu erkennen, daß diese komplett analog zur Überspannungsschutzschaltung aus Fig. 3 ist. Solchen Elementen von Fig. 4, die identisch mit denen aus Fig. 3 sind, wurden die gleichen Nummern gegeben; solche, die analoge Funktionen durchführen, sind in einer analogen Weise numeriert. Hier ist die Pseudoschiene als PGND bezeichnet, da sie die Pseudo-Niedrigpotential-Schiene ist. Der PMOS-Transistor aus Fig. 4, der eine dem NMOS-Transistor QN10 aus Fig. 3 analoge Rolle spielt, ist als QP100 bezeichnet usw. Die zusätzliche Verbindung LINK-, die die Pseudoschiene PNGND mit der Niedrigpotential-Leistungsschien GND verbindet, dient dazu, die Spannung von PGND immer festzulegen, wenn, aufgrund einer toten Zone im Komparator COMP, PGND erdungsfrei gelassen wird. Der NMOS-Transistor QN300 ist der Feedback-Transistor, der sicherstellt, daß das Gate des Pull-down-Transistors QN80 PGND folgt, solange der Puffer in seinem Hoch-Z- Zustand ist, indem das Gate von QN300 mittels des komplementären Freigabeeingangs EB auf dem logischen Hoch gehalten wird. In dieser Schaltung spielen die PMOS-Transistoren QP100 und QP200 die Rolle der Blockiertransistoren, welche die Pull-down-Treiber QN60 und QN70 schützen.

Kurze Beschreibung der Zeichnungen

Fig. 1 (Stand der Technik) Ausgangspufferschaltung mit drei Zuständen mit einem Überspannungsschutz für seine Hochpotential-Leistungsschiene;
Fig. 2 (Stand der Technik) Schaltung aus Fig. 1 mit einer expliziten Komparatorschaltung;
Fig. 3 allgemeine Schaltung, welche die vorliegende Erfindung, wie sie zum Überspannungsschutz angewendet wird, darstellt.
Fig. 4 allgemeine Schaltung, welche die vorliegende Erfindung, wie sie für den Unterspannungsschutz angewendet wird, darstellt;
Fig. 5 Schaltung, die die bevorzugte Ausführungsform der vorliegenden Erfindung für den Überspannungsschutz beinhaltet;
Fig. 6 Schaltung, die die bevorzugte Ausführungsform der vorliegenden Erfindung für den Unterspannungsschutz beinhaltet.

Bevorzugte Ausführungsform der Erfindung

Überspannungsschutz

Fig. 5 legt eine Pufferschaltung mit drei Zuständen dar, welche die bevorzugte Ausführungsform der vorliegenden Erfindung zum Behandeln der Überspannung am Ausgangsknoten des Puffers, während der Puffer in seinem Hoch-Z-Zustand ist, beinhaltet. Es wird angenommen, daß der Ausgangsknoten OUT dieses Puffers direkt an eine gemeinsame Sammelleitung angeschlossen werden soll, mit der der Puffer Daten austauschen kann, hauptsächlich in der Form von logisch niedrigen und logisch hohen Signalen, während er in seinem aktiven Zustand ist. Es wird außerdem angenommen, daß dieser Puffer von einer Stromversorgung gespeist wird, die nominal 3,3 V von Schiene zu Schiene ausgibt, und daß eine Vielfalt an anderen Puffern an die gemeinsame Sammelleitung angeschlossen ist, einschließlich solcher mit 5 V MOS-Ausgangsstufen und solcher mit bipolaren Ausgangsstufen. Es ist diese angenommene Vielfalt, welche die Anforderung testet, daß der Puffer in seinem Hoch-Z-Zustand (inaktiv) der Sammelleitung einfach eine hohe Impedanz bietet und insbesondere, daß er weder Strom von der Sammelleitung zieht noch Strom an die Sammelleitung abgibt, unabhängig von der Spannung auf der Sammelleitung. Die Schaltung aus Fig. 5 richtet sich auf den ersten Teil dieser Voraussetzung. Es wird angenommen, daß diese Schaltung keinen negativen Spannungen auf der Sammelleitung, d. h. Spannungen auf der Sammelleitung, die niedriger sind als die Spannung der Niedrigpotential-Leistungsschiene GND des Puffers, ausgesetzt ist. Es ist zu erkennen, daß das Transistorpaar QP5 und QP6 den Komparator COMP aus Fig. 3 bildet. QP5 und QP6 fungieren als "Durchlaßtore" für die entsprechenden Eingänge dieses Komparators, OUT und Vcc. Bezüglich Fig. 5 ist außerdem zu erwähnen, daß der NMOS-Transistor QN30, dessen Source und dessen Gate einen gemeinsamen Anschluß haben, als das in der allgemeineren Schaltung aus Fig. 3 gezeigte Ventil (LINK+) ausgewählt worden ist. Der Verbindungstransistor QN30 ist so gestaltet, daß er einen besonders niedrigen Wert für VTN aufweist: 0,0 V bis 0,4 V im Gegensatz zu den üblichen 0,85 V. Dies stellt sicher, daß der Abfall von Vcc zu PVcc in Flußrichtung viel kleiner ist als der Abfall über einen PN- Übergang aus Silizium bei Vorspannung in Flußrichtung.
Es wird der erste Leckstrom IoZL betrachtet, der Strom, den der Puffer in seinem Hoch-Z-Zustand von der Sammelleitung zieht, wenn eine logisch niedrige Spannung (VoL < Vcc + VTP ) an der Sammelleitung auftritt. Die Spannung am Freigabeknoten E ist logisch niedrig und am Komplementärknoten logisch hoch. Der Pull-up-Transistor QP40 des Ausgangsknotens ist ausgeschaltet. Der erste Durchlaßtortransistor QP60 wird von dem externen logisch niedrigen Signal, das an sein Gate angelegt ist, mit Hilfe seiner Drainspannung Vcc eingeschaltet. Ist QP60 eingeschaltet, so stellt dies sicher, daß die Pseudoschiene PVcc auf einem Potential von Vcc ist. Außerdem wird der zweite Durchlaßtortransistor QP70, dessen Gate an die gleiche Spannung angeschlossen ist wie seine Source/sein Substrat (Vcc) und die höher ist als an seinem Drain, ausgeschaltet. Konsequenterweise gibt es keinen Pfad für einen Leckstrom IoZL von der Sammelleitung über den Ausgangsknoten des Puffers in den Puffer. Es ist das Verhalten von QN30 und QN40 in diesem Bereich zu beachten. Mit PVcc auf der gleichen Spannung wie die Hochpotential-Leistungsschiene hat QN30 das gleiche Potential an seinem Drain wie an seiner Source, und infolgedessen fließt kein Strom durch ihn hindurch. Andererseits ist QP30 eingeschaltet, wenn sein Gate auf logisch niedrig und seine Source/sein Substrat auf Vcc liegt, wodurch das Gate von QP40 auf Vcc gehalten wird, dem gleichen Potential wie das Substrat und die Source QP40 (auf jeden Fall wird das Gate des Pull-up-Transistors QP40 durch seine Verbindung mit der Hochpotential-Leistungsschiene über QP20 und QN20 und der Tatsache, daß E logisch niedrig ist, während der Puffer in seinem Hoch-Z-Zustand ist, auf Vcc gehalten). Als Folge bleibt QP40 ausgeschaltet, wodurch der andere Pfad zwischen dem Ausgangsknoten OUT und der Hochpotential-Leistungsschiene Vcc abgeblockt wird.
Als nächstes wird angenommen, daß die Sammelleitung zu einer Spannung wechselt, die höher ist als Vcc - VTP aber nicht so hoch wie Vcc + VTP . Dies ermöglicht, daß QP60 ausgeschaltet wird, reicht aber nicht aus, um QP70 einzuschalten. Anders als im Stand der Technik läßt dies PVcc jedoch nicht erdungsfrei; über seine Verbindung zu Vcc über QN30, der zusätzlichen Verbindung, wird PVcc auf einer Spannung gehalten, die nicht niedriger ist als Vcc - VTN (QN30) . VTN(QN30) ist die Schwellenspannung des NMOS- Transistors QN30, der so hergestellt ist, daß er eine sehr niedrige Schwellenspannung, typischerweise zwischen 0,0 und 0,4 V besitzt (die Doppellinie für den Kanal dieses Transistors - und anderer in Fig. 5 - zeigt eine sehr niedrige Schwelle an). QN50 und QP50 werden ausgeschaltet - aufgrund der E/EB-Spannungen, die für den Hoch-Z-Zustand benötigt werden - wodurch das Gate des Ausgangs-Pull-up-Transistors QP40 und das des Ausgangs-Pull-down-Transistors QN80 isoliert werden. Der Gateknoten des Ausgang-Pull-up-Transistors QP40 wird über QN30 und QP30 sowie von QP20 und QN20 auf Vcc aufgeladen (wie es oben dargelegt worden ist). QN70 wird durch das logisch hohe Signal von EB an seinem Gate eingeschaltet. QN70 wiederum entlädt das Gate des Pull- down-Transistors QN80 auf GND und hält QN80 damit ausgeschaltet.
Als nächstes wird angenommen, daß die Sammelleitung auf eine Spannung gefahren wird, die höher ist als Vcc + VTN Dies führt dazu, daß der zweite Durchlaßtortransistor QP70 eingeschaltet wird und der auf der Spannung Vo liegende Ausgangsknoten OUT an PVcc gekoppelt wird. Dies führt wiederum dazu, daß die Spannung der Quelle von QP30 auf V0 steigt. Da die Senke von QP40 mit Vo steigt, läuft das Gate von QP40 V&sub0; nach und verhindert, daß QP40 eingeschaltet wird und einen Pfad zum Stören von Vcc liefert. Aufgrund dieser Verbindung zu PVcc läuft das Substrat von QP40 ebenso Vo nach, wodurch verhindert wird, daß der PN-Übergang zwischen dem Drain und dem Substrat in Flußrichtung vorgespannt wird. QN10, QN20 und QN40 fungieren als Blockiervorrichtungen, um die Überspannung an dem Knoten, der das Gate vom QP40 beinhaltet, daran zu hindern, über die Kanäle oder PN-Übergänge zwischen Drain und Substrat von QP10 oder QP20 oder den sourceisolierenden PN-Übergang von QP50 (dessen Substrat mit Vcc verbunden ist) Vcc zu erreichen.

Unterspannungsschutz

Die bevorzugte Form der vorliegenden Erfindung zum Liefern eines Unterspannungsschutzes, d. h. Schutz der Niedrigpotential-Leistungsschiene des Puffers gegen Beeinflussung durch eine Spannung am Ausgangsknoten, die niedriger ist als die Spannung der Leistungsschiene, ist in Fig. 6 dargestellt. Wie zu sehen ist, ist diese Schaltung vollständig analog zu der in Fig. 5 gezeigten Schaltung für den Überspannungsschutz. Das heißt, die NMOS-Transistoren QN600 und QN700 bilden den spezifischen Komparator COMP, der in der allgemeineren Schaltung von Fig. 4 gezeigt ist. In ähnlicher Weise ist der PMOS-Transistor QP300, dessen Gate geklemmt ist, das, was in der bevorzugten Ausführungsform ausgewählt worden ist, um die Funktion der zusätzlich Verbindung LINK-, die in der allgemeineren Schaltung von Fig. 4 gezeigt worden ist, wahrzunehmen. Der detaillierte Betrieb dieser Schaltung für verschiedene Werte der Spannung Vo am Ausgangsknoten während der Puffer in seinem Hoch-Z-Zustand ist, folgt direkt aus der Diskussion, die unmittelbar zuvor für den Überspannungsschutz in der bevorzugten Ausführungsform dargestellt worden ist.

Claims

1. Schaltung zum Schutz eines Ausgabetransistors und einer Leistungsschiene (Vcc) eines Ausgabepuffers gegenüber Spannungen, die am Ausgabeknoten (OUT) des Puffers anliegen, mit: einer Pseudoleistungsschiene (PVcc) und einer Einwegverbindung (QN30) mit einem ersten Knoten und einem zweiten Knoten derart, daß Strom nur von dem ersten Knoten zu dem zweiten Knoten fließen kann und nur dann, wenn der erste Knoten auf einer größeren Spannung ist als der zweite Knoten, wobei die Pseudoleistungsschiene mit einem Wannenknoten des Ausgabetransistors (QP40), mit dem zweiten Knoten der Einwegverbindung und mit dem Ausgang eines Komparators verbunden ist, der die Ausgabe entsprechend der größeren der Spannungen an der Leistungsschiene und dem Ausgangsknoten liefert, und wobei der erste Knoten der Einwegverbindung mit der Leistungsschiene verbunden ist.

2. Schaltung nach Anspruch 1, wobei der Ausgabetransistor (QP40) als Pull-Up-Transistor zwischen der Leistungsschiene und dem Ausgabeknoten angeordnet ist.

3. Schaltung nach Anspruch 2, wobei der Komparator ein erstes Transistordurchlaßtor (QP60) und ein zweites Transistordurchlaßtor (QP70) aufweist, wobei das erste Durchlaßtor zwischen den Wannenknoten des Pull-Up-Transistors (QP40) und einen Gateknoten des zweiten Durchlaßtortransistors geschaltet ist, wobei ein Gateknoten des ersten Durchlaßtortransistors mit dem Ausgabeknoten (OUT) verbun den ist und wobei der zweite Durchlaßtortransistor zwischen den Ausgabeknoten und die Pseudoleistungsschiene (PVcc) geschaltet ist.

4. Schaltung nach Anspruch 3, wobei die Einwegverbindung ein Verbindungstransistor (QN30) ist, der zwischen die Leistungsschiene (Vcc) und die Pseudoleistungsschiene (PVcc) geschaltet ist, und wobei ein Gateknoten des Verbindungsstransistors mit der Leistungsschiene verbunden ist.

5. Schaltung nach einem der vorstehenden Ansprüche und mit einem Rückkoppelungstransistor (QP30), der zwischen die Pseudoleistungsschiene und einen Gateknoten des Ausgabetransistors geschaltet ist, wobei ein Gateknoten des Rückkoppelungstransistors mit einem Freigabeeingang (E) des Puffers verbunden ist.

6. Schaltung zum Schutz eines Ausgabetransistors und einer Leistungsschiene (GND) eines Ausgabepuffers gegen Unterspannungen, die an einem Ausgabeknoten (OUT) des Puffers anliegen, mit: einer Pseudoleistungsschiene (PGND) und einer Einwegverbindung (QN300) mit einem ersten Knoten und einem zweiten Knoten derart, daß Strom nur von dem ersten Knoten zu dem zweiten Knoten fließen kann und nur dann, wenn der zweite Knoten eine geringere Spannung aufweist als der erste Knoten, wobei eine Pseudoleitungsschiene mit einem Wannenknoten des Ausgabetransistors (QN80), dem zweiten Knoten der Einwegverbindung und dem Ausgang eines Komparators verbunden ist, der die Ausgabe entsprechend der geringeren der Spannungen an der Leistungsschiene und dem Ausgabeknoten liefert, und wobei der erste Knoten der Einwegverbindung mit der Leistungsschiene verbunden ist.

7. Schaltung nach Anspruch 6, wobei der Ausgabetransistor (QN80) als Pull-Down-Transistor zwischen dem Ausgabeknoten und der Leistungsschiene (GND) angeordnet ist.

8. Schaltung nach Anspruch 7, wobei der Komparator ein erstes Transistordurchlaßtor (QN600) und ein zweites Transistordurchlaßtor (QN700) aufweist, wobei das erste Durchlaßtor zwischen dem Wannenknoten des Pull-Down-Transistors (QN80) und einen Gateknoten des zweiten Durchlaßtortransistors geschaltet ist, wobei ein Gateknoten des ersten Durchlaßtortransistors mit dem Ausgabeknoten (OUT) verbunden ist und wobei der zweite Durchlaßtortransistor zwischen den Ausgabeknoten und die Pseudoleistungsschiene (PGND) geschaltet ist.

9. Schaltung nach Anspruch 8, wobei die Einwegverbindung ein Verbindungstransistor (QP300) ist, der zwischen die Leistungsschiene (GND) und die Pseudoleistungsschiene (PGND) geschaltet ist, und wobei ein Gateknoten des Verbindungstransistors mit der Leistungsschiene verbunden ist.

10. Schaltung nach einem der Ansprüche 6 bis 9 und mit einem Rückkoppelungstransistor (QN300), der zwischen die Pseudoleistungsschiene und einen Gateknoten des Ausgabetransistors geschaltet ist, wobei ein Gateknoten des Rückkoppelungstransistors mit einem Freigabeeingang (E) des Puffers verbunden ist.