DE4221283C2

DE4221283C2 - CMOS-Ausgangstreiber mit schwimmender Wanne

Info

Publication number: DE4221283C2
Application number: DE19924221283
Authority: DE
Inventors: Daniel W Dobberpuhl
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1991-06-28
Filing date: 1992-06-29
Publication date: 1994-06-01
Anticipated expiration: 2012-06-30
Also published as: FR2678451A1; CA2072428A1; GB2258100A; FR2678451B1; GB2258100B; DE4221283A1; GB9212938D0; CA2072428C; JPH05227010A

Description

Die vorliegende Erfindung betrifft ganz allgemein ein Verfahren zum Aufbauen einer integrierten Schaltung, die normalerweise bei einer Spannung unterhalb von 5 Volt arbeitet, aber unter bestimmten Bedingungen mit Einrichtungen zusammenarbeiten muß, die mit einer Versorgungsspannung von 5 Volt arbeiten. Die vorliegende Erfindung betrifft auch ganz allgemein einen Ausgangstreiber mit schwimmender Wanne, der mit Einrichtungen bzw. Schaltungen arbeiten kann, welche eine Spannungsversorgung von 5 Volt verwenden. Insbesondere betrifft die vorliegende Erfindung eine bi-direktionale CMOS-Ausgangsstufe, die bis zu 3,3 Volt treibt, wenn sie aktiv ist, aber bis zu 5,0 Volt toleriert, wenn sie gesperrt oder unwirksam geschaltet ist.

Da komplementäre Metall-Oxyk-Halbleiter (CMOS) immer kleiner geworden sind, ist die Spannungsversorgung dementsprechend reduziert worden, um schädliche Effekte von Spannungsunterschieden entlang zunehmend kleinerer Bauelementeabmessungen zu vermindern. Diese Reduzierung von nominell 5 Volt auf nominell 3,3 Volt ist nicht von allen Herstellern gleichzeitig durchgeführt worden. Auch ist diese Reduzierung nicht in allen Bauelementen eingehalten, mit denen andere Halbleiterbauelemente bzw. -einrichtungen kommunizieren müssen. Somit muß z. B. ein VLSI-Chip (VLSI=Very Large Scale Integrated), der ausgelegt ist, mit 3,3 Volt zu arbeiten, mit einem anderen Chip bei 5 Volt arbeiten.

Um diese Verbindung bzw. Komunikation funktionsrichtig durchzuführen, ist eine spezielle Schaltung oder sind spezielle Bauelementetechniken erforderlich, um eine zu starke Belastung von Komponenten, die für 3,3 Volt Betrieb ausgelegt sind, zu vermeiden. Die Alternative besteht in zusätzlichen Kosten für zusätzliche Herstellungsschritte, die notwendig sind, Bauelemente herzustellen, die höhere Spannungen in den Eingangs/Ausgangs-Schaltungen der integrierten Schaltungen aushalten.

Die Fig. 1 stellt einen typischen CMOS-Ausgangstreiber dar. Ein solcher Ausgangstreiber besteht aus zwei Transistoren, einem Hochzieh-Transistor Q₁ und einem Herunterzieh-Transistor Q₂. Die Transistoren Q₁ und Q₂ werden von Vortreiberschaltungen angesteuert, die Daten und Freigabesignale (enable signals) entgegennehmen. Die Vortreiberschaltungen sind größtenteils Skalierungsstufen bzw. Anpassungsstufen, um Chipbauelemente-Weiten bzw. -Abmessungen (im Bereich von einigen zehn Mikrometer) Bauelemente-Abmessungen außerhalb des Chips (in der Größenordnung von 1000 Mikrometern) anzupassen. Die Vortreiberschaltungen enthalten auch die Logik, um ein Freigabesignal entgegenzunehmen, was V_p dazu zwingt, nach oben (high) zu gehen, was Q₁ wegschaltet und was V_n dazu zwingt, nach unten (low) zu gehen, was Q₂ abschaltet. V_p wird im weiteren als positiver Logikeingang und V_n wird im weiteren als negativer Logikeingang bezeichnet.

Die Transistoren Q₁ und Q₂ sind große Transistoren, die die Ströme liefern, die dafür ausgelegt sind, Einrichtungen außerhalb des Chips zu treiben. Wenn Q₁ und Q₂ gesperrt sind, dann ist der Ausgang V₀ frei, sich zwischen 0 (null) Volt und 3,3 Volt zu bewegen, wobei V_p=3,3 Volt und V_n= 0,0 Volt sind. Wenn der Ausgangstreiber jedoch mit einer Schaltung verbunden ist, die mit einer logischen 1 von 5 Volt arbeitet, versucht V₀, die 3,3 Volt zu überschreiten. Dies ergibt drei Probleme (in keiner speziellen Reihenfolge). Erstens, der Transistor Q₁ wird eingeschaltet, da | V₀-V_p | | V_tp | (die Schwellenwertspannung eines PMOS-Bauelementes) ist. Als nächstes wird die parasitäre Diode zwischen dem Drain von Q₁ und der Wanne in Vorwärtsrichtung gepolt bzw. gespannt. Schließlich sind die Spannungen entlang Q₂ V₀-V_n3,3 Volt und entlang Q₁ V₀-V_p3,3 Volt.

Das letzte dieser Probleme (bezüglich der Spannung entlang Q₂) wird für gewöhnlich durch Hinzufügen eines Cascode-Transistors Q₃ gelöst, wie in Fig. 2 gezeigt wird. Durch eine geeignete Dimensionierung von Q₃ und Q₂ kann die Spannung V_c gesteuert werden, so daß weder Q₃ noch Q₂ einer zu hohen Spannung ausgesetzt werden. Das Hinzufügen von Q₃ trägt jedoch nichts dazu bei, die ersten zwei Probleme zu lösen.

Aufgabe der vorliegenden Erfindung ist es deshalb, eine CMOS-Ausgangstreiberstufe anzugeben, die normalerweise mit einer Versorgungsspannung von 3,3 Volt arbeitet und noch mit Schaltungseinrichtungen kommunizieren bzw. mit diesen zusammenarbeiten kann, die mit einer Spannungsversorgung von 5 Volt arbeiten.

Diese Aufgabe wird durch den CMOS-Ausgangstreiber nach Anspruch 1 bzw. durch die Ausgangstreiberschaltung nach Anspruch 3 gelöst.

Aus DE 40 04 381 ist eine CMOS-Schaltung bekannt, die aufweist: einen Hochziehtransistor mit einem Source-Drain-Kanal und einem Gate, wobei das eine Ende des Source-Drain-Kanals mit einem Versorgungsanschluß und das andere Ende mit einem Ausgangsanschluß verbunden ist, und einen Herunterziehtransistor mit einem Source-Drain-Kanal und einem Gatekanal, wobei das eine Ende des Source-Drain-Kanals des Herunterziehtransistors mit Masse bzw. Erde verbunden ist. Die spezielle Realisierung der CMOS-Schaltung gemäß der Erfindung ist jedoch aus dieser Druckschrift nicht entnehmbar.

In ihrer breitesten Form beruht die Erfindung in einem Ausgangstreiber mit schwimmendem Potential, der aufweist
einen Hochziehtransistor mit einem Gate und einer Wanne (well) und mit einem Source-zu-Drain-Kanal, der einen ersten Versorgungsanschluß mit einem Ausgangsknoten verbindet, wobei das Gate mit einer ersten Gegentakttreiberschaltung durch eine erste Gateschaltung verbunden ist und wobei die Wanne mit dem ersten Versorgungsanschluß durch eine Wanne-Schaltung verbunden ist;
einen Herunterziehtransistor mit einem Gate und mit einem Source-zu-Drain-Kanal, der einen zweiten Versorgungsanschluß mit einem internen Knoten verbindet, wobei das Gate mit einer zweiten Gegentakt-Treiberspannung verbunden ist;
einen Cascode-Transistor mit einem Gate und mit einem Source-zu-Drain-Kanal, der den Ausgangsknoten mit dem internen Knoten verbindet, wobei das Gate mit dem ersten Versorgungsanschluß verbunden ist; und
wobei die Gate-Schaltung einen Eingang hat, der verbunden ist, um die Spannung an dem Ausgangsknoten zu empfangen und effektiverweise zu erlauben, daß die Spannung an dem Gate des Hochziehtransistors der Spannung am Ausgangsknoten folgt, wenn die Spannung am Ausgangsknoten die Spannung am ersten Versorgungsanschluß überschreitet,
wobei die Wannen-Schaltung einen Eingang hat, der verbunden ist, die Spannung an dem Ausgangsknoten zu empfangen und effektiverweise der Spannung an der Wanne des Hochziehtransistors zu erlauben, der Spannung an dem Ausgangsknoten zu folgen, wenn die Spannung an dem Ausgangsknoten die Spannung an dem ersten Versorgungsanschluß überschreitet.

Um das Problem des Einschaltens von Q₁ zu lösen, wenn V₀- V_p die zugeordnete Schwellenwertspannung überschreitet, stellt die vorliegende Erfindung eine VFG-Schaltung zur Verfügung, wie sie in Fig. 4 gezeigt wird. Wenn V₀ (kleiner oder gleich) der angelegten Spannung V_dd ist, hier normalerweise 3,3 Volt, dann ist die VFG-Spannung gleich V_p. Hier wird V_dd auch als Versorgungsanschluß bezeichnet. Wenn jedoch V₀ größer als V_dd ist, folgt die VFG-Spannung V₀ und wird den gleichen Wert wie V₀ annehmen. Auf diese Art und Weise verhindert die VFG-Schaltung, daß Q₁ eingeschaltet wird, wenn V₀ eine logische 1 von größer als 3,3 Volt ist. Auf ähnliche Weise, um das Problem der Vorwärtsspannung der parasitären Diode von Q₁ zu lösen, stellt die vorliegende Erfindung eine VFW-Schaltung zu Verfügung, wie in der Fig. 5 gezeigt wird. Wenn V₀V_dd ist, dann ist die VFW-Spannung gleich V_dd. Wenn jedoch V₀ größer als V_dd ist, dann folgt die VFW-Spannung V₀ und ist gleich zu V₀. Auf diese Art und Weise schließt die VFW-Schaltung ein Vorwärtspolen der parasitären Diode von Q₁ aus, wenn V₀ eine logische 1 von größer als 3,3 Volt ist.

Weitere vorteilhafte Weiterbildungen der vorliegenden Erfindung sind aus den Unteransprüchen ersichtlich.

Weitere Vorteile und Anwendungsmöglichkeiten der vorliegenden Erfindung sind aus der nachfolgenden Beschreibung von Ausführungsbeispielen der Erfindung in Verbindung mit den Zeichnungen ersichtlich. Es zeigt

Fig. 1 eine CMOS-Ausgangstreiberstufe nach dem Stand der Technik,

Fig. 2 eine weitere CMOS-Ausgangstreiberstufe nach dem Stand der Technik,

Fig. 3 eine bi-direktionale CMOS-Ausgangstreiberstufe einer bevorzugten Ausführungsform der vorliegenden Erfindung,

Fig. 4 eine Unterschaltung der bi-direktionalen CMOS-Ausgangstreiberstufe einer bevorzugten Ausführungsform der vorliegenden Erfindung,

Fig. 5 eine weitere Unterschaltung der bi-direktionalen CMOS-Ausgangstreiberstufe einer bevorzugten Ausführungsform der vorliegenden Erfindung.

Fig. 1 stellt eine bekannte CMOS-Ausgangstreiberstufe dar. Die Treiberstufe enthält einen Satz von Leitungen, die DATA- und ENABLE-Leitungen umfassen. Die DATE- und ENABLE- Leitungen führen zu den Vortreiber-Schaltungen, die ein Paar von Spannungen erzeugen, V_p und V_n, welche im Bereich zwischen 0,0 Volt und 3,3 Volt liegen. Die Treiberstufe enthält weiterhin einen Hochziehtransistor Q₁ und einen Herunterziehtransistor Q₂. Wie gezeigt wird, kann Q₁ ein PMOS- Bauelement sein, während Q₂ ein NMOS-Bauelement sein kann. Wenn beide Transistoren gesperrt sind, kann der Ausgang V₀ sich frei zwischen 0,0 Volt und 3,3 Volt bewegen, wobei V_p gleich 3,3 Volt und V_n gleich 0,0 Volt sind.

Fig. 3 stellt eine Ausgangstreiberstufe der vorliegenden Erfindung dar. Um das nicht gewünschte Einschalten von Q₁ zu verhindern, enthält die Ausgangstreiberstufe eine VFG- Schaltung, die in Fig. 4 gezeigt wird. Der Ausdruck VFG bezieht sich auf "floating gate=schwimmendes Gate". Um das unerwünschte Vorwärtspolen der parasitären Diode zwischen dem Drain von Q₁ und der Wanne, in dem es ausgebildet ist, zu vermeiden, enthält die Ausgangstreiberstufe eine VFW-Schaltung, die in Fig. 5 gezeigt wird. Der Ausdruck VFW bezieht sich auf "floating well=schwimmende Wanne".

Es ist bekannt, daß es keinen physikalischen Unterschied zwischen einer Source und einem Drain eines Transistors gibt, und man kann sich deshalb genauso gut auf einen Source-zu-Drain-Kanal beziehen, um die physikalische Struktur zu beschreiben.

Für die VFG-Schaltung nach Fig. 4 gilt, daß, wenn V₀V_dd ist, dann Q₈ abgeschaltet ist und VFG=V_p. In diesem Fall liegt V_p an Q₁ an und der Ausgangstreiber arbeitet auf herkömmliche Art und Weise. Wenn V₀<V_dd wird, dann leitet Q₈ und VFG=V₀. Auf ähnliche Art und Weise gilt für die VFW- Schaltung nach Fig. 5, daß, wenn V₀V_dd ist, dann VFW= V_dd. Wenn V₀<V_dd, dann ist VFW=V₀. Das VFW-Signal wird in der VFG-Schaltung eingesetzt, um die Wannenspannung den Transistoren Q₇ und Q₈ zuzuführen.

Wenn V_p niedrig ist (0 Volt), sollte die Ausgangstreiberstufe V₀ hoch (high) (3,3 Volt) gehen. Wenn V_p auf 0 Volt ist, dann leitet Q₆, und das VFG-Signal wird auf 0 Volt gebracht. Unter diesen Umständen wird V₀ auf 3,3 Volt getrieben, und deshalb werden Q₇ und Q₈ abgeschaltet.

Wenn V_p auf hoch ist (3,3 Volt), kann der Ausgang auf irgendeine Spannung zwischen 0 Volt bis 5 Volt gebracht werden, was von den externen Bedingungen an der Ausgangstreiberstufe abhängt. Es gibt drei Fälle primären Interesses:

(1) V₀=0 Volt
In diesem Fall leitet die PMOS-Einrichtung Q₇ und verbindet VFG mit V_p, die auf 3,3 Volt ist. Die NMOS-Einrichtung Q₆ wird abgeschaltet, da die Spannung an jedem ihrer Anschlüsse 3,3 Volt ist. Das PMOS-Bauelement Q₈ wird ebenfalls abgeschaltet.
(2) V₀=3,3 Volt
In diesem Fall werden die PMOS-Bauelemente Q₇ und Q₈ abgeschaltet. Die NMOS-Einrichtung Q₆ leitet so lange, bis VFG =V_p-V_t=3,3 Volt-V_t ist. Damit ist der Ausgangs-PMOS- Transistor Q₁ (siehe Fig. 3), der von VFG gesteuert wird, schwach eingeschaltet. Q₁ ist jedoch auch mit V_dd=3,3 Volt verbunden, und damit fließt kein Strom. Wenn V₀ geringfügig unter 3,3 Volt liegt, dann schaltet Q₇ durch und zieht VFG nach oben auf V_p=3,3 Volt. Wenn V₀ geringfügig größer als 3,3 Volt ist, dann schaltet Q₈ ein und zieht VFG nach oben auf V₀.
(3) V₀=5,0 Volt
In diesem Fall ist der PMOS-Transistor Q₈ eingeschaltet und verbindet VFG mit V₀=5,0 Volt. Q₇ und Q₆ sind weggeschaltet.

Fig. 5 stellt eine bevorzugte Ausführungsform der VFW-Schaltung dar, die in manchen Merkmalen gleich der VFG-Schaltung ist. Unterschiede zwischen der VFG-Schaltung der Fig. 4 und der VFW-Schaltung der Fig. 5 sind im wesentlichen mit den PMOS-Transistoren Q₉ und Q₁₁ verbunden. Die PMOS-Transistoren Q₁₂ und Q₁₀ entsprechen direkt den Transistoren Q₈ bzw. Q₇ der VFG-Schaltung nach Fig. 4.

Alle MOS-Bauelemente haben zugeordnete parasitäre Dioden zwischen ihren Sorce/Drain und dem darunterliegenden Substrat. Der Zweck der VFW-Struktur besteht darin, ein Einschalten dieser Dioden zu verhindern, da diese Diodenströme ein unerwünschtes Sperren auslösen können oder zumindest verursachen, daß große parasitäre Ströme fließen.

Im Fall von V₀=V_dd=3,3 Volt ziehen Q₉ und Q₁₁ VFW auf V₀=V_t hinauf, wobei dieses Potential ungefähr gleich der Einschaltvorwärtsspannung der parasitären Drain-Dioden entspricht. Q₁₀ und Q₁₂ sind abgeschaltet. Wenn V₀ nun rampenförmig auf 5,0 Volt ansteigt, besteht die Gefahr, daß die Dioden, die mit den Transistoren Q₁₁ und Q₁₂ verbunden sind, hart einschalten. Es ist der Zweck der Transistoren Q₁₁ und Q₁₂, einen notwendigen Strom zu erzeugen, um VFW parallel mit V₀ zu laden. Q₁₁ ist anfänglich am wirksamsten wegen der schwachen Gate-Spannung, die von VFW erzeugt wird (d. h. ungefähr 0,6 Volt). Zusätzlich zum MOSFET-Betrieb funktioniert der Q₁₁ als laterales PNP-Bauelement mit heraufgesetztem β und niedrigem V_be. Wenn V₀ im wesentlichen höher als V_dd ist (d. h. ungefähr 3,9 Volt), dann wird Q₁₂ wirksamer als Zuführstrom für VFW. Q₉ und Q₁₀ funktionieren analog zu Q₁₁ und Q₁₂ während des anfänglichen Hochlaufens der Spannungsversorgung des Chips, wenn die Spannungsversorgung V_dd selbst auf 3,3 Volt ansteigt.

Claims

1. CMOS-Ausgangstreiber mit schwimmender Wanne, der aufweist:

a) einen Hochziehtransistor mit einem Source-zu-Drain- Kanal und einem Gate, wobei der Source-zu-Drain-Kanal mit einem Ende mit einem Versorgungsanschluß und mit dem anderen Ende mit einem Ausgangsanschluß verbunden ist;
b) einen Herunterziehtransistor mit einem Source-zu- Drain-Weg und einem Gate, wobei der Source-zu-Drain-Weg des Herunterziehtransistors mit einem Ende mit Masse bzw. Erde verbunden ist und das Gate des Herunterziehtransistors mit dem negativen Logikeingang verbunden ist;
c) einen Cascode-Transistor mit einem Source-zu-Drain-Weg und einem Gate, wobei der Source-zu-Drain-Weg in Serie zwischen dem zweiten Ende des Hochziehtransistors und dem zweiten Ende des Herunterziehtransistors verbunden ist und das Gate des Cascode-Transistors mit dem Versorgungsanschluß verbunden ist;
d) eine Schaltung mit schwimmender Wanne, die aufweist
- i) erste und zweite Transistoren, die jeweils einen Source-zu-Drain-Weg und ein Gate haben, wobei die Source-zu-Drain-Wege der ersten und zweiten Transistoren jeweils mit einem ersten Ende mit dem Versorgungsanschluß verbunden sind und ein zweites Ende der Source-zu-Drain-Wege der ersten und zweiten Transistoren, das Gate des ersten Transistors und die Wannen der ersten und zweiten Transistoren jeweils mit einem Ausgangsknoten der Schaltung mit schwimmender Wanne verbunden sind, der mit der Wanne des Hochziehtransistors verbunden ist, und
- ii) dritte und vierte Transistoren, die jeweils einen Source-zu-Drain-Weg und ein Gate aufweisen, wobei ein erstes Ende des Source-zu-Drin-Weges jedes der dritten und vierten Transistoren mit dem Ausgangsanschluß verbunden ist, ein zweites Ende des Source-zu-Drain-Weges jedes der dritten und vierten Transistoren und das Gate des vierten Transistors jeweils mit dem Ausgangsknoten der Schaltung mit schwimmender Wanne verbunden sind und das Gate des dritten Transistors mit dem Versorgungsanschluß verbunden ist; und
e) eine Schaltung mit schwimmendem Gate, die aufweist
- i) fünfte und sechste Transistoren, die jeweils einen Source-zu-Drain-Weg und ein Gate haben, wobei die Source-zu-Drain-Wege der fünften und sechsten Transistoren jeweils mit einem Ende mit dem positiven Logikeingang verbunden sind und das andere Ende der Source- zu-Drain-Wege der fünften und sechsten Transistoren mit einem Ausgangsknoten der Schaltung mit schwimmendem Gate verbunden ist, der mit dem Gate des Hochziehtransistors verbunden ist, wobei das Gate des fünften Transistors mit dem Versorgungsanschluß verbunden ist, wobei das Gate des sechsten Transistors mit dem Ausgangsanschluß verbunden ist und wobei die Wanne des sechsten Transistors mit dem Ausgangsknoten der Schaltung mit schwimmender Wanne verbunden ist, und
- ii) einen siebten Transistor mit einem Source-zu- Drain-Weg und einem Gate, wobei ein erstes Ende des Source-zu-Drain-Weges des siebten Transistors mit dem Ausgangsanschluß verbunden ist, ein zweites Ende des Source-zu-Drain-Weges des siebten Transistors mit dem Ausgangsknoten der Schaltung mit schwimmendem Gate verbunden ist, wobei das Gate des siebten Transistors mit dem Versorgungsanschluß verbunden ist und wobei die Wanne des sechsten Transistors mit dem Ausgangsknoten der Schaltung mit schwimmender Wanne verbunden ist.

2. CMOS-Ausgangstreiber nach Anspruch 1, dadurch gekennzeichnet, daß der Herunterziehtransistor, der Cascode-Transistor und die fünften Transistoren N-Kanal-Transistoren sind und die anderen Transistoren P-Kanal-Transistoren sind.

3. Ausgangstreiberschaltung, die aufweist
einen Hochziehtransistor mit einem Gate und einer Wanne und mit einem Source-zu-Drain-Weg, der einen ersten Versorgungsanschluß mit einem Ausgangsknoten verbindet, wobei das Gate mit einer ersten Gegentakt-Treiberspannung über eine Gate-Schaltung verbunden ist und wobei die Wanne mit dem ersten Versorgungsanschluß durch eine Schaltung mit Wanne verbunden ist;
einen Herunterziehtransistor mit einem Gate und mit einem Source-zu-Drain-Weg, der einen zweiten Versorgungsanschluß mit einem internen Knoten verbindet, wobei das Gate mit einer zweiten Gegentakt-Treiberspannung verbunden ist;
einen Cascode-Transistor mit einem Gate und mit einem Source-zu-Drain-Weg, der den Ausgangsknoten mit dem internen Knoten verbindet, wobei das Gate mit dem ersten Versorgungsanschluß verbunden ist,
wobei die Gate-Schaltung einen Eingang hat, der verbunden ist, um die Spannung an dem Ausgangsknoten entgegenzunehmen und der Spannung an dem Gate des Hochziehtransistors effektiv zu erlauben, der Spannung an dem Ausgangsknoten zu folgen, wenn die Spannung am Ausgangsknoten die Spannung am ersten Versorgungsanschluß überschreitet,
wobei die Schaltung mit Wanne einen Eingang hat, der verbunden ist, um die Spannung am Ausgangsknoten entgegenzunehmen und effektiverweise der Spannung an der Wanne des Hochziehtransistors zu erlauben, der Spannung am Ausgangsknoten zu folgen, wenn die Spannung am Ausgangsknoten die Spannung am ersten Versorgungsanschluß überschreitet.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Hochziehtransistor ein P-Kanal-MOS-Transistor ist und daß der Herunterziehtransistor ein N-Kanal-MOS-Transistor ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Spannung an dem ersten Versorgungsanschluß einen positiven Wert von ungefähr 3,3 Volt hat und daß die Spannung am zweiten Versorgungsanschluß ein Referenzpotential hat.

6. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Gate-Schaltung aufweist:
einen ersten Transistor, der einen Source-zu-Drain-Weg, der die erste Gegentakt-Treiberspannung mit dem Gate des Hochziehtransistors verbindet, und ein Gate hat, das mit dem ersten Versorgungsanschluß verbunden ist;
einen zweiten Transistor, der einen Source-zu-Drain-Weg, der die erste Gegentakt-Treiberspannung mit dem Gate des Hochziehtransistors verbindet, und der ein Gate hat, das mit dem Ausgangsknoten verbunden ist;
einen dritten Transistor mit einem Source-zu-Drain-Weg, der den Ausgangsknoten mit dem Gate des Hochziehtransistors verbindet, und der ein Gate hat, das mit dem ersten Versorgungsanschluß verbunden ist,
wobei jeder der zweiten und dritten Transistoren eine Wanne hat, die mit der Wanne des Hochziehtransistors verbunden ist.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die zweiten und dritten Transistoren P-Kanal-MOS-Transistoren sind und daß der erste Transistor ein N-Kanal-MOS-Transistor ist.

8. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltung mit Wanne enthält:zeinen vierten Transistor, der einen Source-zu-Drain-Weg, der die Wanne des Hochziehtransistors mit dem ersten Versorgungsanschluß verbindet, und ein Gate hat, das mit der Wanne des Hochziehtransistors verbunden ist;
einen fünften Transistor, der einen Source-zu-Drain-Weg, der die Wanne des Hochziehtransistors mit dem ersten Versorgungsanschluß verbindet, und der ein Gate hat, das mit dem Ausgangsknoten verbunden ist;
einen sechsten Transistor, der einen Source-zu-Drain-Weg, der den Ausgangsknoten mit der Wanne des Hochziehtransistors verbindet, und der ein Gate hat, das mit dem ersten Versorgungsanschluß verbunden ist;
einen siebten Transistor, der einen Source-zu-Drain-Weg, der den Ausgangsknoten mit der ersten Wanne des Hochziehtransistors verbindet, und der ein Gate hat, das mit der Wanne des Hochziehtransistors verbunden ist.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die vierten, fünften, sechsten und siebten Transistoren P-Kanal-MOS-Transistoren sind.

10. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Gate-Schaltung aufweist:
einen ersten Transistor mit einem Source-zu-Drain-Weg, der die erste Gegentakt-Treiberspannung mit dem Gate des Hochziehtransistors verbindet, und der ein Gate, hat, das mit dem ersten Versorgungsanschluß verbunden ist;
einen zweiten Transistor, der einen Source-zu-Drain-Weg hat, der die erste Gegentakt-Treiberspannung mit dem Gate des Hochziehtransistors verbindet, und der ein Gate hat, das mit dem Ausgangsknoten verbunden ist;
einen dritten Transistor, der einen Source-zu-Drain-Weg, der den Ausgangsknoten mit dem Gate des Hochziehtransistors verbindet, und ein Gate hat, das mit dem ersten Versorgungsanschluß verbunden ist,
wobei jeder der zweiten und dritten Transistoren eine Wanne hat, die mit der Wanne des Hochziehtransistors verbunden ist.

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß der erste Transistor ein N-Kanal-MOS-Transistor ist und daß die zweiten, dritten, vierten, fünften, sechsten und siebten Transistoren P-Kanal-MOS-Transistoren sind.