DE69927663T2

DE69927663T2 - Über- oder unterspannungstolerantes Transfergatter

Info

Publication number: DE69927663T2
Application number: DE69927663T
Authority: DE
Inventors: Jeffrey B. El Dorado Hills Davis; Myron Newfields Miske
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1999-01-29
Filing date: 1999-12-16
Publication date: 2006-06-01
Anticipated expiration: 2019-12-17
Also published as: DE69927663D1; KR20000071306A; KR100351523B1; US6163199A; EP1024596A1; EP1024596B1

Description

Hintergrund der Erfindung
1. Technisches Feld der Erfindung
Die vorliegende Erfindung betrifft elektronische Schalter. Insbesondere betrifft die vorliegende Erfindung Halbleiterschalter, die auch solche umfassen, die aus einem oder mehreren Metall-Oxid-Halbleiter (MOS) -Transistoren bestehen. Insbesondere betrifft die vorliegende Erfindung analoge und digitale Halbleiterschalter, umfassend solche, die als Durchgangsgattertransistoren oder Transfergatter definiert sind.
2. Beschreibung des Standes der Technik
Die Entwicklung in der Halbleitertechnologie hat die Möglichkeit geschaffen, kostengünstige, hoch zuverlässige Schalter zu produzieren, die effektiv gesehen Implementierungen mechanischer Relais sind. Sie wurden besonders brauchbar gefunden, wenn sie als Relais des Typs einpoliger Umschalter ausgebildet waren, ohne darauf beschränkt zu sein. Halbleiterschalter werden immer stärker als Ersatz für frühere mechanische Relais verwendet, aufgrund der verfügbaren hohen Schaltgeschwindigkeit als auch aufgrund ihrer Fähigkeit relativ hohe Ströme fehlerlos zu transferieren. Diese Schalter werden oft als Transfergatter oder Durchlasstransistoren bezeichnet, als sie die Charakteristiken von Transistoren – üblicherweise MOS-Transistoren – aufweisen, um entweder den Durchgang eines Signals zu erlauben oder zu verhindern.
Es ist bekannt, dass Schalter in vielen Feldern weiter Anwendung finden. Sie werden verwendet in allen Arten von größeren oder kleineren Konsumprodukten, umfassend, jedoch nicht beschränkt auf Automobile und elektronische Heimgeräte. Sie können sein und verwendet werden als Analogrouter, Gatter und Relais. Sie werden auch als digitale Multiplexer, Router und Gatter verwendet.
Als Teil der fortlaufenden Entwicklung im Feld der Halbleiterelemente, insbesondere hinsichtlich der Größe und der Arbeitsgeschwindigkeit, wurde eine Verringerung der Energie erzielt, die benötigt wird, um derartige Elemente zu betätigen. Während standardisierte Betriebssysteme eine 5-Volt-Versorgung für eine geeignete Tätigkeit von MOS und bipolaren Transistoren verwenden, hat eine Verringerung der Größe die Möglichkeit eröffnet, bei geringeren Versorgungsgrößen zu arbeiten, umfassend 3-Volt- und 2-Voltsysteme.
Es gibt jedoch in der Verwendung derartiger Elemente Beschränkungen. Diese Beschränkungen betreffen Unabwägbarkeiten in der Fabrikation und signifikanter sind sie bezogen auf die inhärenten Charakteristiken. Insbesondere ist festzustellen, dass es Schwellenpotentialwerte gibt, die überwunden werden müssen, um Halbleiterelemente zu aktivieren. Diese Schwellenwertaktivierungslevel sind wichtig, jedoch nicht eine unüberwindbare Begrenzung, wenn die verfügbare Versorgungsspannung mindestens 5 V beträgt, wie es bei den meisten derzeitigen Systemen der Fall ist. Die Schwellwertaktivierung für extern versorgte Transistoren beträgt üblicherweise 0,8 V. In einem System mit einer Hochpotentialstromschiene von 5 V, die verwendet wird, um ein logisches "High" oder „1" zu erzeugen und mit einer Niederpotentialstromschiene auf Erde oder 0 V, die verwendet wird, um ein logisches "Low" oder „0" bereitzustellen, wird ein Potentialabfall in der Höhe der Schwellwertaktivierungsspannung keinen Verlust in der Systemperformance oder Funktion überhaupt hervorrufen. Und zwar deshalb, weil ein logisches High- und ein logisches Low-Signal in gleicher Weise über einen NMOS-Transistor übertragen werden, so lange diese Signale in einen Rahmen von Werten nahe den Sollwerten der Schienen fallen.
Eine Anzahl von bekannten Transfergattern wurde entwickelt für digitale und analoge Anwendungen. Jedoch sind diese Einrichtungen nicht in der Lage die Probleme zu beseitigen, die mit dem Tätigkeitsübergang an den "geringeren" Hochpotentialpegeln verbunden sind und sie sind insbesondere ineffektiv, wenn die Eingangswerte unter die Werte der Stromversorgungsschienen für die Hoch- und Niedrigpotentiale gehen. Dies bedeutet, wenn ein Transfergattereingangspotential den Wert Vcc der Hochpotentialschiene nach oben überschreitet oder das Potential der Niedrigpotentialschiene GND nach unten. Eine derartige Einrichtung, die relativ breite Verwendung findet, ist in 1 dargestellt.
Ein komplementäres Paar von Transistoren, der NMOS-Transistor M1 und der PMOS-Transistor M2 führen Signale zwischen den Knoten A und B, wobei jeder dieser Knoten mit einer äußeren Schaltung verbindbar ist. Wenn ein Steuersignal OEN (in 1 in Assoziation mit dem Knoten A nur als Eingang zum Zwecke der Anschauung gezeigt, welches jedoch auch mit dem Knoten B als Eingang assoziiert sein kann) ein logisches „High" oder „1" führt, ist der Transistor M1 eingeschaltet, und als Resultat der Inversion produziert durch den Inverter I1 ist auch der Transistor M2 eingeschaltet. In diesem Zustand sind beide Transistoren „ein" und das Potential am Knoten B ist im Wesentlichen das Gleiche wie das Potential am Knoten A. Wenn OEN bei logisch „Low" oder „0" ist, sind beide Transistoren ausgeschaltet und es existiert ein hoher Widerstand für den Transfer irgendeines Signals zwischen den Knoten A und B. Dies trifft zu für alle Potentiale am Knoten A oder B, die geringer als das Potential der Hochpotentialstromschiene Vcc sind und größer als das der Niedrigpotentialstromschiene GND. Jedoch, wenn entweder der Eingang oder das Ausgangssignal am Knoten größer als Vcc oder geringer als GND ist, ist das Potential, das mit dem typischen logisch low an dem Gatter des Transistors M1 assoziiert ist und ein typisches logisch high an dem Gatter von M2 unzureichend, um diese Transistoren ausgeschaltet zu lassen. Bei einem Potential größer als Vcc wird M2 eingeschaltet, bei einem Potential geringer als GND wird M1 eingeschaltet, unabhängig von dem logischen Pegel, der an dem Eingang OEN anliegt. Als Resultat wird eine Überspannungssituation entweder am Eingang oder Ausgang dazu führen, dass M1 und M2 Signale durchlassen, die gemäß dem Steuersignal OEN blockiert werden sollte. Eine Unterspannungssituation wird in gleicher Weise durchgelassen unter dem gleichen OEN-Zustand.
Zum Zwecke dieser Offenbarung bedeuten die Begriffe „Überspannung" und „Unterspannung" Potentialvariationen, die stattfinden unter statischen Bedingungen (DC) als auch unter dynamischen Bedingungen (AC). Aus diesem Grund kann "Überspannung" verwechselbar mit "Überschwingung" benutzt werden. In gleicher Weise kann der Begriff "Unterspannung" austauschbar mit "Unterschwingung" verwendet werden. Der Durchlass bei irgendeinem dieser Zustände, wenn nach dem Steuersignal OEN derartige Zustände geblockt werden sollten, ist unerwünscht.
Eine Einrichtung, die dazu ausgebildet ist, wenigstens einen Teil der Probleme, die mit dem komplementären Transfergatter der 1 verbunden sind, zu lösen, ist in 2 gezeigt. Die Einrichtung beinhaltet die Entfernung des PMOS-Transistors M2, was den NMOS-Transistor M1 gekoppelt zwischen dem Knoten A und B belässt, wobei der Knoten A der Eingang oder der Ausgang zu einem ersten erweiterten Schaltkreis ist, und der Knoten B der Eingang von oder der Ausgang zu einem zweiten erweiterten Schaltkreis ist. Wie bereits vorher, ist der Steuerknoten OEN dazu konzipiert, das Einschalten des Transistors M1 zu steuern. Beim Betrieb schaltet ein logisch high von dem Steuereingang OEN an das Gatter M1 M1 ein und erlaubt damit einem Signal zwischen dem Knoten A und B zu passieren. Ein logisch low schaltet M1 aus und blockiert den Transfer eines Signals zwischen A und B. Die Eliminierung des Transistors M2 löst das Problem, wenn das Potential am Knoten A oder B Vcc überschreitet, weil dieser Transistor nicht dort ist, um eingeschaltet zu werden. Das eliminiert nicht die Möglichkeit, dass das Transfergatter eingeschaltet wird, wenn es ausgeschaltet sein sollte, unter der Bedingung einer negativen Spannung die GND überschreitet.
Ein alternatives und komplexeres bekanntes Transfergatter ist in 3 gezeigt. Diese Einrichtung enthält eine Serie von Durchgangstransistoren, von denen zwei, M3 und M5, NMOS-Transistoren sind, während der dazwischenliegende Transistor M4 ein PMOS-Transistor ist. Wenn OEN ein logisch low oder „off"-Signal überträgt, bleibt die Schaltung der 3 ausgeschaltet, auch wenn Vcc und GND überschritten werden. Jedoch ist der effektive Drain-Source-Widerstand R_DS dieser Einrichtung mehrere hundert Ohm, in der Größenordnung von 500 Ohm für ein ansonsten geeignetes Transfergatter und resultiert aus der Kopplung der drei Transistoren in Serie. Während dieser Widerstand in analogen Einrichtungen akzeptabel ist, ist er es nicht in digitalen Systemen, wo die RC-Zeitkonstante eine kritische Größe bei der Arbeitsgeschwindigkeit der Schaltung darstellt. Daher würde dieses Transfergatter nicht besonders geeignet sein für digitale Schaltungen, die bei immer schnelleren Taktfrequenzen arbeiten.
Ein Problem, das mit den geringeren Betriebspotentialen verknüpft ist, die vorhin genannt wurden, verbleibt mit der Schaltung der 2, die einem Transfergatterschaltkreis mit einem einzigen PMOS-Transistor äquivalent ist, und der Schaltung der 3. Wie bereits ausgeführt, erfolgt bei der Verwendung von Halbleitereinrichtungen immer eine Herabsetzung des Signalpegels. Wenn sich Vcc bei 5,0 V befindet, ist das kein Problem, weil Standardtransistor-Transistorlogik (TTL) Hochpotentialpegeln trotz dieses Abfalls begegnet werden kann. Dieser Abfall, bezeichnet als Vcc – V_OH, hängt ab von dem Potentialabfall, der stattfindet, wenn ein Signal durch die Schaltungskomponenten läuft. Für die Transistoren der Transfergatter der 1–3 hängt V_OH ab von dem Schwelleneinschaltpotential V_TN und dem Source-Massepotential V_SB des Transistors oder der Transistoren, die verwendet werden, gemäß der Approximationsgleichung VOH = Vcc – V_TN – γ(V_SB)^1/2, wobei γ definiert wird als Körpereffektfaktor des Transistors und als solcher bekannt ist. Generell beträgt der Abfall V_OH ungefähr 1,4 V. Wenn logisch high-Signale, die mit 5,0 V-Hochpotentialschienen assoziiert sind, in der Größenordnung von 4,5–5,5 V vorliegen, hat ein derartiger Abfall keine Folgen, weil auch ein Signal von 4,5 V – 1,4 V = 3,1 V immer noch ein logisch high-Signal abgibt. Wenn jedoch eine 3,3 V-Schiene die Spannungsquelle ist, kann ein Spannungsabfall von 1,4 V dazu führen, dass ein logisch high als ein logisch low interpretiert wird. Als Resultat können die bekannten Transfergatter der 1–3 nicht in Niedrigspannungsversorgungssystemen eingesetzt werden.
Daher wird eine Halbleiterschalteinrichtung benötigt, die ein Transfergatter oder ein Durchgangsgatter ist, welches für digitale und analoge Schaltungen geeignet ist. Was ebenfalls benötigt wird ist eine Einrichtung, die funktionsfähig bleibt während aller Überspannungs- oder Unterspannungskonditionen, inklusive eines Eingangs-Ausgangspotentialanstiegs oberhalb Vcc und unterhalb GND. Was schließlich benötigt wird ist ein derartiges Transfergatter, das in Systemen mit Hochpotentialquellen von weniger als 5,0 V verwendbar ist.
Transfergatter gemäß dem Oberbegriff der unabhängigen Ansprüche 1, 6 und 9 sind bekannt aus dem Dokument EP-A-698 966.
Zusammenfassung der Erfindung
Es ist ein Ziel der vorliegenden Erfindung, eine Halbleiterschaltung anzugeben, die als Schalter für digitale und analoge Operationen agiert. Es ist ebenfalls ein Ziel der vorliegenden Erfindung, einen Halbleiterschalter zu schaffen, der ein Transfer- oder Durchlassgatter ist, der in einem breiten Bereich von Versorgungsspannungen betrieben werden kann, insbesondere Versorgungsspannungen von weniger als 5 V. Es ist ein weiteres Ziel der vorliegenden Erfindung eine Transfergatterschaltung zu schaffen, die funktionsfähig bleibt bei Eingangs- und Ausgangspotentialen, die entweder den Wert der Hochpotentialstromschiene oder den Wert der Niedrigpotentialstromschiene überschreitet.
Diese und andere Ziele werden in der vorliegenden Erfindung auf mehreren Wegen gelöst, die alle konzipiert sind, den Schwellenwertpotentialabfall zu umgehen, der mit nicht komplementären MOSFET-Halbleitereinrichtungen assoziiert ist, so dass sie verwendet werden kann in einer Vielzahl von Niederspannungssystemen. Insbesondere ist das Hauptmittel zur Erzielung der genannten Ziele die Anordnung eines Sets von miteinander gekoppelten MOS-Transistoren an den Hoch- und Niedrigpotentialstromschienen und an den Eingangs- und Ausgangsknoten der Schaltung, so dass unter allen Spannungsbedingungen eine Isolation erzielt wird. Andere Ausführungsbeispiele der vorliegenden Erfindung erzielen diese Isolation unter den am meisten erwarteten Bedingungen. Generell enthält eine überspannungstolerante Schaltung der vorliegenden Erfindung gemäß Anspruch 1 die Kombination von drei MOS-Transistoren, die den Platz des einzelnen MOS-Transistors aus dem Stand der Technik nach 2 einnehmen. Eine Arbiterblockunterschaltung, die verwendet wird um sicherzustellen, dass das höhere der beiden mit der Hochpotentialstromschiene und dem Eingang assoziierten Potentiale transferiert wird, ob es vom Knoten A zum Knoten B oder vom Knoten B zum Knoten A ist, wird verwendet als Versorgung einer Pseudohochpotentialstromschiene, die wiederum gekoppelt ist mit den Transistoren der vorliegenden Erfindung.
Eine unterspannungstolerante Schaltung gemäß Anspruch 6 enthält auch eine Kombination von drei MOS-Transistoren, während sowohl eine Überspannungstoleranz als auch eine Unterspannungstoleranz gemäß Anspruch 9 mit vier MOS-Transistoren erzielt wird. Wie früher schon festgestellt wurde, bietet die vorliegende Erfindung für den Zweck dieser Offenbarung die Toleranz für die (statischen) Überspannungs- und Unterspannungskonditionen, als auch für (dynamische) Überschwingungs- und Unterschwingungszustände. Aus diesem Grund können die Begriffe Überspannung und Überschwingung austauschbar verwendet werden und in gleicher Hinsicht die Bezeichnungen Unterspannung und Unterschwingung.
In der nachfolgenden Diskussion der Betriebsweise wird ein überspannungstolerantes Transfergatter erläutert. Die Unterspannungsschaltung verhält sich in komplementärer Weise. Die beiden Schaltungen können zusammen in modifizierter Form existieren, um ein Transfergatter zu erhalten, das sowohl gegen Überspannung als auch Unterspannung tolerant ist. Zum größten Teil bieten die NMOS-Transistoren der vorliegenden Erfindung den Hauptpfad niedrigen Widerstandes für die Ausgangslastladung und -entladung. Jedoch, wie vorher schon festgestellt wurde mit Bezug auf bekannte Einrichtungen, leitet ein NMOSFET-basiertes Transfergatter ein Signal von einem Knoten zum anderen mit einem Potentialabfall von ungefähr 1,4 V. Dies ist für ein 5 V-System kein Problem; jedoch ist es nicht verwendbar in Systemen, die mit geringeren Spannungen versorgt werden. Die vorliegende Erfindung löst dies durch die Parallelschaltung von zwei Serien-PMOS-Transistoren, einer bevorzugten Ausführungsform der Erfindung, und eliminiert das Problem des Hochpotentialabfalls, indem sie eine volle Verfügbarkeit der vollen Versorgungsleistungsspannung zu dem Knoten sicherstellen, zu welchem das Signal geleitet wird, unabhängig von der Signalrichtung, in einer Weise, die mit Bezug auf die detaillierte Beschreibung der Erfindung erläutert wird. Ein Schlüsselunterschied zwischen der vorliegenden Erfindung und der Einrichtung der 3 liegt in der AnOrdnung der drei primären Transfertransistoren.
Die bekannte Einrichtung enthält zwei NMOS-Transistoren und einen PMOS-Transistor, die alle in Serie geschaltet sind und dabei den effektiven Widerstand des Gatters erhöhen. Die vorliegende Einrichtung ordnet andererseits vorzugsweise zwei PMOS-Transistoren in Serie, während ein NMOS-Transistor parallel zu den beiden PMOS-Transistoren geschaltet ist. Zusätzlich zur Lösung des Problems des V_OH-Abfalls, reduziert diese Anordnung auch den effektiven Widerstand R_DS des Transfergatters um ungefähr eine halbe Größenordnung, was dieses sowohl für digitale als auch für analoge Anwendungen geeignet macht.
Mit Bezug auf die Unterspannungstoleranz schaltet die vorliegende Erfindung zwei NMOS-Transistoren in Serie miteinander, während ein PMOS-Transistor parallel mit den beiden NMOS-Transistoren geschaltet ist. Die Unterschwingungsschaltung der vorliegenden Erfindung enthält zudem eine Arbiterblockunterschaltung, die komplementär zu der ausgebildet ist, welche mit der Überschwingungstoleranzschaltung assoziiert ist, um der 3-Transistorkonfiguration das geringere der Potentiale der Standardniedrigpotentialstromschiene des Systems und des Knotens A oder B zuzuführen, von welchem das Signal zu transferieren ist. Diese zusätzliche Konfiguration begegnet dem V_OL-Abfall in gleicher Weise wie die effektiven Widerstandsprobleme, die vorhin genannt wurden.
Diese und andere Vorteile werden ersichtlich aus nachfolgender detaillierter Beschreibung der Ausführungsform der Erfindung, der beigefügten Zeichnungen und der beigefügten Ansprüche.
Kurze Beschreibung der Zeichnungen
1 ist eine simplifizierte Schemazeichnung eines bekannten Transfergatters, das ein CMOS-Transistorpaar als primäres Transferelement der Transfereinrichtung aufweist.
2 ist eine simplifizierte Schemazeichnung eines bekannten Transfergatters, das einen einzigen NMOS-Transistor des Anreicherungstyps als Transfereinrichtung aufweist.
3 ist eine simplifizierte Schemazeichnung eines bekannten Transfergatters, das eine Serienschaltung von MOS-Transistoren als primäre Transferkomponente der Transfereinrichtung aufweist.
4 ist eine Schemadarstellung einer überspannungstoleranten Transfergatterschaltung der vorliegenden Erfindung, die einen NMOS-Transistor in Kombination mit einem Paar von PMOS-Transistoren als primäre Transferkomponenten der Transfergattereinrichtung in einer erweiterten Schaltung zeigt.
5 zeigt eine schematische Darstellung des P-Arbiterblocks, der erweiterte Hochpotentialversorgung für die Transfergattereinrichtung in 4 bereitstellt.
6 ist eine schematische Darstellung der unterspannungstoleranten Transfergatterschaltung der vorliegenden Erfindung, die einen PMOS-Transistor in Kombination mit einem Paar von NMOS-Transistoren als primäre Transferkomponenten der Transfergattereinrichtung in einer erweiterten Schaltung zeigt.
7 zeigt eine schematische Darstellung des N-Arbiterblocks, der eine erweiterte Niedrigpotentialversorgung für das Transfergatter in 6 bereitstellt.
8 zeigt ein schematisches Blockdiagramm einer überspannungs- und unterspannungstoleranten Transfergatterschaltung der vorliegenden Erfindung, die ein Paar von PMOS-Transistoren in Kombination mit einem Paar von NMOS-Transistoren als primäre Transferkomponenten der Transfergattereinrichtung in einer erweiterten Schaltung zeigt, unter Verwendung sowohl des P-Arbiterblocks aus 5 als auch des N-Arbiterblocks aus 7.
Detaillierte Beschreibung der bevorzugten Ausführungsbeispiele der Erfindung
Wie in 4 dargestellt, enthält ein überspannungstolerantes Transfergatter der vorliegenden Erfindung die primären Transferelemente, einen ersten Transfertransistor M0, einen zweiten Transfertransistor M1 und einen dritten Transfertransistor M2, wobei die Transistoren M0 und M1 P-Transistoren sind, vorzugsweise PMOS-Transistoren des Anreicherungstyps, und wobei der Transistor M2 ein N-Transistor ist, vorzugsweise ein NMOS-Transistor des Anreicherungstyps. Der Knoten A, der in Abhängigkeit von der Richtung des Signals, das zwischen der an den Knoten A gekoppelten Schaltung und der an den Knoten B gekoppelten Schaltung fließt, entweder ein Eingangs- oder Ausgangsknoten sein kann, ist gekoppelt mit einer Drain des Transistors M0 und einer Drain des Transistors M2. Der Knoten B ist gekoppelt mit einer Drain des Transistors M1 und einer Source des Transistors M2. Die Source des Transistors M0 und die Source des Transistors M1 sind miteinander gekoppelt. Die Masse des Transistors M2 ist vorzugsweise mit der Niedrigpotentialstromschiene GND verbunden, während die Masse des Transistors M0 vorzugsweise mit einer Versorgungsschiene unterschiedlichen Potentials Pvcca verbunden ist, und die Masse des Transistors M1 ist vorzugsweise an eine Stromschiene variablen Potentials Pvccb gekoppelt. Der Inverter I14 wird von der Stromschiene variablen Potentials Pvcca versorgt, während der Inverter I15 durch die Stromschiene vari ablen Potentials Pvccb versorgt wird. Die P-Arbiterblöcke 100 und 101 stellen die logische Schaltungen dar, die sicherstellen, dass jeweils das höhere der Potentiale, welches mit der Hochpotentialstromstromschiene Vcc und einem der Knoten A oder B verbunden ist, dem Inverter I14 oder I15 zugeführt wird. Eine Beispielsschaltung für die Schaltung der Blöcke 100 und 101 wird mit Bezug auf 5 nachfolgend beschrieben.
Die Steuerung der drei Schlüsseltransistoren des überspannungsunempfindlichen Gatters 10 wird festgelegt durch das Potential, das von dem Steuerknoten OEN den Gates jedes dieser Transistoren zugeführt wird, welcher Kontrollknoten wiederum von einer unabhängigen Spannungsquelle versorgt wird. Die OEN-Steuerung ist mit den Gates der PMOS-Transistoren M0 und M1 über potentialregulierende Inverter I13, I14, I15 verbunden. Das Gate des NMOS-Transistors M2 ist über den Inverter I16 mit OEN verbunden, um ein geeignetes Steuerpotential relativ zu Potentialen an den Gates von M0 und M1 bereitzustellen. Natürlich können mehrere Inverter oder logische Funktionen benutzt werden, wenn es sich als nötig herausstellt. Generell ist festzustellen, dass der NMOS-Transistor M2 mit einer viel größeren Kanalbreite als die Transistoren M0 und M1 konzipiert ist, um den Großteil der Ladung bereitzustellen, die für die Ladung/Entladung der Knoten A und B erforderlich ist. Die Transistoren M0 und M1 stellen nur genug Ladung/Entladung bereit, um einen vollen Hochpotentialschienenabfall unter Gleichstrombedingungen sicherzustellen.
Nur aufgrund der Darstellung zeigt die Diskussion der Schaltung 10 in 4 den Knoten A als Eingangsknoten und den Knoten B als Ausgangsknoten. Es ist jedoch klar, dass ihre Rollen vertauscht werden können, ohne von der grundlegenden Funktion der Schaltung abzuweichen.
Wie in 4 dargestellt ist, enthält die Überspannungstransfergatterschaltung 10 den Steuerknoten OEN, der vorzugsweise von der unabhängigen Spannungsquelle Vcc versorgt ist zu dem Eingang des ersten Inverters I13 und zweiten Inverter I14. Der Ausgang des zweiten Inverters I14 ist mit dem Gate des Transistors M0 gekoppelt. Ein dritter Inverter I15 hat einen Eingang, der mit dem Ausgang des ersten Inverters I13 gekoppelt ist und einen Ausgang, der mit dem Gate des Transistors M1 gekoppelt ist. Der vierte Inverter oder Wandler I16 hat als Eingang den Steuerknoten OEN und einen Ausgang, der mit dem Gate des Transistors M2 gekoppelt ist. Die vier Inverter I13–I16 sind dazu konzipiert, eine Pufferung in der Schaltung 10 bereitzustellen, um so die Kapazitäten der Gates der Durchgangstransfertransistoren M0–M2 zu reduzieren, welche Kapazitäten andernfalls zum OEN übertragen würden.
Jeder der P-Arbiterblocks 100 und 101 enthält zwei PMOS-Transistoren M4 und M5, die derart konzipiert sind, dass sie das höhere Potential entweder von Vcc oder des Knotens A (oder Knotens B) zu dem Pvcc-Ausgang weiterleiten, wie es in dem Beispielsblock in 5 gezeigt ist. Das bedeutet, das Blockdesign aus 5 kann verwendet werden, um entweder Pvcca oder Pvccb zu entwickeln. Insbesondere ist ein P-Arbiterblock (Block 100) mit dem Knoten A verknüpft, während der andere P-Arbiterblock (Block 101) mit dem Knoten B verlinkt ist. Für die Zwecke der Darstellung der Tätigkeit des Gatters 10, wird die A seitige Tätigkeit mit Bezug auf Block 100 diskutiert. Die Tätigkeit der P-Arbiterschaltung, welche mit dem Knoten B verbunden ist, ist ähnlich der des Knotens A. Im normalen Betrieb befindet sich der Knoten A unter einem geringeren Potential als Vcc, und der Transistor M5 dient dazu, den Knoten Pvcc mit Vcc zu verbinden. Unter Überspannungskonditionen befindet sich der Knoten A auf einem höheren Potential als Vcc, und der Transistor M4 dient dazu, den Knoten A mit dem Knoten Pvcc zu verbinden. In beiden Fällen tritt das höhere der beiden Potentiale Vcc oder Knoten A am Knoten Pvcc auf. In Fällen, in denen beide Potentiale gleich sind, sind beide Transistoren M4 und M5 ausgeschaltet und der Knoten Pvcc bewegt sich auf ein Potential nicht geringer als Vcc – Vf_sb, wobei Vf_sb der Spannungsabfall über die Source-Bulk-p-n-Diode unter Pico-Ampere-Verlustkonditionen, üblicherweise 0,5–0,6 V darstellt. Die Tätigkeit erfolgt in gleicher Weise beim Block 101.
Wie es in 6 dargestellt ist, ist ein unterspannungstolerantes Transfergatter 11 der vorliegenden Erfindung eine komplementäre Konfiguration zu der Schaltung aus 4. Das unterspannungstolerante Transfergatter 11 enthält als die primären Transferelemente einen ersten Transfertransistor M6, einen zweiten Transfertransistor M7, und einen dritten Transfertransistor M8, wobei die Transistoren M6 und M7 N-Transistoren sind, vorzugsweise NMOS-Transistoren des Anreicherungstyps, und bei denen der Transistor M8 ein P-Transistor ist, vorzugsweise ein PMOS-Transistor des Anreicherungstyps. Der Knoten A, der in Abhängigkeit von der Richtung des zwischen den mit dem Knoten A und dem Knoten B verbundenen Schaltungen laufenden Signals entweder ein Eingangsknoten oder ein Ausgangsknoten sein kann, ist mit einer Drain des Transistors M6 und einer Drain des Transistors M8 verbunden. Der Knoten B ist mit einer Drain des Transistors M7 verbunden und mit einer Source des Transistors M8. Die Source des Transistors M6 und die Source des Transistors M7 sind miteinander verbunden. Die Masse des Transistors M8 ist vorzugsweise mit der Hochpotentialstromschiene Vcc verbunden, während die Masse des Transistors M6 vorzugsweise mit einer Stromschiene Pgnda variablen Potentials verbunden ist, und die Masse des Transistors M7 ist vorzugsweise mit einer Stromschiene Pgndb variablen Potentials verbunden. Der Inverter I16 ist mit der Schiene Pgnda verbunden, während der Inverter I17 mit der Stromschiene Pgndb variablen Potentials verbunden ist. Die N-Arbiterblöcke 102 und 103 stellen die logische Schaltung dar, die dazu vorgesehen ist, um sicherzustellen, dass dem Inverter I16 oder I17 jeweils das geringere der Potentiale, die entweder mit der Stromversorgungsschiene geringen Potentials GND oder dem Knoten A oder B assoziiert sind, zugeführt wird. Eine Beispielschaltung, die geeignet ist für die Bildung der Blöcke 102 und 103 wird nachfolgend mit Bezug auf 7 beschrieben, die komplementär zu der Schaltung aus 5 ausgebildet ist.
Jeder der N-Arbiterblöcke 102 und 103 enthält zwei NMOS-Transistoren M9 und M10, die derart konzipiert sind, dass sie das geringere Potential von entweder GND oder des Knotens A (oder des Knotens B) zu dem Pgnd-Ausgang weiterleiten, wie es in dem Beispielsblock in 7 gezeigt ist. D.h. das Blockdesign aus 7 kann verwendet werden, um entweder Pgnda oder Pgndb zu entwickeln. Insbesondere ist ein N-Arbiterblock (Block 102) mit dem Knoten A verbunden, während der andere N-Arbiterblock (Block 103) mit dem Knoten B verbunden ist. Zu Zwecken der Darstellung der Tätigkeit des Gatters 11, wird die A-seitige Tätigkeit mit Bezug auf Block 102 diskutiert. Die Tätigkeit der N-Arbiterschaltung verbunden mit dem Knoten B ist ähnlich der des Knotens A. Im normalen Betrieb befindet sich der Knoten A auf einem höheren Potential als GND, und der Transistor M9 dient dazu, den Knoten Pgnd mit GND zu verbinden. In Unterspannungssituationen befindet sich der Knoten A auf einem geringeren Potential als GND, und der Transistor C dient dazu, den Knoten A mit dem Knoten Pgnd zu verbinden. In beiden Fällen tritt das geringere der beiden Potentiale GND oder Knoten A an dem Knoten Pgnd auf. In Fällen, in denen beide Potentiale gleich sind, sind beide Transistoren M9 und M10 ausgeschaltet, und der Knoten Pgnd bewegt sich auf ein Potential zu, das nicht höher ist als GND + Vf_sb, wobei Vf_sb der Spannungsabfall über die Source-Bulk-p-n-Diode darstellt, unter den Bedingungen eines Pico-Ampere- Stromverlustes, üblicherweise 0,5–0,6 V. Die Betriebsweise ist die Gleiche mit Bezug auf Block 103.
Schließlich wird in 8 ein Transfergatter 12 dargestellt, das sowohl gegenüber Überspannung als auch gegenüber Unterspannung tolerant ist. Das Gatter 12 enthält die Komponenten, die mit Bezug auf die 6 und 7 beschrieben wurden; jedoch werden nur Transistoren M0–M2 und M10 benötigt und die Inverter, dargestellt als Inverter I13–I17, resultieren aus der Integration der Inverter, die mit Bezug auf die Gatter 10 und 11 beschrieben wurden. Die komplette Schaltung der 8 schafft als ein optional einziges System die Überspannungstoleranz als auch die Unterspannungstoleranz, die unabhängig durch die Gatter 10 und 11 offeriert werden.
Während das bevorzugte primäre Ausführungsbeispiel der vorliegenden Erfindung detailliert strukturell mit Bezug auf die Gatter 10 und 12 beschrieben wurde, wird nachfolgend die Zusammenfassung der Tätigkeit der Schaltung 10 unter sieben Beispielskonditionen beschrieben. Es soll klargestellt sein, dass die Schaltung 10 ein Signaltransfer von A nach B erlaubt, wenn sie eingeschaltet ist, und sie agiert als sehr hoher Widerstand, der jegliches Signal von A nach B blockt, wenn sie ausgeschaltet ist, unabhängig davon, ob entweder bei A oder B eine Überspannung vorliegt. Wie bereits zum Ausdruck gebracht, ist die Schaltung symmetrisch. Daher soll es klar sein, dass während nachfolgend der Signaltransfer von A nach B beschrieben wird, die Schaltung 10 in gleicher Weise agiert für den Signaltransfer von B nach A.

1. Eingang TTL Low, Schaltung eingeschaltet. Die Spannung am Knoten A beträgt 0,4 V, die Spannung an OEN = 0,4 V, Vcc = 3,0 V: Der Knoten A P-Arbitertransistor M4 ist ausgeschaltet, der Transistor M5 ist gesättigt. Die Schiene Pvcca wird durch M5 auf Vcc aufgeladen. M2's Gatter ist durch den Inverter I14 auf Vcc aufgeladen. Der Ausgang des Inverters I13 ist auf Vcc aufgeladen, was die Ausgänge der Inverter I15 und I16 dazu veranlasst, die Gatter der Transistoren M0 und M1 auf GND zu entladen. Der Knoten B wird allein durch M2 auf ungefähr 0,4 V entladen, weil die Spannung an dem Knoten A ausreichend gering ist, um den Transistor M0 abzuschnüren (V_TB + γ(V_SB)^1/2 für PMOS-Transistoren). Mit abgeschnürtem M0 trägt der Serienpfad von M0 und M1 nicht länger zur Leitung von A nach B bei. Die Knoten B P-Arbiterschiene Pvccb wird auf Vcc geladen, ähnlich zu dem Knoten A P-Arbiter Pvcca. Kein Strom wird von dem Knoten A oder B bezogen.
2. Eingang TTL High, Schaltung eingeschaltet. Die Spannung am Knoten A = 2,4 V, die Spannung an OEN = 0,4 V, Vcc = 3,0 V: Der Knoten A P-Arbitertransistor M4 ist ausgeschaltet, der Transistor M5 ist leitend in dem Bereich unterhalb des Schwellenwerts. Die Schiene Pvcca wird durch M5 des P-Arbiters auf Vcc – Vf_sb aufgeladen, mit dem Transistor M5 in P+/N-Source-Masse-Isolationsverbindung, dann langsam durch Unterschwellenleitung von M5 auf Vcc aufgeladen. Das Gate des Transfertransistors M2 wird durch den Inverter I16 auf Vcc aufgeladen. Der Transistor M2 ist dabei gesättigt und lädt den Knoten B auf Vcc – V_TN – V_SB)^1/2, wobei γ(V_SB)^1/2 der vorhin beschriebene Körpereffektspannungsabfall ist. Dieser Wert beträgt ungefähr 2,2 V. An diesem Punkt beginnt der Transistor M2 abzuschalten. Die Transistoren M0 und M1 sind gesättigt, weil ihre Gates durch die Inverter I14 und I15 auf GND entladen sind, was das Potential an dem Knoten B ungefähr auf das Potential an dem Knoten A bringt, ungefähr 2,4 V. Die Schiene Pvccb wird durch den P-Arbiter, der mit dem Knoten B verbunden ist, geladen.
3. Eingang auf Vcc, Schaltung eingeschaltet. Die Spannung am Knoten A ist 3,0 V, die Spannung an OEN = 0,4 V, Vcc = 3,0 V: Die P-Arbitertransistoren M4 und M5 sind ausgeschaltet. Die Schiene Pvcca wird durch den mit dem Knoten A verbundenen M5 des P-Arbiters auf Vcc – Vf_sb aufgeladen, mit dem Transistor M5 in P+/N-Source-Masse-Isolationsverbindung. Der Transistor M2 lädt den Knoten B auf Vcc – V_TN – γ(V_SB)^1/2. Die Transistoren M0 und M1 sind gesättigt, was das Potential am Knoten B unter der Annahme einer rein kapazitiven Last am Knoten B ungefähr auf das Potential am Knoten A bringt, ungefähr 3,0 V. Die Schiene Pvccb wird durch den mit dem Knoten B verbundenen P-Arbiter auf Vcc – Vf_sb aufgeladen.
4. Leichte Überspannungssituation, Schaltung eingeschaltet. Die Spannung am Knoten A beträgt 3,6 V, die Spannung an OEN = 0,4 V, Vcc = 3,0 V: Der Knoten A P-Arbitertransistor M5 ist ausgeschaltet, der Transistor M4 leitet im Bereich unterhalb des Schwellwertes. Die Schiene Pvcca wird durch die Verbin dung der Source-Bulk-Isolation des Transistors M4 auf 3,6 V – Vf_sb geladen, dann durch den Unterschwellenstrom von M4 auf 3,6 V aufgeladen. Das Gate des Transfertransistors M2 wird durch den Inverter I16 auf Vcc aufgeladen. Der Transistor M2 ist dabei gesättigt und lädt den Knoten B auf Vcc – V_TN – γ(V_SB)^1/2. An diesem Punkt beginnt der Transistor M2 auszuschalten. Die Transistoren M0 und M1 fahren fort zu leiten, weil ihre Gates über die Inverter I14 und I15 mit GND verbunden sind, was das Potential am Knoten B auf ungefähr das Potential am Knoten A bringt, ungefähr 3,6 V, wiederum unter der Annahme einer rein kapazitiven Last am Knoten B. Die Schiene Pvccb wird über den mit dem Knoten B gekoppelten P-Arbiter ungefähr auf das gleiche Potential wie der Knoten B geladen.
5. Extreme Überspannungssituation, Schaltung eingeschaltet. Die Spannung am Knoten A beträgt 5,0 V, die Spannung an OEN = 0,4 V, Vcc = 3,0 V: Unter dieser Bedingung ist der A-seitige P-Arbitertransistor M5 ausgeschaltet. Der A-seitige P-Arbitertransistor M4 wird gesättigt und lädt die Schiene Pvcca auf die Spannung am Knoten A = 5,0 V. Das Gate des Transfertransistors M2 wird anfänglich durch den Inverter I16 auf Vcc geladen. Der Transistor M2 ist dabei gesättigt und lädt den Knoten B auf Vcc – V_TN – γ(V_SB)^1/2. An diesem Punkt beginnt der Transistor M2 auszuschalten. Die Transistoren M0 und M1 fahren fort zu leiten, weil ihre Gates über die Inverter I14 und I15 mit GND gekoppelt sind, was das Potential am Knoten B auf ungefähr das Potential am Knoten A bringt, ungefähr 5,0 V, wiederum unter der Annahme einer rein kapazitiven Last am Knoten B. Die Schiene Pvccb wird über den B-seitigen P-Arbitertransistor M4 auf den Wert des Knotens B (ungefähr 5,0 V) geladen.
6. Leichte Überspannungssituation am Eingang während die Schaltung ausgeschaltet ist. Die Spannung am Knoten A beträgt 3,6 V, die Spannung an OEN = 2,4 V, Vcc = 3,0 V: Der Knoten A P-Arbitertransistor M5 ist ausgeschaltet, der Transistor M4 leitet im Bereich unterhalb des Schwellwertes. Die Schiene Pvcca wird durch die Verbindung der Source-Bulk-Isolation des Transistors M4 auf 3,6 V–Vf_sb aufgeladen, dann durch den Unterschwellenwertstrom von M4 auf 3,6 V aufgeladen. Das Gate des Transfertransistors M2 wird durch den Inverter I16 auf GND entladen, was M2 abschaltet. Das Gate des Transistors M0 wird über den Inverter I14 auf das Potential an der Schiene Pvcca geladen. Weil die Masse des Transistors M0 direkt mit der Schiene Pvcca gekoppelt ist, ist der Transistor M0 abgeschaltet. Als Resultat ist der Knoten B von dem Knoten A isoliert.
7. Extreme Überspannungssituation am Eingang, während die Schaltung ausgeschaltet ist. Die Spannung am Knoten A beträgt 5,0 V, die Spannung an OEN = 2,4 V, Vcc = 3,0 V: Der Knoten A P-Arbitertransistor M5 ist ausgeschaltet, der Transistor M4 leitet im gesättigten Bereich. Die Schiene Pvcca wird durch den Transistor M4 auf 5,0 V geladen. Das Gate des Transfertransistors M2 wird über den Inverter I16 auf GND entladen, was M2 abschaltet. Das Gate des Transistors M0 wird über den Inverter I14 auf das Potential an der Schiene Pvcca geladen. Weil die Masse des Transistors M0 direkt mit der Schiene Pvcca verbunden ist, wird der Transistor M0 abgeschaltet, wie in dem Zustand 6 oben. Der Knoten B ist daher von dem Knoten A isoliert.

Wie oben bereits ausgeführt, arbeitet das unterspannungstolerante Transfergatter der vorliegenden Erfindung, dargestellt in 6, unter Verwendung der N-Arbiterschaltung der 7 in komplementärer Weise zu den oben aufgeführten Situationen. Das überspannungs- und unterspannungstolerante Transfergatter der vorliegenden Erfindung funktioniert wie in den Bedingungen 4–7 oben beschrieben während der Überspannungsereignisse und operiert in komplementärer Weise während Unterspannungsereignissen.

Claims

Transfergate, betrieben von einer Stromschiene mit hohem Potential (VCC) und einer Stromschiene mit niedrigem Potential (GND), zum Übertragen eines Logiksignals von einem Eingangsknoten (A) an einen Ausgangsknoten (B), dieses Transfergate einen ersten Transfertransistor (M2) hat, der einen ersten Knoten hat, gekoppelt mit dem Eingangsknoten, einen zweiten Knoten, gekoppelt mit dem Ausgangsknoten, und einen Steuerknoten, gekoppelt mit einem Steuersignalknoten (OEN), wobei dieses Transfergate des Weiteren folgendes umfasst: einen zweiten Transfertransistor (M0), der einen ersten Knoten und einen zweiten Knoten hat und einen dritten Transfertransistor (M1), der einen ersten Knoten hat dadurch gekennzeichnet, dass: dieser erste Knoten des zweiten Transfertransistors gekoppelt ist mit dem Eingangsknoten und ein Steuerknoten von diesem zweiten Transfertransistor gekoppelt ist mit diesem Steuersignalknoten (OEN) und einer ersten Arbiterschaltung (100), die das höhere der Stromschiene mit hohem Potential oder das Potential des Eingangsknotens an einen Bulk-Abschnitt von diesem zweiten Transfertransistor überträgt; und dadurch, dass: der erste Knoten des dritten Transfertransistors gekoppelt ist mit dem Ausgangsknoten, ein Steuerknoten des dritten Transfertransistors gekoppelt ist mit diesem Steuersignalknoten (OEN), und ein zweiter Knoten gekoppelt ist mit diesem zweiten Knoten von diesem zweiten Transfertransistor und einer zweiten Arbiterschaltung (101), die das höhere der Stromschiene mit hohem Potential (VCC) oder das Potential des Ausgangsknotens an einen Bulk-Abschnitt von diesem dritten Transfertransistor überträgt.
Transfergate nach Anspruch 1, wobei dieser erste Transfertransistor (M2) ein NMOS-Transistor ist und dieser zweite Transfertransistor (M0) und dieser dritte Transfertransistor (M1) PMOS-Transistoren sind.
Transfergate nach Anspruch 2, des Weiteren umfassend einen Inverter, der zwischen diesem Steuersignalknoten und diesem Steuerknoten von diesem NMOS-Transistor gekoppelt ist.
Transfergate nach Anspruch 2 oder Anspruch 3, wobei dieser NMOS-Transistor eine Größe hat, relativ größer als dieser PMOS-Transistor.
Transfergate nach einem der vorhergehenden Ansprüche, wobei diese erste Arbiterschaltung (100) und diese zweite Arbiterschaltung (101) jede einen ersten Arbitertransistor (M4) und einen zweiten Arbitertransistor (M5) aufweist, wobei dieser erste Arbitertransistor einen Steuerknoten hat, gekoppelt mit dieser Stromschiene mit hohem Potential, einen zweiten Knoten, und einen dritten Knoten, gekoppelt mit diesem Ausgang dieser Arbiterschaltung, wobei dieser zweite Arbitertransistor einen Steuerknoten umfasst, einen zweiten Knoten, gekoppelt mit dieser Stromschiene mit hohem Potential (VCC), und einen dritten Knoten, gekoppelt mit diesem Ausgang von dieser Arbiterschaltung, und wobei, in der ersten Arbiterschaltung, der zweite Knoten des ersten Arbitertransistors und der Steuerknoten des zweiten Arbitertransistors gekoppelt sind mit dem Eingangsknoten, und wobei, in der zweiten Arbiterschaltung, der zweite Knoten des ersten Arbitertransistors und der Steuerknoten des zweiten Arbitertransistors gekoppelt sind mit dem Ausgangsknoten.
Transfergate, betrieben von einer Stromschiene mit hohem Potential (VCC) und einer Stromschiene mit niedrigem Potential (GND), zum Übertragen eines Logiksignals von einem Eingangsknoten (A) an einen Ausgangsknoten (B), dieses Transfergate einen ersten Transfertransistor (M8) hat, der einen ersten Knoten hat, gekoppelt mit dem Eingangsknoten, einen zweiten Knoten, gekoppelt mit dem Ausgangsknoten, und einen Steuerknoten, gekoppelt mit einem Steuersignalknoten (OEN), wobei dieses Transfergate des Weiteren einen zweiten Tranfertransistor (M6) und einen dritten Transfertransistor (M7) umfasst dadurch gekennzeichnet, dass: der zweite Transfertransistor (M6) einen ersten Knoten hat, gekoppelt mit dem Eingangsknoten, einen zweiten Knoten, und einen Steuerknoten, gekoppelt mit diesem Steuersignalknoten, und eine erste Arbiterschaltung (102), die das niedrigere der Stromschiene mit niedrigem Potential oder das Potential des Eingangsknotens an einen Bulk-Abschnitt von diesem zweiten Transfertransistor überträgt; und dadurch, dass: der dritte Transfertransistor (M7) einen ersten Knoten hat, gekoppelt mit dem Ausgangsknoten, einen zweiten Knoten, gekoppelt mit diesem zweiten Knoten von diesem zweiten Transfertransistor (M6), und einen Steuerknoten, gekoppelt mit diesem Steuersignalknoten, und eine zweite Arbiterschaltung (103), die das niedrigere der niedrigen Potentialversorgung (GND) oder das Potential des Ausgangsknotens an einen Bulk-Abschnitt von diesem dritten Transfertransistor überträgt.
Transfergate nach Anspruch 6, wobei dieser erste Transfertransistor ein PMOS-Transistor ist und dieser zweite Transfertransistor und dieser dritte Transfertransistor NMOS-Transistoren sind.
Transfergate nach Anspruch 6 oder Anspruch 7, wobei diese erste Arbiterschaltung (102) und diese zweite Arbiterschaltung (103) jede einen ersten Arbitertransistor (M9) und einen zweiten Arbitertransistor (M10) aufweist, wobei dieser erste Arbitertransistor einen Steuerknoten hat, gekoppelt mit dieser Stromschiene mit niedrigem Potential (GND), einen zweiten Knoten, und einen dritten Knoten, gekoppelt mit diesem Ausgang von dieser Arbiterschaltung und wobei dieser zweite Arbitertransistor einen Steuerknoten umfasst, einen zweiten Knoten, gekoppelt mit dieser Stromschiene mit niedrigem Potential, und einen dritten Knoten gekoppelt mit diesem Ausgang von dieser Arbiterschaltung, und wobei, in der ersten Arbiterschaltung, der zweite Knoten des ersten Arbitertransistors und der Steuerknoten des zweiten Arbitertransistors gekoppelt sind mit dem Eingangsknoten, und wobei, in der zweiten Arbiterschaltung, der zweite Knoten des ersten Arbitertransistors und der Steuerknoten des zweiten Arbitertransistors gekoppelt sind mit dem Ausgangsknoten.
Transfergate, betrieben von einer Stromschiene mit hohem Potential (VCC) und einer Stromschiene mit niedrigem Potential (GND), zum Übertragen eines Logiksignals von einem Eingangsknoten (A) an einen Ausgangsknoten (B), umfassend einen ersten Transfertransistor (M0), und einen zweiten Transfertransistor (M1), und einen dritten Transfertransistor (M2): dadurch gekennzeichnet, dass der erste Transfertransistor (M0) einen ersten Knoten hat, gekoppelt mit dem Eingangsknoten, einen zweiten Knoten, und einen Steuerknoten gekoppelt mit einem Steuersignalknoten (OEN), und eine erste Arbiterschaltung (100), die das höhere der Stromschiene mit hohem Potential (VCC) oder das Potential des Eingangsknotens an einen Bulk-Abschnitt von diesem ersten Transfertransistor (M0) überträgt; dadurch, dass: der zweite Transfertransistor (M1) einen ersten Knoten hat, gekoppelt mit dem Ausgangsknoten, einen zweiten Knoten, verbunden mit dem zweiten Knoten des ersten Transfertransistors (M0), und einen Steuerknoten, gekoppelt mit diesem Steuersignalknoten, und eine zweite Arbiterschaltung (101), die das höhere der hohen Potentialversorgung oder das Potential des Ausgangsknotens an einen Bulk-Abschnitt von diesem zweiten Transfertransistor (M1) überträgt; und dadurch, dass der dritte Transfertransistor (M2) einen ersten Knoten hat, gekoppelt mit dem Eingangsknoten (A), einen zweiten Knoten, und einen Steuerknoten, gekoppelt mit diesem Steuersignalknoten, und eine dritte Arbiterschaltung (102), die das niedrigere der Stromschiene mit niedrigem Potential oder das Potential des Eingangsknotens an einen Bulk-Abschnitt von diesem dritten Transfertransistor liefert; und ein vierter Transfertransistor (M10) einen ersten Knoten hat, gekoppelt mit dem Ausgangsknoten, einen zweiten Knoten verbunden mit dem zweiten Knoten des dritten Transfertransistors (M2), und einen Steuerknoten, gekoppelt mit diesem Steuersignalknoten, und eine vierte Arbiterschaltung (103), die das niedrigere der niedrigen Potentialversorgung oder das Potential des Ausgangsknotens an einen Bulk-Abschnitt von diesem vierten Transfertransistor überträgt.
Transfergate nach Anspruch 9, wobei diese ersten und zweiten Transfertransistoren PMOS-Transistoren und diese dritten und vierten Transfertransistoren NMOS-Transistoren sind.