DE102014017146A1 - Rail-to-Rail-Verpolschutz für den kombinierten Ein-/Ausgang eine integrierten CMOS Schaltkreises auf einem P-Substrat - Google Patents

Rail-to-Rail-Verpolschutz für den kombinierten Ein-/Ausgang eine integrierten CMOS Schaltkreises auf einem P-Substrat Download PDF

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Abstract

Die Erfindung betrifft einen Verpolschutz für einen Eingang und/oder einen Ausgang eines integrierten CMOS Schaltkreises. Der Verpolschutz ist auf der einen Seite mit einem ersten Anschluss (A) mit einem Treiber (DR) des integrierten CMOS Schaltkreises verbunden. Er besteht aus einer Parallelschaltung aus einem Hochvolt-N-Kanal-Transistor (NTR) und einem normalen P-Kanal-Transistor (PTR), die in einer gemeinsamen N-Wanne liegen. Er weist einen ersten Anschluss (A) auf, mit dem das Source des P-Kanal-Transistors (PTR) und das Drain (D1) des Hochvolt-N-Kanal-Transistors (NTR) verbunden ist. Ein zweiter Anschluss (B) ist mit je einem anderen Anschluss des P-Kanal-Transistors (PTR) und des Hochvolt-N-Kanal-Transistors (NTR) verbunden. Sowohl der Hochvolt-N-Kanal-Transistor (NTR) als auch der P-Kanal-Transistor (PTR) liegen in einer gemeinsamen N-Wanne (NW), die in einer P-dotierten Umgebung oder einem P-dotierten Substrat (SUB) eingebettet ist. Der Wannenanschluss (D1) der N-Wanne (NW) ist mit dem ersten Anschluss (A) und dem Drain (D1) des Hochvolt-N-Kanal-Hochvolttransistors (NTR) elektrisch verbunden. Der zweite Anschluss (B) ist mit dem Eingang und/oder Ausgang des integrierten CMOS Schaltkreises (I/O) verbunden.

Description

  • Einleitung
  • Ein wesentliches Problem bei integrierten Schaltungen für die Verwendung im Automobil ist eine Verpolungsfestigkeit der Ein- und Ausgänge. Hierbei ist auch die Ableitung von Unterspannungen besonders wichtig.
  • Eine Verpolschutzschaltung für die Integration in eine integrierte Schaltung, insbesondere in eine integrierte CMOS-Schaltung soll vor allem spannungsfest bei dauerhafter Verpolung, mit einer möglichst kleinen Chipfläche behaftet sein und in einem möglichst einfachen Prozess gefertigt werden können. Aus der Patent-Literatur sind verschiedene Verpolungsschutzschaltungen bekannt.
  • Die DE3535788A1 offenbart beispielsweise einen einfachen Verpolschutz für die Versorgungsleitung einer integrierten Schaltung. Ein solcher Verpolschutz mit einem N-Kanal-Transistor ist jedoch nicht in jeder Nutzungssituation ausreichend leitend.
  • Die DE4334515C1 offenbart einen Verpolungsschutz auf Basis von bipolaren Bauelementen, die jedoch nicht immer in dieser Form zur Verfügung stehen.
  • Aus der DE04424480A1 ist beispielsweise ein Verpolschutz auf Basis von Dioden bekannt.
  • Aus der DE10314601B4 ist eine Verpolschutzschaltung für eine Bipolar-Endstufe bekannt.
  • Aus der DE19640272C2 sind Verpolschutzschaltungen auf der Basis von Bipolartransistoren bekannt.
  • Aus der US20110292533A1 ist ein Transfergate bekannt, das als Verpolschutz in Frage kommt. Hierbei wird der Anwender der US20110292533A1 jedoch mit mehreren Problemen konfrontiert. Das Transfergate gemäß der Offenbarung US20110292533A1 wird in einem CMOS Prozess realisiert. Das Transfer-Gate (Bezugszeichen 100 der US20110292533A1 ) besteht aus einem N-Kanal-Transistor (Bezugszeichen 130 der US20110292533A1 ) und einem P-Kanal-Transistor (Bezugszeichen 140 der US20110292533A1 ). Der N-Kanal-Transistor ist in einer ihm eigenen P-Wanne (Bezugszeichen 220 der US20110292533A1 ) platziert, während der P-Kanal-Transistor in einer ihm ebenfalls eigenen N-Wanne (Bezugszeichen 310 der US20110292533A1 ) platziert ist. (Siehe auch 2 der US20110292533A1 ) Die technische Lehre der US20110292533A1 verlangt also zwei separate Wannen, die entsprechende Chipfläche benötigen. Die in der US20110292533A1 offenbarten Transistoren sind darüber hinaus nicht robust gegenüber hohen Spannungen. Daher benötigen sie zusätzlich einen separaten ESD-Schutz, der nur vage in der Offenbarung US20110292533A1 angedeutet wird. Hierzu heißt es in der US20110292533A1 in deren Abschnitt [0064]: „Once ESD occurs, malfunction and/or damage may occur in the integrated circuit device 100. A typical method of protecting the integrated circuit device 100 from ESD may include adding an ESD protection circuit to the integrated circuit device 100.” Übersetzt heißt dies sinngemäß (Zitat mit Bezugszeichen der US20110292533A1 ): Sofern es zu einem ESD Ereignis kommt kann es zu einer Fehlfunktion und/oder Beschädigung des integrierten Schaltungsbauelements 100 kommen. Ein typisches Verfahren zum Schutz des integrierten Schaltungsbauelements 100 gegen ESD kann das Hinzufügen einer ESD Schutzschaltung zu dem integrierten Schaltungsbauelement 100 umfassen.” Ganz richtig bemerken die Autoren im gleichen Abschnitt ihrer Offenbarung US20110292533A1 noch an, dass sich durch eine solche Maßnahme einer zusätzlichen ESD-Struktur die Chipfläche nachteilig erhöht. Somit weist die US20110292533A1 aus dem Stand der Technik zwei Mängel auf: Zum einen ist es notwendig, eine N-Wanne und eine P-Wanne gleichzeitig zu fertigen, was einen ersten Grund für eine erhöhte Chipfläche darstellt und zum anderen ist es notwendig, um einen Verpolschutz mittels eines Transfer-Gates zu realisieren, den Verpolschutz als Überspannungsschutz separat als zusätzlichen ESD-Schutz außerhalb des Transfergatters unter Vergrößerung der Chipfläche zu fertigen. Die in der US20110292533A1 offenbarte Technik erfüllt daher für sich alleine nicht die Anforderungen. Ein solcher zusätzlicher ESD-Schutz wie er in der US20110292533A1 angesprochen wird, kann beispielsweise aus einer Diode, wie in der JP2011222549A offenbart, bestehen, die am Eingang in Sperrrichtung gegen Signalmasse geschaltet ist. In Abschnitt [0073] der US20110292533A1 merken die Autoren noch an, dass der N-MOS-Transistor (Bezugszeichen 130 der US20110292533A1 ) auch als Avalanche-Bipolartransistor bei einem ESD Event betrieben werden kann. Eine solche Ableitung von Energien ist jedoch bei einem Verpolungsschutz vollständig unerwünscht, da die Menge an zur Verfügung stehender Energie bei einem verpolten Anschuss der Versorgung und/oder Signalleitung im Idealfall nicht begrenzt ist. Statt einer Ableitung der Energie, muss ein Verpolschutz die Spannung halten und darf eben nicht in Form eines parasitären Avalanche-Transistors durchschalten, was die Zerstörung der Schaltung im Falle einer Verpolung zur Folge hätte. Somit stellt sich als drittes Problem die mangelnde Spannungsfestigkeit der Schaltung der US20110292533A1 heraus. Aus der DE69927663T2 ist ein Transfergate, das als Verpolschutz benutzt werden kann, mit einer erhöhten Spannungsfestigkeit bekannt, wobei die erhöhte Spannungsfestigkeit durch Verdoppelung eines Transistors eines Transfergates erreicht wird.
  • Die gemeinsame Fertigung einfacher, nicht spannungsfester P-Kanal-Transistoren und N-Kanal-Transistoren ist aus der Druckschrift JP2011222549A bekannt. Hierbei Liegt der N-Kanal-Transistor in einer ersten P-Wanne (Bezugszeichen 21a der JP2011222549A ) und der P-Kanal-Transistor in einer zweiten N-Wanne (Bezugszeichen 21b der JP2011222549A ). Es handelt sich also um einen Doppelwannenprozess, der aufwendiger zu realisieren ist.
  • Eine digitale Ansteuerung eines Transfergates ist aus der US7304526B2 bekannt. Hierbei erzeugt ein Steuerschaltkreis (Bezugszeichen 21 der US7304526B2 ) das digitale Steuersignal für einen P-Kanal-Transistor aus dem Ausgangssignal.
  • Aus der US6686233B2 ist die Fertigung von Hochvolt-N-Kanal-Transistoren und P-Kanal-Transistoren in einem CMOS Prozess bekannt, wobei diese durch LOCOS oder STI Gebiete, das sind speziell isolierend aufoxidierte Gebiete im Halbleitersubstrat, voneinander elektrisch isoliert sind. (Spalte 2 Zeile 29 bis Zeile 38 der US6686233B2 ) Die Transistoren der US6686233B2 liegen daher in separaten Wannen und sind durch die entsprechenden LOCOS-Gebiete getrennt. Dies alles beansprucht zusätzliche Chip-Fläche.
  • Aufgabe der Erfindung
  • Es ist daher die Aufgabe der Erfindung, eine Ein- und/oder Ausgang einer integrierten Schaltung vor negativer Verpolung bezüglich des lokalen Substratpotentials (GND) ohne Energiebegrenzung in Abgrenzung zu einem energiebegrenzten ESD-Ereignis durch ein spannungsfestes und flächenkompaktes Transfergate ohne Verdopplung von Transistoren zu schützen, das in einem Einwannenprozess ggf. gefertigt werden kann. Diese Aufgabe soll bei gleichzeitig niedrigem Durchleitwiderstand realisiert werden.
  • Diese Aufgabe wird mit einem Verpolschutz entsprechend dem Anspruch 1 erreicht.
  • Beschreibung der Erfindung.
  • Die Erfindung betrifft einen Verpolschutz für einen Eingang und/oder einen Ausgang eines integrierten CMOS-Schaltkreises. Die Schaltung soll einen Eingang und/oder einen Ausgang einer integrierten CMOS-Schaltung vor Unterspannungen schützen.
  • Wesentlicher Gedanke und Unterschied zum Stand der Technik ist dabei die Verwendung der Parallelschaltung eines Hoch-Volt-N-MOS-Transistors (NTR) mit einem P-Kanal-Transistor (PTR) in Form eines Transfergates, wodurch sich der Verpolschutz wesentlich von der DE69927663T2 und dem Transfergate der US20110292533A1 unterscheidet. Hierbei wird vorausgesetzt, dass die zu schützende CMOS Schaltung auf einem schwach P dotiertem Substrat (SUB) gefertigt ist, wie dies üblicherweise der Fall ist. Der umgekehrte Fall einer CMOS-Technik, die auf einem schwach N-dotiertem Substrat gefertigt ist, ist natürlich ebenso denkbar. In dem Fall drehen sich alle Dotierungen um. Das bedeutet, aus allen N-Dotierungen der folgenden Beschreibung werden dann P-Dotierungen und aus allen P-Dotierungen der folgenden Beschreibung werden dann N-Dotierungen. Dem Fachmann wird daher die folgende Beschreibung ausreichen, um in einer zur Standard-CMOS-Technik, also einer auf einem schwach P-dotiertem Substrat gefertigten CMOS-Technologie, komplementären CMOS Technologie, also einer auf einem schwach N-dotiertem Substrat gefertigten CMOS-Technologie, eine entsprechende Vorrichtung mit ähnlichen Eigenschaften zu fertigen.
  • Die folgende Beschreibung basiert somit zunächst auf der bevorzugten Annahme einer CMOS-Technologie auf Basis eines schwach P-dotierten Substrates ohne den Umfang der Offenbarung einzuschränken.
  • Kern des erfindungsgemäßen Verpolschutzes ist eine Parallelschaltung aus einem ersten N-Kanal-Transistor (NTR) und einem ersten P-Kanal-Transistor (PTR). Der erste N-Kanal-Transistor (NTR) ist dabei als Hochvolttransistor ausgeführt. Der Verpolschutz aus dieser Parallelschaltung, üblicherweise als Transfergatter bezeichnet, trennt den Ein-Ausgang des Schaltreises (I/O) vom inneren Kern der CMOS-Schaltung. Typischerweise stellt ein Treiber (DR) für den Ein-/Ausgang (I/O) und/oder eine Eingangsstufe (IN) die Grenze des inneren Kerns der zu schützenden CMOS-Schaltung dar. Natürlich kann es sich auch nur um einen Eingang handeln. Wenn im Folgenden also von Treiber (DR) die Rede ist, so kann damit auch der Eingang (IN) des inneren Teils der CMOS-Schaltung gemeint sein. Mit einem Treiber (DR) ist hier also im Wesentlichen Sinne eine Schnittstelle zwischen dem Kern der integrierten CMOS-Schaltung und dem Verpolschutz bzw. dem eigentlichen Ein/Ausgang (I/O) der Schaltung, also der Außenwelt, gemeint. Diese Definition trifft auch auf die Ansprüche zu.
  • Beide erste Transistoren (PTR, NTR) liegen in einer N-Wanne (NW), die jeweils mit dem Ausgang des Treibers (DR) bzw. dem Eingang der Eingangsstufe (IN), dem ersten Anschluss (A), verbunden wird. Es kann sich hierbei um zwei N-Wannen (NW, NW') und/oder um eine gemeinsame N-Wanne (NW) handeln.
  • Im Rahmen der Erfindung wurde erkannt, dass durch die Verwendung eines Hochvolt-N-Kanal-MOS-Transistors als erster N-Kanal-Transistor (NTR) die beiden Wannen (NW, NW') den gleichen Leitungstyp besitzen können, was eine Zusammenfassung in einer gemeinsamen N-Wanne (NW) und damit eine sehr kompakte Bauweise des Verpolschutzes ermöglicht.
  • Der Verpolschutz ist somit auf der Treiberseite mit einem ersten Anschluss (A) versehen an der er mit einem Treiber (DR) und/oder der Eingangsstufe (IN) des inneren integrierten CMOS-Schaltkreises verbunden ist. Wie gesagt, besteht dabei der Verpolschutz aus einer Parallelschaltung aus einem Hochvolt-N-Kanal-Transistor (NTR) und einem P-Kanal-Transistor (PTR). Dabei ist der erste Anschluss (A) mit je einem Anschluss des P-Kanal-Transistors (PTR) und des ersten N-Kanal-Transistors (NTR) verbunden. Hierbei handelt es sich im Falle des Hochvolt-N-MOS-Transistors (NTR) um dessen ersten Drain-Kontakt (D1) und im Falle des ersten P-Kanal-Transistors (PTR) um dessen zweiten Source-Kontakt (S2). Da die ersten Transistoren (PTR, NTR) theoretisch auch symmetrisch gefertigt werden könnten, was aber nicht vorteilhaft ist, lässt sich dies verallgemeinernd auch so beschreiben, dass der Kontakt kein Gate des ersten P-Kanal-Transistors (PTR) und des ersten N-Kanal-Transistors (NTR) sein darf, was an sich ja offensichtlich ist. Der andere Pol der Parallelschaltung der zwei ersten Transistoren (PTR, NTR) bildet einen zweiten Anschluss (B). Er ist also je einem anderen Anschluss des ersten P-Kanal-Transistors (PTR) bzw. des ersten N-Kanal-Transistors (NTR) verbunden. Natürlich ist dieser zweite Anschluss (B) wiederum nicht mit einem ein Gate (G2) des ersten P-Kanal-Transistors (PTR) oder einem Gate (G1) des ersten N-Kanal-Transistors (NTR) direkt verbunden.
  • Um sowohl den ersten N-Kanal-Transistor (NTR) als auch den ersten P-Kanal-Transistor (PTR) zu isolieren, liegen diese jeweils in einer der besagten N-Wannen (NW, NW'). Diese liegen in dem besagten schwach P-dotiertem Substrat (SUB). Damit bilden diese eine typischerweise im Normalbetrieb sperrende NP-Diode. Wie bereits beschrieben, ist dabei der Wannenanschluss jeder dieser N-Wannen (NW, NW') mit dem ersten Anschluss (A) elektrisch verbunden. Hierbei handelt es sich vorzugsweise um den Drain-Anschluss (D1) des ersten N-Kanal-Transistors (NTR). Der zweite Anschluss (B) ist, wie gesagt, mit dem äußeren Eingang und/oder Ausgang des integrierten CMOS Schaltkreises (I/O) verbunden.
  • In einer besonderen Ausprägung der Erfindung ist das Gate (G1) des ersten N-Kanal-Transistors (NTR) über eine linear oder nichtlinear mit einem zumindest differentiellen ohmschen Widerstand behaftete elektrische Verbindung (E1, R1) mit dem zweiten Anschluss (B) des Verpolschutzes verbunden. Dies sorgt dafür, dass das Gate (G1) des ersten N-Kanal-Transistors (NTR) an das Potenzial des Ein-/Ausgangs (I/O) gekoppelt ist.
  • Die ersten Transistoren (PTR, NTR) werden vorzugsweise selbstsperrend ausgeführt. Das bedeutet, dass sie bei einer Gate-Source-Spannung von 0 V nicht oder nur sehr wenig Strom leiten. Daher führt die besagte elektrische Verbindung über einen ersten elektrischen Widerstand (R1) zu einem Sperren des ersten N-Kanal-Transistors. (NTR). Statt eines dedizierten ersten elektrischen Widerstands (R1) können natürlich auch komplexere Schaltungen (E1) diese Rolle übernehmen. Letzten Endes werden Sie aber im Wesentlichen diese Funktion wahrnehmen.
  • Um seine Funktion als Transfergate wahrnehmen zu können, muss der erste N-Kanal-Transistor (NTR) in den erlaubten normalen Betriebsfällen geöffnet sein. Hierfür muss er eine positive Gate-Source-Spannung aufweisen, was äquivalent zu einem Stromfluss durch den besagten ersten elektrischen Widerstand (R1) ist. Ist der Ein-/Ausgang (I/O) mit der Last einer digitalen Signalleitung verbunden, so kann eine gesteuerte elektrische Stromquelle (Is) elektrischen Strom in den ersten elektrischen Widerstand (R1) auf der Seite des Gates (G1) des ersten N-Kanal-Transistors (NTR) einspeisen, sodass der Strom auf der anderen Seite, am zweiten Anschluss (B) von der angeschlossenen Last aufgenommen wird. Es ist daher sinnvoll, im Normalbetrieb das Gate (G1) des N-Kanal-Transistors (NTR) mit einer gesteuerten elektrischen Stromquelle (Is) zu verbinden, die diesen Strom treibt und so für eine positive Gate-Source-Spannung am Gate (G1) des N-Kanal-Transistors (NTR) sorgt, die den N-Kanal-Transistor (NTR) öffnet.
  • Wenn nun jedoch ein irregulärer Fall eintritt, ist diese positive Gate-Source-Spannung gerade unerwünscht. Dies ist insbesondere dann der Fall, wenn das Potenzial des zweiten Anschlusses (B), an dem der besagte erste elektrische Widerstand (R1) neben dem N-Kanal-Transistor (NTR) angeschlossen ist, unter das Potenzial des ersten Pols der Energiequelle (GND) fällt. In dem Fall schaltet eine Steuerung (ST), mit der die Stromquelle (Is) gesteuert wird, die Stromquelle (Is) ab. Damit sinkt die Gate-Source-Spannung des ersten N-Kanal-Transistors (NTR) auf null womit der erste N-Kanal-Transistor (NTR), da selbstsperrend, sperrt. Vorzugsweise wird dabei der Strom der gesteuerten elektrischen Stromquelle (Is) um mehr als 90% und/oder besser um mehr als 95% reduziert.
  • Damit die Potenziale definiert sind, ist es vorteilhaft, wenn der Treiber (DR), bzw. die Eingangsschaltung (IN) des Kerns der integrierten CMOS-Schaltung, und der Verpolschutz mit einer elektrischen Verbindung (E2, R2, GND) zu einem ersten Pol einer Energiequelle (GND) versehenen sind und so ein gemeinsames Bezugspotenzial haben. Wird der erste Anschluss (A) durch den Treiber (TR) auf ein elektrisches Potenzial gebracht, das oberhalb des Potenzials des besagten ersten Pols der Energiequelle (GND) liegt, so ist die Gate-Source-Spannung dieses ersten P-Kanal-Transistors (PTR) negativ, da das Potenzial des Gates (G2) des ersten P-Kanal-Transistors (PTR) mit dem Bezugspotenzial (GND) über die besagte elektrische Verbindung (E2, R2) verbunden ist, und er beginnt zu leiten.
  • Dadurch wird der erste Anschluss (A) des Verpolschutzes so lange entladen, biss die verbleibende Gate-Source-Spannung des ersten P-Kanal-Transistors (PTR) nicht mehr ausreicht, den ersten P-Kanal-Transistor (PTR) leitend zu halten. Der selbstsperrend ausgeführte erste P-Kanal-Transistor (PTR) beginnt zu sperren. Dies ist dann der Fall, wenn der erste Anschluss (A) in etwa das Potenzial des besagten ersten Pols der Energiequelle (GND) erreicht hat. Durch den zweiten Widerstand (R2) bzw. die zweite elektrische Verbindung (E2) wird das Gate (G2) des ersten P-Kanal-Transistors (PTR) ja dauerhaft mit dem elektrischen Potenzial des besagten ersten Pols der Energiequelle (GND) belegt. Daher kann der innere erste Anschluss (A) nicht unter das Potenzial des besagten ersten Pols der Energiequelle (GND) aufgrund eines leitenden ersten P-Kanal-Transistors (PTR) fallen, da diese Beschaltung des Gates (G2) des P-Kanal-Transistors (PTR) ein Leitfähigwerden des ersten P-Kanal-Transistors (PTR) zuverlässig verhindert.
  • Darüber hinaus hat die erfindungsgemäße Konstruktion aufgrund der Diodeneigenschaften der N-Wannen (NW, NW') die Eigenschaft, dass das Potenzial des ersten Anschlusses (A) nicht unter das Potenzial des Substrates (SUB) fallen kann, da dann die besagten Wanne-Substrat-Dioden öffnen.
  • Natürlich könnte diese Effekte in einer beispielsweise mit SiO2 speziell isolierten Konstruktion, bei der die Bauteile in isolierten Wannen (NWI, NWI') statt in N-Wannen (NW, NW') auf einem SOI-Substrat liegen, durch eine separate Diode erreicht werden. Die erfindungsgemäß vorteilhafte Eigenschaft kann daher so formuliert werden, dass der Treiber (TR) und/oder eine spezielle Schaltung, z. B. eine gesonderte Diode, und/oder die Wanne (NW)/Substrat(SUB)-Diode durch deren elektrische Charakteristik oder eine Steuerung (ST), den ersten Anschluss (A) mit dem ersten Pol der Energiequelle (GND) elektrisch verbindet und/oder den Widerstand einer solchen Verbindung um mehr als 90% oder 95% vermindert, wenn das Potenzial des ersten Anschlusses (A) und/oder das Potenzial des zweiten Anschlusses (B) unter das Potenzial des ersten Anschlusses der Energiequelle (GND) fällt. Natürlich ist es dabei denkbar, dass erst eine Schaltschwelle, beispielsweise die Schwellspannung einer Diode, überschritten werden muss. Insofern ist von dem Potenzial des ersten Anschlusses der Energiequelle (GND) noch die Spannung der Schaltschwelle des verbindenden Elements, beispielsweise der Wanne (NW)/Substrat(SUB)-Diode, noch abzuziehen.
  • Um das Gate (G2) des ersten P-Kanal-Transistors (PTR) auf einen definierten Wert zu legen, wird das Gate (G2) des ersten P-Kanal-Transistors (PTR) mit einer elektrischen Verbindung, hier einem zweiten elektrischen Widerstand (R2), mit dem ersten Pol einer Energiequelle (GND) verbunden. Ebenso werden der Treiber (DR) und ebenso eine Eingangsschaltung (IN) mit diesem Referenzpotenzial, dem ersten Pol einer Energiequelle (GND), über einen entsprechenden Anschluss mit diesem Referenzpotenzial, dem ersten Pol einer Energiequelle (GND), verbunden.
  • Es ist nun besonders vorteilhaft, wenn durch eine spezielle Halbleiterstruktur der Verpolschutz besonders kompakt gestaltet wird. Eine solche Halbleiterstruktur weist zunächst ein Substrat (SUB) aus einem Halbleitermaterial das schwach dotiert ist und einen zweiten Leitungstyp, insbesondere hier einen P-Leitungstyp, auf. Des Weiteren weist sie ein in dem Substrat (SUB) ausgebildetes, schwach dotiertes erstes Gebiet (NW) eines ersten Leitungstyps, insbesondere hier eines N-Leitungstyps, auf. In dem besagten ersten Gebiet (NW) ist ein stark dotiertes erstes Drain-Gebiet (D1) vom ersten Leitungstyp, insbesondere von einem N-Leitungstyp, ausgebildet.
  • In dem ersten Gebiet (NW) wiederum ist ein von dem ersten Drain-Gebiet (D1) beabstandetes und schwach dotiertes zweites Gebiet (PDX) eines zweiten Leitungstyps, insbesondere hier eines P-Leitungstyps, ausgebildet. In dem zweiten Gebiet (PDX) ist wiederum ein stark dotiertes erstes Source-Gebiet (S1) vom ersten Leitungstyp, insbesondere hier vom N-Leitungstyp, gefertigt. Um die Transistorfunktion sicherzustellen, ist ein Gate (G1) zwischen dem ersten Source-Gebiet (S1) und dem ersten Drain-Gebiet (D1) platziert. Zur Selbstjustierung fluchtet die auf der Seite des ersten Source-Gebiets (S1) liegende Kante (GKS) der Gate (G1) mit der Gate-seitigen Kante (SK) des ersten Source-Gebiets (S1) im Wesentlichen. Diese Übereinstimmung wird typischerweise durch die abschattende Wirkung des Gate-Materials während der Implantation des ersten Source-Gebietes (S1) erreicht. Gleichzeitig erstreckt sich das Gate (G1) über das zweite Gebiet (PDX) und das erste Gebiet (NW) und den ersten Kanal (CH1). Dabei ist die Drain-seitige Kante (GKD) des Gate (G1) von der Gate-seitigen Kante (DK) des Drain-Gebiets (D1) beabstandet. Dabei weist das zweite Gebiet (PDX) eine einer gewünschten Schwellenspannung entsprechende Oberflächen-Dotierungskonzentration und eine der gewünschten Ausgangsspannungsfestigkeit entsprechende Durchbruchspannung zum ersten Gebiet (NW) auf.
  • Nun ist es denkbar, die beiden ersten Transistoren (NTR, PTR) in unterschiedlichen Wannen (NW, NW') zu fertigen. In diesem Fall ist in dem Substrat (SUB) ein schwach dotiertes viertes Gebiet (NW') eines ersten Leitungstyps, insbesondere eines N-Leitungstyps, gefertigt, dass eben diese zweite N-Wanne darstellt. Im Fall einer gemeinsamen N-Wanne ist dieses schwach dotiertes viertes Gebiet (NW') eines ersten Leitungstyps mit dem ersten Gebiet (NW) identisch und/oder bildet mit diesem eine Einheit.
  • Für den ersten P-Kanal-Transistor (PTR) ist in dem vierten Gebiet (NW') ein stark dotiertes zweites Drain-Gebiet (D2) eines P-Kanal-Transistors (PTR) vom zweiten Leitungstyp, insbesondere von einem P-Leitungstyp, gefertigt. Des Weiteren weist sie ein stark dotiertes zweites Source-Gebiet (S2) vom ersten Leitungstyp, insbesondere hier vom P-Leitungstyp, auf. Für die Transistorfunktion ist die Struktur mit einem zweiten Gate (G2) zwischen dem zweiten Source-Gebiet (S2) und dem zweiten Drain-Gebiet (D2) versehen. Das zweite Gate (G2) erstreckt sich über das erste Gebiet (NW) zwischen dem zweiten Drain (D2) und dem zweiten Source (S2). Das zweite Source Gebiet (S2) mit ist dem ersten Drain Gebiet (D1) elektrisch verbunden. Beide bilden den besagten ersten Anschluss (A) des Verpolschutzes.
  • Ebenso ist das zweite Drain-Gebiet (D2) mit dem ersten Source-Gebiet (S1) elektrisch verbunden. Diese beiden Gebiete bilden den besagten zweiten Anschluss (B) des Verpolschutzes.
  • Es ist üblich, dass das Substrat auf ein definiertes Potenzial gelegt wird, um die Wannen-Substrat-Diode zuverlässig zu sperren. Damit die Ströme gut aufgenommen werden können, ist es sinnvoll, das Substrat (SUB) mit einem ersten Pol der Energieversorgung (GND) zu verbinden.
  • Die erfindungsgemäße Vorrichtung nutzt also ein Transfergatter, dass im Gegensatz zum Stand der Technik aus einem Hochvolt-N-Kanal-MOS-Transistor (NTR) und einem P-Kanal-MOS-Transistor (PTR) besteht, wobei die beiden Transistoren parallel geschaltet sind und wobei die Parallelschaltung einen ersten Anschluss (A) und einen zweiten Anschluss (B), an denen das Drain des einen Transistors jeweils mit dem Source des anderen Transistors verbunden ist, aufweist. Um nun das Transfergatter durchzuschalten wird in der erfindungsgemäßen Vorrichtung dafür Sorge getragen, dass in den relevanten Anwendungsfällen die Spannung an dem Gate des Hochvolt-N-Kanal-Transistors (NTR) gegenüber dem zweiten Anschluss (B) in zumindest in diesen Arbeitszuständen positiv ist und gleichzeitig die Spannung an dem Gate des P-Kanal-Transistors (PTR) gegenüber dem ersten Anschluss (A) negativ ist. Das besondere Kennzeichen ist dabei, dass beide Transistoren vorzugsweise in einer gemeinsamen N-Wanne (NW, NIW) liegen. Sofern dies nicht möglich ist, und die Transistoren in einer separaten N-Wanne (NW, NW', NIW, NIW') untergebracht werden, so sind dann doch zumindest die Wannenanschlüsse miteinander elektrisch auf der Seite des Drains (D1) des Hochvolt-N-Kanal-Transistors (NTR) verbunden. Dieses Drain (D1) und das Source (S2) des P-Kanal-Transistors (PTR) sind wiederum mit dem ersten Anschluss (A) elektrisch verbunden.
  • Um die Hochspannungsfestigkeit herzustellen, besitzt der Hochvolt-N-Kanal-Transistor (NTR), der als Drain-Kontakt ein hoch N-dotiertes Drain-Gebiet (D1) aufweist, ein dieses umgebendes schwach P-dotierten Gebiet (PDX) auf, das innerhalb der N-Wanne (NW) des Hochvolt-N-Kanal-Transistors (NTR) liegt.
  • Wird die erfindungsgemäße Vorrichtung auf einem N-Substrat gefertigt, so kehren sich die Dotierungen und Spannungen um. Ein entsprechendes Transfergatter, dass im Gegensatz zum Stand der Technik aus einem Hochvolt-P-Kanal-MOS-Transistor (PTR2) und einem N-Kanal-MOS-Transistor (NTR2) besteht, wobei die beiden Transistoren wieder parallel geschaltet sind und wobei die Parallelschaltung wieder einen ersten Anschluss (A) und einen zweiten Anschluss (B), an denen das Drain des einen Transistors jeweils mit dem Source des anderen Transistors verbunden ist, aufweist. Um nun das Transfergatter durchzuschalten wird in der erfindungsgemäßen Vorrichtung auf einem N-dotierten Substrat dafür Sorge getragen, dass in den relevanten Anwendungsfällen die Spannung an dem Gate des Hochvolt-P-Kanal-Transistors (PTR2) gegenüber dem zweiten Anschluss (B) in zumindest in diesen Arbeitszuständen negativ ist und gleichzeitig die Spannung an dem Gate des N-Kanal-Transistors (NTR2) gegenüber dem ersten Anschluss (A) positiv ist. Das besondere Kennzeichen ist dabei, dass beide Transistoren vorzugsweise nun in einer gemeinsamen P-Wanne (PW) liegen. Sofern dies nicht möglich ist, und die Transistoren in einer separaten P-Wanne (PW, PW', PIW') untergebracht werden, so sind dann doch zumindest die Wannenanschlüsse miteinander elektrisch auf der Seite des Drains (D1) des Hochvolt-P-Kanal-Transistors (PTR2) verbunden. Dieses Drain (D1) und das Source (S2) des N-Kanal-Transistors (NTR2) sind wiederum mit dem ersten Anschluss (A) elektrisch verbunden.
  • Um die Hochspannungsfestigkeit herzustellen besitzt der Hochvolt-P-Kanal-Transistor (PTR), der als Drain-Kontakt ein hoch P-dotiertes Drain-Gebiet (D1) aufweist, ein dieses umgebendes schwach N-dotierten Gebiet (NDX) auf, das innerhalb der P-Wanne (PW, PIW) des Hochvolt-P-Kanal-Transistors (PTR2) liegt.
  • Im Folgenden wird die Erfindung anhand der beigefügten Zeichnungen noch weiter erläutert.
  • 1 zeigt die die Verschaltung des Verpolschutzes am Ein-/Ausgang einer integrierten Schaltung in einer P-Substrat basierenden CMOS Technologie
  • 2 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einer P-Substrat basierenden CMOS Technologie.
  • 3 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einer P-Substrat basierenden CMOS-Technologie mit zwei getrennten N-Wannen (NW, MW') für den ersten P-Kanal-Transistor (PTR) und den ersten N-Kanal-Transistor (NTR)
  • 4 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einem P-Substrat basierenden CMOS-SOI-Technologie mit zwei getrennten N-Wannen (NW, NW') für den ersten P-Kanal-Transistor (PTR) und den ersten N-Kanal-Transistor (NTR)
  • 5 zeigt die die Verschaltung des Verpolschutzes am Ein-/Ausgang einer integrierten Schaltung in einer N-Substrat basierenden CMOS-Technologie
  • 6 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einer N-Substrat basierenden CMOS Technologie.
  • 7 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einer N-Substrat basierenden CMOS-Technologie mit zwei getrennten P-Wannen (NW, NW') für den zweiten N-Kanal-Transistor (NTR2) und den zweiten P-Kanal-Transistor (PTR2)
  • 8 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einem N-Substrat basierenden CMOS-SOI-Technologie mit zwei getrennten P-Wannen (NW, NW') für den zweiten N-Kanal-Transistor (NTR2) und den zweiten P-Kanal-Transistor (PTR2)
  • 1 zeigt die Verschaltung der erfindungsgemäßen Vorrichtung basierend auf einem P-dotierten Substrat. Das erste Gate (G1) des ersten N-Kanal-Transistors (NTR), der typischerweise ein Hochvolt-N-Kanal-Transistor ist, ist über einen ersten elektrischen Widerstand (R1), der auch durch eine komplexere Schaltung (E1) ersetzt sein kann, mit dem ersten Source (S1) des ersten N-Kanal-Transistors (NTR) verbunden. Hierdurch wird der typischerweise selbstsperrend gefertigte erste N-Kanal-Transistor (NTR) zunächst gesperrt, da die Gate-Source-Spannung für diesen ersten N-Kanal-Transistor somit zunächst ca. 0 V ist. Parallel zu diesem ersten N-Kanal-Transistor (NTR) ist ein erster P-Kanal-Transistor (PTR) geschaltet. Dessen Gate (G2) wird über einen zweiten elektrischen Widerstand (R2) mit dem ersten Pol einer Energiequelle (GND), der typischerweise das Referenzpotenzial ist, verbunden. Das Drain (D1) des ersten N-Kanal-Transistors (NTR) und das Source (S2) des ersten P-Kanal-Transistors (PTR) bilden zusammen den ersten Anschluss (A), der auch die Schnittstelle zum inneren integrierten Schaltkreis bildet. Liegt dieser erste Anschluss (A) potenzialmäßig unterhalb des Potenzials des ersten Pols der Energiequelle (GND), so wird dieser erste Anschluss (A) typischerweise durch parasitäre Elemente innerhalb der Schaltung spannungsmäßig angehoben. Die Gate-Source-Spannung des ersten P-Kanal-Transistors (PTR) ist dann zunächst in etwa 0 V, weshalb der erste P-Kanal-Transistor (PTR) sperrt. Das Source (S1) des ersten N-Kanal-Transistors (NTR) und das Drain (D2) des ersten P-Kanal-Transistors (PTR) sind gemeinschaftlich mit dem eigentlichen Ein-/Ausgang der Schaltung (I/O) verbunden, mit dem auch der besagte erste elektrische Widerstand (R1) bzw. die Ersatzschaltung (E1) verbunden ist.
  • Hebt der Ausgang des Treibers (DR) der inneren integrierten Schaltung nun den ersten Anschluss (A) an, so wird der erste P-Kanal-Transistor (PTR) leitend und kann wiederum den Ein-/Ausgang (I/O) anheben. Gleichzeitig veranlasst eine Stromquelle (ST) eine Stromquelle (Is) einen Strom durch den ersten elektrischen Widerstand (R1) fließen zu lassen, wodurch an diesem eine Spannung abfällt, die den ersten N-Kanal-Transistor (NTR) öffnet.
  • Senkt der Ausgang des Treibers (DR) der inneren integrierten Schaltung nun den ersten Anschluss (A) ab und ist der Ein-/Ausgang auf positivem Potenzial, so veranlasst die besagte Steuerung (ST) eine Stromquelle (Is) den ersten N-Kanal-Transistor (NTR) durchzuschalten. Es ist offensichtlich, dass die Spannung am Ein-/Ausgang dabei den maximalen Stromquellenstrom der Stromquelle (Is) mal dem Wert des ersten elektrischen Widerstands (R1) plus der Betriebsspannung (Vbat) nicht übersteigen darf. Stromquellen, die Strom auch oberhalb der Betriebsspannung (Vbat) liefern, sind aus dem Stand der Technik bekannt.
  • Über einen Schalter (SW) kann der erste Anschluss ggf. entladen werden, um definierte Verhältnisse herzustellen. In dem Fall eines geschlossenen Schalters (SW) sollte der Treiber (DR) vorzugsweise hochohmig geschaltet sein.
  • 2 zeigt einen beispielhaften Querschnitt durch eine entsprechend Halbleiterstruktur für den Fall einer P-Substrat basierenden CMOS-Technologie. In einem schwach P-dotierten Substrat (SUB) ist eine schwach N-dotierte N-Wanne (NW) gefertigt. In dieser wiederum ist der Drain-Anschluss (D1) als erstes stark N-dotiertes Drain-Gebiet (D1) des ersten N-Kanal-Transistors (NTR) gefertigt. Da dieser Drain-Anaschluss (D1) des ersten N-Kanal-Transistors (NTR) mit dem ersten Anschluss (A) und dem Source (S2) des ersten P-Kanal-Transistors (PTR) verbunden ist, agiert dieser erste Anschluss (A) gleichzeitig als Wannenkontakt für die N-Wanne (NW). Der entsprechende Source-Kontakt (S1) des ersten N-Kanal-Transistors (NTR) ist auf der anderen Seite des Gates (G1) des ersten N-Kanal-Transistors (NTR) als stark N-dotiertes Source-Gebiet (S1) gefertigt. Um die Feldstärken herabzusetzen, ist dieses erste stark N-dotierte Source-Gebiet (S1) von einem schwach P-dotiertem zweiten Gebiet (PDX) umgeben. Dieses zweite schwach P-dotierte Gebiet (PDX) wird über einen zweiten stark P-dotierten Source-Kontakt (S12) angeschlossen. Der zweite stark P-dotierten Source-Kontakt (S12) und der erste stark N-dotierten Source-Kontakt (S1) sind elektrisch verbunden. Der erste stark N-dotierten Source-Kontakt (S1) ist dabei zwischen dem zweiten stark P-dotierten Source-Kontakt (S12) und dem Gate (G1) des ersten N-Kanal-Transistors (NTR) platziert. Das Gate (G1) des ersten N-Kanal-Transistors (NTR) ist dabei durch ein Gate-Oxid (GOX) von dem Substrat (SUB) bzw. der N-Wanne (NW) und dem schwach P-dotiertem zweiten Gebiet (PDX) elektrisch isoliert. Das Gate (G1) überlappt dabei den Bereich der Wanne (NW), der den Kanal (CH1) des ersten N-Kanal-Transistors (NTR) bildet, und Teile des schwach P-dotiertem zweiten Gebiets (PDX). Typischerweise werden das als stark N-dotierte erste Drain-Gebiet (D1) und das stark N-dotierte erstes Source-Gebiet (S1) nach der Fertigung des Gates (G1) durch Ionenimplantation gefertigt, weshalb die Gate-seitige Kante (DK) des stark N-dotierten ersten Drain-Gebiets (D1) mit der Drain-seitigen Kante (GKD) des Gates (G1) des ersten N-Kanal-Transistors (NTR) fluchten.
  • Aus dem gleichen Grund fluchtet die Gate-seitige Kante (SK) des stark N-dotierten ersten Source-Gebiets (S1) mit der die Source-seitigen Kante (SKD) des Gates (G1) des ersten N-Kanal-Transistors (NTR).
  • In der gleichen N-Wanne (NW) wird auch der erste P-Kanal-Transistor (PTR) gefertigt. Dieser besteht aus einem dritten stark P-dotierten Source-Gebiet (S2) und dem zugehörigen zweiten stark P-dotierten Drain-Gebiet (D2) zwischen denen sich das Gate (G2) des ersten P-Kanal-Transistors (PTR) befindet, das wieder durch ein Gate-Oxid (GOX) elektrisch isoliert ist. Unter dem Gate-Oxid (GOX) bildet sich im Betrieb der Kanal (CH2) des ersten P-Kanal-Transistors (PTR) aus.
  • Das Substrat ist jeweils über einen Substratkontakt (SUBC), der hier hoch P-dotiert ist, angeschlossen. Die einzelnen Bereiche sind in dem Beispiel durch eine Shallow-Trench-Isolation (STI) voneinander getrennt. Diese Isolation kann beispielsweise auch als LOCOS-Isolation ausgeführt werden. Selbstverständlich können komplexere Metallisierungs-/Isolationsstrukturen, insbesondere Mehrlagen-Verdrahtungen und verschiedenste Passivierungsschichten zum Einsatz kommen, die hier zur Vereinfachung nicht gezeichnet sind.
  • 3 entspricht weitest gehend der 2 mit dem Unterschied, dass der erste P-Kanal-Transistor (PTR) und der erste N-Kanal-Transistor (NTR) in jeweils einer separaten Wanne (NW, NW') platziert sind. Dabei ist die N-Wanne des ersten P-Kanal-Transistors (NW') über einen separaten hoch N-dotierten N-Wannen-Kontakt (WC) angeschlossen. Dieser wird mit dem Source (S2) des ersten P-Kanal-Transistors und damit mit dem ersten Anschluss (A) elektrisch verbunden.
  • 4 entspricht weitestgehend der Zeichnung der 3 mit dem Unterschied, dass das Substrat (SUB) durch eine vergrabene isolierende Schicht (SIO2) von einem darunter liegenden Substrat (SUB2) getrennt ist. Durch isolierende Gräben, die bis auf diese isolierende Schicht (SIO2) hinunter gehen, können bei Bedarf die Bauteile des Verpolschutzes komplett elektrisch isoliert werden. Solche isolierende Gräben, Trenches genannt, sind allerdings nicht in der 4 eingezeichnet.
  • Im Folgenden wir anhand der 5 bis 8 die erfindungsgemäße Vorrichtung für den Fall eines N-dotierten Substrates erläutert.
  • 5 zeigt die Verschaltung der erfindungsgemäßen Vorrichtung basierend auf einem N-dotierten Substrat. Das dritte Gate (G3) des zweiten P-Kanal-Transistors (PTR2), der typischerweise ein Hochvolt-P-Kanal-Transistor ist, ist über einen ersten elektrischen Widerstand (R1), der wie zuvor auch durch eine komplexere Schaltung (E1) ersetzt sein kann, mit dem dritten Source (S3) des zweiten P-Kanal-Transistors (PTR2) verbunden. Hierdurch wird der typischerweise selbstsperrend gefertigte zweite P-Kanal-Transistor (PTR2) zunächst gesperrt, da die Gate-Source-Spannung für diesen zweiten P-Kanal-Transistor somit zunächst ca. 0 V ist. Parallel zu diesem zweiten P-Kanal-Transistor (PTR2) ist ein zweiter N-Kanal-Transistor (NTR2) geschaltet. Dessen Gate (G4) wird über einen zweiten elektrischen Widerstand (R2) mit dem zweiten Pol einer Energiequelle (Vbat), der typischerweise die Betriebsspannung ist, verbunden. Das Drain (D3) des zweiten P-Kanal-Transistors (PTR2) und das Source (S4) des zweiten N-Kanal-Transistors (NTR2) bilden zusammen wieder den ersten Anschluss (A), der wieder die Schnittstelle zum inneren integrierten Schaltkreis bildet. Liegt dieser Pol hier nun oberhalb des Potenzials des ersten Anschlusses (A), so wird dieser erste Anschluss (A) typischerweise durch parasitäre Elemente innerhalb der Schaltung abgesenkt. Die Gate-Source-Spannung des zweiten N-Kanal-Transistors (NTR2) ist dann zunächst in etwa 0 V, weshalb der zweite N-Kanal-Transistor (NTR2) sperrt. Das Source (S3) des zweiten P-Kanal-Transistors (PTR2) und das Drain (D4) des zweiten N-Kanal-Transistors (NTR2) sind gemeinschaftlich mit dem eigentlichen Ein-/Ausgang der Schaltung (I/O) verbunden, mit dem auch der besagte erste elektrische Widerstand (R1) bzw. die Ersatzschaltung (E1) verbunden ist.
  • Senkt der Ausgang des Treibers (DR) der inneren integrierten Schaltung nun den ersten Anschluss (A) ab, so wird der zweite N-Kanal-Transistor (NTR2) leitend und kann wiederum den Ein-/Ausgang (I/O) absenken. Gleichzeitig veranlasst eine Stromquelle (ST) eine Stromquelle (Is) einen Strom durch den ersten elektrischen Widerstand (R1, E1) fließen zu lassen, wodurch an diesem eine Spannung abfällt, die den zweiten P-Kanal-Transistor (PTR2) öffnet.
  • Hebt der Ausgang des Treibers (DR) der inneren integrierten Schaltung nun den ersten Anschluss (A) an und ist der Ein-/Ausgang (I/O) auf GND-Potenzial, so veranlasst die besagte Steuerung (ST) eine Stromquelle (Is) den zweiten P-Kanal-Transistor (PTR2) durchzuschalten. Es ist offensichtlich, dass die Spannung am Ein-/Ausgang dabei den maximalen Stromquellenstrom der Stromquelle (Is) mal dem Wert des ersten elektrischen Widerstands (R1), nun aber als negativer Spannungswert bezogen auf GND, nicht unterschreiten darf. Stromquellen, die Strom auch unterhalb des Bezugspotenzials GND liefern, sind aus dem Stand der Technik bekannt.
  • Über einen Schalter (SW) kann der erste Anschluss ggf. entladen werden, um definierte Verhältnisse herzustellen. In dem Fall eines geschlossenen Schalters (SW) sollte der Treiber (DR) vorzugsweise hochohmig geschaltet sein.
  • 6 zeigt einen beispielhaften Querschnitt durch eine entsprechende Halbleiterstruktur für den Fall einer N-Substrat basierenden CMOS-Technologie. In einem schwach N-dotierten Substrat (SUB) ist eine schwach P-dotierte P-Wanne (PW) gefertigt. In dieser wiederum ist der Drain-Anschluss (D3) als erstes stark P-dotiertes Drain-Gebiet (D3) des zweiten P-Kanal-Transistors (PTR2) gefertigt. Da dieser Drain-Anaschluss (D3) des zweiten P-Kanal-Transistors (PTR2) mit dem ersten Anschluss (A) und dem Source (S4) des zweiten N-Kanal-Transistors (NTR2) verbunden ist, agiert dieser Anschluss gleichzeitig als Wannenkontakt für die P-Wanne (PW). Der entsprechende Source-Kontakt (S3) des zweiten P-Kanal-Transistors (PTR2) ist auf der anderen Seite des Gates (G3) des zweiten P-Kanal-Transistors (PTR2) als stark P-dotiertes Source-Gebiet (S3) gefertigt. Um die Feldstärken herabzusetzen, ist dieses erste stark P-dotierte Source-Gebiet (S3) von einem schwach N-dotiertem zweiten Gebiet (NDX) umgeben. Dieses zweite schwach N-dotierte Gebiet (NDX) wird über einen zweiten stark N-dotierten Source-Kontakt (S32) angeschlossen. Der zweite stark N-dotierte Source-Kontakt (S32) und der erste stark P-dotierten Source-Kontakt (S3) sind elektrisch verbunden. Der erste stark P-dotierten Source-Kontakt (S3) ist dabei zwischen dem zweiten stark N-dotierten Source-Kontakt (S32) und dem Gate (G3) des zweiten P-Kanal-Transistors platzziert. Das Gate (G3) des zweiten P-Kanal-Transistors (PTR2) ist dabei durch ein Gate-Oxid (GOX) von dem Substrat (SUB) bzw. der P-Wanne (PW) und dem schwach N-dotiertem zweiten Gebiet (NDX) elektrisch isoliert. Das Gate (G3) überlappt dabei den Bereich der Wanne (PW), der den Kanal (CH3) des zweiten P-Kanal-Transistors (PTR2) bildet, und Teile des schwach N-dotiertem zweiten Gebiets (NDX). Typischerweise werden das als stark P-dotierte erste Drain-Gebiet (D3) und das stark P-dotierte erste Source-Gebiet (S3) nach der Fertigung des Gates (G3) durch Ionenimplantation gefertigt, weshalb die Gate-seitige Kante (DK) des stark P-dotierten ersten Drain-Gebiets (D3) mit der die Drain-seitigen Kante (GKD) des Gates (G3) des zweiten P-Kanal-Transistors (PTR2) fluchten.
  • Aus dem gleichen Grund fluchtet die Gate-Seitige Kante (SK) des stark P-dotierten ersten Source-Gebiets (S3) mit der die Source-seitigen Kante (SKD) des Gates (G3) des zweiten P-Kanal-Transistors (PTR2).
  • In der gleichen P-Wanne (PW) wird auch der zweite N-Kanal-Transistor (NTR2) gefertigt. Dieser besteht aus einem dritten stark N-dotierten Source-Gebiet (S4) und dem zugehörigen zweiten stark N-dotierten Drain-Gebiet (D4) zwischen den sich das Gate (G4) des zweiten N-Kanal-Transistors (NTR2) befindet, das wieder durch ein Gate-Oxid (GOX) elektrisch isoliert ist. Unter dem Gate-Oxid (GOX) bildet sich im Betrieb der Kanal (CH2) des zweiten N-Kanal-Transistors (NTR2) aus.
  • Das Substrat ist jeweils über einen Substratkontakt (SUBC), der hier nun hoch N-dotiert ist, angeschlossen. Die einzelnen Bereiche sind in dem Beispiel durch eine Shallow-Trench-Isolation (STI) voneinander getrennt. Diese Isolation kann beispielsweise auch als LOCOS-Isolation ausgeführt werden. Selbstverständlich können komplexere Metallisierungs-/Isolationsstrukturen, insbesondere Mehrlagen-Verdrahtungen und verschiedenste Passivierungsschichten zum Einsatz kommen, die hier zur Vereinfachung nicht gezeichnet sind.
  • 7 entspricht weitest gehend der 5 mit dem Unterschied, dass der zweite N-Kanal-Transistor (NTR2) und der zweite P-Kanal-Transistor (PTR2) in jeweils einer separaten P-Wanne (PW, PW') platziert sind. Dabei ist die P-Wanne des zweiten N-Kanal-Transistors (PW') über einen separaten hoch P-dotierten P-Wannen-Kontakt (WC) angeschlossen. Dieser wird mit dem dritten Source-Gebiet (S4) des zweiten N-Kanal-Transistors (NTR2) und damit mit dem ersten Anschluss (A) elektrisch verbunden.
  • 8 entspricht weitestgehend der Zeichnung der 7 mit dem Unterschied, dass das Substrat (SUB) durch eine vergrabene isolierende Schicht (SIO2) von einem darunter liegenden Substrat (SUB2) getrennt ist. Durch isolierende Gräben, die bis auf diese isolierende Schicht (SIO2) hinunter gehen, können bei Bedarf die Bauteile des Verpolschutzes komplett elektrisch isoliert werden. Solche isolierende Gräben, Trenches genannt, sind allerdings nicht in der Figur eingezeichnet. Bezugszeichenliste
    A erster Anschluss des Verpolschutzes. Der erste Anschluss (A) stellt den Ausgang des Treibers (DR), den Eingang der Eingangsstufe (IN) des inneren integrierten Schaltkreises und den Eingang des Verpolschutzes bestehend aus den Transistoren (PTR, NTR) dar. Dabei ist dieser Knoten im Falle eines P-dotierten Substrates mit dem Drain (D1) des ersten N-Kanal-Transistors (NTR) und dem Source (S2) des ersten P-Kanal-Transistors (PTR) und im Falle eines N-dotierten Substrates mit dem Drain (D3) des zweiten P-Kanal-Transistors (PTR2) und dem Source (S4) des zweiten N-Kanal-Transistors (NTR2) verbunden.
    B zweiter Anschluss des Verpolschutzes. Der erste Anschluss (A) stellt den Ausgang der Schaltung (I/O und den Ausgang des Verpolschutzes bestehend aus den Transistoren (PTR, NTR oder PTR2, NTR2) dar. Dabei ist dieser Knoten im Falle eines P-dotierten Substrates mit dem Source (S1) des ersten N-Kanal-Transistors (NTR) und dem Drain (D2) des ersten P-Kanal-Transistors (PTR) und im Falle eines N-dotierten Substrates mit dem Source (S3) des zweiten P-Kanal-Transistors (PTR2) und dem Drain (D4) des zweiten N-Kanal-Transistors (NTR2) verbunden.
    CH1 erster Kanal im N-Kanal-Transistor NTR
    CH2 zweiter Kanal im P-Kanal-Transistor PTR
    CH3 dritter Kanal im zweiten P-Kanal-Transistor PTR2
    CH4 vierter Kanal im zweiten N-Kanal-Transistor NTR2
    D1 Drain des N-Kanal-Transistors (NTR), auch mit Bezug auf die Halbleiterstruktur als stark dotiertes erstes Drain-Gebiet (D1) vom ersten Leitungstyp, insbesondere von einem N-Leitungstyp bezeichnet.
    D2 Drain des P-Kanal-Transistors (PTR) auch als stark dotiertes zweites Drain-Gebiet (D2) vom zweiten Leitungstyp bezeichnet.
    D3 Drain des zweiten P-Kanal-Transistors (PTR2), auch mit Bezug auf die Halbleiterstruktur als stark dotiertes erstes Drain-Gebiet (D3) vom ersten Leitungstyp, insbesondere von einem P-Leitungstyp, bezeichnet.
    D4 Drain des zweiten N-Kanal-Transistors (NTR2) auch als stark dotiertes zweites Drain-Gebiet (D4) vom zweiten Leitungstyp, insbesondere von einem N-Leitungstyp, bezeichnet.
    DK Gate-seitigen Kante (DK) des Drain-Gebiets (D1) des N-Kanal-Transistors (NTR), bzw. des Drain-Gebiets (D3) des zweiten P-Kanal-Transistors (PTR2).
    DR Treiber. Der Treiber steht ganz allgemein für die Schnittstelle zwischen dem inneren Teil des zu schützenden integrierten CMOS-Schaltkreises und der Außenwelt. Hierbei kann es sich auch nur um einen Eingang handeln.
    E1 linear oder nichtlinear mit einem zumindest differentiellen ohmschen Widerstand behaftete elektrische Verbindung (E1, R1) zwischen dem Gate (G1) des N-Kanal-Transistors (NTR) bzw. zwischen dem Gate (G3) des zweiten P-Kanal-Transistors (PTR2) auf der einen Seite und dem zweiten Anschluss (B), der wiederum mit dem Ein-/Ausgang (I/O) gekoppelt ist auf der anderen Seite. Es kann sich hierbei auch um eine komplexere Schaltung handeln.
    E2 linear oder nichtlinear mit einem zumindest differentiellen ohmschen Widerstand behaftete elektrische Verbindung (E2, R2) zwischen dem Gate (G2) des P-Kanal-Transistors (PTR) bzw. dem Gate (G4) des zweiten N-Kanal-Transistors (NTR2) auf der einen Seiten und dem Referenzpotenzial auf der anderen Seite. Es kann sich hierbei auch um eine komplexere Schaltung handeln.
    G1 Gate des N-Kanal-Transistors (NTR)
    G2 Gate des P-Kanal-Transistors (PTR) auch als zweites Gate bezeichnet
    G3 Gate des zweiten P-Kanal-Transistors (PTR2)
    G4 Gate des zweiten N-Kanal-Transistors (NTR2) auch als viertes Gate bezeichnet
    GKD die Drain-seitige Kante (GKD) des Gates (G1) des N-Kanal-Transistors (NTR) bzw. des Gates (G3) des zweiten P-N-Kanal-Transistors (PTR2)
    GKS auf der Seite des ersten Source-Gebiets (S1) liegende Kante des Gate (G1) des N-Kanal-Transistors (NTR) bzw. des Gate (G3) des zweiten P-Kanal-Transistors (PTR2)
    GND Referenzpotenzial. Es handelt sich um den ersten Pol einer Energiequelle. Hierbei handelt es sich typischerweise um das Massepotenzial
    I/O Ein-Ausgang des Schaltreises
    IN Eingangsstufe der inneren integrierten Schaltung
    Is gesteuerte elektrische Stromquelle
    NDX schwach dotiertes zweites Gebiet (NDX) eines zweiten Leitungstyps, insbesondere eines N-Leitungstyps.
    NTR erster Hochvolt-N-Kanal-Transistor (vorzugsweise selbstsperrend) auf einem P-Substrat in einer N-Wanne (NW) gefertigt.
    NTR2 zweiter N-Kanal-Transistor (vorzugsweise selbstsperrend) auf einem N-Substrat in einer P-Wanne (PW') gefertigt.
    NW N-Wanne für die Transistoren, auch mit schwach dotiertes, erstes Gebiet (NW) eines ersten Leitungstyps, insbesondere eines N-Leitungstyps, bezeichnet.
    NW' optionale N-Wanne für den P-Kanal-Transistor (PTR) schwach dotiertes viertes Gebiet (NW') eines ersten Leitungstyps bezeichnet. Diese Wanne kann mit der N-Wanne (NW) identisch sein und/oder eine Einheit mit derselben bilden. In der Regel handelt es sich um die N-Wanne des P-Kanal-Transistors (PTR).
    NWI N-Wanne für die Transistoren auf P-SOI-Substrat
    NWI' optionale N-Wanne für den P-Kanal-Transistor (PTR) auf P-SOI-Substrat
    PDX schwach dotiertes zweites Gebiet (PDX) eines zweiten Leitungstyps, insbesondere eines P-Leitungstyps.
    PTR erster P-Kanal-Transistor (vorzugsweise selbstsperrend).
    PTR2 zweiter P-Kanal-Transistor (vorzugsweise selbstsperrend) auf einem N-Substrat in einer P-Wanne (PW') gefertigt.
    PW P-Wanne für die Transistoren, auch mit schwach dotiertes, erstes Gebiet (PW) eines ersten Leitungstyps, insbesondere eines P-Leitungstyps, bezeichnet.
    PW' optionale P-Wanne für den zweiten N-Kanal-Transistor (NTR2) schwach dotiertes viertes Gebiet (PW') eines ersten Leitungstyps bezeichnet. Diese Wanne kann mit der P-Wanne (PW) identisch sein und/oder eine Einheit mit derselben bilden. In der Regel handelt es sich um die P-Wanne des zweiten N-Kanal-Transistors (NTR2).
    PWI P-Wanne für die Transistoren auf N-SOI-Substrat
    PWI' optionale P-Wanne für den zweiten N-Kanal-Transistor (NTR2) auf N-SOI-Substrat
    R1 erster elektrischer Widerstand. Der erste elektrische Widerstand kann auch durch eine komplexere Schaltung (E1) ersetzt werden.
    R2 zweiter elektrischer Widerstand. Der zweite elektrische Widerstand kann auch durch eine komplexere Schaltung (E2), die sich ggf. auch nicht ohmsch, also beispielsweise nichtlinear oder mit Hysteresen behaftet, verhalten kann, ersetzt werden.
    S1 Source des N-Kanal-Transistors (NTR), auch als stark N-dotiertes erstes Source-Gebiet (S1) vom ersten Leitungstyp bezeichnet.
    S12 zweiter stark P-dotierter Source-Kontakt (S12) des ersten N-Kanal-Transistors (NTR), der auch als zweites hoch P-dotiertes Source-Gebiet vom zweiten Ladungstyp bezeichnet wird.
    S2 Source des P-Kanal-Transistors (PTR), auch als stark dotiertes drittes Source-Gebiet (S2) vom ersten Leitungstyp bezeichnet.
    S3 Source des zweiten P-Kanal-Transistors (PTR2), auch als stark P-dotiertes erstes Source-Gebiet (S3) vom ersten Leitungstyp bezeichnet.
    S32 zweiter stark N-dotierter Source-Kontakt (S32) des zweiten P-Kanal-transistors (PTR2), der auch als zweites hoch N-dotiertes Source-Gebiet vom zweiten Ladungstyp bezeichnet wird.
    S4 Source des zweiten N-Kanal-Transistors (NTR2), auch als stark N-dotiertes drittes Source-Gebiet (S4) vom ersten Leitungstyp bezeichnet.
    Sk Gate-seitige Kante (S1) des ersten Source-Gebiets (S1)
    St Steuerung die die gesteuerte elektrische Stromquelle (Is) steuert.
    STI Shallow-Trench-Isolation
    SUB Substrat aus einem Halbleitermaterial das schwach dotiert ist und einen zweiten Leitungstyp, insbesondere einen P-Leitungstyp, aufweist. Das Substrat ist insbesondere bei einer CMOS-Technik typischerweise schwach P-dotiert. Natürlich sind auch schwach N-dotierte Substrate denkbar. In diesen Fällen werden für alle Dotierungen die komplementären Dotierungen verwendet. Die Beschreibung oben basiert auf einem schwach P-dotiertem Substrat. Im Falle eines schwach N-dotierten Substrates werden statt P-dotierter Bereiche der obigen Beschreibung N-dotierte Bereiche verwendet und statt N-dotierter Bereiche P-dotierte Bereiche. Insofern umfasst diese Offenbarung beide Grundvarianten.
    SUBC Substratkontakt
    WC Wannenkontakt. Im Falle eines P-dotierten Substrates ist der Wannenkontakt als hoch N-dotiertes Gebiet ausgeführt. Im Falle eines N-dotierten Substrates (SUB) ist der Wannenkontakt als hoch P-dotiertes Gebiet ausgeführt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (11)

  1. Verpolschutz für einen Eingang und/oder einen Ausgang eines integrierten CMOS Schaltkreises a. wobei der Verpolschutz auf der einen Seite mit einem ersten Anschluss (A) mit einem Treiber (DR) des integrierten CMOS Schaltkreises verbunden ist und b. wobei der Verpolschutz aus einer Parallelschaltung aus einem N-Kanal-Transistor (NTR) und einem P-Kanal-Transistor (PTR) besteht und c. wobei der N-Kanal-Transistor (NTR) ein Hochvolttransistor, insbesondere ein DMOS Transistor, ist und d. wobei der P-Kanal-Transistor (PTR) kein Hochvolttransistor, insbesondere kein DMOS-Transistor, ist und e. wobei der Verpolschutz einen ersten Anschluss (A) aufweist, mit dem das Source (S2) des P-Kanal-Transistors (PTR) und das Drain (D1) des Hochvolt-N-Kanal-Transistors (NTR) verbunden ist P-N- und f. wobei der Verpolschutz einen zweiten Anschluss (B) aufweist, mit dem das Drain (D2) des P-Kanal-Transistors (PTR) und das Source (S1) des Hochvolt-N-Kanal-Transistors (NTR) verbunden ist P-N- und g. wobei sowohl der Hochvolt-N-Kanal-Transistor (NTR) als auch der P-Kanal-Transistor (PTR) P- P- in einer gemeinsamen N-Wanne (NW) P-P- liegen und h. wobei die N-Wanne (NW) sich in einem P-dotierten Substrat (Sub), das auch eine weitere P-dotierten Wanne sein kann, befindet und i. N-N-P-P-P- wobei der Wannenanschluss (D1) der N-Wanne (NW) mit dem ersten Anschluss (A) elektrisch verbunden ist und j. wobei der zweite Anschluss (B) mit dem Eingang und/oder Ausgang des integrierten CMOS Schaltkreises (I/O) verbunden ist.
  2. Verpolschutz für einen Eingang und/oder einen Ausgang eines integrierten CMOS Schaltkreises a. wobei der Verpolschutz auf der einen Seite mit einem ersten Anschluss (A) mit einem Treiber (DR) des integrierten CMOS Schaltkreises verbunden ist und b. wobei der Verpolschutz aus einer Parallelschaltung aus einem Hochvolt-N-Kanal-Transistor (NTR) und einem P-Kanal-Transistor (PTR) besteht und c. wobei der Verpolschutz einen ersten Anschluss (A) aufweist, mit dem das Source (S2) des P-Kanal-Transistors (PTR) und das Drain (D1) des Hochvolt-N-Kanal-Transistors (NTR) verbunden ist und d. wobei der Verpolschutz einen zweiten Anschluss (B) aufweist, mit dem das Drain (D2) des P-Kanal-Transistors (PTR) und das Source (S1) des Hochvolt-N-Kanal-Transistors (NTR) verbunden ist und e. wobei sowohl der Hochvolt-N-Kanal-Transistor (NTR) als auch der P-Kanal-Transistor (PTR) in je einer N-Wanne (NW, NW') liegen, die elektrisch verbunden sind, und f. wobei die N-Wannen (NW, NW') sich in einem P-dotierten Substrat (Sub), das auch eine weitere P-dotierten Wanne sein kann, befinden und g. wobei die Wannenanschlüsse (WC, D1) dieser Wannen (NW, NW') mit dem ersten Anschluss (A) und untereinander elektrisch verbunden sind und h. wobei der zweite Anschluss (B) mit dem Eingang und/oder Ausgang des integrierten CMOS Schaltkreises (I/O) verbunden ist.
  3. Verpolschutz nach Anspruch 1 oder 2 a. wobei das Gate (G1) des ersten N-Kanal-Transistors (NTR) über eine linear oder nichtlinear mit einem zumindest differentiellen ohmschen Widerstand behaftete elektrische Verbindung (E1, R1) mit dem zweiten Anschluss (B) des Verpolschutzes verbunden ist. b. P-
  4. Verpolschutz nach Anspruch 1 oder 2 a. wobei das Gate (G1) des ersten N-Kanal-Transistors (NTR) über einen ohmschen Widerstand mit dem zweiten Anschluss (B) des Verpolschutzes verbunden ist.
  5. Verpolschutz nach Anspruch 3 oder 4 a. wobei der Treiber (DR) mit einer elektrischen Verbindung (GND) zu mindestens einem Pol einer Energiequelle (GND) versehenen ist und b. wobei im Falle eines P-dotierten Substrates das Gate (G1) des Hochvolt-N-Kanal-Transistors (NTR) mit einer gesteuerten Stromquelle (Is) verbunden ist N- P-Kanal-Tranund c. wobei N-P- die gesteuerte Stromquelle (Is) durch eine Steuerung (ST) abgeschaltet und/oder deren Strom um mehr als 90% und/oder mehr als 95% reduziert wird, wenn das Potenzial des zweiten Anschlusses (B) über das Potenzial des zweiten Pols der Energiequelle (Vbat) steigt.
  6. Verpolschutz nach einem oder mehreren der vorhergehenden Ansprüche a. wobei P- der Treiber (TR) und/oder die Wanne (NW)/Substrat(SUB)-Diode durch deren elektrische Charakteristik oder eine Steuerung (ST), den ersten Anschluss (A) mit dem ersten Pol der Energiequelle (GND) elektrisch verbindet oder den Widerstand einer solchen Verbindung um mehr als 90% oder 95% vermindert, wenn das Potenzial des ersten Anschlusses (A) und/oder das Potenzial des zweiten Anschlusses (B) unter das Potenzial abzüglich einer optionalen Schaltschwelle des verbindenden Elements des ersten Anschlusses der Energiequelle (GND) fällt. oder
  7. N-Verpolschutz nach einem oder mehreren der vorhergehenden Ansprüche a. wobei P- der Treiber (DR) mit einer elektrischen Verbindung zu einem ersten Pol einer Energiequelle (GND) versehenen ist N- und b. wobei P- das Gate (G2) des P-Kanal-Transistors (PTR) mit dem Potenzial des ersten Pols der Energiequelle (GND), insbesondere über einen Widerstand (R2), gekoppelt ist N-N-.
  8. Transistorstruktur, insbesondere für einen Verpolschutz nach einem der vorhergehenden Ansprüche a. wobei sie ein Substrat (SUB) oder eine erste P-Wanne aus einem Halbleitermaterial, das schwach dotiert ist und einen P-Leitungstyp besitzt, aufweist und, b. wobei sie ein in dem Substrat (SUB) oder der ersten P-Wanne ausgebildeten, schwach dotiertes, erstes Gebiet (NW) eines N-Leitungstyps aufweist und c. wobei sie ein in dem ersten Gebiet (NW) ausgebildetes, stark dotiertes, erstes Drain-Gebiet (D1) vom N-Leitungstyp aufweist und, d. wobei sie ein in dem ersten Gebiet (NW) ausgebildetes und von dem ersten Drain-Gebiet (D1) beabstandetes, schwach dotiertes, zweites Gebiet (PDX) eines P-Leitungstyps aufweist und e. wobei sie ein in dem zweiten Gebiet (PDX) ausgebildetes, stark dotiertes, erstes Source-Gebiet (S1) vom N-Leitungstyp, aufweist und f. wobei sie ein in dem zweiten Gebiet (PDX) ausgebildetes, stark dotiertes, zweites Source-Gebiet (S12) vom P-Leitungstyp, aufweist, das mit dem ersten Source-Gebiet (S1) elektrisch verbunden ist, und g. wobei sie ein Gate (G1) zwischen dem ersten Source-Gebiet (S1) und dem ersten Drain-Gebiet (D1) aufweist und h. wobei die auf der Seite des ersten Source-Gebiets (S1) liegende Kante (GKS) des Gate (G1) mit der Gate-seitigen Kante (SK) des ersten Source-Gebiets (S1) im Wesentlichen fluchtet und i. wobei das Gate (G1) sich über das zweite Gebiet (PDX) und das erste Gebiet (NW) und den ersten Kanal (CH1) erstreckt und j. wobei die Drain-seitige Kante (GKD) des Gate (G1) von der Gate-seitigen Kante (DK) des Drain-Gebiets (D1) beabstandet ist und, k. wobei das zweite Gebiet (PDX) eine i. einer gewünschten Schwellenspannung entsprechende Oberflächen-Dotierungskonzentration und ii. eine der gewünschten Ausgangsspannungsfestigkeit entsprechende Durchbruchspannung zum ersten Gebiet (NW) aufweist und l. N- wobei sie ein in dem ersten Gebiet (NW) ausgebildetes stark dotiertes zweites Drain-Gebiet (D2) eines Transistors (PTR) vom P-Leitungstyp aufweist und, m. wobei sie ein stark dotiertes drittes Source-Gebiet (S2) vom N-Leitungstyp aufweist und n. wobei sie ein zweites Gate (G2) zwischen dem dritten Source-Gebiet (S2) und dem zweiten Drain-Gebiet (D2) aufweist und o. wobei das zweite Gate (G2) sich über das erste Gebiet (NW) zwischen dem zweiten Drain-Gebiet (D2) und dem dritten Source-Gebiet (S2) erstreckt und p. wobei das dritte Source-Gebiet (S2) mit dem ersten Drain-Gebiet (D1) elektrisch verbunden ist und einen ersten Anschluss (A) des Verpolschutzes bildet und q. wobei das zweite Drain-Gebiet (D2) mit dem ersten Source-Gebiet (S1) elektrisch verbunden ist und einen zweiten Anschluss (B) des Verpolschutzes und den Wannenkontakt des ersten Gebiets (NW) bildet.
  9. Transistorstruktur nach Anspruch 8 a. Wobei das Substrat (SUB) P-dotiert und mit einem ersten Pol der Energieversorgung (GND) verbunden ist N-.
  10. Transfergatter umfassend a. einen Hochvolt-N-Kanal-MOS-Transistor (NTR) und b. einem P-Kanal-MOS-Transistor (PTR) c. wobei die beiden Transistoren (NTR, PTR) parallel geschaltet sind und d. wobei die Parallelschaltung einen ersten Anschluss (A) und einen zweiten Anschluss (B), an denen das Drain des einen Transistors jeweils mit dem Source des anderen Transistors verbunden ist, aufweist und e. wobei die Spannung an dem Gate des N-Kanal-Transistors (NTR) gegenüber dem zweiten Anschluss (B) in zumindest einem Arbeitszustand positiv ist und gleichzeitig die Spannung an dem Gate des P-Kanal-Transistors (PTR) gegenüber dem ersten Anschluss (A) in zumindest einem Arbeitszustand negativ ist und f. wobei beide Transistoren in einer gemeinsamen N-Wanne (NW) N- liegen, und g. wobei der Hochvolt-N-Kanal-Transistor (NTR) ein hoch N-dotiertes Drain-Gebiet (D1) aufweist, das von einem schwach P-dotierten Gebiet (PDX) umgeben ist und innerhalb der N-Wanne (NW) des Hochvolt-N-Kanal-Transistors (NTR) und gleichzeitig in der N-Wanne (NW) des P-Kanal-Transistors (PTR) liegt.
  11. Transfergatter umfassend a. einen Hochvolt-N-Kanal-MOS-Transistor (NTR) und b. einem P-Kanal-MOS-Transistor (PTR) c. wobei die beiden Transistoren (NTR, PTR) parallel geschaltet sind und d. wobei die Parallelschaltung einen ersten Anschluss (A) und einen zweiten Anschluss (B), an denen das Drain des einen Transistors jeweils mit dem Source des anderen Transistors verbunden ist, aufweist und e. wobei die Spannung an dem Gate des N-Kanal-Transistors (NTR) gegenüber dem zweiten Anschluss (B) in zumindest einem bestimmungsgemäßen Arbeitszustand positiv ist und gleichzeitig die Spannung an dem Gate des P-Kanal-Transistors (PTR) gegenüber dem ersten Anschluss (A) in zumindest einem bestimmungsgemäßen Arbeitszustand negativ ist und f. wobei beide Transistoren (NTR, PTR) in jeweils einer N-Wanne (NW, NW') liegen, die jeweils mit dem ersten Anschluss (A) und untereinander elektrisch verbunden sind, und g. wobei der Hochvolt-N-Kanal-Transistor (NTR) ein hoch N-dotiertes Drain-Gebiet (D1) aufweist, das von einem schwach P-dotierten Gebiet (PDX) umgeben ist und innerhalb der N-Wanne (NW) des Hochvolt-N-Kanal-Transistors (NTR) liegt.
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