DE10314601B4

DE10314601B4 - Halbleiterschaltung mit einer Schutzschaltung gegen Verpolung bzw. Über- oder Unterspannung am Ausgang

Info

Publication number: DE10314601B4
Application number: DE10314601A
Authority: DE
Inventors: Udo Dr. Ausserlechner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2005-04-21
Anticipated expiration: 2023-04-01
Also published as: US7110232B2; US20040207965A1; DE10314601A1

Abstract

Halbleiterschaltung in einem Halbleitersubstrat mit:
einem ersten Eingang (GND) zum Zuführen eines ersten Versorgungspotentials (V_GND);
einem zweiten Eingang (VDD) zum Zuführen eines zweiten Versorgungspotentials (V_VDD), das höher liegt als das erste Versorgungspotential;
einem Bauelement (NPN);
einem Ausgang (OUT);
einem parasitären pn-Übergang (Dn) zwischen dem Bauelement (NPN) und dem Halbleitersubstrat, der bei einem ersten Verpolungspotential an dem Ausgang (OUT), das kleiner als das erste Versorgungspotential (V_GND) ist, oder bei einem zweiten Verpolungspotential an dem Ausgang (OUT), das größer als das zweite Versorgungspotential (V_VDD) ist, leitfähig ist; und
einer Schutzschaltung, die zwischen den Ausgang (OUT) und den pn-Übergang (Dn) geschaltet ist, und deren elektrischer Widerstand bei dem ersten Verpolungspotential an dem Ausgang (OUT) bzw. bei dem zweiten Verpolungspotential an dem Ausgang (OUT) höher ist als bei einem Normalbetriebspotential an dem Ausgang (OUT), das zwischen dem ersten Versorgungspotential (V_GND) und dem zweiten Versorgungspotential (V_VDD) liegt; wobei das...

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterschaltung in einem Halbleitersubstrat mit einer Schutzschaltung zum Schutz gegen eine Zerstörung der Halbleiterschaltung durch Verpolung eines Ausgangs der Halbleiterschaltung bei Herstellung oder Betrieb derselben.
Elektronische Baugruppen werden in der Regel über zumindest zwei Versorgungsspannungsanschlüsse mit elektrischer Leistung versorgt und liefern an mindestens einem Ausgang ein Ausgangssignal. Im Folgenden wird das niedrigste Versorgungspotential bzw. das niedrigste Potential, das an einem der Versorgungsspannungsanschlüsse anliegt, als Bezugspotential oder Masse und der Versorgungsspannungsanschluß, über den der elektronischen Baugruppe dieses Bezugspotential zugeführt wird als GND (GND = Ground = Masse) bezeichnet. Desgleichen werden im Folgenden der Versorgungsspannungsanschluß, an dem das höchste Versorgungspotential anliegt, mit VDD (VDD = ...) und der Ausgang mit OUT bezeichnet. Die elektrischen Potentiale, die an den Versorgungsspannungsanschlüssen GND und VDD sowie dem Ausgang OUT anliegen, werden mit V_GND, V_VDD bzw. V_OUT bezeichnet.
Im Normalbetrieb, d. h. in Betriebszuständen, für die die Baugruppe vorgesehen ist, liegt das Ausgangspotential V_OUT zwischen den Versorgungspotentialen V_GND, V_VDD, V_GND ≤ V_OUT ≤ V_VDD. Diese Relation gilt auch, wenn der Ausgang OUT der elektronischen Baugruppe kein Spannungsausgang sondern ein Stromausgang ist. In diesem Fall liefert der Ausgang OUT einen Ausgangsstrom I_OUT der durch eine mit dem Ausgang OUT verbundene Last fließt und somit ein Potential V_OUT erzeugt, für das wiederum die obige Relation gilt. Es existieren Ausnahmefälle, bei denen beispielsweise der Ausgang OUT über einen Pull-up-Lastwiderstand mit einem externen Potential V_P verbunden ist, und wobei V_P > V_VDD sein kann. In diesem Fall ist je nach Aufgabe, Funktion und Betriebszustand der elektronischen Baugruppe V_OUT > V_VDD möglich.
Bei elektronischen Baugruppen, die für die oben beschriebenen Potentialverhältnisse V_GND ≤ V_OUT ≤ V_VDD vorgesehen und ausgelegt sind, kann es (versehentlich) passieren, daß V_OUT < V_GND oder V_OUT > V_VDD ist. Beispielsweise kann es beim Einbau der elektronischen Baugruppe in ein elektronisches System versehentlich bzw. irrtümlich zu einem Kurzschluß oder allgemeiner zu einer nicht vorgesehenen elektrisch leitfähigen Verbindung zwischen Kontakten kommen, wodurch das Potential V_OUT < V_GND oder V_OUT > V_VDD wird. Während eines Betriebs der elektronischen Baugruppe kann es vorkommen, daß sich aufgrund eines nicht vorhergesehenen oder bei der Auslegung der elektronischen Baugruppe nicht berücksichtigten Zusammenspiels der elektronischen Baugruppe mit einer oder mehreren anderen elektronischen Baugruppen eine Überspannung V_OUT > V_VDD oder eine Unterspannung V_OUT < V_GND am Ausgang OUT ergibt. Beispielsweise kann eine induktive Last zumindest transient eine solche Über- oder Unterspannung am Ausgang OUT bewirken. Darüber hinaus können schlecht isolierte Kabel, Kabel- bzw. Leitungsbruch, fehlerhafte Lötverbindungen, sich lösende Kabelschuhe und ähnliche Ereignisse eine Über- oder Unterspannung am Ausgang OUT bewirken.
Oftmals wird es für elektronische Baugruppen gefordert, daß diese nicht beschädigt oder zerstört werden, wenn dem Ausgang OUT ein Potential V_OUT aufgeprägt wird, das V_OUT > V_VDD oder V_OUT < V_GND ist. Wenn die elektronischen Bauelemente bzw. Komponenten der elektronischen Baugruppe, die mit dem Ausgang OUT verbunden sind, diskrete Bauteile bzw. Komponenten sind, beispielsweise diskrete Leistungstransistoren, dann ist diese Anforderung in der Regel ohne weiteres erfüllt bzw. Über- oder Unterspannungen stellen einen unerheblichen Belastungsfall dar.
Völlig anders sind die Bedingungen jedoch, wenn die Bauteilen der elektronischen Baugruppe, die mit dem Ausgang OUT verbunden sind, in einem gemeinsamen leitfähigen Substrat angeordnet bzw. gebildet sind, wie dies beispielsweise in der überwiegenden Mehrzahl integrierter Schaltkreise (ICs) der Fall ist. Bei integrierten Schaltkreisen in Halbleitersubstraten werden regelmäßig einzelne Bauteile durch gesperrte pn-Übergänge vom Substrat elektrisch isoliert. Diese pn-Übergänge sind so angeordnet, daß im normalen Betrieb (V_GND ≤ V_OUT ≤ V_VDD) jeweils die p-dotierten Teile der pn-Übergänge nach Substrat auf niedrigerem Potential liegen als die n-dotierten Teile. Durch ein Unterspannungsereignis (V_OUT < V_GND) oder ein Überspannungsereignis (V_OUT > V_VDD), wie es oben beschrieben wurde, können Spannungen in Durchlaßrichtung an den pn-Übergängen erzeugt werden. Dadurch entstehen unerwünschte niederohmige Verbindungen einzelner Bauteile mit dem Substrat oder über das Substrat miteinander. Ein solcher Kurzschluß hat in der Regel eine Zerstörung der integrierten Schaltung zur Folge.

Im Folgenden wird anhand der 7 und 8 die Wirkung eines solchen Unterspannungsereignisses V_OUT < V_GND beschrieben. 7 zeigt ein schematisiertes Schaltbild einer integrierten Schaltung mit einem Operationsverstärker OP. Der Operationsverstärker OP umfaßt eine Ausgangsstufe, die einen pnp-Transistor PNP und einen npn-Transistor NPN umfaßt. Der Ausgang des Operationsverstärkers OP steuert einen Ausgang bzw. Ausgangsspannungsanschluß OUT der integrierten Schaltung an. Emitter, Basis und Kollektor des pnp-Transistors PNP sind mit ep, bp bzw. cp bezeichnet, Emitter, Basis und Kollektor des npn-Transistors NPN sind mit en, bn bzw. cn bezeichnet.

Die Details der Schaltung des nichtinvertierenden Eingangs (+) und des invertierenden Eingangs (–) des Operationsverstärkers OP sind in dieser schematischen Darstellung weitgehend weggelassen, wobei lediglich eine Rückkopplung des Ausgangs des Operationsverstärkers OP über einen Widerstand Ra an den invertierenden Eingang (–) dargestellt ist.

Der Emitter ep des pnp-Transistors PNP ist mit dem Versorgungsspannungsanschluß VDD verbunden, und der Emitter en des npn-Transistors NPN ist mit dem Versorgungsspannungsanschluß GND verbunden. Die integrierte Schaltung ist in einem p-Substrat gebildet. Ein Spannungsteiler aus zwei in Serie geschalteten Widerständen Ra und Rb ist zwischen den Ausgang des Operationsverstärkers OP bzw. den Ausgang OUT der integrierten Schaltung einerseits und das p-Substrat andererseits geschaltet. Zur Rückkopplung des Operationsverstärkers OP ist der Mittenabgriff dieses Spannungsteilers zwischen den Widerständen Ra und Rb mit dem invertierenden Eingang (–) des Operationsverstärkers OP verbunden.

Die Kollektoren cp, cn des pnp-Transistors PNP und des npn-Transistors NPN sind mit dem Ausgang OUT verbunden. Dadurch kann der Operationsverstärker OP Ausgangspotentiale V_OUT erzeugen, die zwischen V_GND und V_VDD liegen.

8 zeigt den technologischen Aufbau der in 7 dargestellten integrierten Schaltung in einem vertikalen Schnitt bzw. einem Schnitt senkrecht zur Oberfläche des p-Substrats, in dem die Bauelemente der integrierten Schaltung gebildet sind. Wie bereits bei der Beschreibung der 7 erwähnt, wird in diesem Beispiel von einem p-Substrat bzw. einem p-dotierten Substrat ausgegangen. Um in einem normalen Betriebsmodus alle Bauelemente bzw. Bauteile der integrierten Schaltung über dem p-Substrat elektrisch zu isolieren, ist es üblich, das p-Substrat mit dem niedrigeren Versorgungspotential V_GND zu verbinden. Dadurch liegt das Substrat am niedrigsten Potential, während alle Bauelemente an einem höheren Potential liegen oder zumindest nicht an einem niedrigeren. Sämtliche pn-Übergänge zwischen dem p-Substrat (p-dotiert, Anode) und den Bauelementen oder Teilen derselben (n-dotiert, Kathode) werden somit entweder in Sperrichtung betrieben oder zumindest nicht in Flußrichtung. Folglich fließt kein oder nur ein sehr kleiner Strom von den diversen Bauelementen über die pn-Übergänge in das p-Substrat.

Es wird angemerkt, daß es möglich ist, Strom in das p-Substrat zu injizieren, wenn dies erwünscht ist. Dazu kann beispielsweise ein vertikaler Substrat-pnp-Übergang verwendet werden, dessen Kollektor mit dem p-Substrat identisch ist. Im Gegensatz dazu werden die oben beschriebenen pn-Übergänge zwischen dem p-Substrat und Bauelementen bzw. Teilen derselben als parasitäre pn-Übergänge bezeichnet, die wie beschrieben in einem normalen Betriebsmodus ausnahmslos sperren sollen. Diese parasitären pn-Übergänge liegen, wie erwähnt – nur deshalb vor, da die Bauelemente in dem p-Substrat angeordnet sind.

In 8 sind nebeneinander im Querschnitt der npn-Transistor NPN und der pnp-Transistor PNP dargestellt. Der npn-Transistor NPN umfaßt einen ringförmigen Kollektorteilbereich bzw. n-Sinker nSink, der relativ stark n-dotiert ist, um möglichst gut elektrisch leitfähig zu sein. Der n-Sinker nSink wird auch als n-Sinker-Diffusion bezeichnet. Der n-Sinker nSink kontaktiert eine niedrig n-dotierte epitaktisch erzeugte n-Epitaxie-Schicht nEpi. Um den Einfluß des relativ hohen elektrischen Widerstandes der n-Epitaxie-Schicht nEpi zu verringern, ist parallel zu der n-Epitaxie-Schicht nEpi bzw. zwischen dieser und dem p-Substrat eine stark n-dotierte vergrabene Schicht bzw. n-Buried-Layer angeordnet. Innerhalb der ringförmigen n-Sinker-Diffusion nSink ist ein wannenförmiger p-dotierter Basis-Bereich pBase angeordnet, der in vertikaler Richtung von der n-dotierten vergrabenen Schicht nB1 beabstandet ist und die Basis des npn-Transistors NPN bildet. Ein n-dotierter Emitter-Bereich nEmitter ist sowohl von der n-Sinker-Diffusion nSink als auch der n-Epitaxie-Schicht nEpi räumlich beabstandet bzw. von denselben durch den p-dotierten Bereich pBase räumlich getrennt angeordnet und bildet den Emitter des npn-Transistors NPN.

Hochdotierte Bereiche an der Oberfläche 10 des p-Substrats innerhalb der n-Sinker-Diffusion nSink, der Basis pBase und des Emitters nEmitter dienen zur Herstellung ohmscher Kontakte mit einer oder mehreren auf der Oberfläche 10 des p-Substrats angeordneten Verdrahtungsebenen bzw. darin angeordneten Verdrahtungsleiterbahnen, die zumeist aus Aluminium bestehen. Diese hochdotierten Bereiche bilden den Emitter-Kontakt 12, die Basis-Kontakte 14 und die Kollektor-Kontakte 16 des npn-Transistors NPN. Innerhalb des npn-Transistors NPN ist der Stromfluß vom Kollektor bzw. der n-Epitaxie-Schicht nEpi über die Basis bzw. den Basis-Bereich pBase zu dem Emitter bzw. dem Emitter-Bereich nEmitter vertikal bzw. senkrecht zur Oberfläche 10 des p-Substrats.

Der pnp-Transistor PNP umfaßt einen kleinen stark p-dotierten Emitter 22, der lateral von einem p-dotierten Kollektor 24 umgeben ist. Der Kollektor 24 ist von einer ebenfalls ringförmigen n-dotierten Basis 26 umgeben. Emitter 22, Kollektor 24 und Basis 26 sind, beispielsweise durch Diffusion, in der n-Epitaxie-Schicht nEpi gebildet, die von dem p-Substrat durch die n-dotierte vergrabene Schicht nBl räumlich getrennt ist. Im pnp-Transistor PNP ist der Stromfluß vom Emitter 22 zur Basis 26 parallel zur Oberfläche des p-Substrats, der pnp-Transistor PNP wird deshalb als laterales Bauelement bezeichnet.

Lateral zwischen dem npn-Transistor NPN und dem pnp-Transistor PNP ist eine p-Isolationsdiffusion pIso angeordnet, die über eine darunterliegende p-dotierte vergrabene Schicht bzw. p-Buried-Layer pBL das p-Substrat kontaktiert. Auch die p-Isolationsdiffusionen pIso umfassen stark p-dotierte Anschlußbereiche, über die ohmsche Kontakte zur darüberliegenden Verdrahtungsebene hergestellt werden.

Der Emitter 22, der Kollektor 24 und die Basis 26 des pnp-Transistors PNP umfassen hochdotierte Bereiche an der Ober fläche 10 des Substrats pSubstrat, welche als Emitter-Anschluß 32, Kollektor-Anschluß 34 und Basis-Anschluß 36 zur Herstellung ohmscher Kontakte mit darüberliegenden Verdrahtungsleiterbahnen dienen.

In 8 ist deutlich erkennbar, daß die n-Sinker-Diffusion nSink, die n-Epitaxie-Schicht nEpi und die n-dotierte vergrabene Schicht nBL die Kathode und das p-Substrat die Anode einer parasitären Diode bilden. Solange das p-Substrat ein niedrigeres bzw. negativeres elektrisches Potential aufweist als die n-Sinker-Diffusion nSink, die n-Epitaxie-Schicht nEpi und die n-dotierte vergrabene Schicht nBL, wird diese parasitäre Diode in Sperrichtung betrieben. Sobald jedoch am Ausgang OUT ein elektrisches Potential anliegt, das um mehr als einen Diodenflußspannung niedriger als das Versorgungspotential V_GND ist, fließt ein großer Strom über diese parasitäre Diode, der eine starke Erwärmung der integrierten Schaltung und schließlich deren Zerstörung zur Folge hat. Diese Diodenflußspannung beträgt in Silizium ca. 0,6 V bei Zimmertemperatur und sinkt bei höheren Temperaturen. Beispielsweise beträgt die Diodenflußspannung bei 150°C ca. 0,3 V. Bei dieser Temperatur muß also sichergestellt sein, daß V_OUT – V_GND > –0,3 V gilt. Für V_OUT – V_GND < –0,3 V liegt bei 150°C der eingangs als Unterspannung beschriebene Fall vor.

Für zahlreiche Schaltungen, beispielsweise für automotive oder industrielle Anwendungen, die in rauhem Feldbetrieb eingesetzt werden, ist jedoch eine große Robustheit gefordert und insbesondere eine Kurzschlußfestigkeit integrierter Schaltungen bis V_OUT – V_GND = –10 V.

Es wird angemerkt, daß bei Verwendung eines n-dotierten Substrats anstelle des in den 7 und 8 gezeigten p-Substrats das n-Substrat mit dem Versorgungsspannungsanschluß VDD verbunden ist. Dadurch liegt das n-Substrat im normalen Betriebsmodus auf dem höchsten Potential, das an der integrierten Schaltung anliegt. Dadurch sind alle pn-Übergänge zwischen dem n-Substrat und darin gebildeten Bauelementen bzw. Teilen derselben gesperrt. Liegt ein pnp-Transistor PNP direkt im n-Substrat und steuert der p-Kollektor dieses Transistors den Ausgang OUT, so darf VOUT nicht über V_VDD ansteigen, da sonst der parasitäre pn-Übergang zwischen dem p-Kollektor und dem n-Substrat in Flußrichtung gepolt ist und der resultierende starke Strom eine starke Erwärmung der integrierten Schaltung und deren Zerstörung zur Folge hat.

Ähnliche Verhältnisse bzw. das gleiche Problem treten auf, wenn in den anhand der 7 und 8 beispielhaft beschriebenen Schaltungen die npn- bzw. pnp-Bipolar-Transistoren durch n- bzw. p-MOS-Transistoren ersetzt werden. Anstelle des Kollektors des npn-Bipolar-Transistors tritt dann hinsichtlich der obigen Betrachtungen beispielsweise das Drain des n-MOS-Transistors. Genau wie der Kollektor des npn-Bipolar-Transistors ist auch das Drain des n-MOS-Transistors n-dotiert und bildet mit dem p-Substrat einen pn-Übergang, der in Durchlaßrichtung gepolt ist bzw. einen Kurzschluß zwischen dem Drain und dem p-Substrat bildet, wenn an dem Drain ein gegenüber dem Substrat (V_GND) negativeres Potential anliegt.

Hinsichtlich der obigen Kurzschluß-Betrachtungen entspricht das Drain eines p-MOS-Transistors dem Kollektor eines pnp-Bipolar-Transistors. Beide sind p-dotiert und bilden mit dem n-Substrat einen pn-Übergang, der in Durchlaßrichtung gepolt bzw. kurzgeschlossen wird, wenn an dem Drain bzw. dem Kollektor ein gegenüber dem n-Substrat, das mit dem höchsten Versorgungspotential V_VDD verbunden ist, positiveres Potential anliegt. Diese Problematik existiert sowohl für Standard-CMOS-Prozesse als auch für BiCMOS-Prozesse.

Eine sehr einfache herkömmliche Lösung des oben anhand der 7 und 8 dargestellten Problems der Empfindlichkeit einer integrierten Schaltung gegenüber einer Unter- bzw. Überspannung ist Im Folgenden anhand der 9 beschrieben. Die hier entsprechend der 8 in einem vertikalen Schnitt darge stellte integrierte Schaltung unterscheidet sich von der in den 7 und 8 dargestellten dadurch, daß zwischen die Kollektoren cn, cp des npn-Transistors NPN und des pnp-Transistors PNP einerseits und den Ausgang OUT der integrierten Schaltung andererseits ein Widerstand R geschaltet ist, der durch isolierende Schichten von anderen Diffusionsgebieten des ICs getrennt ist (z. B. ein Polysilizium-Widerstand). Auch hier sind die parasitären pn-Übergänge zwischen dem Kollektor des npn-Transistors NPN und dem p-Substrat wieder in Flußrichtung gepolt, wenn der Fall der Unterspannung V_OUT < V_GND auftritt. Der Widerstand R begrenzt hier jedoch den Stromfluß auf ein Maß, das noch nicht zu einer Zerstörung der integrierten Schaltung führt. Wenn der Wert des Widerstandes R beispielsweise 50 Ω beträgt, so wird der Stromfluß bei V_OUT – V_GND = –5 V bei Raumtemperatur auf ca. (5 V – 0,6 V)/50 Ω = 88 mA begrenzt, wenn die Flußspannung bzw. Durchlaßspannung des pn-Übergangs 0,6 V beträgt. Bei dem Strom I = 88 mA beträgt die Verlustleistung bzw. die in der integrierten Schaltung aufgrund des Unterspannungs-Ereignisses umgesetzte Leistung 0,44W. Wenn die integrierte Schaltung bzw. der Chip, in dem dieselbe gebildet ist, in einem kleinen Plastikgehäuse montiert ist, beträgt der thermische Übergangswiderstand zwischen dem Substrat und der Umgebung größenordnungsmäßig 100°C/W, so daß sich die integrierte Schaltung gegenüber der Umgebungstemperatur um ca. 44°C erwärmt.

Zum Vergleich wäre der Stromfluß ohne den Widerstand R ca. 10-fach so hoch oder noch höher, wodurch sich die integrierte Schaltung um mindestens ca. 440°C gegenüber der Umgebung erwärmen würde. Dies hätte eine sofortige thermische Zerstörung derselben zur Folge.

Allgemein besteht diese herkömmliche Lösung also darin, einen Widerstand R zwischen den Ausgang OUT einerseits und allen durch eine Verpolung gefährdeten Diffusionsgebieten an der integrierten Schaltung anderseits einzufügen. Dabei darf der Widerstand R selbst aus keinem gefährdeten Diffusionsgebiet bestehen. Zur Realisierung des Widerstands R kann beispielsweise niederohmiges Polysilizium verwendet werden. Das niederohmige Polysilizium wird vom Substrat und allen darin liegenden Diffusionsgebieten isoliert, indem man vor Erzeugung des niederohmigen Polysiliziums ein dickes Dielektrikum, beispielsweise Feldoxid, auf die Substratoberfläche aufbringt. Auf dem dicken Dielektrikum wird das niederohmige Polysilizium abgeschieden und geeignet dotiert. Die lateral strukturierte niederohmige Polysiliziumschicht bildet einen Widerstandsfleck, der abgesehen von Kontaktzonen, an denen der Widerstand nachträglich mit Verdrahtungsleitern in Verdrahtungsebenen verbunden wird, mit einer darüberliegenden nichtleitenden Schicht hermetisch versiegelt.

Der anhand der 9 dargestellte Widerstand R ist zwar für viele lineare Ausgänge bzw. Ausgänge, die von einem Verstärker angesteuert werden, einsetzbar, die Verwendung des Widerstandes R weist jedoch in der Praxis mehrere im Folgenden beschriebene Nachteile auf.

Zum Schutz der integrierten Schaltung gegen die Folgen einer Verpolung bzw. einer Unter- oder Überspannung am Ausgang OUT ist der Wert des Widerstandes R möglichst groß zu wählen. Andererseits liegt der Widerstand R in Serie zu einer extern angeschlossenen Last R_L. Ein großer Wert des Widerstandes R erzeugt deshalb zusätzliche Fehler bzw. Limitierungen im Normalbetrieb, da eine Spannungsaufteilung zwischen der extern angeschlossenen Last R_L und dem Widerstand R auftritt. An der externen Last R_L liegt nicht mehr die gesamte Spannung des Operationsverstärkerausgangs an, d. h. der Aussteuerbereich wird verkleinert.

Beispielsweise sei angenommen, daß der erlaubte Lastwiderstand R_L mindestens R_L = 5000 Ω beträgt. Wenn der Widerstand R = 50 Ω beträgt, so fällt am Widerstand R ca. 1% der Ausgangsspannung des Operationsverstärkers OP bzw. der integrierten Schaltung ab. Eine häufige Forderung bzw. Anforde rung ist, daß die Ausgangsspannung Werte zwischen 2% und 98 der Betriebsspannung V_VDD – V_GND annehmen können muß. Wenn 1 der Ausgangsspannung des Operationsverstärkers OP am Widerstand R abfällt, so muß der Ausgang des Operationsverstärkers OP Spannungen im Bereich von 1% bis 99% der Betriebsspannung annehmen. Um dies zu erreichen, müssen die Ausgangstransistoren NPN und PNP des Operationsverstärkers OP wesentlich größer dimensioniert werden als dies für die einfache zu erfüllende Forderung, daß die Ausgangsspannung des Operationsverstärkers OP Werte zwischen 2% und 98% der Betriebsspannung annehmen kann, der Fall wäre.

Hinzu kommt, daß der Wert des Widerstandes R einer Prozeßstreuung sowie einem Temperaturgang unterliegt. Typisch ist, daß bei einem Nominalwert von R = 50 Ω bei einem ungünstigen Fertigungslos der Istwert des Widerstandes R durchaus auch einmal 75 Ω bei Zimmertemperatur betragen kann. Bei einer extremen Temperatur kann sich dieser Wert verdoppeln und dann ca. 150 Ω betragen. In diesem schlimmsten Fall bzw. Worst-Case-Szenario fallen bereits 2,9% der Ausgangsspannung des Operationsverstärkers OP am Widerstand R ab. Am Ausgang OUT der integrierten Schaltung liegen somit selbst dann, wenn die Transistoren NPN und PNP eine Sättigungsspannung von 0 V aufweisen würden, nur noch Ausgangsspannungen zwischen 2,9% und 97,1% der Betriebsspannung an. Damit erfüllt der Ausgangsspannungsbereich bereits nicht mehr die Kundenanforderung.

Ein weiterer Nachteil der beschriebenen Verwendung des Widerstands R besteht darin, daß dieser nicht als Diffusionswiderstand ausgeführt sein darf, da er in diesem Fall einen pn-Übergang zum Substrat hätte, der bei Über- oder Unterspannung am Ausgang OUT in Flußrichtung gepolt sein kann. Wie bereits erwähnt wird statt dessen üblicherweise Polysilizium zur Bildung des Widerstandes R verwendet, das auf Feldoxyd angeordnet bzw. von dem Substrat durch das Feldoxyd räumlich getrennt und elektrisch isoliert ist. Ein solcher Widerstand aus Polysilizium auf Feldoxyd weist keinen pn-Übergang mit seiner Umgebung und insbesondere dem Substrat auf. Deshalb können an dem Polysilizium-Widerstand beliebige Potentiale bzw. Spannungen beliebiger Polarität gegenüber dem Substrat anliegen. Feldoxyd und insbesondere eine dicke Feldoxydschicht ist jedoch ein guter thermischer Isolator, weshalb die in dem Polysilizium-Widerstand umgesetzte Verlustleistung wesentlich schwerer abgeleitet werden kann, als dies bei einer Struktur bzw. einem Widerstand der Fall ist, der direkt im thermischen gut leitfähigen Substrat angeordnet ist. Deshalb muß das Layout eines solchen Silizium-Widerstands, der durch Feldoxyd von dem Substrat isoliert ist, extrem großflächig gewählt werden, um über die große Fläche die Verlustleistung möglichst gut abführen zu können. Wird der Polysilizium-Widerstand zu klein bzw. zu kleinflächig ausgeführt, so wird er durch die in ihm erzeugte Verlustleistung zerstört.

In teuren Siliziumtechnologien stehen zwei Sorten von Polysilizium zur Verfügung, nämlich hochohmiges und niederohmiges Polysilizium. In billigen Siliziumtechnologien steht jedoch nur niederohmiges Polysilizium zur Verfügung. Selbst wenn jedoch das hochohmige Polysilizium zur Verfügung steht, ist es zur Realisierung des Widerstandes R mit einem Wert von ca. 50 Ω jedoch nicht verwendbar, da der Squarewiderstand bzw. der Schichtwiderstand des hochohmigen Polysiliziums ca. 1000 Ω/Square beträgt. Für einen Widerstand von ca. 50 Ω eignet sich deshalb nur das niederohmige Polysilizium, dessen Squarewiderstand in der Größenordnung von 100 Ω/Square liegt. Niederohmiges Polysilizium hat jedoch den Nachteil, daß es lediglich einen leicht positiven Temperaturkoeffizienten (typischerweise in der Größenordnung von +100 ppm/°C) aufweist und somit mit zunehmender Temperatur lediglich geringfügig hochohmiger wird. Die Schutzwirkung des Widerstandes R ist deshalb, wenn er aus niederohmigem Polysilizium hergestellt ist, gerade bei den besonders kritischen hohen Temperaturen unzureichend.

Die obigen Ausführungen zeigen, daß bis dato keine befriedigende Lösung zum Schutz einer Halbleiterschaltung gegen eine an ihrem Ausgang anliegende Über- oder Unterspannung existiert.

DE 197 17 527 A1 beschreibt eine elektronische Schaltung mit Verpolschutz. Eine Schutzschaltung besteht dabei aus einer parallel zu den Polen einer Versorgungsspannung geschalteten Halbleiterdiode sowie einen MOS-Feldeffekttransistor, der in Reihe zu der Halbleiterdiode geschaltet ist.

Die Aufgabe der vorliegenden Erfindung besteht somit darin, eine verbesserte Halbleiterschaltung mit einem Ausgang zu schaffen, die gegenüber einer Verpolung des Ausgangsunempfindlich ist.

Diese Aufgabe wird durch eine Halbleiterschaltung gemäß Anspruch 1 gelöst.

Die vorliegenden Erfindung schafft im Prinzip eine Halbleiterschaltung in einem Halbleitersubstrat mit einem ersten Eingang zum Zuführen eines ersten Versorgungspotentials, einem zweiten Eingang zum Zuführen eines zweiten Versorgungspotentials, das höher liegt als das erste Versorgungspotential, einem Bauelement, einem Ausgang, einem parasitären pn-Übergang zwischen dem Bauelement und dem Halbleitersubstrat, der bei einem ersten Verpolungspotential an dem Ausgang, das kleiner als das erste Versorgungspotential ist, oder bei einem zweiten Verpolungspotential an dem Ausgang, das größer als das zweite Versorgungspotential ist, leitfähig ist, und einer Schutzschaltung, die zwischen dem Ausgang und den pn-Übergang geschaltet ist, und deren elektrischer Widerstand bei dem ersten Verpolungspotential an dem Ausgang bzw. bei dem zweiten Verpolungspotential an dem Ausgang höher ist als bei einem normalen Betriebspotential an dem Ausgang, das zwischen dem ersten Versorgungspotential und dem zweiten Versorgungspotential liegt.

Der vorliegenden Erfindung liegt die Idee zugrunde, zwischen jene pn-Übergänge einer integrierten Schaltung, die bei einer selbstleitenden Feldeffekttransistor zu schalten, der durch eine negative Rückkopplung über sein Gate für eine betragsmäßig steigende Drain-Source-Spannung einen steigenden Drain-Source-Widerstand erzeugt. Durch eine solche gewollte Nichtlinearität wird die Verlustleistung bei einer Verpolspannung mit großem Betrag weitgehend klein gehalten. Anders ausgedrückt wird also das selbstleitende Bauelement bei stärkerer Verpolung höherohmig.

Das selbstleitende Bauelement ist dabei so aufgebaut, daß es selbst keine parasitären pn-Übergänge zum Substrat aufweist, die bei einer Verpolung des Ausgangs OUT leitfähig werden. Vorzugsweise weist das selbstleitende Bauelement einen positiven Temperaturkoeffizienten seines Widerstandes R_{ds_on} auf. Vorzugsweise umfaßt das selbstleitende Bauelement im Fall eines p-dotierten Substrats einen pJFET und im Fall eines n-dotierten Substrats einen nJFET.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß sie die integrierte Schaltung bei einer Verpolung am Ausgang optimal schützt, da die Schutzschaltung mit zunehmender Verpolung hochohmiger wird, daß die Schutzschaltung im Normalbetrieb jedoch nur minimal störend wirkt, da sie dann relativ niederohmig ist.

Ein besonderer Vorteil der vorliegenden Erfindung bei Verwendung eines pJFET bzw. eines nJFET ist der positive Temperaturkoeffizient des Drain-Source-Widerstands. Er beträgt +1000 ppm/°C oder mehr, bevorzugt +3000 ppm/°C bis +5000 ppm/°C und besonders bevorzugt +4000 ppm/°C. Mit steigender Temperatur des JFETs vergrößert sich dessen Kanalwiderstand. Dadurch kommt es im Verpolungsfall zu einer negativen Rückkopplung, so daß die verlustleistungsbegrenzende Wirkung der Schutzschaltung mit dem JFET thermisch stabil ist.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß sie mit herkömmlichen Halbleitertechnologien kompatibel ist.

Ein weiterer Vorteil besteht darin, daß die vorliegende Erfindung sowohl mit Halbleiterschaltungen mit einem linearen Ausgang bzw. einer linearen Ausgangsstufe als auch mit Halbleiterschaltungen mit einem digitalen Ausgang verwendbar ist.

Bevorzugte Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert.

Nachfolgend werden bevorzugte Ausführungsbeispiel der vorliegenden Erfindung anhand der beiliegenden Fig. näher erläutert. Es zeigen:
1 ein schematisches Schaltungsdiagramm einer Halbleiterschaltung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
2 eine schematische Darstellung eines Schnitts durch ein Halbleitersubstrat mit der Schaltung aus 1;
3 ein schematisches Schaltungsdiagramm einer Halbleiterschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
4 ein schematisches Schaltungsdiagramm einer Halbleiterschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
5 ein schematisches Diagramm, das Ergebnisse von Messungen an der Halbleiterschaltung aus 4 zeigt;
6 ein schematisches Diagramm, das Ergebnisse von Messungen an der Halbleiterschaltung aus 4 zeigt;
7 ein schematisches Schaltungsdiagramm einer herkömmlichen Halbleiterschaltung;
8 eine schematische Darstellung eines Schnitts durch ein Substrat mit der Halbleiterschaltung aus 7; und
9 eine schematische Darstellung eines Schnitts durch ein Substrat mit einer weiteren herkömmlichen Halbleiterschaltung.
1 ist ein schematisches Schaltungsdiagramm einer Halbleiterschaltung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Ähnlich den herkömmlichen Halbleiterschaltungen, die oben anhand der 7 bis 9 dargestellt wurden, weist die Halbleiterschaltung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung einen pnp-Transistor PNP und einen npn-Transistor NPN auf, die zwischen einen Bezugspotentialeingang GND und einen Versorgungspotentialeingang VDD geschaltet sind. Der Emitter ep des pnp-Transistors PNP ist mit dem Versorgungspotentialeingang VDD verbunden, der Emitter en des npn-Transistors NPN ist mit dem Bezugspotentialeingang GND verbunden und die Kollektoren cp, cn des pnp-Transistors PNP und des npn-Transistors NPN sind miteinander und über eine nachfolgend beschriebene Schutzschaltung mit einem Ausgang OUT der Halbleiterschaltung verbunden. Der Emitter en des npn-Transistors NPN und der Bezugspotentialeingang GND sind mit dem p-Substrat, in dem die Transistoren pnp, npn gebildet sind, verbunden. Zwischen dem Kollektor cn des npn-Transistors NPN und dem p-Substrat existiert eine parasitärere Diode Dn, wie sie bereits oben anhand der 7 bis 9 beschrieben wurde. Die Transistoren PNP und NPN sind Teil eines Operationsverstärkers OP, dessen weitere Bauelemente aus Gründen der Übersichtlichkeit weggelassen sind. Desgleichen wurde die Beschaltung der Basen bp und bn der Transistoren PNP, NPN zugunsten einer übersichtlichen Darstellung nicht dargestellt.
Zwischen dem Kollektor cp des pnp-Transistors PNP und dem Ausgang OUT der Halbleiterschaltung einerseits und dem Kollektor cn des npn-Transistors NPN andererseits sind ein Widerstand R' und der Kanal eines pJFET (pJFET = p-Kanal-Junction-Feldeffekttransistor) geschaltet. Der Widerstand R' mit dem Kollektor cp des pnp-Transistors PNP und der Kanal des pJFET sind mit dem Kollektor cn des npn-Transistors NPN verbunden. Der Kollektor cp des pnp-Transistors PNP und der Ausgang OUT der Halbleiterschaltung sind ferner mit der Anode einer Diode Dg verbunden, deren Kathode über einen weiteren Widerstand Rg mit dem Gate des pJFET verbunden ist.
Anstelle des pJFET ist auch ein p-Depletion-MOSFET oder ein anderes p-Depletion-Device bzw. ein selbstleitendes Bauelement vom p-Typ verwendbar. Solche Bauelemente sind für den dargestellten Fall, in dem ihr Gate bzw. ihr Gate-Anschluß mit ihrer Source bzw. ihrem Source-Anschluß verbunden ist zwischen Source und Drain leitfähig und weisen einen Kanalwiderstand R_{ds_on} auf, dessen Größe meistens zwischen 10 Ω und 1000 Ω liegt. Für den hier besprochenen Fall wird von einem Kanalwiderstand R_{ds_on} = 50 Ω ausgegangen.
Da der pnp-Transistor PNP – wie aus dem Schichtaufbau in 2 ersichtlich ist – keine parasitäre Diode zum p-Substrat bildet, der bei einer Verpolung des Ausgangs OUT eine leitfähige Verbindung bzw. einen Kurzschluß zum Bezugspotentialeingang GND bildet, braucht er nicht geschützt zu werden. Deshalb wird der pJFET, wie in 1 dargestellt, vorzugsweise nur in den Pfad des npn-Transistors NPN zwischen dem Ausgang OUT und dem Bezugspotentialeingang GND eingefügt und nicht auch in den Pfad zwischen dem Kollektor cp des pnp-Transistors PNP und dem Ausgang OUT.
Im Normalbetrieb bzw. in einem normalen Betriebsmodus liegt am Ausgang OUT ein höheres Potential an als am Bezugspotentialeingang GND (V_OUT > V_GND). Der pJFET wirkt in diesem Fall wie ein Widerstand, an dem nur ein relativ geringer Spannungsabfall (< 100 mV) entsteht, da nur relativ geringe Ströme (ca. 1 mA) fließen. Zwischen dem Ausgang OUT und dem Kollektor cn des npn-Transistors NPN liegt nur ein relativ kleiner Widerstand mit dem Betrag R' + R_{ds_on} (pJFET), der nicht stört.
Wenn das Gate eines selbstleitenden Bauelements vom p-Typ mit einer positiven Spannung gegenüber der Source desselben angesteuert wird bzw. das Gate auf einem höheren Potential liegt als die Source, so erhöht sich der Kanalwiderstand bzw. der Widerstand R_ds des Kanals des selbstleitenden Bauelements vom p-Typ. Ab einer gewissen Spannung Up, die als Pinch-Off-Spannung bezeichnet wird (Potential des Gates höher als Potential der Source) wird der Kanal schließlich extrem hochohmig bzw. das selbstleitende Bauelement sperrt. Dies wird als „Abpinchen" des Kanals bezeichnet.
Im Verpolungsfall bzw. Unterspannungsfall V_OUT < V_GND fällt bis auf die Durchlaßspannung bzw. Flußspannung an der parasitären Diode D_R nahezu die gesamte Spannung V_OUT – V_GND zwischen dem Ausgang OUT und dem Bezugspotentialeingang GND an dem Widerstand R' und dem Kanal bzw. der Drain-Source-Strecke des pJFET ab. Dabei fließt ein Strom zwischen 10 mA und 100 mA.
2 ist eine schematische Darstellung eines vertikalen Schnitts durch ein Halbleitersubstrat mit der in 1 dargestellten Halbleiterschaltung. Der npn-Transistor NPN entspricht den npn-Transistoren aus den anhand der 7 bis 9 dargestellten Halbleiterschaltungen. Lateral zu diesem benachbart ist hier nicht der pnp-Transistor PNP dargestellt, sondern der pJFET. Der pJFET weist in diesem Ausführungsbeispiel eine strichpunktiert dargestellte vertikale Symmetrieachse 50 auf, zu der er kreissymmetrisch bzw. axialsymme trisch ist. Alternativ weist der pJFET lateral eine langgestreckte ovale oder oktagone Form auf. Der pJFET ist technologisch ähnlich aufgebaut wie der npn-Transistor NPN.
Der p-dotierte Kanal pKanal wird durch einen kreisringförmigen p-dotierten Bereich gebildet, der im Querschnitt ähnlich dem p-dotierten Bereich pBase des npn-Transistors NPN eine Wannenform aufweist. An seinem inneren Rand und an seinem äußeren Rand grenzt der p-dotierte Kanal pKanal an n-dotierte Bereiche 52, die von der Oberfläche 10 des p-Substrats bis in die n-Epitaxie-Schicht nEpi reichen. Die n-Epitaxie-Schicht nEpi bildet das Back-Gate des pJFET und wird über die n-dotierten Bereiche 52 kontaktiert, die wiederum über hoch n-dotierte Bereiche 54 in ohmschen Kontakt mit Verdrahtungsleiterbahnen stehen. Innerhalb des p-dotierten Bereiches, der den p-dotierten Kanal pKanal bildet, ist ein ringförmiger n⁺-dotierter Bereich 56 angeordnet, der das Front-Gate n⁺FG bildet. Das Frontgate n⁺FG ist durch innere und äußere Randbereiche des p-dotierten Kanals pKanal von den n-dotierten Bereichen 52 räumlich getrennt und elektrisch isoliert. Über einen hoch n-dotierten Bereich 58 ist ein ohmscher Kontakt des n⁺-dotierten Bereichs 56 mit einer Verdrahtungsleiterbahn gebildet. Über Verdrahtungsleiterbahnen sind das Front-Gate fg und das Backgate bg mit dem weiteren Widerstand Rg und über diesen und die Diode Dg mit dem Ausgang OUT verbunden. Der über den inneren Rand des n⁺-dotierten Bereichs 56 hinausreichende bzw. zwischen dem n-dotierten Bereich 52 und dem n⁺-dotierten Bereich 56 an die Oberfläche 10 angrenzende Abschnitt des p-dotierten Kanals pKanal wird Im Folgenden willkürlich als Source sj des pJFET bezeichnet. Die Source sj ist über einen hoch p-dotierten Bereich 60 mit einer Verdrahtungsleiterbahn und über diese mit dem Widerstand R' verbunden. Der nach außen über den n⁺-dotierten Bereich 56 hinausragende bzw. zwischen dem n⁺-dotierten Bereich 56 und dem ringförmigen n-dotierten Bereich 52 an die Oberfläche 10 angrenzende Abschnitt des p-dotierten Kanals pKanal wird als Drain dj bezeichnet. Das Drain dj ist über einen ohmschen Kontakt mittels eines hoch p-dotierten Bereichs 62 mit einer Verdrahtungsleiterbahn und über diese mit dem Kollektor cn des npn-Transistors NPN verbunden. Im Querschnitt existieren also große Ähnlichkeiten zwischen dem Front-Gate n⁺FG des pJFET und dem Emitter nEmitter des npn-Transistors NPN, zwischen dem selbstleitenden p-dotierten Kanal pKanal des pJFET und der Basis pBase des npn-Transistors NPN sowie zwischen dem Back-Gate bg des pJFET und dem Kollektor cn des npn-Transistors NPN.
Wenn Back-Gate bg und Front-Gate fg eine positive Spannung gegenüber dem Drain dj und der Source sj aufweisen, so entstehen an den gesperrten pn-Übergängen und zwischen dem n⁺-dotierten Front-Gate und dem p-dotierten Kanal pKanal sowie zwischen dem n-dotierten Back-Gate (nEpi) und dem p-dotierten Kanal pKanal Raumladungszonen. Diese reduzieren mit steigender Sperrspannung zunehmend den Querschnitt des p-Kanals, innerhalb dessen sich ein ungehinderter Stromfluß von der Source sj zu dem Drain dj einstellen kann, so daß der Kanal pKanal einen steigenden Widerstand aufweist. Wenn sich schließlich bei einer unter anderem durch die Geometrie des pJFET vorbestimmten Pinch-Off-Spannung Up die beiden vom Front-Gate und vom Back-Gate ausgehenden gegenüberliegenden Raumladungszonen berühren, so ist der Kanal pKanal abgepincht bzw. der pJFET ausgeschaltet, d. h. der Widerstand des Kanals ist sehr hoch, und es fließt praktisch kein Strom mehr.
Im normalen Betrieb ist V_OUT das höchste Potential, das an dem pJFET, nämlich an der Source sj des pJFET, anliegt. In diesem Fall ziehen die Diode Dg und der Schutzwiderstand Rg das Front-Gate fg und das Back-Gate bg auf ein Potential, das bis auf eine Diodenflußspannung der Diode Dg dem Potential der Source sj entspricht. Somit wirkt der pJFET wie ein Widerstand der Größe R_{ds_on} = 50 Ω.
Wenn hingegen im Verpolungsfall bzw. im Fall einer Unterspannung ein Potential V_OUT < V_GND am Ausgang OUT anliegt, so liegt an dem pn-Übergang zwischen dem p-Substrat und dem n-dotierten Back-Gate des pJFET eine Spannung in Durchlaßrichtung bzw. Flußrichtung an, und zugleich liegt an der Diode Dg eine Spannung in Sperrichtung an. Es resultiert am Back-Gate bg und am Front-Gate fg des pJFET ein Potential, das um ca. 0,5 V niedriger ist als das Potential des p-Substrats bzw. das Bezugspotential V_GND. Gleichzeitig liegt die p-dotierte Source sj des p-JFET über den Widerstand R' am Ausgang OUT, an dem ein gegenüber dem Bezugspotential V_GND stark negatives Potential anliegt. An den Gate-Anschlüssen bg und fg des pJFET liegt deshalb ein höheres Potential als an der Source sj des pJFET. Entsprechend dem oben beschriebenen Verhalten des pJFET resultiert dies in einem erhöhten Kanalwiderstand desselben, der jedoch noch nicht vollständig abschnürt bzw. abpincht. Die unvollständige Abschnürung des Kanals liegt daran, daß im beschriebenen Fall genau genommen Source und Drain vertauscht sind, da der auf dem Potential V_GND liegende Drain-Anschluß bj jetzt auf einem höheren Potential liegt als der an dem Potential V_OUT liegende Source-Anschluß sj. Deshalb sind die Gates bg, fg nur gegenüber der Source auf einem höherem Potential, gegenüber dem Drain jedoch auf einem niedrigeren. Die Raumladungszonen zwischen dem gesperrten Übergang zwischen Front-Gate fg und Source einerseits und dem gesperrten Übergang zwischen Back-Gate bg und Source andererseits berühren sich nicht vollständig, sondern es verbleibt ein leitfähiger Kanal zwischen denselben. Der pJFET bzw. sein Kanal weist somit einen stark erhöhten Widerstand auf, schnürt jedoch noch nicht vollständig ab. Um den pJFET vollständig zu sperren bzw. abzuschnüren, müßte zumindest das Front-Gate fg auf einem hinreichend höheren Potential liegen als beide Enden des Kanals, also sowohl als Source als auch als Drain.
Der pJFET verhält sich also gerade so, daß er die Halbleiterschaltung bei einer Verpolung am Ausgang OUT optimal schützt, da er genau in diesem Fall hochohmig wird, während er im Normalbetrieb (V_OUT > V_GND) nur minimal störend wirkt, da er in diesem Fall relativ niederohmig ist.
3 ist ein schematisches Schaltungsdiagramm einer Halbleiterschaltung gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel ist eine Modifikation des anhand der 1 und 2 dargestellten Ausführungsbeispiels, bei dem Front-Gate fg und Back-Gate bg im Unterschied zum ersten Ausführungsbeispiel nicht mehr zusammengeschlossen sind. Wie man aus dem technologischen Querschnitt aus 2 ersieht, grenzte nur das Back-Gate bg (n-Epitaxie-Schicht nEpi und eine n-dotiertere vergrabene Schicht nBL) direkt an das p-Substrat, nicht jedoch das Front-Gate fg. Wenn das Back-Gate bg ein Potential von mindestens 0,5 V gegenüber dem p-Substrat aufweist, weil der pn-Übergang zwischen dem p-Substrat und dem n-dotierten Back-Gate bg leitfähig wird, so kann zugleich das Front-Gate fg ein beliebiges, insbesondere ein höheres Potential annehmen.
Bei dem anhand der 3 dargestellten Ausführungsbeispiel wird deshalb nicht wie im ersten Ausführungsbeispiel über eine Verdrahtungsleiterbahn eine Verbindung zwischen dem Back-Gate bg und dem Front-Gate fg hergestellt. Statt dessen wird das Front-Gate fg von einem eigenen Schaltungsblock angesteuert, der nachfolgend näher beschrieben wird. Er soll gewährleisten, daß im normalen Betriebsfall bzw. im normalen Betriebsmodus (V_OUT > V_GND) das Front-Gate fg mit der Source des pJFET verbunden ist bzw. mit diesem ein gemeinsames Potential aufweist. Ferner soll der Schaltungsblock gewährleisten, daß im Verpolungsfall bzw. im Unterspannungsfall (V_OUT < V_GND) das Front-Gate fg ein Potential aufweist, das geeignet ist, um den Kanal des pJFET vollständig abzuschnüren. Dazu muß gewährleistet werden, daß das Front-Gate fg ein Potential V_fg > Up aufweist, wobei gleichzeitig kein Durchbruch zwischen dem Front-Gate fg und dem Back-Gate bg aufgrund einer zu hohen Spannungsdifferenz zwischen denselben auftreten darf. Da sowohl die Abschnürspannung Up als auch die Durchlaßspannung V_bg des Back-Gates bg nur moderaten Prozeß- und Temperaturschwankungen unterliegen und somit gut definiert sind, ist die letztgenannte Bedingung relativ leicht erfüllbar. Durch Ansteuern des Front-Gates fg mit einer ebenso gut definierten Spannung kann im Unterspannungsfall der pJFET kontrolliert abgeschnürt werden, so daß die integrierte Halbleiterschaltung im Unterspannungsfall fast keine Verlustleistung umsetzt und damit optimal geschützt ist.
Der Schaltungsblock bzw. die Ansteuerschaltung für den pJFET und dessen Front-Gate fg ist in 3 beispielhaft durch die Widerstände R1, R2, R3, die Dioden D2, D3, die Spannungsquellen U1, U2, U3 und den NMOS-Transistor Q dargestellt. Der NMOS-Transistor Q weist einen herkömmlichen Enhancement-Typ auf, ist also selbstsperrend.
In 3 ist im Gegensatz zu 1 auch auf die Darstellung des pnp-Transistors PNP verzichtet. Im Gegensatz zu dem Ausführungsbeispiel aus 1 sind nicht beide Gates fg, bg des pJFET über einen einzigen Schutzwiderstand Rg und eine Diode Dg mit dem Ausgang OUT verbunden, sondern das Front-Gate fg ist über einen Schutzwiderstand Rg und eine Diode Dg und das Back-Gate bg ist über einen Schutzwiderstand Rg' und eine Diode Dg' mit dem Ausgang OUT verbunden. Das Front-Gate fg des pJFET ist ferner über den Kanal des NMOS-Transistors Q und parallel dazu über eine Serienschaltung der Diode D3 des Widerstandes R3 und der Spannungsquelle U3 mit dem p-Substrat verbunden. Zwischen den Ausgang OUT bzw. den Anoden der Dioden Dg, Dg' einerseits und das p-Substrat ist ferner eine Serienschaltung aus einem Spannungsteiler aus den Widerständen R1, R2 und der Spannungsquelle U1 geschaltet. Der Zwischenabgriff des Spannungsteilers ist mit dem Gate des NMOS-Transistors Q und mit der Anode der Diode D2 verbunden, deren Kathode über die Spannungsquelle U2 ebenfalls mit dem p-Substrat verbunden ist.
Der Spannungsteiler bzw. die Widerstände R1, R2 sind so eingestellt, daß für Ausgangsspannungen V_OUT > V_GND der NMOS-Transistor Q leitfähig ist, wodurch das Drain desselben in Richtung des Potentials des p-Substrats bzw. des Bezugspotentials V_GND gezogen wird.
Wenn der NMOS-Transistor Q sehr kräftig und insbesondere stärker als der Schutzwiderstand Rg ist, zieht er das Frontgate fg auf 0 V. Dadurch wird die Source des pJFET auf eine Spannung von 0.6 V festgelegt, da zwischen Source und Front-Gate fg eine Diode vorliegt. Damit ist die Wirkung des npn-Transistors NPN unterbunden, und am Ausgang OUT stellt sich immer die selbe Spannung von ca. 1 V ein. Der Transistor Q wird deshalb vorzugsweise schwächer als der Widerstand Rg ausgelegt bzw. so dimensioniert, daß seine Wirkung schwächer als die des Widerstands Rg ist. Das Potential des Front-Gates fg bleibt dann knapp unter dem der Source des pJFET, und der pJFET leitet.
Damit beträgt im normalen Betriebsfall das Potential V_fg des Front-Gates fg des pJFET V_fg = V_GND, d. h. der pJFET wird nicht angesteuert. Im Verpolungsfall bzw. Unterspannungsfall V_OUT < V_GND sinkt das Potential des Gates des NMOS-Transistors Q. Der NMOS-Transistor Q ist dann gesperrt, und das Front-Gate fg des pJFET wird durch die Spannungsquelle U3 über den Widerstand R3 und die Diode D3 an ein Potential gelegt, das ausreicht, um den pJFET zu sperren.
Die Diode D2 und die Spannungsquelle U2 sind lediglich dafür vorgesehen, zu verhindern, daß das Gate des NMOS-Transistors Q im Normalbetrieb eine zu hohe Spannung erhält. Dies könnte andernfalls beispielsweise auftreten, wenn am Ausgang OUT eine hohe positive Spannung angelegt wird.
Der Widerstand R3 kann beispielsweise identisch mit dem Innenwiderstand der, in diesem Fall hochohmigen, Spannungs quelle U3 sein. Dies gilt insbesondere dann, wenn die Spannungsquelle U3 ein Ausgang einer Ladungspumpe ist.
Die Aufgabe des Schutzwiderstandes Rg und der Diode Dg besteht darin, im Normalbetrieb ein Potential am Front-Gate fg des pJFET zu erzeugen, das nur wenig unter dem Source-Potential des pJFET liegt. Dadurch wird der pJFET bzw. sein Kanal gut leitfähig und stört bzw. reduziert den Aussteuerbereich der dargestellten Ausgangsstufe nur minimal.
Der pJFET besitzt bereits einen intrinsischen pn-Übergang, da seine Source p-dotiert ist und an sein n-dotiertes Front-Gate fg angrenzt. Dieser intrinsische pn-Übergang bewirkt, daß das Potential des Front-Gates fg nie um mehr als eine Diodenflußspannung unter das Potential der Source sj sinken kann. Eine vorteilhafte Modifikation des in 3 dargestellten Ausführungsbeispiels besteht deshalb darin, den Schutzwiderstand Rg und die Diode Dg wegzulassen, da ihre Aufgabe durch den intrinsischen pn-Übergang des pJFET wahrgenommen wird. Die gleiche Überlegung gilt auch und eine entsprechende Modifikation ist auch möglich für das Back-Gate bg bzw. den Schutzwiderstand Rg' und die Diode Dg'.
Ein Vorteil der Verwendung eines pJFET, wie er in den anhand der 1 bis 3 dargestellten Ausführungsbeispielen gezeigt ist, besteht im positiven Temperaturkoeffizienten des Drain-Source-Widerstandes eines pJFET. Mit ansteigender Temperatur des pJFET steigt auch dessen Drain-Source-Widerstand bzw. Kanalwiderstand. Bei einer Verpolung bzw. im Unterspannungs-Fall V_OUT < V_GND tritt deshalb eine negative Rückkopplung auf, so daß die verlustleistungsbegrenzende Wirkung des pJFET thermisch stabil ist. Wird am Ausgang OUT ein gegenüber dem Bezugspotentialeingang GND negatives Potential angelegt, so fließt zunächst ein unter Umständen kräftiger Strom über pJFET. Dadurch erwärmt sich zunächst lokal der pJFET und in der Folge die gesamte Halbleiterschaltung bzw. der gesamte Chip. Dadurch steigt der elektrische Widerstand des pJFET bzw. dessen Kanalwiderstand, wodurch der Stromfluß reduziert wird. Die beschriebene Charakteristik hat insbesondere zur Folge, daß die vorgestellte Schutzschaltung die Verlustleistung in der Halbleiterschaltung bei einer hohen Temperatur stärker einschränkt als bei einer tiefen Temperatur. Dadurch kann die Schaltung auch bei einer erhöhten Umgebungstemperatur den Verpolungsfall verkraften ohne bleibenden Schaden zu nehmen.
Wie bereits eingangs erwähnt, besteht im Falle eines n-dotierten Substrats eine Gefahr für eine Halbleiterschaltung nicht in einer Unterspannung V_OUT < V_GND, sondern in einer Überspannung V_OUT > V_DD, da in diesem Fall die parasitären Dioden zwischen dem n-Substrat und den Bauelementen umgekehrt angeordnet sind und das n-Substrat mit dem Versorgungspotential V_VDD verbunden ist. Die dargestellten Ausführungsbeispiele sind ohne weiteres für den Fall eines n-Substrats modifizierbar, wobei eine entsprechende Schutzschaltung zwischen dem pnp-Transistor PNP bzw. dessen Kathode cp einerseits und den Ausgang OUT zu schalten ist.
Obwohl die anhand der 1 bis 3 dargestellten Ausführungsbeispiele lineare Ausgangsstufen und insbesondere einen negativ rückgekoppelten Operationsverstärker OP zeigen, ist die vorliegende Erfindung auch für Halbleiterschaltungen bzw. Bauteilgruppen, insbesondere integrierte Schaltkreise, mit einem oder mehreren digitalen Ausgängen, verwendbar. Die Ausgangsstufen digitaler Schaltkreise weisen meist ebenfalls einen npn-Transistor NPN oder einen NMOS-Transistor auf, der in einem ersten Schaltzustand der Bauteilgruppe das Potential am Ausgang OUT auf das Bezugspotential V_GND des Bezugspotentialeingangs GND zieht. In einem zweiten Zustand ist der npn- bzw. NMOS-Transistor ausgeschaltet, und ein Pull-Up-Lastwiderstand zieht das Potential am Ausgang OUT auf ein positives Potential. Die vorliegende Erfindung ist für alle Halbleiterschaltungen verwendbar, die einen pn-Übergang aufweisen, der mit einem Ausgangsanschluß verbunden ist, und bei Verpolung des Ausgangsanschlusses in Flußrichtung gepolt würde. Diese Konstellation ist beispielsweise immer dann gegeben, wenn der Ausgang der Halbleiterschaltung mit einem Kollektor eines npn-Transistors NPN oder Source oder Drain eines NMOS-Transistors verbunden ist.
Alternativ zu dem in den 1 bis 3 dargestellten pJFET ist wie bereits erwähnt ein Verarmungs-MOSFET oder ein anderes selbstleitendes Bauelement verwendbar, wobei der Kanal des Bauelements vorteilhaft den gleichen Leitfähigkeitstyp wie das Substrat aufweist.
4 ist ein schematisches Schaltungsdiagramm einer Schaltung gemäß einem vereinfachten Ausführungsbeispiel der vorliegenden Erfindung, an der die Funktionsweise der vorliegenden Erfindung experimentell untersucht wurde. Dabei wurde ein pJFET verwendet, der bei einer Spannung V_GS zwischen Gate und Source von V_GS = 0 V und einer Spannung V_d _s zwischen Drain und Source von V_ds = 0,1 V einem Drain-Source-Widerstand von R_ds = 30 Ω sowie eine Pinch-Off-Spannung Up = 2,2 V aufweist. Der pJFET wurde mit der in 2 dargestellten technologischen Schichtfolge auf einem p-dotierten Substrat aufgebaut und in einem Gehäuse „C-DIP-24-1" eingebaut. Source bzw. Drain des pJFET sind mit dem Ausgang OUT bzw. dem Bezugspotentialeingang GND verbunden, der Ausgang OUT ist ferner über eine Diode Dg mit den Gates des pJFET verbunden. Der Widerstand Rg hat einen Wert von 50 kΩ, die Diode Dg ist ähnlich der Diode 1 N 4001. Drei Testchips IC1, IC2, IC3 wurden hergestellt und in Gehäuse C-DIP-24-1 montiert. Danach wurde am Ausgang OUT eine variable Spannung VOUT angelegt, die innerhalb einer Zyklusdauer von 1,4 Minuten einen Zyklus von 0 V nach – 20 V und zurück nach 0 V durchlief. Gleichzeitig wurde der Strom I_OUT am Ausgang OUT gemessen.
In 5 ist schematisch der Zusammenhang zwischen dem Potential I_OUT am Ausgang OUT (gemessen mit Bezug auf das Potential V_GND am Bezugspotentialeingang GND) und dem Strom I_OUT am Ausgang OUT dargestellt, und in 6 ist die Abhängigkeit der dissipierten Leistung Pv von dem Potential I_OUT dargestellt. Die Messungen wurden bei einer Umgebungstemperatur von 25°C durchgeführt.
In den 5 und 6 ist deutlich erkennbar, daß der Strom I_OUT und die Leistung Pv eine Hysterese aufweisen, deren Ursache in der Eigenerwärmung der Testchips liegt. Während der Messung erwärmt sich der Testchip, so daß die Temperatur des Testchips während der ersten Rampe 0 V ... –20 V geringer ist als während der zweiten Rampe –20 V ... 0 V. Aufgrund des positiven Temperaturkoeffizienten des Kanalwiderstands des pJFET sind sowohl der Strom I_OUT als auch die Leistung Pv während der ersten Rampe im Betrag jeweils größer als während der zweiten Rampe.
Ferner ist erkennbar, daß die Schaltung bei V_OUT = –20 V einen effektiven Widerstand in Höhe von 20 V/70 mA = 285 Ω aufweist, der ca. 10 mal so groß ist wie der Widerstand des pJFET bei kleinen Spannungen V_OUT ≈ 0 V. Durch die Nichtlinearität der Schaltung konnte also ihr Widerstand für größere Spannungen ca. 10 mal größer gemacht werden. Dadurch hängt die Verlustleistung nicht mehr quadratisch sondern nur mehr ca. linear von der Spannung V_OUT ab und ist bei V_OUT = –20 V gegenüber einer herkömmlichen Schaltung um ca. zwei Größenordnungen verringert. Aufgrund dieser verringerten Verlustleistung sind nunmehr in üblichen Plastikgehäusen mit einem thermischen Übergangswiderstand von 100 K/W Verpolspannungen bis zu V_OUT = –15 V möglich, während eine herkömmliche Schaltung, wie sie in den 7 und 8 dargestellt ist nur Verpolspannungen bis V_OUT = –5 V ertragen würde.

OP: Operationsverstärker
PNP: pnp-Transistor
NPN: npn-Transistor
ep: Emitter des pnp-Transistors PNP
bp: Basis des pnp-Transistors PNP
cp: Kollektor des pnp-Transistors PNP
en: Emitter des npn-Transistors NPN
bn: Basis des npn-Transistors NPN
cn: Kollektor des npn-Transistors NPN
nEpi: n-Epitaxie-Schicht
pBase: Basisbereich
nEmitter: Emitterbereich
nSink: n-Sinker-Diffusion
10: Oberfläche des p-Substrats
12: Emitter-Anschluß des npn-Transistors
14: Basis-Anschluß des npn-Transistors
16: Kollektor-Anschluß des npn-Transistors
22: Emitter des pnp-Transistors
24: Kollektor des pnp-Transistors
26: Basis des pnp-Transistors
33: Emitter-Anschluß des pnp-Transistors
34: Kollektor-Anschluß des pnp-Transistors
36: Basis-Anschluß des pnp-Transistors
pIso: p-Isolations-Diffusion
pBL: p-dotierte vergrabene Schicht
38: hochdotierter Bereich
50: Symmetrieachse des pJFET
pKanal: p-dotierter Kanal des pJFET
52: n-dotierter Bereich
54: hoch n-dotierter Bereich
56: n⁺-dotierter Bereich
58: hoch n-dotierter Bereich
60: hoch p-dotierter Bereich
62: hoch p-dotierter Bereich

Claims

Halbleiterschaltung in einem Halbleitersubstrat mit: einem ersten Eingang (GND) zum Zuführen eines ersten Versorgungspotentials (V_GND); einem zweiten Eingang (VDD) zum Zuführen eines zweiten Versorgungspotentials (V_VDD), das höher liegt als das erste Versorgungspotential; einem Bauelement (NPN); einem Ausgang (OUT); einem parasitären pn-Übergang (Dn) zwischen dem Bauelement (NPN) und dem Halbleitersubstrat, der bei einem ersten Verpolungspotential an dem Ausgang (OUT), das kleiner als das erste Versorgungspotential (V_GND) ist, oder bei einem zweiten Verpolungspotential an dem Ausgang (OUT), das größer als das zweite Versorgungspotential (V_VDD) ist, leitfähig ist; und einer Schutzschaltung, die zwischen den Ausgang (OUT) und den pn-Übergang (Dn) geschaltet ist, und deren elektrischer Widerstand bei dem ersten Verpolungspotential an dem Ausgang (OUT) bzw. bei dem zweiten Verpolungspotential an dem Ausgang (OUT) höher ist als bei einem Normalbetriebspotential an dem Ausgang (OUT), das zwischen dem ersten Versorgungspotential (V_GND) und dem zweiten Versorgungspotential (V_VDD) liegt; wobei das Halbleitersubstrat ein p-dotiertes Halbleitersubstrat ist und die Schutzschaltung einen pJFET umfaßt, oder das Halbleitersubstrat ein n-dotiertes Halbleitersubstrat ist und die Schutzschaltung einen nJFET umfaßt.
Halbleiterschaltung nach Anspruch 1, bei der das Halbleitersubstrat ein p-dotiertes Halbleitersubstrat ist und der pn-Übergang bei dem ersten Verpolungspotential an dem Ausgang (OUT), das kleiner als das erste Versorgungspotential (V_GND) ist, leitfähig ist, oder bei der das Halbleitersubstrat ein n-dotiertes Halbleitersubstrat ist, und der parasitäre pn-Übergang bei dem zweiten Verpolungspotential an dem Ausgang (OUT), das größer als das zweite Versorgungspotential (V_VDD) ist, leitfähig ist.
Halbleiterschaltung nach einem der Ansprüche 1 oder 2, bei der der elektrische Widerstand der Schutzschaltung einen positiven Temperaturkoeffizienten aufweist.
Halbleiterschaltung nach einem der Ansprüche 1 bis 3, bei der der parasitäre pn-Übergang (Dn) ein pn-Übergang zwischen dem Halbleitersubstrat und einem Teil des Bauelements ist, der bei einem Potential (V_OUT) an dem Ausgang (OUT), das größer als das erste Versorgungspotential (V_GND) und kleiner als das zweite Versorgungspotential (V_VDD) ist, gesperrt ist.
Halbleiterschaltung nach einem der Ansprüche 1 bis 4, die eine lineare oder digitale Ausgangsstufe ist, die mit dem Ausgang OUT verbunden ist.