DE69320221T2

DE69320221T2 - Integrierte Halbleiterschaltung mit Schutzvorrichtungen

Info

Publication number: DE69320221T2
Application number: DE69320221T
Authority: DE
Inventors: Kurt C/O Int. Octrooibureau B.V. Nl-5656 Aa Eindhoven Muhlemann
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1992-03-16
Filing date: 1993-03-09
Publication date: 1999-03-11
Anticipated expiration: 2013-03-10
Also published as: US5463239A; DE69320221D1; JPH0653415A

Description

Die Erfindung bezieht sich auf eine auf einem Halbleitersubstrat integrierte Schaltung zur Pegelwandlung oder zum Treiben einer Last (z. B. VFD = Vacuum Fluorescence Displays) mit einer relativ hohen Spannung (z. B. 35 V), mit einer ersten und einer zweiten Versorgungsspannungsklemme zum Anlegen einer relativ hohen Spannung und mit einem Eingang und einem Ausgang, wobei auch ein Schalttransistor, ein Schutztransistor und eine Subschaltung vorgesehen sind, wobei das Gate des Schalttransistors mit dem Eingang verbunden ist, die Source des Schalttransistors mit einer ersten Versorgungsspannungsklemme verbunden ist und die Drain des Schalttransistors mit der Source des Schutztransistors gekoppelt ist und die Drain des Schutztransistors über die Subschaltung mit der zweiten Versorgungsspannungsklemme verbunden ist, um im Betrieb ein Signal für die Subschaltung abzugeben, wobei ein Ausgang der Subschaltung mit dem Ausgang verbunden ist und das Gate des Schutztransistors eine Festspannung empfängt.
Eine derartige Schaltung ist aus den Proceedings of the IEEE Custom Integrated Circuits Conference, Portland, Oregon, 4.-7. Mai 1987, S. 267-271 bekannt. In solchen Schaltungen ist es wichtig, dafür zu sorgen, daß nirgends ein Durchbruch infolge zu hoher Feldstärke auftritt, insbesondere nicht bei den Drain- oder Gate-Übergängen.
Der Erfindung liegt als Aufgabe zugrunde, eine auf einem Halbleitersubstrat integrierte Schaltung vorzuschlagen, in der die Empfindlichkeit der Schaltung gegenüber der relativ hohen Spannung zum Treiben der an die Schaltung angeschlossenen Last wesentlich reduziert oder sogar ganz beseitigt wird, ohne daß zusätzliche Technologie oder komplizierte Prozeßschritte verwendet werden.
Eine erfindungsgemäße, auf einem Halbleitersubstrat integrierte Schaltung wird in Anspruch 1 definiert.
Eine erfindungsgemäße, auf einem Halbleitersubstrat integrierte Schaltung ist dadurch gekennzeichnet, daß das Gate des Schutztransistors mit der zweiten Versor gungsspannungsklemme verbunden ist und das Gate des Schutztransistors auf der Feldoxidschicht der integrierten Schaltung zum Begrenzen der Spannung an der Drain des Schalttransistors vorgesehen ist. Weil das Gate des Schutztransistors auf der Feldoxidschicht der erfindungsgemäßen integrierten Schaltung vorgesehen ist, verhindert die Schwellenspannung, daß im Betrieb ein Durchbruch an der Drain-Diode des Schalttransistors auftritt, weil das Potential an der Drain des Schalttransistors beschränkt bleibt. Der Schutztransistor sperrt bereits, bevor das Drainpotential des Schalttransistors soweit abgefallen ist, daß ein Durchbruch der genannten Diode auftritt.
Weitere Ausführungsformen der erfindungsgemäßen integrierten Schaltung werden in den Ansprüchen 2-15 definiert.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1A, B, C und D ein bevorzugtes. Ausführungsbeispiel einer erfindungsgemäßen Schaltung;
Fig. 2A und B ein Ausführungsbeispiel einer zum Verständnis der Erfindung geeigneten Schaltung;
Fig. 3 ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Schaltung und
Fig. 4 ein Ausführungsbeispiel für eine erfindungsgemäße Schaltung, die auf einem p-Substrat integriert werden kann.
Fig. 1A gibt eine bevorzugte Ausführungsform einer erfindungsgemäßen Schaltung wieder. Die Schaltung wird z. B. zum Treiben von Vakuum-Fluoreszenzanzeigen verwendet. Dabei wird den Versorgungsspannungsklemmen VDD und VEE eine Versorgungsspannung von 5 V bzw. -30 V zugeführt. Die Schaltung umfaßt einen ersten PMOS-Schalttransistor T1, einen zweiten PMOS-Schutztransistor T2, eine Subschaltung mit zwei bipolaren npn-Transistoren T3 und T4, die eine Darlington-Ausgangsstufe bilden, und drei Widerstände R1, R2 und R3. Der PMOS-Transistor T1 ist ein herkömmlicher Transistor mit einer Drain D1 und einer Source S1, die als p&spplus;- Gebiete D1,S1 (siehe Fig. 1B) in einem Substrat aus n-Material ausgeführt sind, wobei das Gateoxid eine Dicke von 30 bis 50 nm hat. Das Gate G1 empfängt ein Eingangssignal Vin. Das Eingangssignal Vin hat z. B. zwei Logikpegel: VDD ( = 5 V) und VSS ( = 0 V).
Der Schutztransistor T2 (siehe Fig. 1C) hat eine p&supmin;-Drain D2p&supmin; und eine p&supmin; -Source S2p&supmin;, die über p&spplus;-Gebiete angeschlossen sind. Das Polysilicium-Gate G2 ist auf dem Feldoxid FO1 angeordnet. Daher hat der Transistor T2, wie bereits erklärt, einen wesentlich höheren Schwellenwert (z. B. VT2 = -26 V bei VBS 2,5 V; VT2 -35 bei VBS = 5 V) als der Schalttransistor T1 (VT1 1 V). Die Drain D2p&supmin; und die Source S2p&supmin; werden über A1-Kontakte D2 und S2 angeschlossen, die in der Siliziumoxid-Isolierschicht SO1 vorgesehen sind.
Die bipolaren Transistoren T3 und T4 sind als vertikal integrierte Transistoren ausgeführt, wie aus Fig. 1D ersichtlich ist. In dem Substrat SB aus ri -Material, das als Epitaxieschicht auf das n&spplus; &spplus;-Halbleiterträgermaterial aufgebracht worden ist, ist eine p&supmin;-Wanne W gebildet worden. In dieser Wanne W sind ein p&spplus;-Gebiet als Basis B3 und ein n&spplus;-Gebiet als Emitter E3 geformt worden, wobei der Kollektor C3 der bipolaren Transistoren T3 und T4 über ein n&spplus;-Gebiet im Substrat SB mit der Versorgungsspannung VDD verbunden ist. Die Verwendung von n&spplus;&spplus;-Substratmaterial macht die Schaltung weniger empfindlich gegen "Latch up"-Probleme. Darüberhinaus wird der Kollektorzuleitungswiderstand verkleinert, was besonders bei einer Darlington-Ausgangsstufe vorteilhaft ist. Die Widerstände R1 (10 k Ω), R2(10 kΩ) und R3 (100 kΩ) können als jeweilige p&supmin;-Wanne in der n&supmin;-Schicht gebildet werden. Der Widerstand R3 braucht nicht integriert zu werden. Er kann auch außerhalb der integrierten Schaltung zwischen den Lastausgang O1 und die Versorgungsspannung VEE geschaltet werden.
Die in Fig. 1 gezeigte erfindungsgemäße Schaltung arbeitet wie folgt. Beim Anlegen einer Eingangsspannung VSS ( = 0 V) an der Eingangsklemme Vin wird der Transistor T1 leitend. Der Transistor T2 wird ebenfalls leitend, weil das Gate G2 auf der Festspannung VEE ( = -30 V) gehalten wird, so daß die Basis des Transistors T3 nahezu auf VDD zu liegen kommt. Die Ausgangsspannung Vout wird über das Darlington-Paar T3 und T4 hochgezogen (Vout VDD -2·VBE; VBE = Basis-Emitterspannung der Transistoren T3 und T4). Eine gute Treiberleistung am Lastausgang O1 wird durch das Darlington-Paar T3, T4 gewährleistet.
Wird die Eingangsspannung Vin von 0 V auf VDD gebracht, so sperrt der Transistor T1. Daher kann der Transistor T2 keinen Strom mehr liefern. Folglich fällt die Basis von Transistor T3 auf VEE ab. Die Spannung an der Source 52 des Schutztransistors T2 fällt auch in Richtung VEE ab. Sobald die Spannungsdifferenz zwischen Gate und Source des zweiten Transistors T2 die Schwellenspannung VTX ( = -26 V) unterschreitet, sperrt der Schutztransistor T2. Deshalb bleibt das Potential bei S2 auf Spannungen nahe VDD beschränkt. Der Transistor T2 wird in den Sperrzustand gebracht, bevor seine Source unter VSS abfällt, weil (wie erwähnt) die Schwellenspannung Vt2 = -35 V für VBS = 5 V. Der Transistor T1 wird somit gegen Drain- und Gate/ Drain-Durchbruch geschützt.
Fig. 2A zeigt eine zum Verständnis der Erfindung geeignete Schaltung, in der die Subschaltung (mit Transistoren Q21, Q22 und Widerständen R21, R22 und R23) mit der entsprechenden Subschaltung (mit Transistoren T3, T4 und Widerständen R1, R2 und R3) von Fig. 1A identisch sein kann und auch die gleiche Funktion haben kann: Impedanzwandlung für eine am Lastausgang 02 (Fig. 2A) anzuschließende Last, wie zum Beispiel eine Vakuum-Fluoreszenzanzeige. Die Transistoren Q21 und Q22 sind vertikale npn-Transistoren, und die Widerstände R21, R22 und R23 können p-Wannen- Widerstände sein. Der Widerstand R23 braucht nicht unbedingt integriert zu werden. Er kann auch außerhalb der integrierten Schaltung zwischen Lastausgang 02 und Versorgungsspannung VEE geschaltet werden.
Zwischen der Versorgungsspannung VDD und der Subschaltung, die die Transistoren Q21, Q22 und die Widerstände R21, R22 und R23 umfaßt, sind zwei Transistoren, d. h. ein Schalttransistor P21 und ein Schutztransistor P22, in Reihe geschaltet.
Die Steuerspannung Vin variiert zwischen VDD und VSS. Sie wird dem Gate G21 des Transistors P21 zugeführt. Der PMOS-Transistor P21 ist ein herkömmlicher MOS-Transistor mit Ausnahme des Drain-Aufbaus. Die Drain DP21 ist eine "erweiterte" ("extended ") Drain, die somit höhere Spannungen verträgt, ohne daß an der Drain ein Durchbruch auftritt. Ein "erweitertes" Drain- oder Source-Gebiet wird gebildet, indem das Wannenmaterial in p-Wannentechnologie zur Umhüllung des p&spplus; in einem p-Kanal-Transistor oder in n-Wannentechnologie zur Umhüllung des n&spplus; in einem n-Kanal-Transistor verwendet wird. Somit wird in der "erweiterten" Ausführung eine höhere Durchbruchstärke des Drain- oder Source-Gebiets relativ zum Substratmaterial erhalten. Der Schutztransistor P22 umfaßt ein Gate G22, das auf einer Festspannung VM liegt, beispielsweise VM = (VDD + VEE)/2 im Beispiel von Fig. 2. Die "erweiterte" Drain und die "erweiterte" Source sind in diesem Transistor spezielle Aspekte. Fig. 2B ist ein schematischer Querschnitt des Transistors P22 (nicht maßstabsgetreu). In dem Substrat L aus n&supmin; -Halbleitermaterial sind zwei Wannen WD und WS aus p&supmin;-Halbleitermaterial vorgesehen, die die Drain und Source des Transistors P22 bilden. Die Source- und Drainanschlüsse DP22 und SP22 bestehen aus p&spplus;-Material. Sie sind von dem dicken Feldoxid F02 umgeben. Das Gäte GP22, das vom n -Substrat L durch eine Gateoxidschicht isoliert ist, erstreckt sich zwischen Source und Drain und kann die dicke Feldoxidschicht FO2 überlappen. Die Strecken dB und dS zwischen dem Feldoxid FO2 und dem n&supmin; -Material sind genügend groß, um Fehljustierung zwischen Gate und Drain/- Source-Gebieten tolerierbar zu machen.
Die Schaltung nach Fig. 2A arbeitet folgendermaßen: Wenn dem Gate G21 des Transistors ein Potential VSS ( = 0 Volt) zugeführt wird, so wird der Transistor P21 leitend und somit auch der Transistor P22, weil das Source-Potential sich VDD ( = +5 V) nähert. Die Spannung zwischen Gate G22 und Source SP22 beträgt etwa -17,5 V. Der durch die Transistoren P21 und P22 fließende Strom wird das Darlington-Transistorenpaar Q21 und Q22 einschalten und somit eine am Lastausgang 02 angeschlossene Last ansteuern.
Sobald die Spannung Vin am Gate G21 ansteigt und VDD - VTH erreicht, sperrt der Transistor . Die Spannung am Drain 21 nimmt dann ab, bis die Gate-Source-Spannung des Transistors P22 auf VTH abnimmt (die Source-Spannung ist dabei etwas kleiner als die Festspannung VM + 1VTH). Auf diese Weise wird die Drain-Spannung für den Transistor P21 auf den Bereich von VDD ≥ 17,5 + VTH = -11,5 V beschränkt, der von einem "erweiterten" Drain-Aufbau vertragen werden kann. Auch die Drain-Gate-Spannung für Transistor P22 bleibt unterhalb -20 V (VEE -VM -17,5 V). Somit ist die Funktionsfähigkeit des Transistors P22 nicht durch einen Drain-Gatter-Durchbruch gefährdet.
Fig. 3 zeigt eine weitere Ausführungsform einer erfindungsgemäßen Schaltung . Die Schaltung enthält einen Schalttransistor P31 und zwei Schutztransistoren P32 und P33. Diese Transistoren sind miteinander und mit einer Subschaltung (bestehend aus Transistoren Q31, Q32 sowie Widerständen R31 und R32) zwischen der Versorgungsspannung VDD (+5V) und dem Lastausgang O3 in Reihe geschaltet. Die Schaltung kann auf einem Halbleitersubstrat integriert werden, wobei der Lastausgang O3 mit einer Ausgangsklemme der integrierten Schaltung verbunden wird, z. B. zum Treiben einer Vakuum-Fluoreszenzanzeige.
Die Teile Q31, Q32, R31 und R32 der Subschaltung sind den Teilen T3, T4, R1 und R2 identisch oder ähnlich und haben die gleiche Funktion. Es ist nicht absolut notwendig, auch den Widerstand R33 zu integrieren. Er kann außerhalb der integrierten Schaltung zwischen den Lastausgang O3 und die Versorgungsspannung VEE geschaltet werden. Der Transistor P31 ist ein herkömmlicher MOSFET mit einer Gateoxidschicht normaler Dicke (30-50 nm). Auch der Transistor P32 ist, mit Ausnahme der erweiterten Drain (siehe Fig. 2B), ein herkömmlicher Transistor, so wie Transistor P31. Der Transistor P33 ist ein parasitärer Transistor, dessen Gate GP33 auf dem (dicken) Feldoxid angebracht ist (Fig. 1C). Das Gate GP33 des Transistors P33 führt ein festes Potential VEE ( -30 V). Das Gate GP32 des Transistors P32 liegt auf festem Potential VC (VC = VDD - ¼(VDD-VEE) -4 V). Das Gate GP31 des Schalttransistors P31 empfängt die Steuerspannung Vin (0 ≤ Vin ≤ 5 V). Wenn die Steuerspannung gleich 0 V ist, werden die Transistoren P31, P32 und P33 leitend und führen den Transistoren Q31 und Q32 Strom zu. Dadurch wird eine am Lastausgang O3 angeschlossene Last angesteuert.
Steigt die Steuerspannung Vin auf 5 V, so sperrt der Transistor P31. Die Spannung am Drain DP31 nimmt bis auf VC + 1 VTH ab, also auf -3 V. Die Potentialdifferenz zwischen Drain DP31 und Gate GP31 bzw. Substrat beträgt ca. 8 V; also weit weniger als für einen Durchbruch erforderlich wäre:
Die Spannung an Drain DP32 sinkt ihrerseits, bis der Transistor P33 sperrt. Dies geschieht bei Erreichen von VEE + VTP , wobei VTP die parasitäre Schwellenspannung ist. Die Spannungsdifferenz zwischen der erweiterten Drain DP32 und dem Gate GP32 sollte 15 V nicht übersteigen. Mit anderen Worten, die Spannung an der Drain DP32 darf bei einer Gatespannung von VC -4 V nicht unter -19 V abfallen. Die Schwellenspannung VTP des Transistors P33 muß ≥ 11 V betragen, was im allgemeinen der Fall ist.
In Fig. 4 ist ein weiteres Ausführungsbeispiel für eine erfindungsgemäße Schaltung gezeigt, die auf einem p-Substrat integriert werden kann. Diese Schaltung enthält einen NMOS-Schalttransistor MN1, einen NMOS-Schutztransistor MN2 und eine Subschaltung, die in Reihe zwischen zwei Versorgungsspannungen VPP ( +30 V) und VSS ( = 0V) geschaltet worden sind. Die Subschaltung umfaßt Widerstände R41, R42, R43, bipolare pnp-Transistoren Q41 und Q42, einen (paräsitären) NMOS-Transistor MN3, weitere Widerstände R44, R45, R46, R47 und R48 und PMOS-Transistoren MP1, MP2, MP3, MP4 und MP5. In Fig. 4 wird auch die Last gezeigt, die von der Schaltung mit Strom versorgt werden soll. Es handelt sich um eine am Lastausgang 04 angeschlossene Kapazität CL mit parallel geschaltetem Widerstand RL.
Die Widerstände R41 bis R43 sind miteinander und mit den Transistoren MN1 und MN2 zwischen VPP und VSS in Reihe geschaltet. Die Transistoren MP1, MP2, MP3, MP4 und Q41 sind zwischen Vpp und VSS in Reihe geschaltet, dabei ist der Kollektor des Transistors Q41 mit VSS und dessen Emitter mit dem Drain von Transistor MP4 verbunden. Die Sources von MP4, MP3, MP2 und MP1 sind mit einer jeweiligen Drain der Transistoren MP3, MP2, MP1 und mit VPP verbunden. Das Gate GMP1 des Transistors MP1 ist mit dem Verbindungspunkt der Widerstände R41 und R42 verbunden. Das Gate GMP2 des Transistors MP2 ist mit dem Verbindungspunkt der Widerstände R44 und R45 verbunden, mit dem auch der Emitter des Transistors Q42 verbunden ist. Der Kollektor des Transistors Q42 ist mit VSS verbunden, während dessen Basis mit dem Verbindungspunkt der Widerstände R42 und R43 verbunden ist. Die Gates GMP3 und GMP4 der Transistoren MP3 und MP4 sind mit den Verbindungspunkten der Widerstände R45 und R46 bzw. R46 und R47 verbunden. Die Source SMPS des Transistors MP5 ist mit dem Widerstand R47 verbunden. Das Gate GMP5 und die Drain DMP5 sind miteinander, mit dem Emitter des Transistors Q41 und mit der Ausgangsklemme O4 verbunden. Weiterhin ist die Drain DMP5 über den Widerstand R48 mit der Basis BQ41 verbunden. Die Drain DMN2 ist mit dem Gate GMN3 des Transistors MN3 verbunden, dessen Source mit VSS und dessen Drain DMN3 mit der Basis BQ41 des Transistors Q41 verbunden ist.
In Fig. 4 wird eine Vielzahl von Pegelwandlern verwendet, um auf einem p-Substrat eine 35-V-VFD-Treiberstufe zu realisieren. Der erste Pegelwandler besteht aus MN1/MN2 plus Widerständen. Die Schaltung benötigt noch die invertierte hohe Spannung. Diese könnte durch Inversion des Logiksignals mit Hilfe des darauffolgenden zweiten Pegelwandlers erzeugt werden. Es ist jedoch einfacher, die Inversion an der Hochspannungsseite durch direktes Treiben des "Schutztransistors" zu erreichen. Der Inverter und der Schalttransistor können dann entfallen. Dies führt zu der aus MN3 mit den Widerständen bestehenden Struktur. Schließlich kann MP1 im Rahmen der Erfin dung als Schalttransistor betrachtet werden. Die zugehörige Schutzstruktur ist die Kaskode mit MP2-MP4. Statt Q41 könnte auch ein Widerstand verwendet werden (wegen des schnelleren Ausschaltens bietet jedoch die aktive Last Q41 für praktische Anwendungen des VDF-Treibers Vorteile).
Q41 könnte durch einen gesonderten Pegelwandler getrieben werden (mit gleicher Polarität wie MN3/Widerstände). Dies würde jedoch die Komplexität erhöhen. Daher wird der Pegelwandler MN3/ Widerstände zweifach genutzt. Die Verwendung des gleichen Pegelwandlers für zwei Zwecke (Treiben von Q41 und Vorspannung für die Kaskoden MP2-MP4) führt am Ausgang O4 auf VPP zu einem Konflikt. MP5, als Diode geschaltet, dient zur Entkopplung.
Schließlich sind die beiden Pegelwandler MN1/MN2/Widerstände und MN3/Widerstände über Q42 gekoppelt. Q42 kann als "Subschaltung" betrachtet werden (dieses Mal als Emitterfolger geschaltet statt als Darlington-Stufe). Wenn statt DMN2 der Punkt 43 verwendet wird, wird eine geeignete mittlere Spannung verwendet statt des vollen Hubs VSS/VPP.
Die Schaltung funktioniert folgendermaßen:
Wird an den Eingang 41 eine Steuerspannung Vin = 5 V angelegt (VSS = 0 V), so wird der Schalttransistor MN1 und demzufolge auch der Schutztransistor MN2 leitend. Der Transistor MN2 (und der Transistor MN3) ist dem Transistor aus Fig. 1C ähnlich und unterscheidet sich von diesem dadurch, daß p&supmin; -Halbleitermaterial statt n&supmin; -Halbleitermaterial usw. verwendet wurde. Die Spannung am Gate GMN3 nimmt auf ungefähr VSS ab, so daß der Transistor MN3 sperrt. Die Spannung am Verbindungspunkt 42 nimmt auf etwa VPP/8 ab, wiedergegeben durch das Widerstandsverhältnis
Die Spannung am Verbindungspunkt 43 nimmt etwa bis VPP - 10 V ab, ebenfalls wiedergegeben durch ein Widerstandsverhältnis
Der bipolare Transistor Q42 wird leitend, und die Spannung am Verbindungspunkt 45 wird VPP - 10 V + VBE betragen, wobei VBE die Basis-Emitterspannung von Q42 ist. Die Transistoren MP1 und MP2 sind jetzt leitend, ebenso wie die Transistoren MP3 und MP4, deren Gates GMP3 und GMP4 dasselbe Potential haben wie das Gate GMP2, da Transistor MN3 sperrt, wie oben beschrieben. Da die Transistoren MP1-MP4 leiten, wird der Ausgang 04 abhängig von der Last auf eine Spannung von ungefähr VPP gebracht. Es ist wichtig, dafür zu sorgen, daß weder an den Gates noch an den Drains und Sources von MP1, MP2, MP3 und MP4 Spannungsdifferenzen von mehr als 10 V auftreten. Deshalb sind auch keine Durchbrüche in diesem Zustand zu erwarten. Auch Transistor Q41 sperrt, weil der Emitter und die Basis BQ41 die gleiche Spannung haben. Vom Ausgang 04 fließt kein Strom in die Widerstandskette R45, R46 und R47, da der als Diode geschaltete Transistor MP5 in Sperrichtung gepolt ist. Am Ausgang 04 kann eine Last (hier durch einem Widerstand RL und eine Kapazität CL dargestellt) angeschlossen sein. Diese Last kann zum Beispiel ein Vakuum-Fluoreszenzanzeigeelement sein, das über die Transistoren MP1-MP4 mit Strom versorgt wird.
Wird die Steuerspannung am Eingang 41 auf 0 V zurückgesetzt, so sperrt der Transistor MN1, und die Spannung am Gate GMN3 steigt auf VPP an. Der Transistor MN3 wird leitend, und es wird ein Strom durch den Spannungsteiler R44-R48 und die "Diode" MP5 fließen. Das Gate GMP1 des Transistors MP1 liegt an VPP, so daß der Transistor MP1 sperrt. Transistor Q42 sperrt, weil die Spannung am Emitter, der mit dem Punkt 45 verbunden ist, niedriger ist als die Basisspannung, die Vpp beträgt. Der Spannungsteiler R44-R48 ist so dimensioniert, daß zwischen Source und Drain jedes der Transistoren MP1, MP2, MP3 und MP4 eine Spannung von < 10 V erhalten bleibt. Dadurch wird in jedem Transistor Spannungsbelastung vermieden. Durchbrüche von Sources und Drains im Substrat treten nicht auf, da jeder Transistor in einer eigenen n&supmin; -Wanne liegt, die elektrisch mit der jeweiligen Source verbunden ist.
Die Basis von Transistor Q41 liegt auf ungefähr VSS = 0 Volt. Der durch den Widerstand R48 fließende Strom erzeugt einen Spannungsanstieg zwischen der Basis und dem Emitter des Transistors Q41, der deshalb leitend wird und den Ausgang 04 ungefähr VSS + VBE zieht.
Die Erfindung beschränkt sich nicht auf die vorstehend beschriebenen Ausführungsbeispiele. Beispielsweise könnten die parasitären Transistoren so ausgeführt sein, daß sie Polysilicium-Gates oder Aluminium-Gates haben.

Claims

1. Auf einem Halbleitersubstrat integrierte Schaltung mit einer ersten und zweiten Versorgungsspannungsklemme (VDD, VEE, VSS, VPP) zum Anschließen einer relativ hohen Spannung und mit einer Eingangs- und einer Ausgangsklemme (Vin, Vout) wobei auch ein Schalttransistor (T1, P31, MN1), ein Schutztransistor (T2, P33, MN2) und eine Subschaltung (T3, Q31, T4, Q32, R1, R31, R2, R32, R3, R33) vorgesehen sind, wobei das Gate des Schalttransistors (T1, P31, MN1) mit der Eingangsklemme (Vin) verbunden ist, die Source des Schalttransistors (T1, P31, MN1) mit der ersten Versorgungsspannungsklemme (VDD) verbunden ist und die Drain des Schalttransistors (T1, P31, MN1) mit der Source des Schutztransistors (T2, P33, MN2) gekoppelt ist, so daß der Schalttransistor und der Schutztransistor in Reihe geschaltet sind, und die Drain des Schutztransistors (T2, P33, MN2) über die Subschaltung (T3, Q31, T4, Q32, R1, R31, R2, R32, R3, R33) mit der zweiten Versorgungsspannungsklemme verbunden ist, um im Betrieb ein Signal für die Subschaltung abzugeben, wobei ein Ausgang der Subschaltung mit der Ausgangsklemme verbunden ist und das Gate des Schutztransistors (T2, P33, MN2) ausgebildet ist, um eine Festspannung zu empfangen, dadurch gekennzeichnet, daß das Gate des Schutztransistors (T2, P33, MN2) mit der zweiten Versorgungsspannungsklemme (VEE) verbunden ist und das Gate des Schutztransistors (T2, P33, MN2) auf einer Feldoxidschicht (FO1) der integrierten Schaltung zum Begrenzen der Spannung an der Drain des Schalttransistors (T1, P31, MN1) angeordnet ist.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Schalttransistor mit einer erweiterten Drain versehen ist.

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schutztransistor mit einer erweiterten Drain und einer erweiterten oder normalen Source versehen ist.

4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schaltung einen dritten Transistor (P32) umfaßt, der in Reihe zwischen dem Schalttransistor (P31) und dem Schutztransistor (P33) angeordnet ist und dessen Steuerelektrode auf eine Festspannung (VC) gelegt ist, die zwischen der Gatespannung des Schutztransistors und der ersten Versorgungsspannung (VDD) liegt.

5. Integrierte Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß der Schalttransistor (P31), der Schutztransistor (P33) und dritte Transistor (P32) p-Kanal- MOS-Transistoren sind, wobei der p&spplus;-Drainanschluß des dritten Transistors (P32) in einer p&supmin; -Wanne liegt, die sich bis zum p-Kanal unter dem Gate erstreckt.

6. Integrierte Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Subschaltung einen Widerstand (R1, R31, R2, R32, R3, R33) enthält.

7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Subschaltung eine Stromverstärkerschaltung (T3, Q31, T4, Q32) enthält.

8. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Stromverstärkerschaltung eine Emitterfolgerschaltung ist.

9. Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Emitterfolgerschaltung zwei vertikale integrierte bipolare Transistoren (T3, Q31, T4, Q32) enthält, die ein Darlington-Paar bilden.

10. Integrierte Schaltung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Drainanschluß des Schutztransistors (T2, P33) über eine Reihenschaltung aus zumindest zwei Widerständen (R1, R31, R2, R32) mit der zweiten Versorgungsspannungsklemme (VEE) verbunden ist, wobei die Basis eines bipolaren Transistors (T3, Q31) mit der Verbindung der Reihenschaltung und des Drainanschlusses verbunden ist und der Emitter mit der Verbindung eines ersten und eines zweiten Widerstandes der Reihenschaltung und mit dem Ausgang verbunden ist.

11. Integrierte Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Basis eines zweiten bipolaren Transistors (T4, Q32) mit dem Emitter des ersten bipolaren Transistors (T3, Q31) verbunden ist und der Emitter des zweiten Transistors (T4, Q32) mit der Verbindung des zweiten und eines dritten Widerstandes (R2, R32, R3, R33) verbunden ist und den Ausgang der Schaltung bildet.

12. Integrierte Schaltung nach einem der Ansprüche 8, 9, 10 oder 11, dadurch gekennzeichnet, daß der bipolare Transistor oder die bipolaren Transistoren (T3, Q31, T4, Q32) in einer jeweiligen p&supmin; -Wanne in n&supmin; -Halbleitermaterial gebildet worden sind, wobei der Basisanschluß von einem p&spplus;-Gebiet und der Emitter von einem n&spplus;-Gebiet in der p&supmin;-Wanne gebildet wird und wobei der Kollektor des Transistors (T3, Q31, T4, Q32) aus n&supmin; -Material hergestellt wird.

13. Integrierte Schaltung nach einem der Ansprüche 10, oder 11, dadurch gekennzeichnet, daß die Widerstände (R1, R31, R2, R32, R3, R33) als p&supmin;-Wanne im n&supmin; - Material gebildet worden sind.

14. Integrierte Schaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Drain und die Source des Schutztransistors (T2, P33) von p&supmin;-Wannen in n&supmin; - Material gebildet werden, wobei in den p&supmin;-Wannen p&spplus;-Gebiete zur Kontaktierung geformt worden sind.

15. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Subschaltung einen weiteren Schalttransistor (MN3) umfaßt, dessen Source mit der zweiten Versorgungsspannungsklemme (VSS) verbunden ist, dessen Gate mit der Drain des Schutztransistors (MN2) verbunden ist und dessen Drain mit der ersten aus einer in Reihe geschalteten Kaskode von weiteren Schutztransistoren (MP1, MP2, MP3, MP4) verbunden ist, wobei die Drain des letzten weiteren Schutztransistors (MP4) der Kaskode mit dem Ausgang verbunden ist, die Gates der Kaskode weiterer Schutztransistoren (MP1, MP2, MP3, MP4) über eine Reihenschaltung aus Widerständen (R44, R45, R46, R47) angeschlossen sind, der Ausgang mit dem Emitter eines Ausschalttransistors (Q41) verbunden ist, dessen Kollektor mit der ersten Versorgungsspannungsklemme (VSS) und dessen Basis, über einen Widerstand (R48), mit dessen Emitter und der Drain eines weiteren Transistors (GMP5) verbunden ist, dessen Source über die Reihenschaltung aus Widerständen (R44, R45, R46, R47) mit der zweiten Versorgungsspannungsklemme (VPP) verbunden ist, wobei die Basis des Ausschalttransistors (Q41) mit der Drain des weiteren Schalttransistors (MN3) verbunden ist, wobei die Reihenschaltung aus Widerständen (R44, R45, R46, R47) so dimensioniert ist, daß die Spannungen an den Drain-Gate-Übergängen und an den Drain-Source-Übergängen des weiteren Schalttransistors (MN3) und den weiteren Schutztransistoren (MP1, MP2, MP3, MP4) begrenzt werden.