DE4334515C1 - Verpolungsschutz für integrierte elektronische Schaltkreise in CMOS-Technik - Google Patents

Description

Die Erfindung betrifft einen Verpolungsschutz für in CMOS-Technik ausgeführte, monolithisch integrierte elektronische Schaltkreise und insbesondere auch einen Verpolungsschutz für CMOS-Bauelemente selbst.

Der Schutz von elektronischen Schaltkreiselementen gegen falsche Polung, z. B. falscher Anschluß an eine Batterie, ist von erheblicher Bedeutung, insbesondere in der Kraftfahrzeugelektronik, da bei einer Falschpolung die gesamte Schaltung zerstört werden kann und damit ein erheblicher Schaden verursacht wird.

Um die Folgen einer Falschpolung zu vermeiden, wird üblicherweise eine Diode eingebaut. Dies hat bei der Anwendung im Rahmen der CMOS-Technik den Nachteil, daß eine Diode nur in Verbindung mit einer "burried layer-Technik" integrierbar ist. Dies bedeutet jedoch zusätzlichen technischen Aufwand und somit erhöhte Kosten, die unbedingt zu vermeiden sind.

Aus der US 52 29 635 ist ferner eine Überspannungsschutzanordnung bekannt, die eine n-Kanal-MOS-Struktur enthält, die einen getrennten Strompfad für eine Entladung von Überspannungen beinhaltet. Der ESD-Schutz wird dabei durch den dem MOS-Transistor inhärenten npn-Bipolartransistor bewirkt.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen Verpolungsschutz anzugeben, der ohne zusätzliche technische Maßnahmen im Rahmen der herkömmlichen MOS- Technik erzielbar ist.

Die Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst. Zweckmäßige Weiterbildungen der Erfindungen sind Gegenstand der Unteransprüche.

Die Erfindung wird nachstehend anhand einer Ausführungsform in Verbindung mit den Fig. 1 bis 3 geschrieben.

Fig. 1 zeigt die Draufsicht auf die Verpolungsschutzanordnung eines p-Kanal-CMOS-Transistors nach der Erfindung,

Fig. 2 zeigt den Schnitt längs der Linie A-A in Fig. 1, und

Fig. 3 zeigt das Ersatzschaltbild der Anordnung nach Fig. 1.

Fig. 1 zeigt das Substrat 1, das entsprechend der meist verbreiteten Form der CMOS-Technik p-dotiert ist. In die Oberfläche des Substrats 1 ist die n-dotierte Wanne 2 eingelassen. Substrat 1 und Wanne 2 sind mit einer in Fig. 1 nicht gezeigten Isolierschicht abgedeckt, in der die erforderlichen Anschlußöffnungen für die darunter liegenden aktiven Zonen ausgespart sind. In der Wanne 2 sind auf herkömmliche Weise die Drain-Zone 3 und die Source-Zone 5 erzeugt. Zwischen beiden liegt die Gate-Elektrode 4 aus z. B. Polysilizium. An die Source-Zone 5 schließt sich an der von der Gate-Elektrode 4 abgewendeten Seite der Teilbereich 51 an, der bis zum n⁺-dotierten Wannenteil 6 reicht. Die Bezugsziffern 7, 8, 9 und 10 stehen für die jeweiligen Metallanschlußkontakte an den entsprechenden Zonen. Die Source-Zone 5 ist niederohmig an der positiven Versorgungsspannung VDD angeschlossen und an der Drain-Zone 3 liegen die Eingänge es der zu schützenden Schaltung.

Fig. 2 zeigt die Struktur nach Fig. 1 im Schnitt längs der Linie A-A.

In das p-dotierte Substrat 1 ist die n-dotierte Wanne 2 auf herkömmliche Weise eingelassen. Die Oberfläche des Substrats, der Drain-Zone 3, der Source-Zone 5, sowie der hochdotierte Wannenteil 6 sind mit einer Isolierschicht 11 aus z. B. Siliziumdioxid abgedeckt, wobei Anschlußöffnungen in der Isolierschicht 11 für die entsprechenden Anschlußkontakte ausgespart sind, in denen dann der Drain- Kontakt 9, der Source-Kontakt 8 und der Kontakt 7, der den als Widerstand wirkenden Teilbereich 51 zusammen mit dem Wannenteil 6 an die Versorgungsspannung VDD anschließt, angeordnet sind. Über dem Gate-Oxid 12 liegt die Gate- Elektrode 4, die ebenfalls von der Isolierschicht 11 abgedeckt ist.

In dem Ersatzschaltbild nach Fig. 3 liegt der p-Kanal- Transistor ft mit seiner source-Drain-Strecke zwischen der Versorgungsspannung VDD und der zu schützenden Schaltung. Zwischen der Versorgungsspannung VDD und der Masse liegt ferner der parasitäre, aus der Source-Zone 5 (= Collector), der n-Wanne 2 als Basis und dem Substrat 1 (= Emitter) gebildete pnp-Transistor pt. Zwischen der Basis, (n-Wanne 2) und der Versorgungsspannung VDD liegt ferner der Widerstand R.

In der Fig. 3 sind weitere parasitäre Transistoren gestrichelt eingezeichnet.

Der in den Fig. 1 bis 3 dargestellte p-Kanal-CMOS- Transistor liegt in einer n-Wanne, die normalerweise an die positive Versorgungsspannung gelegt ist. Bei Verpolung bildet die n-Wanne 2 zum Substrat 1 hin eine in Durchlaßrichtung gepolte Diode, die derart viel Strom ziehen kann, daß eine thermische Zerstörung stattfindet. Nachdem in einer CMOS-Schaltung im Normalbetrieb (Sperrichtung) über die n-Wanne nur ein sehr kleiner Strom fließt (<1 nA), kann diese über einen Widerstand an die Versorgungsspannung VDD gelegt werden. Der Widerstand sollte dabei so groß sein, daß er im Verpolungsfall den über die Wanne fließenden Strom begrenzt. Voraussetzung ist dabei, daß der aus dem Source-Gebiet als Kollektor, der n- Wanne als Basis und dem Substrat als Emitter bestehende parasitäre pnp-Transistor eine ausreichend kleine Stromverstärkung besitzt und daß der Stromfluß durch den Widerstand und nicht durch die Stromverstärkung des Transistors bestimmt wird. Diese Bedingung ist stets dann erfüllt, wenn die Stromverstärkung kleiner eins ist (B<1). Voraussetzung dafür ist, daß das Verhältnis der Fläche des Source-Gebietes unter Einbeziehung der Fläche des zusätzlichen Widerstandes R zur Fläche der n-Wanne kleiner als 0,5 ist.

Der Widerstand R kann auch ein mitintegrierter, nicht in der Wanne eingelassener, entsprechend dimensionierter Polysiliziumstreifen sein. In diesem besonderen Fall geht in das zu berücksichtigende Flächenverhältnis nur die Fläche der p-leitenden Source-Zone ein.

Ein anderes Problem bei Halbleiterbauelementen ist der Schutz gegen elektrostatische Entladung, die ebenfalls zu Zerstörungen des Bauelements führt. ESD-geschützte Bauelemente müssen auch den obengenannten Bedingungen entsprechen. Der oben genannte parasitäre pnp-Transistor wirkt dann als ESD-Schutzstruktur. Ein Shunt-Widerstand, der den Einsatzstrom des Vierschichters bestimmt, muß so dimensioniert sein, daß das Zünden weit oberhalb des Betriebsstromes erfolgt.

Als Überspannungsschutz können über den Anschlußkontakt 7 des Wannenteils 6 Überspannungsschutzelemente integriert sein, wie z. B. eine Z-Diode, ein Thyristor oder ein Feldoxidtransistor, dessen Schaltschwelle durch die Feldoxiddicke eingestellt werden kann.

Der große Vorteil der vorliegenden Erfindung liegt darin, daß sie als Verpolungsschutz bzw. Schutzstruktur gegen elektrostatische Entladung ohne zusätzlichen Flächenbedarf, einsetzbar ist, da beide Strukturen quasi immanent ausgebildet werden können.

Diese Flächenersparnis ist von großer Bedeutung. Sie wird noch erhöht dadurch, daß es möglich ist, mehrere n- Wannengebiete über einen Widerstand an die Versorgungsspannung zu legen.

Um eine konstante Stromversorgung zu gewährleisten, kann das Gate des p-Kanal-Transistors an eine stabilisierte Spannung gelegt werden, die niedriger als die Versorgungsspannung ist. Ebenso ist es möglich, das Gate des p-Kanal-Transistors mit der negativen Versorgungsspannung zu verbinden.

Claims (7)

1. Verpolschutzanordnung für CMOS-Bauelemente

• - mit einem Substrat (1) des einen Leitfähigkeitstyps,
• - einer von der einen Hauptfläche aus in das Substrat eingelassenen Wanne (2) vom entgegengesetzten Leitfähigkeitstyp und
• - mit in der Wanne (2) eingelassener Source-Zone (5) und Drain-Zone (3) vom Substratleitungstyp, dadurch gekennzeichnet,

daß die Source-Zone (5) niederohmig an der positiven Versorgungsspannung (VDD) liegt, daß an der Drain-Zone (3) die Eingänge der zu schützenden Schaltungen liegen, daß die Wanne (2) über einen Widerstand (R) an der Versorgungsspannung (VDD) liegt, der so dimensioniert ist, daß er bei Falschpolung den Wannenstrom auf einen Minimalwert begrenzt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (1) p-dotiert ist.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Widerstand (R) als Teilbereich (51) der Drain-Zone (3) ausgebildet ist, wobei das Verhältnis der Gesamtwiderstandsfläche aus Source-Zone (5) und Teilbereich (51) zur Wannenfläche kleiner 0,5 ist.

4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Widerstand (R) aus Polysilizium besteht.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet daß mehrere Wannen (2) über den Widerstand (R) an der Versorgungsspannung (VDD) angeschlossen sind.

6. Anordnung nach einen der obigen Ansprüche, dadurch gekennzeichnet, daß über den Anschlußkontakt (7) des Wannenteils (6) zusätzlich Überspannungsschutzelemente angeschlossen sind.