JPH0537325A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0537325A JPH0537325A JP3194102A JP19410291A JPH0537325A JP H0537325 A JPH0537325 A JP H0537325A JP 3194102 A JP3194102 A JP 3194102A JP 19410291 A JP19410291 A JP 19410291A JP H0537325 A JPH0537325 A JP H0537325A
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- analog
- gate
- semiconductor integrated
- integrated circuit
- processing circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 複数のアナログ信号を択一的に選択してアナ
ログ処理回路へ入力する場合に、他のアナログ信号を遮
断しているトランスミッションゲートからの漏れ電流が
アナログ処理回路に流れ込まないようにする。 【構成】 半導体集積回路Ａの信号入力端子7a (7b…7
n) とアナログ処理回路８との間に、トランスミッショ
ンゲート10a(10b …10n)と9a (9b…9n) との直列回路を
介装させ、トランスミッションゲート10a(10b …10n)と
9a (9b…9n) との共通接続部を、プルダウントランジス
タ11a(11b…11n)を介して接地電位6a (6b…6n) に接続
する。
ログ処理回路へ入力する場合に、他のアナログ信号を遮
断しているトランスミッションゲートからの漏れ電流が
アナログ処理回路に流れ込まないようにする。 【構成】 半導体集積回路Ａの信号入力端子7a (7b…7
n) とアナログ処理回路８との間に、トランスミッショ
ンゲート10a(10b …10n)と9a (9b…9n) との直列回路を
介装させ、トランスミッションゲート10a(10b …10n)と
9a (9b…9n) との共通接続部を、プルダウントランジス
タ11a(11b…11n)を介して接地電位6a (6b…6n) に接続
する。
Description
【０００１】
【産業上の利用分野】本発明は複数のアナログ信号を択
一的に選択してアナログ処理回路へ入力する半導体集積
回路に関するものである。
一的に選択してアナログ処理回路へ入力する半導体集積
回路に関するものである。
【０００２】
【従来の技術】図１は、この種の従来の半導体集積回路
の回路図である。異なるアナログ信号を各別に入力する
外付回路の複数のアナログ信号入力端子1a (1b…1n)
は、抵抗2a (2b…2n) を介して半導体集積回路Ａの信号
入力端子7a(7b…7n) と接続される。抵抗2a (2b…2n)
と信号入力端子7a (7b…7n) との接続部はアノードを抵
抗2a (2b…2n) と接続しているダイオード3a (3b…3n)
を介して電源4a (4b…4n) と接続され、カソードを抵抗
2a (2b…2n) と接続しているダイオード5a (5b…5n) を
介して接地電位６と接続される。
の回路図である。異なるアナログ信号を各別に入力する
外付回路の複数のアナログ信号入力端子1a (1b…1n)
は、抵抗2a (2b…2n) を介して半導体集積回路Ａの信号
入力端子7a(7b…7n) と接続される。抵抗2a (2b…2n)
と信号入力端子7a (7b…7n) との接続部はアノードを抵
抗2a (2b…2n) と接続しているダイオード3a (3b…3n)
を介して電源4a (4b…4n) と接続され、カソードを抵抗
2a (2b…2n) と接続しているダイオード5a (5b…5n) を
介して接地電位６と接続される。
【０００３】信号入力端子7a (7b…7n) はトランスミッ
ションゲート9a (9b…9n) を介してアナログ処理回路８
の入力側と接続される。抵抗2a (2b…2n) とダイオード
3a (3b…3n) と、電源4a (4b…4n) と、ダイオード5a
(5b…5n) と接地電位6a (6b…6n) とにより、所定電位
にクランプするクランプ回路を構成している。なお、電
源4a，4b…4nは同一電源であり、接地電位6a，6b…6nは
同一電位である。
ションゲート9a (9b…9n) を介してアナログ処理回路８
の入力側と接続される。抵抗2a (2b…2n) とダイオード
3a (3b…3n) と、電源4a (4b…4n) と、ダイオード5a
(5b…5n) と接地電位6a (6b…6n) とにより、所定電位
にクランプするクランプ回路を構成している。なお、電
源4a，4b…4nは同一電源であり、接地電位6a，6b…6nは
同一電位である。
【０００４】次にこの半導体集積回路の動作を説明す
る。いま、アナログ信号入力端子1a (1b…1n) に外部か
らアナログ信号が入力されると、抵抗2a (2b…2n) と、
ダイオード3a (3b…3n) と、電源4a (4b…4n) とからな
るクランプ回路により、入力されたアナログ信号の電圧
が半導体集積回路Ａの電源電圧以上にならないように、
また抵抗2a (2b…2n) とダイオード5a (5b…5n) と、接
地電位6a (6b…6n) とからなるクランプ回路により半導
体集積回路Ａの接地電位以下にならないように補正し
て、信号入力端子7a (7b…7n) を介してトランスミッシ
ョンゲート9a (9b…9n) の入力側へ与える。
る。いま、アナログ信号入力端子1a (1b…1n) に外部か
らアナログ信号が入力されると、抵抗2a (2b…2n) と、
ダイオード3a (3b…3n) と、電源4a (4b…4n) とからな
るクランプ回路により、入力されたアナログ信号の電圧
が半導体集積回路Ａの電源電圧以上にならないように、
また抵抗2a (2b…2n) とダイオード5a (5b…5n) と、接
地電位6a (6b…6n) とからなるクランプ回路により半導
体集積回路Ａの接地電位以下にならないように補正し
て、信号入力端子7a (7b…7n) を介してトランスミッシ
ョンゲート9a (9b…9n) の入力側へ与える。
【０００５】トランスミッションゲート9a (9b…9n) は
ゲート信号Ga (Gb…Gn) が「Ｌ」レベルになるとオフし
て、信号入力端子7a (7b…7n) に入力されているアナロ
グ信号がアナログ処理回路８へ入力されることがない。
ところで、例えばトランスミッションゲート9bのゲート
信号Gbのみを「Ｈ」レベルにすると、トランスミッショ
ンゲート9bがオンし、信号入力端子7bに入力されている
アナログ信号のみがアナログ処理回路８へ入力されて、
アナログ処理され、アナログ処理したデータがアナログ
処理回路８から出力される。
ゲート信号Ga (Gb…Gn) が「Ｌ」レベルになるとオフし
て、信号入力端子7a (7b…7n) に入力されているアナロ
グ信号がアナログ処理回路８へ入力されることがない。
ところで、例えばトランスミッションゲート9bのゲート
信号Gbのみを「Ｈ」レベルにすると、トランスミッショ
ンゲート9bがオンし、信号入力端子7bに入力されている
アナログ信号のみがアナログ処理回路８へ入力されて、
アナログ処理され、アナログ処理したデータがアナログ
処理回路８から出力される。
【０００６】更に別のタイミングで適宜のゲート信号を
逐次「Ｈ」レベルにすることにより、異なるアナログ信
号がアナログ処理回路８へ逐次入力されてアナログ処理
され、アナログ処理したデータが出力される。
逐次「Ｈ」レベルにすることにより、異なるアナログ信
号がアナログ処理回路８へ逐次入力されてアナログ処理
され、アナログ処理したデータが出力される。
【０００７】
【発明が解決しようとする課題】ところで、従来の半導
体集積回路は、例えば信号入力端子7bに入力されたアナ
ログ信号をアナログ処理回路８へ入力しているときに、
信号入力端子7aに入力されたアナログ信号に半導体集積
回路Ａの電源電圧以上の電圧が加わると、ダイオード3a
により接触電位が発生しトランスミッションゲート9aの
入力側電位が若干高くなる。
体集積回路は、例えば信号入力端子7bに入力されたアナ
ログ信号をアナログ処理回路８へ入力しているときに、
信号入力端子7aに入力されたアナログ信号に半導体集積
回路Ａの電源電圧以上の電圧が加わると、ダイオード3a
により接触電位が発生しトランスミッションゲート9aの
入力側電位が若干高くなる。
【０００８】このとき、トランスミッションゲート9aの
Ｐチャネルトランジスタの反転ゲート信号#Ga はクラン
プ回路の電源４の電圧と同電位となっているから、トラ
ンスミッションゲート9aの入力側電位がゲート電位より
高くなって、Ｐチャネルトランジスタが僅かにオンして
漏れ電流が生じ、それがアナログ処理回路８へ流れ込ん
で、アナログ処理回路８に入力しているアナログ信号に
重畳して、アナログ処理後のデータに誤差が生じる。
Ｐチャネルトランジスタの反転ゲート信号#Ga はクラン
プ回路の電源４の電圧と同電位となっているから、トラ
ンスミッションゲート9aの入力側電位がゲート電位より
高くなって、Ｐチャネルトランジスタが僅かにオンして
漏れ電流が生じ、それがアナログ処理回路８へ流れ込ん
で、アナログ処理回路８に入力しているアナログ信号に
重畳して、アナログ処理後のデータに誤差が生じる。
【０００９】また、これとは反対に信号入力端子7aに入
力しているアナログ信号に接地電位6a以下の電圧が加わ
ると、ダイオード5aの接触電位によりトランスミッショ
ンゲート9aの入力側電位が低くなって、この場合はＮチ
ャネルトランジスタが僅かにオンして漏れ電流が生じ、
それがアナログ処理回路８へ流れ込んで、アナログ処理
後のデータに誤差が生じるという問題がある。本発明は
斯かる問題に鑑み、アナログ信号を選択するスイッチ素
子に漏れ電流が生じてもアナログ処理回路に流入するこ
とがない半導体集積回路を提供することを目的とする。
力しているアナログ信号に接地電位6a以下の電圧が加わ
ると、ダイオード5aの接触電位によりトランスミッショ
ンゲート9aの入力側電位が低くなって、この場合はＮチ
ャネルトランジスタが僅かにオンして漏れ電流が生じ、
それがアナログ処理回路８へ流れ込んで、アナログ処理
後のデータに誤差が生じるという問題がある。本発明は
斯かる問題に鑑み、アナログ信号を選択するスイッチ素
子に漏れ電流が生じてもアナログ処理回路に流入するこ
とがない半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体集積
回路は、アナログ信号を処理するアナログ処理回路の前
段に、直列接続された第１スイッチ素子及び第２スイッ
チ素子を設け、この第１スイッチ素子及び第２スイッチ
素子の共通接続部を第３スイッチ素子及び／又は第４ス
イッチ素子を介して第１電位及び／又は第２電位に接続
する構成にする。
回路は、アナログ信号を処理するアナログ処理回路の前
段に、直列接続された第１スイッチ素子及び第２スイッ
チ素子を設け、この第１スイッチ素子及び第２スイッチ
素子の共通接続部を第３スイッチ素子及び／又は第４ス
イッチ素子を介して第１電位及び／又は第２電位に接続
する構成にする。
【００１１】
【作用】直列接続された第１スイッチ素子及び第２スイ
ッチ素子がともにオフ（オン）しているとき、第３スイ
ッチ素子及び／又は第４スイッチ素子がオン（オフ）す
る。第１スイッチ素子及び第２スイッチ素子がともにオ
ンすると、アナログ信号が選択され、選択されたアナロ
グ信号がアナログ処理回路へ入力される。第３スイッチ
素子及び／又は第４スイッチ素子がオンすると、第１ス
イッチ素子及び第２スイッチ素子の共通接続部が第１電
位及び／又は第２電位と接続され、共通接続部側に流れ
込んだ漏れ電流は第３スイッチ素子及び／又は第４スイ
ッチ素子を介して第１電位及び／又は第２電位側へ流入
する。よって、アナログ信号を選択する第１スイッチ素
子及び第２スイッチ素子の共通接続部に流れ込んだ漏れ
電流がアナログ処理回路へ流入することがない。
ッチ素子がともにオフ（オン）しているとき、第３スイ
ッチ素子及び／又は第４スイッチ素子がオン（オフ）す
る。第１スイッチ素子及び第２スイッチ素子がともにオ
ンすると、アナログ信号が選択され、選択されたアナロ
グ信号がアナログ処理回路へ入力される。第３スイッチ
素子及び／又は第４スイッチ素子がオンすると、第１ス
イッチ素子及び第２スイッチ素子の共通接続部が第１電
位及び／又は第２電位と接続され、共通接続部側に流れ
込んだ漏れ電流は第３スイッチ素子及び／又は第４スイ
ッチ素子を介して第１電位及び／又は第２電位側へ流入
する。よって、アナログ信号を選択する第１スイッチ素
子及び第２スイッチ素子の共通接続部に流れ込んだ漏れ
電流がアナログ処理回路へ流入することがない。
【００１２】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図２は本発明に係る半導体集積回路の構成を示
す回路図である。異なるアナログ信号を各別に入力する
外付回路のアナログ信号入力端子1a (1b…1n) は抵抗2a
(2b…2n) を介して半導体集積回路Ａの信号入力端子7a
(7b…7n) と接続される。抵抗2a (2b…2n) と信号入力
端子7a (7b…7n) との接続部は、アノードを抵抗2a (2b
…2n) と接続しているダイオード3a (3b…3n) を介して
電源4a (4b…4n)と接続され、カソードを抵抗2a (2b…2
n) と接続しているダイオード5a (5b…5n) を介して接
地電位6a (6b…6n) と接続される。
述する。図２は本発明に係る半導体集積回路の構成を示
す回路図である。異なるアナログ信号を各別に入力する
外付回路のアナログ信号入力端子1a (1b…1n) は抵抗2a
(2b…2n) を介して半導体集積回路Ａの信号入力端子7a
(7b…7n) と接続される。抵抗2a (2b…2n) と信号入力
端子7a (7b…7n) との接続部は、アノードを抵抗2a (2b
…2n) と接続しているダイオード3a (3b…3n) を介して
電源4a (4b…4n)と接続され、カソードを抵抗2a (2b…2
n) と接続しているダイオード5a (5b…5n) を介して接
地電位6a (6b…6n) と接続される。
【００１３】信号入力端子7a (7b…7n) は第１トランス
ミッションゲート10a(10b …10n)とトランスミッション
ゲート9a (9b…9n) との直列回路を介して、アナログ信
号を例えばアナログ／デジタル変換する等のアナログ処
理するアナログ処理回路８の入力側と接続されている。
アナログ処理回路８はアナログ信号をアナログ処理した
データを出力するようになっている。
ミッションゲート10a(10b …10n)とトランスミッション
ゲート9a (9b…9n) との直列回路を介して、アナログ信
号を例えばアナログ／デジタル変換する等のアナログ処
理するアナログ処理回路８の入力側と接続されている。
アナログ処理回路８はアナログ信号をアナログ処理した
データを出力するようになっている。
【００１４】前記第１トランスミッションゲート10a(10
b …10n)と第２トランスミッションゲート9a (9b…9n)
との共通接続部はＮチャネルのプルダウントランジスタ
11a(11b …11n)を介して接地電位6a (6b…6n) と接続さ
れる。
b …10n)と第２トランスミッションゲート9a (9b…9n)
との共通接続部はＮチャネルのプルダウントランジスタ
11a(11b …11n)を介して接地電位6a (6b…6n) と接続さ
れる。
【００１５】第１トランスミッションゲート10a(10b …
10n)のＮチャネルトランジスタのゲート及び第２トラン
スミッションゲート9a (9b…9n) のＮチャネルトランジ
スタのゲートにはゲート信号Ga (Gb…Gn) が入力され
る。第１トランスミッションゲート10a(10b …10n)のＰ
チャネルトランジスタのゲート、第２トランスミッショ
ンゲート9a (9b…9n) のＰチャネルトランジスタのゲー
ト及びプルダウントランジスタ11a(11b …11n)のゲート
には、ゲート信号Ga (Gb…Gn) を反転した反転ゲート信
号#Ga(#Gb …#Gn)が入力される。
10n)のＮチャネルトランジスタのゲート及び第２トラン
スミッションゲート9a (9b…9n) のＮチャネルトランジ
スタのゲートにはゲート信号Ga (Gb…Gn) が入力され
る。第１トランスミッションゲート10a(10b …10n)のＰ
チャネルトランジスタのゲート、第２トランスミッショ
ンゲート9a (9b…9n) のＰチャネルトランジスタのゲー
ト及びプルダウントランジスタ11a(11b …11n)のゲート
には、ゲート信号Ga (Gb…Gn) を反転した反転ゲート信
号#Ga(#Gb …#Gn)が入力される。
【００１６】次にこのように構成した半導体集積回路Ａ
の動作を説明する。いま、アナログ信号入力端子1a (1b
…1n) に外部からアナログ信号が入力されると、抵抗2a
(2b…2n) と、ダイオード3a (3b…3n) と、電源4a (4b
…4n) とからなるクランプ回路により、入力されたアナ
ログ信号の電圧が半導体集積回路Ａの電源の電圧以上に
ならないように、また抵抗2a (2b…2n) と、ダイオード
5a (5b…5n) と、接地電位6a (6b…6n) とからなるクラ
ンプ回路により半導体集積回路Ａの接地電圧以下になら
ないように補正して、信号入力端子7a (7b…7n) を介し
トランスミッションゲート10a(10b …10n)の入力側へ与
える。
の動作を説明する。いま、アナログ信号入力端子1a (1b
…1n) に外部からアナログ信号が入力されると、抵抗2a
(2b…2n) と、ダイオード3a (3b…3n) と、電源4a (4b
…4n) とからなるクランプ回路により、入力されたアナ
ログ信号の電圧が半導体集積回路Ａの電源の電圧以上に
ならないように、また抵抗2a (2b…2n) と、ダイオード
5a (5b…5n) と、接地電位6a (6b…6n) とからなるクラ
ンプ回路により半導体集積回路Ａの接地電圧以下になら
ないように補正して、信号入力端子7a (7b…7n) を介し
トランスミッションゲート10a(10b …10n)の入力側へ与
える。
【００１７】トランスミッションゲート10a(10b …10n)
及び9a (9b…9n) はゲート信号Ga (Gb…Gn) が「Ｌ」レ
ベルになるとオフして、信号入力端子7a (7b…7n)に入
力されているアナログ信号をアナログ処理回路８へ入力
することがない。
及び9a (9b…9n) はゲート信号Ga (Gb…Gn) が「Ｌ」レ
ベルになるとオフして、信号入力端子7a (7b…7n)に入
力されているアナログ信号をアナログ処理回路８へ入力
することがない。
【００１８】ところで、例えばトランスミッションゲー
ト10b,9bのゲート信号Gbのみを「Ｈ」レベルにすると、
トランスミッションゲート10b 及び9bがオンし、プルダ
ウントランジスタ11b がオフして信号入力端子7bに入力
されているアナログ信号のみがアナログ処理回路８へ入
力され、アナログ処理される。同様に別のタイミングで
適宜のゲート信号を逐次「Ｈ」レベルにすることによ
り、異なるアナログ信号がアナログ処理回路８へ逐次入
力されてアナログ処理される。
ト10b,9bのゲート信号Gbのみを「Ｈ」レベルにすると、
トランスミッションゲート10b 及び9bがオンし、プルダ
ウントランジスタ11b がオフして信号入力端子7bに入力
されているアナログ信号のみがアナログ処理回路８へ入
力され、アナログ処理される。同様に別のタイミングで
適宜のゲート信号を逐次「Ｈ」レベルにすることによ
り、異なるアナログ信号がアナログ処理回路８へ逐次入
力されてアナログ処理される。
【００１９】そして、トランスミッションゲート10b,9b
がオンし、アナログ信号を択一的に選択しているとき
は、それ以外のトランスミッションゲートが全てオフ
し、ゲート信号Gbを除いた他のゲート信号Ga (…Gn) が
「Ｌ」レベルとなり、それによってプルダウントランジ
スタ11b を除いたプルダウントランジスタ11a(…11n)が
オンする。
がオンし、アナログ信号を択一的に選択しているとき
は、それ以外のトランスミッションゲートが全てオフ
し、ゲート信号Gbを除いた他のゲート信号Ga (…Gn) が
「Ｌ」レベルとなり、それによってプルダウントランジ
スタ11b を除いたプルダウントランジスタ11a(…11n)が
オンする。
【００２０】そのためトランスミッションゲート10a,9b
を除く他のトランスミッションゲート10a(…10n)と9a
(…9n) との共通接続部が接地電位６になり、信号入力
端子7a(…7n) とアナログ処理回路８との間が確実に切
離される。したがって、例えば信号入力端子7aに、半導
体集積回路Ａの電源の電圧以上の電圧が加わってダイオ
ード3aの接触電位によりトランスミッションゲート10a
の入力側電位が高くなった場合は、トランスミッション
ゲート10a が僅かにオンして漏れ電流が流れる。
を除く他のトランスミッションゲート10a(…10n)と9a
(…9n) との共通接続部が接地電位６になり、信号入力
端子7a(…7n) とアナログ処理回路８との間が確実に切
離される。したがって、例えば信号入力端子7aに、半導
体集積回路Ａの電源の電圧以上の電圧が加わってダイオ
ード3aの接触電位によりトランスミッションゲート10a
の入力側電位が高くなった場合は、トランスミッション
ゲート10a が僅かにオンして漏れ電流が流れる。
【００２１】しかしこの漏れ電流はオンしているプルダ
ウントランジスタ11a を通って接地電位6a側へ流れ、入
力側が接地電位6aにあるトランスミッションゲート9aは
完全にオフしているからトランスミッションゲート9aを
介してアナログ処理回路８へ流入することがない。それ
により、アナログ処理されたデータに誤差が生じること
がない。なお、同様にオフしている他のトランスミッシ
ョンゲートにおいても同様の動作をして、アナログ処理
回路８へ漏れ電流が流入しない。そのためアナログ信号
をアナログ処理したデータに誤差が生じない。
ウントランジスタ11a を通って接地電位6a側へ流れ、入
力側が接地電位6aにあるトランスミッションゲート9aは
完全にオフしているからトランスミッションゲート9aを
介してアナログ処理回路８へ流入することがない。それ
により、アナログ処理されたデータに誤差が生じること
がない。なお、同様にオフしている他のトランスミッシ
ョンゲートにおいても同様の動作をして、アナログ処理
回路８へ漏れ電流が流入しない。そのためアナログ信号
をアナログ処理したデータに誤差が生じない。
【００２２】図３は本発明に係る半導体集積回路の他の
実施例を示す回路図である。トランスミッションゲート
10a(10b …10n)とトランスミッションゲート9a (9b…9
n) との共通接続部は、プルアップトランジスタ12a(12b
…12n)を介して電源4a (4b…4n) と接続される。トラ
ンスミッションゲート10a(10b…10n)のＮチャネルトラ
ンジスタのゲートとトランスミッションゲート9a (9b…
9n) のＮチャネルトランジスタのゲートと、プルアップ
トランジスタ12a(12b …12n)のゲートとが共通接続され
て、ゲート信号Gaが入力される。
実施例を示す回路図である。トランスミッションゲート
10a(10b …10n)とトランスミッションゲート9a (9b…9
n) との共通接続部は、プルアップトランジスタ12a(12b
…12n)を介して電源4a (4b…4n) と接続される。トラ
ンスミッションゲート10a(10b…10n)のＮチャネルトラ
ンジスタのゲートとトランスミッションゲート9a (9b…
9n) のＮチャネルトランジスタのゲートと、プルアップ
トランジスタ12a(12b …12n)のゲートとが共通接続され
て、ゲート信号Gaが入力される。
【００２３】また、トランスミッションゲート10a(10b
…10n)のＰチャネルトランジスタのゲートと、トランス
ミッションゲート9a (9b…9n) のＰチャネルトランジス
タのゲートとが共通接続されて、反転ゲート信号#Ga(#G
b …#Gn)が入力される。それ以外の構成部分は図２に示
す半導体集積回路の構成部分と同様に構成されており、
同一構成部分には同符号を付している。
…10n)のＰチャネルトランジスタのゲートと、トランス
ミッションゲート9a (9b…9n) のＰチャネルトランジス
タのゲートとが共通接続されて、反転ゲート信号#Ga(#G
b …#Gn)が入力される。それ以外の構成部分は図２に示
す半導体集積回路の構成部分と同様に構成されており、
同一構成部分には同符号を付している。
【００２４】このように構成した半導体集積回路は、ト
ランスミッションゲート10b,9bがオンしているときは、
それ以外のトランスミッションゲートをオフさせるか
ら、ゲート信号Gbを除いた他のゲート信号Ga (…Gn) が
「Ｌ」レベルであり、それによってプルアップトランジ
スタ12a(…12n)がオンする。そのためトランスミッショ
ンゲート10b,9bを除く、他のトランスミッションゲート
10a(…10n)と9a (…9n)との共通接続部が電源4a (…4n)
と同電位に固定される。
ランスミッションゲート10b,9bがオンしているときは、
それ以外のトランスミッションゲートをオフさせるか
ら、ゲート信号Gbを除いた他のゲート信号Ga (…Gn) が
「Ｌ」レベルであり、それによってプルアップトランジ
スタ12a(…12n)がオンする。そのためトランスミッショ
ンゲート10b,9bを除く、他のトランスミッションゲート
10a(…10n)と9a (…9n)との共通接続部が電源4a (…4n)
と同電位に固定される。
【００２５】そのため、例えば信号入力端子7aに、半導
体集積回路Ａの接地電位以下の電圧が加わって、ダイオ
ード5aの接触電位によりトランスミッションゲート10a
の入力側電位が半導体集積回路Ａの接地電位より低くな
った場合はトランスミッションゲート10a が僅かにオン
して漏れ電流が流れる。
体集積回路Ａの接地電位以下の電圧が加わって、ダイオ
ード5aの接触電位によりトランスミッションゲート10a
の入力側電位が半導体集積回路Ａの接地電位より低くな
った場合はトランスミッションゲート10a が僅かにオン
して漏れ電流が流れる。
【００２６】しかしこの漏れ電流はオンしているプルア
ップトランジスタ12a を通って半導体集積回路Ａの電源
4aに流れ、トランスミッションゲート9aの入力側が電源
4aの電圧に固定されてトランスミッションゲート9aが完
全にオフしているからそれを介してアナログ処理回路８
へ漏れ電流が流入しない。そのためアナログ信号をアナ
ログ処理したデータに誤差が生じない。
ップトランジスタ12a を通って半導体集積回路Ａの電源
4aに流れ、トランスミッションゲート9aの入力側が電源
4aの電圧に固定されてトランスミッションゲート9aが完
全にオフしているからそれを介してアナログ処理回路８
へ漏れ電流が流入しない。そのためアナログ信号をアナ
ログ処理したデータに誤差が生じない。
【００２７】図４は本発明に係る半導体集積回路の更に
他の実施例を示す回路図である。半導体集積回路Ａの信
号入力端子7a (7b…7n) とアナログ処理回路８の入力側
との間に、第１ＮチャネルトランジスタＴaN1（ＴbN1
…ＴnN1 ）と第２ＮチャネルトランジスタＴaN2 （Ｔ
bN2 …ＴnN2 ）との直列回路に、第１Ｐチャネルトラン
ジスタＴaP1 （ＴbP1 …ＴnP1 ）と第２Ｐチャネルトラ
ンジスタＴaP2 （ＴbP2 …ＴnP2 ）との直列回路を並列
接続した回路が介装される。
他の実施例を示す回路図である。半導体集積回路Ａの信
号入力端子7a (7b…7n) とアナログ処理回路８の入力側
との間に、第１ＮチャネルトランジスタＴaN1（ＴbN1
…ＴnN1 ）と第２ＮチャネルトランジスタＴaN2 （Ｔ
bN2 …ＴnN2 ）との直列回路に、第１Ｐチャネルトラン
ジスタＴaP1 （ＴbP1 …ＴnP1 ）と第２Ｐチャネルトラ
ンジスタＴaP2 （ＴbP2 …ＴnP2 ）との直列回路を並列
接続した回路が介装される。
【００２８】第１ＰチャネルトランジスタＴaP1 （Ｔ
bP1 …ＴnP1 ）と第２ＰチャネルトランジスタＴ
aP2 （ＴbP2 …ＴnP2 ）との共通接続部はプルダウント
ランジスタ11a(11b …11n)を介して接地電位6a (6b…6
n) と接続される。第１ＮチャネルトランジスタＴaN1
（ＴbN1 …ＴnN1 ）と第２ＮチャネルトランジスタＴ
aN2 （ＴbN2 …ＴnN2 ）との共通接続部はＰチャネルの
プルアップトランジスタ12a(12b …12n)を介して半導体
集積回路Ａの電源4a (4b…4n) と接続される。
bP1 …ＴnP1 ）と第２ＰチャネルトランジスタＴ
aP2 （ＴbP2 …ＴnP2 ）との共通接続部はプルダウント
ランジスタ11a(11b …11n)を介して接地電位6a (6b…6
n) と接続される。第１ＮチャネルトランジスタＴaN1
（ＴbN1 …ＴnN1 ）と第２ＮチャネルトランジスタＴ
aN2 （ＴbN2 …ＴnN2 ）との共通接続部はＰチャネルの
プルアップトランジスタ12a(12b …12n)を介して半導体
集積回路Ａの電源4a (4b…4n) と接続される。
【００２９】第１ＮチャネルトランジスタＴaN1 （Ｔ
bN1 …ＴnN1 ）のゲートと、第２Ｎチャネルトランジス
タＴaN2 （ＴbN2 …ＴnN2 ）のゲートとＰチャネルプル
アップトランジスタ12a(12b …12n)のゲートとが共通接
続されて、ゲート信号Ga (Gb…Gn) が入力される。前記
第１ＰチャネルトランジスタＴaP1 （ＴbP1 …ＴnP1 ）
のゲートと、第２ＰチャネルトランジスタＴaP2 （Ｔ
bP2 …ＴnP2 ）のゲートと、Ｎチャネルのプルダウント
ランジスタ11a(11b …11n)のゲートとに反転ゲート信号
#Ga(#Gb …#Gn)が入力される。それ以外の構成部分は図
２に示す半導体集積回路の構成部分と同様に構成されて
おり、同一構成部分には同符号を付している。
bN1 …ＴnN1 ）のゲートと、第２Ｎチャネルトランジス
タＴaN2 （ＴbN2 …ＴnN2 ）のゲートとＰチャネルプル
アップトランジスタ12a(12b …12n)のゲートとが共通接
続されて、ゲート信号Ga (Gb…Gn) が入力される。前記
第１ＰチャネルトランジスタＴaP1 （ＴbP1 …ＴnP1 ）
のゲートと、第２ＰチャネルトランジスタＴaP2 （Ｔ
bP2 …ＴnP2 ）のゲートと、Ｎチャネルのプルダウント
ランジスタ11a(11b …11n)のゲートとに反転ゲート信号
#Ga(#Gb …#Gn)が入力される。それ以外の構成部分は図
２に示す半導体集積回路の構成部分と同様に構成されて
おり、同一構成部分には同符号を付している。
【００３０】このように構成した半導体集積回路は、例
えば信号入力端子7aのアナログ信号をアナログ処理回路
８へ入力する場合は、ゲート信号Gaを「Ｈ」レベルに
し、反転ゲート信号#Ga を「Ｌ」レベルにする。そうす
るとＮチャネルトランジスタＴaN1 , ＴaN2 及びＰチャ
ネルトランジスタＴaP1 , ＴaP2 がオンし、プルダウン
トランジスタ11a がオフし、プルアップトランジスタ12
a がオフする。それにより信号入力端子7aのアナログ信
号はＮチャネルトランジスタＴaN1 , ＴaN2 及びＰチャ
ネルトランジスタＴaP1 , ＴaP2 を介してアナログ処理
回路８へ入力される。
えば信号入力端子7aのアナログ信号をアナログ処理回路
８へ入力する場合は、ゲート信号Gaを「Ｈ」レベルに
し、反転ゲート信号#Ga を「Ｌ」レベルにする。そうす
るとＮチャネルトランジスタＴaN1 , ＴaN2 及びＰチャ
ネルトランジスタＴaP1 , ＴaP2 がオンし、プルダウン
トランジスタ11a がオフし、プルアップトランジスタ12
a がオフする。それにより信号入力端子7aのアナログ信
号はＮチャネルトランジスタＴaN1 , ＴaN2 及びＰチャ
ネルトランジスタＴaP1 , ＴaP2 を介してアナログ処理
回路８へ入力される。
【００３１】一方、これとは反対にアナログ信号をアナ
ログ処理回路８へ入力しない場合は、ゲート信号Ga (Gb
…Gn) を「Ｌ」レベルに、反転ゲート信号#Ga(#Gb …#G
n)を「Ｈ」レベルにする。それによりＮチャネルトラン
ジスタＴaN1 （ＴbN1 …ＴnN1 ），ＴaN2 （ＴbN2 …Ｔ
nN2 ）及びＰチャネルトランジスタＴaP1 （ＴbP1 …Ｔ
nP1 ），ＴaP2 （ＴbP2 …ＴnP2 ）がともにオフする。
またプルダウントランジスタ11a(11b …11n)がオンし、
プルアップトランジスタ12a(12b …12n)がオンする。
ログ処理回路８へ入力しない場合は、ゲート信号Ga (Gb
…Gn) を「Ｌ」レベルに、反転ゲート信号#Ga(#Gb …#G
n)を「Ｈ」レベルにする。それによりＮチャネルトラン
ジスタＴaN1 （ＴbN1 …ＴnN1 ），ＴaN2 （ＴbN2 …Ｔ
nN2 ）及びＰチャネルトランジスタＴaP1 （ＴbP1 …Ｔ
nP1 ），ＴaP2 （ＴbP2 …ＴnP2 ）がともにオフする。
またプルダウントランジスタ11a(11b …11n)がオンし、
プルアップトランジスタ12a(12b …12n)がオンする。
【００３２】それによりＮチャネルトランジスタＴaN1
（ＴbN1 …ＴnN1 ）とＴaN2 （ＴbN2 …ＴnN2 ）との共
通接続部は電源4a (4b…4n)の電圧に固定され、またＰ
チャネルトランジスタＴaP1 （ＴbP1 …ＴnP1 ）とＴ
aP2 （ＴbP2 …ＴnP2 ）との共通接続部は接地電位6a
(6b…6n) に固定される。したがって、信号入力端子7a
(7b…7n) に接地電位以下の電圧が加わってＮチャネル
トランジスタＴaN1 （ＴbN1 …ＴnN1 ）が僅かにオンし
て流れる漏れ電流は半導体集積回路Ａの電源4a (4b…4
n) に流れて、入力側が電源4a (4b…4n) の電圧に固定
されて完全にオフしているＮチャネルトランジスタＴ
aN2 （ＴbN2 …ＴnN2）を通ってアナログ処理回路８へ
流入しない。
（ＴbN1 …ＴnN1 ）とＴaN2 （ＴbN2 …ＴnN2 ）との共
通接続部は電源4a (4b…4n)の電圧に固定され、またＰ
チャネルトランジスタＴaP1 （ＴbP1 …ＴnP1 ）とＴ
aP2 （ＴbP2 …ＴnP2 ）との共通接続部は接地電位6a
(6b…6n) に固定される。したがって、信号入力端子7a
(7b…7n) に接地電位以下の電圧が加わってＮチャネル
トランジスタＴaN1 （ＴbN1 …ＴnN1 ）が僅かにオンし
て流れる漏れ電流は半導体集積回路Ａの電源4a (4b…4
n) に流れて、入力側が電源4a (4b…4n) の電圧に固定
されて完全にオフしているＮチャネルトランジスタＴ
aN2 （ＴbN2 …ＴnN2）を通ってアナログ処理回路８へ
流入しない。
【００３３】また、信号入力端子に半導体集積回路Ａの
電源4a (4b…4n) の電圧以上の電圧が加わった場合はＰ
チャネルトランジスタＴaP1 （ＴbP1 …ＴnP1 ）が僅か
にオンして流れる漏れ電流はプルダウントランジスタ11
a(11b …11n)を流れて、入力側が接地電位に固定されて
完全にオフしているＰチャネルトランジスタＴaP2 （Ｔ
bP2 …ＴnP2 ）を通ってアナログ処理回路８へ流入しな
い。それによりアナログ信号をアナログ処理したデータ
に誤差が生じない。
電源4a (4b…4n) の電圧以上の電圧が加わった場合はＰ
チャネルトランジスタＴaP1 （ＴbP1 …ＴnP1 ）が僅か
にオンして流れる漏れ電流はプルダウントランジスタ11
a(11b …11n)を流れて、入力側が接地電位に固定されて
完全にオフしているＰチャネルトランジスタＴaP2 （Ｔ
bP2 …ＴnP2 ）を通ってアナログ処理回路８へ流入しな
い。それによりアナログ信号をアナログ処理したデータ
に誤差が生じない。
【００３４】
【発明の効果】以上詳述したように本発明は、アナログ
処理回路の前段に、直接接続した第１スイッチ素子及び
第２スイッチ素子を設け、第１スイッチ素子及び第２ス
イッチ素子の共通接続部を第１電位に接続する第３スイ
ッチ素子及び／又は第２電位に接続する第４スイッチ素
子を設けて、第１スイッチ素子及び第２スイッチ素子が
オフしたときは第３スイッチ素子及び／又は第４スイッ
チ素子がオンするようにしたので、共通接続部に漏れ電
流が流れ込んでも半導体集積回路の電源側及び／又は接
地電位側へ流入し、アナログ処理回路へ流入することが
ない。
処理回路の前段に、直接接続した第１スイッチ素子及び
第２スイッチ素子を設け、第１スイッチ素子及び第２ス
イッチ素子の共通接続部を第１電位に接続する第３スイ
ッチ素子及び／又は第２電位に接続する第４スイッチ素
子を設けて、第１スイッチ素子及び第２スイッチ素子が
オフしたときは第３スイッチ素子及び／又は第４スイッ
チ素子がオンするようにしたので、共通接続部に漏れ電
流が流れ込んでも半導体集積回路の電源側及び／又は接
地電位側へ流入し、アナログ処理回路へ流入することが
ない。
【００３５】したがって、本発明によればアナログ処理
回路にはアナログ処理すべきアナログ信号のみを入力で
きてアナログ処理したデータに誤差が生じない信頼性が
高い半導体集積回路を提供できる優れた効果を奏する。
回路にはアナログ処理すべきアナログ信号のみを入力で
きてアナログ処理したデータに誤差が生じない信頼性が
高い半導体集積回路を提供できる優れた効果を奏する。
【図１】従来の半導体集積回路の回路図である。
【図２】本発明に係る半導体集積回路の回路図である。
【図３】本発明に係る半導体集積回路の他の実施例を示
す回路図である。
す回路図である。
【図４】本発明に係る半導体集積回路の更に他の実施例
を示す回路図である。
を示す回路図である。
4a,4b …4n 電源 6a,6b …6n 接地電位 7a,7b …7n 信号入力端子 ８ アナログ処理回路 9a,9b …9n トランスミッションゲート 10a,10b …10n トランスミッションゲート 11a,11b …11n プルダウントランジスタ 12a,12b …12n プルアップトランジスタ ＴaN1 ，ＴbN1 …ＴnN1 、ＴaN2 ，ＴbN2 …ＴnN2 Ｎ
チャネルトランジスタ ＴaP1 ，ＴbP1 …ＴnP1 、ＴaP2 ，ＴbP2 …ＴnP2 Ｐ
チャネルトランジスタ
チャネルトランジスタ ＴaP1 ，ＴbP1 …ＴnP1 、ＴaP2 ，ＴbP2 …ＴnP2 Ｐ
チャネルトランジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のアナログ信号を択一的に選択して
アナログ処理回路へ入力する半導体集積回路において、
前記アナログ処理回路の前段に、直列接続された第１ス
イッチ素子及び第２スイッチ素子と、該第１スイッチ素
子及び第２スイッチ素子の共通接続部を第１電位に接続
する第３スイッチ素子及び／又は第２電位に接続する第
４スイッチ素子とを備えていることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194102A JPH0537325A (ja) | 1991-08-02 | 1991-08-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194102A JPH0537325A (ja) | 1991-08-02 | 1991-08-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537325A true JPH0537325A (ja) | 1993-02-12 |
Family
ID=16318979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194102A Pending JPH0537325A (ja) | 1991-08-02 | 1991-08-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537325A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1051286A (ja) * | 1996-07-31 | 1998-02-20 | Nec Corp | アナログスイッチ回路 |
| US6163199A (en) * | 1999-01-29 | 2000-12-19 | Fairchild Semiconductor Corp. | Overvoltage/undervoltage tolerant transfer gate |
| JP2003513288A (ja) * | 1999-10-26 | 2003-04-08 | テラダイン・インコーポレーテッド | 高分解能スキュー検出装置及び方法 |
| JP2007306462A (ja) * | 2006-05-15 | 2007-11-22 | Denso Corp | 信号選択回路 |
-
1991
- 1991-08-02 JP JP3194102A patent/JPH0537325A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1051286A (ja) * | 1996-07-31 | 1998-02-20 | Nec Corp | アナログスイッチ回路 |
| US6163199A (en) * | 1999-01-29 | 2000-12-19 | Fairchild Semiconductor Corp. | Overvoltage/undervoltage tolerant transfer gate |
| JP2003513288A (ja) * | 1999-10-26 | 2003-04-08 | テラダイン・インコーポレーテッド | 高分解能スキュー検出装置及び方法 |
| JP4688390B2 (ja) * | 1999-10-26 | 2011-05-25 | テラダイン・インコーポレーテッド | 高分解能スキュー検出装置及び方法 |
| JP2007306462A (ja) * | 2006-05-15 | 2007-11-22 | Denso Corp | 信号選択回路 |
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