JPH09502846A - 出力ノードの電圧遊動に対するバッファ保護 - Google Patents

Abstract

(57)【要約】 バッファが高インピーダンス状態にある場合に、バスに課せられた電圧による電力レール悪化に対抗する保護を内蔵する、３値状態出力バッファに関する。特に、本発明は、バッファの高電位レールを越える、バッファの出力ノードに現れる電圧に対して、高Ｚバッファの高電位の電力レールを保護するものである。本発明は、このオーバー電圧が電力レールへの通路を見いだすのを阻止し、従って、共通バスが、例えば３．３ボルトバッファ、及び５ボルトバッファを含む、各種の回路に結合される状況に対する適用を有する。本発明は、従来技術、及び関連技術の回路の「不感帯」なしに、この保護を提供する。更に、本発明は又、バスが、バッファの出力ノードにおいて、バッファの低電位の電力レールの電圧よりも低い電圧を課す可能性のある状況において、保護を必要とするのが、低電位の電力レールである場合への適用も有する。保護回路は、疑似電力レール（ＰＶ_CC）を利用し、その疑似電力レールを使用して、出力トランジスタ（ＱＰ４０）のバルクにおけるバイアスを調整し、それにより、出力トランジスタのソース／バルク接合を介して、出力ノードと電力レール（Ｖ_CC）間に、漏洩経路が生じるのを防止することができる。疑似レールの充電の際の「不感帯」を最小化、又は回避するために、一方向リンク（ＬＩＮＫ＋）が、電力レール（Ｖ_CC）と疑似電力レール（ＰＶ_CC）間に直接確立される。

Description

【発明の詳細な説明】 出力ノードの電圧遊動に対するバッファ保護 発明の背景 １．発明の分野 本発明は、共通バスに結合すべく設計されるバッファ回路に関する。特に、本 発明は、バッファのレール間電圧の範囲外にある、バスに課せられた出力ノード 電圧に対して、かかるバッファを保護することに関する。更に詳細には、本発明 は、高インピーダンス状態におけるバッファの「オーバー電圧」、及び「アンダ ー電圧」保護に関する。本発明は、共通バスに結合される他の回路により、その バスに課せられる可能性のある電圧よりも低い、高電位の電力レールを有するバ ッファのための「オーバー電圧」保護を提供し、また、共通バスに結合される他 の回路により、そのバスに課せられる可能性のある電圧よりも高い、低電位の電 力レールを有するバッファのための「アンダー電圧」保護を提供する。 ２．従来技術の説明 過去数年にわたる、デジタル電子回路の分野での展開により、最終的に、共通 バスに接続される各種の回路が増大した。これにより、ある回路によりバスに課 せられる出力電圧が、そのバスに接続される１つ以上の他の回路に害を及ぼす確 率が増大した。例えば、以前の場合よりもかなり低い電圧を有する、高電位の電 力レールＶ_CCにより、電力供給すべく設計されるバッファ回路が、今日では製造 されている。最近まで通例であった、より高いＶ_CCにより電力供給さ れるバッファと、これらの新しい回路を一体化可能であることが重要となる。５ ボルトの公称電圧でのＶ_CCレベルを備えたＭＯＳＦＥＴ回路から、３．３ボルト の公称電圧でのＶ_CCレベルを備えたＭＯＳＦＥＴ回路への大きな移行がなされた 。（これらの回路は、時折、「３ボルト回路」又は「３ボルトバッファ」と言わ れる。将来の展開には、より低いＶ_CC値すらも利用する回路が含まれるであろう 。従って、それぞれ３．３及び５ボルトの公称電圧の高電位の電力レール、及び ＧＮＤの低電位の電力レールを取り入れる回路に関して、本明細書でなす解説は 、どちらかの電力レールの電圧が、共通バスに結合されたバッファ間で変動する 、如何なる状況にも適用するものと理解すべきである。）公称３．３ボルトＶ_CC を使用する回路は、５ボルトのデジタル回路に対するＪＥＤＥＣ規格１８及び２ ０と比較されるべき、新規のＪＥＤＥＣ規格８−１Ａに準じる。規格８−１Ａの 下で、論理低Ｖ_OLは、０．３６−０．５５ボルトの範囲にあり、論理高Ｖ_OHは、 ２．０−２．４ボルトの範囲にある。これを規格１８及び２０の下での論理レベ ルと比較すると、それらは、Ｖ_OL＝０．３６−０．５５ボルト、及びＶ_OH＝３． ６５−４．４ボルトである。 異なる規格に関する１つの重要な注目点は、５ボルト規格の下での論理高の範 囲が、ＪＥＤＥＣ規格８−１Ａの下でのＶ_CCを越えるということである。このこ とは、異なる規格に準じる副回路が、単一の拡張回路内に組合わせられた場合、 ３．３ボルト高電位の電力レールが、５ボルト高電位レールにおいて生じる電流 に対して、シ ンクとして確実に働かないようにするために、多数の微妙な問題を解決する必要 がある。本発明は、共通バスに結合されるが、異なる電圧の高電位の電力レール により電力供給される、出力バッファのアレーに関連して、この問題に言及する 。明確にするために、異なるバッファをそれぞれ、３．３ボルトバッファ、及び ５ボルトバッファと呼ぶ。そうとは言っても、本発明の手法は、この組合せに限 定されない。実際、問題とするバッファは、高出力電圧を有するＭＯＳＦＥＴバ ッファに対してだけ、保護される必要があるのでなく、問題とするバッファのＶ_CC の僅かだけ上にあるバイポーラ出力を有するバッファに対しても、保護を必要 とする。更に、同一の広範な手法は、バッファの低電位の電力レールに関して、 負で駆動可能である共通バスに接続される出力バッファに対して、保護を与える ように機能する。 未保護の３．３ボルトバッファの出力ノードが、５ボルトバッファ用の論理高 に対応する電圧に駆動される場合、５ボルトバッファの高電位の電力レールと、 ３．３ボルトバッファの高電位の電力レールとの間に、実際は、５ボルトバッフ ァと、共通バスに結合される未保護の３．３ボルトバッファの全てとの間に、電 流経路が準備されることになる。これは、結果として、良くて過剰な消費電力と なり、最悪で一時的又は永久的な回路故障となる、というのは、３．３ボルトバ ッファの高電位の電力レールが、より高い電位により、「悪化」されるためであ る。この理由は、回路レイアウト、及び含まれる素子の物理性から明らかである 。通常の出力バッファは、Ｐ ＭＯＳ出力プルアップトランジスタ、及びＮＭＯＳ出力プルダウントランジスタ を有する。同じ回路において、ＰＭＯＳトランジスタのドレインは、バッファの 出力ノードに直接接続され、そのソースは、バッファの高電位の電力レールＶ_CC に接続され、Ｖ_CCは、このＰＭＯＳトランジスタのバルク（「Ｎウェル」又は「 バックゲート」と呼ばれることもある）そのものである。オーバー電圧の脅威は 、不活性で、高Ｚ状態にあるバッファに対する最大の懸念であり、というのは、 通常、他のバッファが、共通バスに対する電流源となるということがすぐ後にあ るからである。高Ｚバッファのプルアップ、及びプルダウン段の両方が、そのバ スに対して高インピーダンスを示すべきである。プルアップ段に関して、不活性 のバッファの出力プルアップトランジスタのゲートは、論理高に保持されて、プ ルアップトランジスタが「オフ」である、すなわち、何のソース・ドレイン間導 通チャンネルも有さないことが保証される。あいにく、未保護のプルアップトラ ンジスタは、出力ノード、すなわち素子及び回路の性質により示され得る、ドレ イン・バルク間ｐｎ接合において課せられるオーバー電圧に対して、交互の導通 経路を与える。このｐｎ接合は、バッファの出力ノードにおいて、オーバー電圧 により順方向バイアスされることになる。集積回路チップにおける通常の（エン ハンスメントモードの）ＰＭＯＳトランジスタは、一方がドレイン用で、他方が ソース用であり、大きなｎドーピング領域、すなわち「Ｎウェル」に埋め込まれ た、２つのｐ⁺ 領域を有する。従って、ドレイン（出力ノードに接続される）が 、バルク（Ｖ_CCに 接続される）に対して、十分正になされた場合、この接合は順方向バイアスとな り、その接合を介して、バッファの出力ノード（従って、バス）から、バッファ に電力供給する高電位の電力レールへと、電流が流れる。 上記のＰＭＯＳプルアップトランジスタは、正孔が十分多くＮウェルの表面に 拡散して、ドレインとソースを連結する、すなわち２つのｐ⁺ 領域を連結する、 ｐ型チャンネルが準備されるように、どちらかのｐ⁺ 領域に対して、ゲート（バ ッファのどこかに接続される）を十分負にすることにより、オンにされることに 留意されたい。最小のチャンネルを確立するのに必要な最小のゲート・ソース間 電圧は、ＰＭＯＳトランジスタの閾値電圧Ｖ_TPである。この閾値電圧は、使用さ れる特定の製造技術により、広範囲にわたって変化するよう製作可能である。（ デプレッションモードのＰＭＯＳトランジスタに関しては、ソース・ゲート間電 圧がゼロである場合でさえも、チャンネルが存在し、エンハンスメントモードの 素子に関しては、遷移電圧を低減して、ゼロに近づけることができる。） 以前には、バッファの出力ノード上に課せられるオーバー電圧により引き起こ される問題を避ける試み、すなわちバッファを「オーバー電圧許容」に製作する 試みがあった。この最も単純な手法は、明白な箇所、すなわちＶ_CCと、プルアッ プトランジスタのドレイン・バルク間ｐｎ接合における出力ノードとの間の結合 に端を発した。バルク・ソース間接続が切断され、バルクは、その回路に導入さ れた「疑似電力レール」ＰＶ_CCに直接結合される。その回路に又導入 されたスイッチング手段は、ＰＶ_CCが、実際の高電位の電力レールＶ_CC、又は出 力ノードのどちらかに結合されるのをもたらす。基本的には、スイッチング手段 は、その２つの入力、すなわち出力ノードからの入力、及び高電位の電力レール Ｖ_CCからの入力のうちで、より高い電圧にあるどちらでも、プルアップトランジ スタのバルクに結合する電圧比較器である。この手法を使用する特定の関連技術 の回路は、「オーバー電圧許容の出力バッファ回路（Overvoltage-Tolerant Out put Buffer Circuit）」と称して、本発明の出願人により1993年3月2日に出願さ れた、出願番号08/024,942に記載されている。当該の基本的な出力バッファ回路 を図１に用意した。ＰＭＯＳトランジスタＱＰ４が、その回路の出力プルアップ トランジスタであり、出力ノードＯＵＴにおいて、バスに結合されるべきもので ある。ソースノード、従って高電位の電力レールＶ_CCに直接結合される代わりに 、ＱＰ４のバルクは、ラインＰＶ_CCに結合され、「疑似高電位の電力レール」Ｐ Ｖ_CCは、比較器ＣＯＭＰの出力に接続され、その入力はそれぞれ、Ｖ_CCと出力ノ ードＯＵＴである。 図１のバッファにおいて、ＮＭＯＳトランジスタＱＮ６は、出力プルダウント ランジスタであり、プルダウントランジスタの駆動トランジスタＱＮ４により駆 動される。トランジスタＱＮ５は、プルダウントランジスタの禁止トランジスタ である。ＮＭＯＳトランジスタＱＮ１は、プルアップトランジスタの駆動トラン ジスタである。イネーブル相補入力ＥＢに結合されたゲートを備える、ＱＮ２は 、プルアップトランジスタの禁止トランジスタである。最後に、低Ｖ_TH のトランジスタが、活性２値状態のバッファにおいて、論理低信号が、データ 入力ＩＮにおいて受信された時はいつでも、出力プルアップトランジスタＱＮ６ のゲートをプルアップするように機能する。図１の出力保護の態様は、以下のよ うに理解することができる。このバッファにより生成されたそれらに振幅におい て比例した、論理高、及び論理低の信号だけが、バス上に出現する限り、出力ノ ードＯＵＴでの電圧は、Ｖ_CCよりも常に低くなり、比較器は、真の高電位の電力 レールにＰＶ_CCを結合し、従ってＰＶ_CCは電圧Ｖ_CCとなる。これらの状況下で、 バッファはまさに、オーバー電圧保護なしに、ソースに共通に接続されたプルア ップトランジスタのバルクを有する回路であるかのように機能する。他方で、Ｖ_CC よりも大きい出力電圧に対して、比較器は、ＰＶ_CCが出力ノードに直接結合さ れるのを保証する。このことは、プルアップトランジスタのバルクが、そのドレ インと同一電位であり、従って何の電流も、ドレイン−バルク接合を通って流れ ないことを意味する。それによって、バスとＶ_CC間の交互の電流経路は閉鎖され る。あいにく、それ以上はなく、この利点は、オンにされるプルアップトランジ スタＱＰ４を介して、直流経路を与えることを犠牲にすることであり得る。未保 護の回路において、バッファが高Ｚ状態にある間、プルアップトランジスタのゲ ートは、電圧Ｖ_CCに保持され、そのトランジスタがオフのままであることが保証 される。しかし、ＱＰ４のドレイン（及びバルク）がＰＶ_CCの電圧にあると、そ のゲートは、Ｖ_TPだけ高いドレイン／バルクに対して、負になる可能性があり、 これは、ＱＰ４をオンに して、ＯＵＴから高電位の電力レールへの直流経路を与えることになる。これを 回避するために、イネーブル入力Ｅに接続されたゲートを備える帰還トランジス タＱＰ１が、ＰＶ_CCとＱＰ４のゲート間に結合される。バッファが禁止にされる と、ＱＰ１は、論理低のＥ電圧によりオンに保持される。これは、結果としてこ の期間の間、ＰＶ_CCが、ＱＰ４のゲートに印加されることになり、ゆえに、ＱＰ ４のゲート・バルク間電圧を排除して、ＱＰ４がオフに保持されることになる。 出力ノードでのオーバー電圧保護を完全に包含するために、１つの最後の「取り 決め」が図１に用いられ、これは、プルアップトランジスタＱＰ４用の（、及び 適切な論理機能を保証するために、インバータＩの挿入用の）ドライバとして、 ＰＭＯＳトランジスタではなく、ＮＭＯＳトランジスタＱＮ１の使用、及びプル アップ禁止ドライバとして、第２のＮＭＯＳトランジスタＱＮ２の使用である。 慣用的に、Ｖ_CCとプルアップトランジスタのゲート間に結合されるＰＭＯＳトラ ンジスタは、これら両方の機能のために使用される。この回路において、そのよ うになされた場合、プルアップトランジスタのゲート上でのオーバー電圧は、こ れらの駆動トランジスタを介して、高電位の電力レールヘ強引に押し分けて進む であろう。手短に言えば、オーバー電圧が、それらＰＭＯＳ駆動トランジスタの チャンネル、及び／又はドレイン・絶縁間ｐｎ接合を介して、Ｖ_CCへの戻り経路 を見出すであろう。図１において、プルアップトランジスタのドライバとして使 用されるＮＭＯＳトランジスタは、対照的に、オーバー電圧に対する阻止トラン ジスタを構成 する。上記のように、図１に全て示すように、この置き換えを適応させるために は、データ入力信号は、正しい論理を維持するよう補われねばならない。ＮＭＯ ＳトランジスタＱＮ１、及びＱＮ２が、ＱＰ４をオフに保持するのに十分高く、 ＱＰ４のゲートを充電可能なことを保証するために、通常の０．８５ボルトとは 対照的に、０４−０．５ボルトと同程度に低い、低ターンオン閾値電圧Ｖ_TN（、 従ってＮＭＯＳトランジスタがオンである場合、チャンネルに沿った低い電圧降 下）を備えたＮＭＯＳトランジスタが使用される。実際、幾つかの回路調整で、 これらは、デプレッションモードのトランジスタに対して選択可能であり、十分 制御された低い閾値が保証される。ソースとドレインを結ぶ二重線を有する記号 は、特別な低Ｖ_TPトランジスタ、おそらくデプレッションモードのトランジスタ が、その位置に使用されるのを示すために使用される。 あいにく、図１の回路の説明の意味に含まれるような、利用可能な理想的な比 較器は存在しない。２つの入力間の電圧差がどれだけ小さいかに関係なく、その ２つの入力のうちのより高い入力を選択するような感度のある比較器は存在しな い。図２において、理想的な比較器とは反対に、実際の比較器で関連技術が示さ れている。図示のように、ＰＭＯＳ対ＱＰ５とＱＰ６から構築される、この比較 器は、Ｖ_T よりも低い電圧だけ異なる、入力電圧間を識別することができない。 ＱＰ６の主要な電流経路は、ＯＵＴとＰＶ_CC間にあり、ＱＰ６のゲートは、固 定電位Ｖ_CCにある。（ＱＰ５のバルクと同じように、 ＱＰ６のバルクが、ＰＶ_CCに結合されることに留意されたい。）図２の比較器回 路の動作、及び制限は、バッファが高Ｚ状態にある間（プルアップトランジスタ ＱＰ４、及びプルダウントランジスタＱＮ６の両方がオフに保持される）、バッ ファの出力ノードＯＵＴに課せられ得る各種の信号を考慮することにより、理解 することができる。 最初に、共通バスが、そのバスに取り付けられる他の回路の１つにより、論理 低電圧Ｖ_OL（＞ＧＮＤ）に保持されることを考えてみる。これにより、ＱＰ５が オン状態にさせられ、すなわち、そのソースがＶ_CCにあり、そのゲートがＶ_OLに あり、そのソース・ゲート間電圧は、ＱＰ５をオンにするのに必要とされる閾値 よりもかなり大きい。ＱＰ５がオンであると、高電位の電力レールＶ_CCは、疑似 レールＰＶ_CCに直接結合され、疑似レール上の電位は、高電位の電力レールＶ_CC 上の電位と同一になる。その後に、ＱＰ６のバルク／ソースとゲート間に電圧降 下がないと、ＱＰ６は遮断されることになる。規定により、ＯＵＴに課せられる 電圧が、Ｖ_CC、すなわちＱＰ４のバルク電位よりも低いので、ＱＰ４のドレイン とバルクを結合するｐｎ接合は、逆方向にバイアスされ、ＯＵＴとＶ_CC間の如何 なる電流経路も阻止される。 次に、図１に示すバッファが依然として不活性にあり、バスが、｜Ｖ_TP｜以上 の量だけ、Ｖ_CCよりも低い論理高に駆動されることを考えてみる。何も変わらず 、すなわち前と同じ理由で、ＱＰ５はオン状態を続け、ＱＰ６はオフ状態を続け 、従ってＰＶ_CCは、電位Ｖ_CC のままである。 次に、バスに結合される５ボルトバッファの１つが、論理高信号Ｖ_OH＞（Ｖ_CC ＋Ｖ_TP）を出力することを考えてみる。ＱＰ５のゲートバイアスは、そのバルク ／ソースに対して正となり、このトランジスタは遮断されることになる。ＯＵＴ ノードをバルク（Ｖ_CCにある）に結合する、ＱＰ６のｐｎ接合は、順方向にバイ アスされることになり、ＱＰ６のバルク電圧が、Ｖ_TPだけ高いゲートに対して正 となるレベルに増大され、従って、ＱＰ６がオンとなり、出力ノードＯＵＴが、 疑似レールＰＶ_CCに結合される。 上述したように疑似レールが制御され、ここで、バス電圧が、Ｖ_TPよりも大き い量だけＶ_CCより低い電圧に、再び降下して戻ると、すなわち、出力ＯＵＴでの 電圧が、（Ｖ_CC−｜Ｖ_TP｜）よりも低くなることを考えてみる。これは、ＱＰ５ を直ちにオンにするように働き、高電位レールＶ_CCが、ＰＶ_CCに直接、従ってＱ Ｐ４のバルク、及びＱＰ６のソースに再接続される。ＱＰ６のゲートは、Ｖ_CCに 常に固定されているので、これにより、ＱＰ６が遮断される。 上記の比較器を利用する保護回路により与えられた保護にもかかわらず、Ｖ_CC と出力ノード電圧間の差が、比較器が機能するのに不十分である「不感帯」が存 在する。特に、バスが、論理低から、Ｖ_CCよりも大きいが、ＰＭＯＳトランジス タＱＰ５とＱＰ６に対する閾値電圧Ｖ_TPよりも少ない量だけ大きい電圧に、遷移 することを考えてみる。図１を続けて参照すると、初期に遮断されるＱＰ６は、 オフのままであり、初期にオン状態にあるＱＰ５は、遮断されるこ とが分かる。その結果は、比較器が関与する限り、ＰＶ_CCはフローティングのま まとなる、すなわちＰＶ_CCは、どちらの比較器入力にも接続されないということ になる。これが発生した時、ＰＶ_CCがＶ_OH+に乗りかかっている場合に、何が起 きるかを考えてみる。これは、回路の任意の他の要素において存在するよりも、 高い電圧である。このことは、特に、この高い電圧が、プルアップトランジスタ ＱＰ４のバルクとゲートに出現し、一方でＱＰ４のドレインとソースは、ずっと より低くなることを意味する。これにより、充電された疑似電力線ＰＶＣＣから 、ＱＰ４の薄いゲート酸化膜を介して、ＱＰ４のソース又はドレイン領域への漏 洩が、欠陥状態をもたらす、すなわち、ＱＰ４を介してバス上への過剰な漏洩が 発生し、そのユニットが、出力漏洩特性を欠乏することになる危険性が呈示され る。又考慮すべき別の現象が存在する、すなわち一度オーバー電圧が、ＰＶ_CCか ら漏洩してなくなると、ＱＰ４のソース・バルク接合を横切る高電位の電力線へ の接続に起因して、ＰＶ_CCが、最後には電圧Ｖ_CC−Ｖ_fにクランプされることに なる。（ここで、Ｖ_fは、ＱＰ４の順方向バイアスのバルク・ソース間ｐｎ接合 を横切る、電圧降下である。）ここでの主要な問題は、ＰＶ_CCが、Ｖ_CCのかなり 下に降下した場合、ソース電位ＰＶ_CCに追従する、ＱＰ１のドレイン電位は、Ｑ Ｐ４のチャンネルが形成されないのを保証するには、もはや十分に大きくないと いうことである。すなわち、バッファが、高Ｚ状態にあると想定されるとしても 、ＱＰ４はオン可能になる。ＱＰ４のゲートは、｜Ｖ_TP｜だけ大きいＱＰ４のソ ースに対して、負になる ことを決して許可されてはならない。Ｖ_fは｜Ｖ_TP｜を越えることができるので 、図２の回路は、この条件の侵害へと至る可能性がある。 出力ノードが、Ｖ_CCの上ではあるが、それほど高くなく駆動される可能性は、 単に理論的なものではないことに留意されたい。一般に、共通バスに結合される 他のバッファは、現在問題とする範囲内で、すなわち（Ｖ_CC＋｜Ｖ_TP｜）＞Ｖ_OH ＞Ｖ_CCで、直接論理高電圧を出力する、幾つかのバイポーラ出力段を含むことが できる。出力ノードが、バッファの低電位の電力レールの電圧より下の電圧に駆 動される可能性がある、という状況も存在する。保護がないと、プルダウントラ ンジスタは、電流漏洩経路をもたらすことになる。単純な出力バッファにおいて 、出力ノードは、プルダウントランジスタのドレインに直接接続される。例えば 、図１のＱＮ６を参照されたい。そのドレインは、次いで低電位の電力レールに 直接接続される、Ｐウェルにおけるｎ＋領域である。ドレインに接続される制御 ノードが、低電位の電力レール、通常はＧＮＤに対して負である場合、出力プル ダウントランジスタのバルクとドレイン間のｐｎ接合は、順方向にバイアスされ 、低電位の電力レールからバスへと、電流が流れ出すことになる。この手段によ り、低電位の電力レールは、オーバー電圧に関して上記したのと同様にして、バ ス電圧により悪化される。類推により、これは、アンダー電圧の問題として特徴 づけることができる。従って、必要とされるのは、出力ノード電圧がＶ_CCを越え る増分が、Ｖ_TPよりも少ない場合であっても、バッファ の出力ノードを介して、バスから不活性のバッファへと供給される電流Ｉ_oz、又 はバッファの２つの電力レール間に直接通過する電流Ｉ_CCの増大を許可すること なく、出力バッファの出力ノードを、Ｖ_CCより上に駆動可能とする回路である。 また必要とされるのは、出力ノード電圧が低電位の電力レールより下になる増分 が、Ｖ_TPよりも少ない場合であっても、Ｉ_OZ、又はＩ_CCの増大を許可することな く、出力バッファの出力ノードを、バッファの低電位の電力レールより下の電圧 に駆動可能とする回路である。最後の制約は、これらの電力レール保護を、最小 量の追加回路の導入に合致させる必要があるということである。 発明の摘要 本発明は、一般に共通バスに結合される、バッファの出力ノードでの電圧遊動 に対して、出力バッファを保護するための疑似レール手法を利用する。本発明は 、この保護を、バッファの高電位、又は低電位の電力レールのどちらかに及ぶ。 保護において「不感帯」が存在しない、すなわち疑似レールが保護を与えない、 出力ノード電圧の範囲は存在しない、ことを保証するために、本発明は、疑似レ ールと、保護されるべき電力レールのどちらともとの間の、補充接続を含む。こ のようにして、前記の保護が被っていた「フロート」が回避される。 明確にするために、保護されるバッファの低電位の電力レールは、ＧＮＤであ ると識別し、高電位の電力レールは、Ｖ_CCであると識別する。本発明の目的は、 バスと不活性バッファ間の各種型式の漏洩 電流、すなわち（１）バッファが高Ｚ状態にあり、且つバスが、ＧＮＤより下の 電圧にある場合の、バス・バッファ間漏洩電流Ｉ_OZL-、（２）バッファが高Ｚ状 態にあり、且つバスが、ＧＮＤとＶ_CC−｜Ｖ_TP｜間の電圧にある場合の、バス・ バッファ間漏洩電流Ｉ_OZL、（３）バッファが高Ｚ状態にあり、且つバスが、（ Ｖ_CC−｜Ｖ_TP｜）と（Ｖ_CC＋｜Ｖ_TP｜）間の電圧にある場合の、バス・バッファ 間漏洩電流Ｉ_OZH、及び（４）バッファが高Ｚ状態にあり、且つバスが、（Ｖ_CC ＋｜Ｖ_TP｜）を越えた電圧にある場合の、バス・バッファ間漏洩電流Ｉ_OZH+を最 小化することである。この目的が、バッファの活性状態の動作を悪化させる変更 を導入することなく、特に、バッファが、バスに電流を供給し、又はバスから電 流を引き込みながら、電力レールＶ_CCとＧＮＤ間の静的な電流漏洩を増大するこ とにより、実現されることが本発明に関する制約である。 オーバー電圧保護 本発明のオーバー電圧保護回路が、図３に概略的に示されている。図１の回路 のそれぞれの要素と同一機能を果たす、それらの要素は、同一の符号で示されて いる。それは、疑似レールＰＶ_CCに、ＯＵＴ又はＶ_CCのどちらかを接続するのに 使用される比較器が、完璧ではない、すなわちＶ_CCより大きいが、Ｖ_CCに十分近 い、比較器が機能しない、出力電圧の範囲が存在する、という事実を考慮してい る。本発明において、この範囲、すなわちこの「不感帯」は、Ｖ_CCとＰＶ_CC間の 補充の一方向リンクＬＩＮＫ＋により補償される。ＬＩＮＫ＋の機能は、電力レ ールの電圧が、疑似レールＰＶ_CCの電圧より も高い場合にのみ、高電位の電力レールが、ＰＶ_CCを付勢して、ＰＶ_CCへの結合 を可能にすることである。ＬＩＮＫ＋は、比較器ＣＯＭＰが、どちらかの比較器 入力を比較器出力に接続しない結果として、ＰＶ_CCが別段でフローティングのま まにされる場合に、ＰＶ_CCを付勢するが、ＰＶ_CCから電力レールへ、如何なる電 流も通すのを阻止する（出力ノードが、Ｖ_OH+にある、すなわちＶ_CCよりもかな り上の電圧にある場合、ＰＶ_CCが、出力ノードに接続された状況に対して）。多 数の回路要素、及び要素の組合せが、ＬＩＮＫ＋に対して使用可能である。原則 として、ダイオードがこの機能を果たすことができ、この回路のトランジスタに 見られる型式のｐｎ接合で生じるよりも、小さな順方向降下を示すダイオードが 設けられる。本発明が救済しようと努める、初期の技術に伴う不足分は、疑似レ ールが比較器によりフローティングのままにされる場合に、結果として疑似レー ルが、電圧Ｖ_CC−Ｖ_f に落ち着くことになる、ということである。ここで、Ｖ_f は、プルアップトランジスタＱ４０の順方向バイアスのソース／バルクｐｎ接合 を横切る、電圧降下である。補充の連結手段ＬＩＮＫ＋に対して使用されるどん な回路も、ＰＶ_CCを（Ｖ_CC−Ｖ_f ）より高い電圧にクランプしなければならない 。 続けて図３を参照して、バッファが高Ｚ状態にある時はいつでも、プルアップ トランジスタＱＰ４０のゲート電圧は、帰還トランジスタＱＰ３０、及びイネー ブル入力Ｅにより、ＱＰ３０のゲートに印加される論理低電圧を介して、ＰＶ_CC に直接結合されることに留意されたい。バッファが活性状態にある場合、Ｅによ りＱＰ３０のゲ ートに印加される論理高電圧は、ＱＰ３０がオフのままであることを保証する。 プルアップトランジスタＱＰ４０のゲートに印加されるＶ_OH+ 電圧により、プ ルアップトランジスタのドライバ分岐が、高電位の電力レールに引き上げられる のが阻止される方法に留意されたい。初期の技術は、図１及び図２に示すように 、プルアップトランジスタのドライバを、ＰＭＯＳの代わりにＮＭＯＳとして、 それに従って入力信号を補足することにより、この阻止を達成した。これにより 、オーバー電圧が、駆動トランジスタのドレインに印加された場合に、ソース／ バルクｐｎ接合を逆方向バイアスし、従って、オーバー電圧が阻止されるのが保 証された。しかし、この手法は、追加の余分な回路要素が、入力信号ＩＮを反転 するのに必要とされる、という欠点を有していた。本発明は、慣用的なＰＭＯＳ プルアップトランジスタの駆動トランジスタＱＰ１０を利用して、この駆動トラ ンジスタと直列の、Ｖ_CCに固定されたゲートを備えた、ＮＭＯＳトランジスタを 配置することにより、阻止を達成するものである。図３から分かるように、ＱＮ １０は通常導通しており（、ゆえに論理低信号がＩＮにおいて入力される場合、 プルアップトランジスタＱＰ４０のゲートに、Ｖ_CCを結合するのに障害はなく、 すなわち実際ＱＮ１０は、二重チャンネル線で暗に示されるように、非常に低い Ｖ_TN、ゆえに導通チャンネルを横切る特別に低い電圧降下を有するように製造さ れる。）しかし、ＱＮ１０のゲートがＶ_CCにあり、且つＱＮ１０のソースがＶ_{OH +} （＞Ｖ_CC）にあると、ＱＮ１０はオフである。 更に、ソース／バルクｐｎ接合は逆方向バイアスされ、それにより結局は出力ノ ードＯＵＴから、ＱＰ４０のゲートに課せられる高電圧に対する如何なるシンク 経路も阻止される。 アンダー電圧保護 図４は、本発明によるアンダー電圧保護を与える回路を示す。図３のオーバー 電圧保護回路に完全に類似しているのが分かる。図３の要素に等しい図４のそれ らの要素には、同一符号が与えられており、すなわち類似の機能を実行する要素 は、同じようにして符号が付されている。ここで、疑似レールは、ＰＧＮＤと表 示されており、というのは、それが疑似低電位の電力レールであるためである。 図３のＮＭＯＳトランジスタＱＮ１０と同じ役割を果たす、図４のＰＭＯＳトラ ンジスタは、ＱＰ１００と表示されており、等々である。低電位の電力レールＧ ＮＤに、疑似レールＰＧＮＤを結合する、補充リンクＬＩＮＫ−は、比較器ＣＯ ＭＰの不感帯のために、ＰＧＮＤがフローティングのままにされる場合はいつで も、ＰＧＮＤの電圧をクランプするよう機能する。ＮＭＯＳトランジスタＱＮ３ ００は、帰還トランジスタであり、それにより、バッファが高Ｚ状態にある限り 、相補イネーブル入力ＥＢにより、ＱＮ３００のゲートが論理高に保持されるた めに、出力プルダウントランジスタＱＮ８０のゲートが、ＰＧＮＤに追従するの が保証される。この回路において、ＰＭＯＳトランジスタＱＰ１００、及びＱＰ ２００は、プルダウンドライバＱＮ６０、及びＱＮ７０を保護する、阻止トラン ジスタの役割を果たす。 図面の簡単な説明 図１は、高電位の電力レールに対するオーバー電圧保護を備えた、３値状態の 出力バッファ回路（関連技術）である。 図２は、明示した比較器回路を備えた、図１に示す回路（関連技術）である。 図３は、オーバー電圧保護に適用される、本発明を示す一般回路である。 図４は、アンダー電圧保護に適用される、本発明を示す一般回路である。 図５は、オーバー電圧保護に対する、本発明の好適な実施例を組み込む回路で ある。 図６は、アンダー電圧保護に対する、本発明の好適な実施例を組み込む回路で ある。 本発明の好適な実施例 オーバー電圧保護 図５は、バッファが高Ｚ状態にある間、バッファ出力ノードにおけるオーバー 電圧を処理するために、本発明の好適な実施例を取り込んだ、３値状態のバッフ ァ回路を示す。このバッファの出力ノードは、バッファが、活性状態にある間、 主として論理低、及び論理高信号の形式で、データを交換可能な共通バスに直接 結合されるべきものだと想定される。更に、このバッファは、公称レール間３． ３ボルトを出力する電源により付勢され、共通バスは、５ボルトＭＯＳ出力段を 備えたバッファ、及びバイポーラ出力段を備えたバッ ファを含む、共通バスに結合される様々な他のバッファを有すると想定される。 この想定した多様性は、高Ｚ（不活性）状態のバッファが、単純にバスに対して 高インピーダンスを呈示し、特にバス電圧に関係なく、バスから電流を引き込ま ず、又バスへ電流を供給しない必要条件を試験することである。図５の回路は、 この必要条件の第１の部分に言及している。この回路は、負のバス電圧、すなわ ちバッファの低電位の電力レールＧＮＤの電圧よりも低いバス電圧にさらされな いと想定する。トランジスタ対ＱＰ５とＱＰ６が、図３の比較器ＣＯＭＰを構築 することが分かる。ＱＰ５とＱＰ６は、この比較器へのそれぞれの入力ＯＵＴ、 及びＶ_CCに対して、「通過ゲート」として機能する。また図５から、共通のドレ インとゲートを備えた、ＮＭＯＳトランジスタＱＮ３０は、図３のより一般的な 回路に示す、バルブＬＩＮＫ＋用に選択されたものである。連結トランジスタＱ Ｎ３０は、Ｖ_TNに対して、通常の０．８５Ｖとは対照的に、０．０Ｖから０．４ Ｖの特別低い値を有するように設計される。これにより、Ｖ_CCからＰＶ_CCへの順 方向降下が、シリコンｐｎ接合を横切る、順方向バイアス降下よりもかなり小さ くなる。 第１の漏洩電流Ｉ_OZL を考えてみると、これは、論理低電圧（Ｖ_OL＜Ｖ_CC−｜ Ｖ_TP｜）がバスに出現する場合に、高Ｚ状態のバッファが、バスから引き込む電 流である。イネーブルノードＥでの電圧は、論理低にあり、相補ノードでの電圧 は、論理高にある。出力プルアップトランジスタＱＰ４０はオフである。第１の 通過ゲートトランジスタＱＰ６０は、そのＶ_CCドレイン電圧のために、ゲートに 印加された論理低の外部信号によりオンにされる。ＱＰ６０をオンにすることに より、疑似レールＰＶ_CCが、電位Ｖ_CCにあることが保証される。更に、ソース／ バルクと同一電圧（Ｖ_CC）であり、ドレインよりも高い電圧にあるゲートを備え た、第２の通過ゲートトランジスタＱＰ７０が遮断される。従って、バスの出力 ノードを介して、バスからバッファへの、漏洩電流Ｉ_OZL に対する通路は存在し ない。この区分の下で、ＱＮ３０とＱＮ４０の振る舞いに着目してみる。ＰＶ_CC が、高電位の電力レールと同一電圧にあると、ＱＮ３０は、そのソース上に有す るのと同じ電位をドレイン上に有し、従って、ＱＮ３０を介する電流の流れは存 在しないことになる。他方で、ゲートが論理低にあり、ソース／バルクがＶ_CCに ある、ＱＰ３０はオンとなり、それによりＱＰ４０のゲートが、ＱＰ４０のバル ク及びソースと同電位である、Ｖ_CCに維持される。（如何なる場合でも、プルア ップトランジスタＱＰ４０のゲートは、ＱＰ２０とＱＮ２０を介する高電位の電 力レールへの連結、及びバッファが高Ｚ状態にある間、Ｅは論理低にあるという 事実により、Ｖ_CCに保持される。）従って、ＱＰ４０はオフのままであり、それ により出力ノードＯＵＴと、高電位の電力レールＶ_CCとの間の他の経路が阻止さ れる。 次に、バスが、Ｖ_CC−｜Ｖ_TP｜より高いが、Ｖ_CC＋｜Ｖ_TP｜ほど高くはない電 圧に変化すると想定する。これにより、ＱＰ６０が遮断可能となるが、ＱＰ７０ をオンにするには十分ではない。しかし、関連技術の場合と異なり、これにより 、ＰＶＣＣがフローティング のままとならず、すなわち、ＱＮ３０の補充のリンクを介して、ＰＶ_CCのＶ_CCへ の接続により、ＰＶ_CCは、Ｖ_CC−｜Ｖ_TN(QN30)｜よりも低くない電圧に維持され ることになる。Ｖ_TN(QN30)は、ＮＭＯＳトランジスタＱＮ３０に対する閾値電圧 であり、それは、通常０．０ボルトと０．４ボルト間である、非常に低い閾値電 圧を有するように製造される。（このトランジスタ、及び図５の他のトランジス タのチャンネルに対する二重線は、非常に低い閾値を示す。）ＱＮ５０とＱＰ５ ０は、高Ｚ状態に必要なＥ／ＥＢ電圧のために、遮断され、それにより出力プル アップトランジスタＱＰ４０、及び出力プルダウントランジスタＱＮ８０のゲー トが絶縁される。出力プルアップトランジスタＱＰ４０のゲートノードは、ＱＮ ３０とＱＰ３０だけでなく、ＱＰ２０とＱＮ２０によっても、Ｖ_CCに充電される （上記のように）。ＱＮ７０が、ＥＢからそのゲートへの論理高信号によりオン にされる。次いで、ＱＮ７０は、プルダウントランジスタＱＮ８０のゲートをＧ ＮＤに放電し、従ってＱＮ８０をオフに保持する。 次に、バスが、Ｖ_CC＋｜Ｖ_TP｜よりも高い電圧に駆動されると想定する。これ は結果として、第２の通過ゲートトランジスタＱＰ７０がオンとなり、電圧Ｖ_O にある出力ノードが、ＰＶ_CCに結合されることになる。これにより、次いで、Ｑ Ｐ３０のソース電圧が、Ｖ_O に上昇せしめられる。ＱＰ４０のドレインが、Ｖ_O により上昇するにつれて、ＱＰ４０のゲートはＶ_O に追従して、ＱＰ４０が、オ ンとなりＶ_CCを悪化させる経路を与えるのを阻止する。ＰＶ_CCに接 続されるので、ＱＰ４０のバルクも又Ｖ_O に追従し、それによりドレインとバル ク間のｐｎ接合が、順方向バイアスとなるのが阻止される。ＱＮ１０、ＱＮ２０ 、及びＱＮ４０は、阻止デバイスとして機能して、ＱＰ４０のゲートを含むノー ド上の電圧が、ＱＰ１０、又はＱＰ２０のチャンネル、又はドレイン／バルクｐ ｎ接合、あるいはＱＰ５０（そのバルクは、Ｖ_CCに結合される）のソース・絶縁 ｐｎ接合を介して、Ｖ_CCに到達するのが阻止される。 アンダー電圧保護 アンダー電圧保護、すなわち低電位の電力レールの電圧よりも低い出力ノード 電圧による悪化に対抗する、バッファの低電位の電力レールの保護を与えるため の本発明の好適な実施例が、図６に示されている。図示のように、この回路は、 図５に示す、オーバー電圧に対する回路と完全に類似している。すなわち、ＮＭ ＯＳトランジスタＱＮ６００、及びＱＮ７００が、図４のより一般的な回路に示 す、特定の比較器を構築する。同様に、ゲート・クランプのＰＭＯＳトランジス タＱＰ３００は、図４のより一般的な回路に示す、補充のリンクＬＩＮＫ−の機 能を果たすように、好適な実施例において選択されたものである。バッファが高 Ｚ状態にある間の、出力ノード電圧の各種の値に対する、この回路の動作は、好 適な実施例におけるオーバー電圧保護に対する、すぐ上の説明から全く従って得 られるものである。

───────────────────────────────────────────────────── 【要約の続き】 介して、出力ノードと電力レール（Ｖ_CC）間に、漏洩経 路が生じるのを防止することができる。疑似レールの充 電の際の「不感帯」を最小化、又は回避するために、一 方向リンク（ＬＩＮＫ＋）が、電力レール（Ｖ_CC）と疑 似電力レール（ＰＶ_CC）間に直接確立される。

Claims (1)

1. 【特許請求の範囲】 １．出力バッファの出力ノードに印加される電圧に対抗して、出力バッファの 出力トランジスタ、及び電力レールを保護するための保護回路装置において、 (a) 複数の比較器入力、及び１つの比較器出力を備えた比較器と、 (b) 疑似電力レールと、 (c) 正のノード、及び負のノードを有し、前記正のノードが、前記負のノー ドに対して、正電圧にある場合にのみ、前記正のノードから前記負のノードにの み、電流が流れることができるような、１方向リンクと、 からなり、 前記１方向リンクが、（i）前記比較器出力、(ii)前記出力トランジスタ のバルクノード、及び(iii)前記１方向リンクの前記負のノードに接続されるこ とと、 前記比較器入力のうちの第１の入力が、前記電力レールに接続され、前記 比較記入力のうちの第２の入力が、前記出力ノードに接続され、前記比較器が、 前記比較器出力に、前記比較記入力のうちで、より高電圧にあるどちらでも出力 することと、 前記１方向リンクの前記正のノードが、前記電力レールに接続されること と、 を特徴とする保護回路装置。 ２．前記疑似電力レールと、前記出力トランジスタのゲートノー ドとの間に結合された、帰還トランジスタから更になり、該帰還トランジスタの ゲートノードが、前記バッファのイネーブル入力に接続される、請求項１に記載 の保護回路装置。 ３．第１の駆動トランジスタ、及び第１の阻止トランジスタから更になり、 前記第１の駆動トランジスタが、第１の駆動／阻止トランジスタの組合せ を形成するために、前記第１の阻止トランジスタと直列に接続されることと、 前記第１の駆動／阻止トランジスタの組合せが、前記電力レールと、前記 出力トランジスタの前記ゲートとの間に接続されることと、 前記第１の駆動トランジスタのゲートノードが、前記バッファのデータ入 力ノードに接続されることと、 前記第１の阻止トランジスタのゲートノードが、前記電力レールに接続さ れることと、 を特徴とする、請求項２に記載の保護回路装置。 ４．第２の駆動／阻止トランジスタの組合せを形成するために、第２の阻止ト ランジスタと直列に接続される、第２の駆動トランジスタから更になり、 前記第２の駆動／阻止トランジスタの組合せが、前記電力レールと、前記 出力トランジスタとの間に接続されることと、 前記第２の駆動トランジスタのゲートノードが、前記イネーブル入力に接 続されることと、 前記第２の阻止トランジスタのゲートノードが、前記電力レールに接続さ れることと、 を特徴とする、請求項３に記載の保護回路装置。 ５．前記比較器が、第１の通過ゲートトランジスタ、及び第２の通過ゲートト ランジスタから構成され、前記第１の通過ゲートトランジスタが、前記出力トラ ンジスタの前記バルクノードと、前記第２の通過ゲートトランジスタのゲートノ ードとの間に接続され、前記第１の通過ゲートトランジスタのゲートノードが、 前記出力ノードに接続され、前記第２の通過ゲートトランジスタが、前記出力ノ ードと、前記疑似レールとの間に結合される、請求項１に記載の保護回路装置。 ６．前記１方向リンクが、前記電力レールと、前記疑似電力レールとの間に結 合された、ＭＯＳ連結トランジスタから構成され、前記連結トランジスタのゲー トノードが、前記電力レールに結合される、請求項５に記載の保護回路装置。 ７．前記出力トランジスタは、ＰＭＯＳ出力プルアップトランジスタであり、 前記電力レールは、高電位の電力レールであり、前記疑似電力レールは、疑似高 電位の電力レールであり、前記第１の通過ゲートトランジスタは、ＰＭＯＳトラ ンジスタであり、前記第２の通過ゲートトランジスタは、ＰＭＯＳトランジスタ であり、前記ＭＯＳ連結トランジスタは、低遷移電圧のＮＭＯＳトランジスタで ある、請求項６に記載の保護回路装置。 ８．前記出力トランジスタは、ＮＭＯＳプルダウントランジスタ であり、前記電力レールは、低電位の電力レールであり、前記疑似電力レールは 、疑似低電位の電力レールであり、前記第１の通過ゲートトランジスタは、ＮＭ ＯＳトランジスタであり、前記第２の通過ゲートトランジスタは、ＮＭＯＳトラ ンジスタであり、前記ＭＯＳ連結トランジスタは、低遷移電圧のＰＭＯＳトラン ジスタである、請求項６に記載の保護回路装置。 ９．出力ノード上のオーバー電圧に対抗して、保護された高電位の電力レール を取り込む出力バッファにおいて、 (a) １つが前記出力ノードに接続され、１つが前記高電位の電力レールに接 続される複数の比較器入力、及び１つの比較器出力を備えた比較器と、 (b) ＰＭＯＳ出力プルアップトランジスタのバルクノード、及び前記比較器 出力に結合された、疑似高電位の電力レールと、 (c) 前記高電位の電力レールに、前記疑似高電位の電力レールを結合する１ 方向リンクと、 からなるバッファ。 １０．前記比較器が、第１のトランジスタ通過ゲート、及び第２のトランジスタ 通過ゲートからなり、前記第１の通過ゲートが、前記プルアップトランジスタの 前記バルクと、前記第２の通過ゲートトランジスタのゲートノードとの間に接続 され、前記第１の通過ゲートトランジスタのゲートノードが、前記出力ノードに 接続され、前記第２の通過ゲートトランジスタが、前記出力ノードと、前記疑似 高電位の電力レールとの間に接続される、 請求項９に記載のバッファ。 １１．前記１方向リンクが、前記高電位の電力レールと、前記疑似高電位の電力 レールとの間に結合された、ＮＭＯＳ連結トランジスタであり、該連結トランジ スタのゲートノードが、前記高電位の電力レールに接続される、請求項１０に記 載のバッファ。 １２．前記連結トランジスタが、極端に低い遷移電圧を有するように製造される 、請求項１１に記載のバッファ。 １３．前記疑似高電位の電力レールと、前記プルアップトランジスタのゲートノ ードとの間に結合された、ＰＭＯＳ帰還トランジスタを有し、該帰還トランジス タのゲートノードが、前記バッファのイネーブル入力に接続される、請求項１２ に記載のバッファ。 １４．第１のＰＭＯＳ駆動トランジスタ、及び第１のＮＭＯＳ駆動トランジスタ を有し、 前記第１のＰＭＯＳ駆動トランジスタのソースノードが、前記高電位の電 力レールに接続されることと、 前記第１のＰＭＯＳ駆動トランジスタのドレインノードが、前記第１のＮ ＭＯＳ阻止トランジスタのドレインノードに接続されることと、 前記第１のＮＭＯＳ阻止トランジスタのソースノードが、前記プルアップ トランジスタの前記ゲートノードに接続されることと、 前記第１のＰＭＯＳ駆動トランジスタのゲートノードが、前 記バッファのデータ入力に接続されることと、 前記第１のＮＭＯＳ阻止トランジスタのゲートノードが、前記高電位の電 力レールに接続されることと、 を特徴とする、請求項１３に記載のバッファ。 １５．第２のＰＭＯＳ駆動トランジスタ、及び第２のＮＭＯＳ駆動トランジスタ を有し、 前記第２のＰＭＯＳ駆動トランジスタのソースノードが、前記高電位の電 力レールに接続されることと、 前記第２のＰＭＯＳ駆動トランジスタのドレインが、前記第２のＮＭＯＳ 阻止トランジスタのドレインノードに接続されることと、 前記第２のＮＭＯＳ阻止トランジスタのソースノードが、前記プルアップ トランジスタの前記ゲートノードに接続されることと、 前記第２のＰＭＯＳ駆動トランジスタのゲートノードが、前イネーブル入 力ノードに接続されることと、 前記第２のＮＭＯＳ阻止トランジスタのゲートノードが、前記高電位の電 力レールに接続されることと、 を特徴とする、請求項１４に記載のバッファ。 １６．第３のＮＭＯＳ阻止トランジスタ、第１のＰＭＯＳ絶縁トランジスタ、及 びＮＭＯＳ禁止トランジスタを有し、 前記第２のＮＭＯＳ阻止トランジスタの前記ソースノードが、前記第３の ＮＭＯＳ阻止トランジスタのドレインノードに接続 されることと、 前記第３のＮＭＯＳ阻止トランジスタの前記ソースノードが、前記第１の ＰＭＯＳ絶縁トランジスタのソースノードに接続されることと、 前記第１のＰＭＯＳ絶縁トランジスタのドレインが、前記ＮＭＯＳ禁止ト ランジスタのドレインノードに接続されることと、 前記ＮＭＯＳ禁止トランジスタのソースノードが、低電位の電力レールに 接続されることと、 前記第３のＮＭＯＳ阻止トランジスタのゲートノードが、前記高電位の電 力レールに結合され、前記第１のＰＭＯＳ阻止トランジスタのゲートノードが、 ディスエーブル入力ノードに結合され、前記ＮＭＯＳ禁止トランジスタのゲート ノードが、前記ディスエーブル入力ノードに接続されることと、 を特徴とする、請求項１５に記載のバッファ。 １７．前記出力ノードと、前記低電位の電力レールとの間に接続された、出力プ ルダウントランジスタから更になり、該出力プルダウントランジスタのゲートノ ードが、前記ＮＭＯＳ禁止トランジスタのドレインノードに接続される、請求項 １６に記載のバッファ。 １８．出力ノード上のアンダー電圧に対抗して、保護された低電位の電力レール を取り込む出力バッファにおいて、 (a) １つが前記出力ノードに接続され、１つが前記低電位の電力レールに接 続される複数の比較器入力、及び１つの比較器 出力を備えた比較器と、 (b) ＮＭＯＳ出力プルダウントランジスタのバルクノード、及び前記比較器 出力に結合された、疑似低電位の電力レールと、 (c) 前記低電位の電力レールに、前記疑似低電位の電力レールを結合する１ 方向リンクと、 からなるバッファ。 １９．前記比較器が、第１の通過ゲートトランジスタ、及び第２の通過ゲートト ランジスタからなり、前記第１の通過ゲートトランジスタが、前記プルダウント ランジスタの前記バルクと、前記第２の通過ゲートトランジスタのゲートノード との間に接続され、前記第１の通過ゲートトランジスタのゲートノードが、前記 出力ノードに接続され、前記第２の通過ゲートトランジスタが、前記出力ノード と、前記疑似低電位の電力レールとの間に接続される、請求項１８に記載のバッ ファ。 ２０．出力バッファの出力ノード上のオーバー電圧に対抗して、不活性状態の出 力バッファの高電位の電力レールを保護するための、出力バッファ電力レール保 護方法において、 (a) 疑似高電位の電力レールに、前記バッファの出力プルアップトランジス タのバルクノードを接続するステップと、 (b) 前記出力ノードと、前記疑似高電位の電力レールとの間に、第１のＰＭ ＯＳトランジスタを接続するステップと、 (c) 前記疑似高電位の電力レールと、前記第１のＰＭＯＳトランジスタのゲ ートノードとの間に、第２のＰＭＯＳトランジ スタを接続するステップと、 (d) 前記出力ノードに、前記第２のＰＭＯＳトランジスタのゲートノードを 接続するステップと、 (e) 前記高電位の電力レールと、前記疑似高電位の電力レールとの間に、Ｎ ＭＯＳ連結トランジスタを結合して、前記高電位の電力レールに、前記連結トラ ンジスタのゲートノードを結合するステップと、 (f) 前記疑似高電位の電力レールと、前記出力プルアップトランジスタのゲ ートノードとの間に、ＰＭＯＳ帰還トランジスタを接続するステップと、 を含む方法。 ２１．前記方法が、 (a) プルアップトランジスタの駆動トランジスタと、前記プルアップトラン ジスタの前記ゲートノードとの間に、ＮＭＯＳ阻止トランジスタを配置するステ ップと、 (b) 前記高電位の電力レールに、前記ＮＭＯＳ阻止トランジスタのゲートノ ードを接続するステップと、 を更に含む、請求項２０に記載の方法。 ２２．前記方法が、 (a) プルアップトランジスタの禁止トランジスタと、前記プルアップトラン ジスタの前記ゲートノードとの間に、第２のＮＭＯＳ阻止トランジスタを配置す るステップと、 (b) 前記高電位の電力レールに、前記第２のＮＭＯＳ阻止トラ ンジスタのゲートノードを接続するステップと、 を更に含む、請求項２１に記載の方法。 ２３．出力バッファの出力ノード上のアンダー電圧に対抗して、不活性状態の出 力バッファの低電位の電力レールを保護するための、出力バッファ電力レール保 護方法において、 (a) 疑似低電位の電力レールに、前記バッファの出力プルダウントランジス タのバルクノードを接続するステップと、 (b) 前記出力ノードと、前記疑似低電位の電力レールとの間に、第１のＮＭ ＯＳトランジスタを接続するステップと、 (c) 前記疑似低電位の電力レールと、前記第１のＮＭＯＳトランジスタのゲ ートノードとの間に、第２のＮＭＯＳトランジスタを接続するステップと、 (d) 前記出力ノードに、前記第２のＮＭＯＳトランジスタのゲートノードを 接続するステップと、 (e) 前記低電位の電力レールと、前記疑似低電位の電力レールとの間に、Ｐ ＭＯＳ連結トランジスタを結合して、前記低電位の電力レールに、前記連結トラ ンジスタのゲートノードを結合するステップと、 (f) 前記疑似低電位の電力レールと、前記出力プルダウントランジスタのゲ ートノードとの間に、ＮＭＯＳ帰還トランジスタを接続するステップと、 を含む方法。 ２４．前記方法が、 (a) プルダウントランジスタの駆動トランジスタと、前記プルダウントラン ジスタの前記ゲートノードとの間に、ＰＭＯＳ阻止トランジスタを配置するステ ップと、 (b) 前記低電位の電力レールに、前記ＰＭＯＳ阻止トランジスタのゲートノ ードを接続するステップと、 を更に含む、請求項２３に記載の方法。 ２５．前記方法が、 (a) プルダウントランジスタの禁止トランジスタと、前記プルダウントラン ジスタの前記ゲートノードとの間に、第２のＰＭＯＳ阻止トランジスタを配置す るステップと、 (b) 前記低電位の電力レールに、前記第２のＰＭＯＳ阻止トランジスタのゲ ートノードを接続するステップと、 を更に含む、請求項２４に記載の方法。