JP3190346B2 - 出力ノードの電圧遊動に対するバッファ保護 - Google Patents

出力ノードの電圧遊動に対するバッファ保護

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Description

【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は、共通バスの結合すべく設計されるバッファ
回路に関する。特に、本発明は、バッファのレール間電
圧の範囲外にある、バスに課せられた出力ノード電圧に
対して、かかるバッファを保護することに関する。更に
評価には、本発明は、高インピーダンス状態におけるバ
ッファの「オーバー電圧」、及び「アンダー電圧」保護
に関する。本発明は、共通バスに結合される他の回路に
より、そのバスに課せられる可能性のある電圧よりも低
い、高電位の電力レールを有するバッファのための「オ
ーバー電圧」保護を提供し、また、共通バスに結合され
る他の回路により、そのバスに課せられる可能性のある
電圧よりも高い、低電位の電力レールを有するバッファ
のための「アンダー電圧」保護を提供する。
2.従来技術の説明 過去数年にわたる、デジタル電子回路の分野での展開
により、最終的に、共通バスに接続される各種の回路が
増大した。これにより、ある回路によりバスに課せされ
る出力電圧が、そのバスに接続される１つ以上の他の回
路に害を及ぼす確率が増大した。例えば、以前の場合よ
りもかなり低い電圧を有する、高電位の電力レールVCC
により、電力供給すべく設計されるバッファ回路が、今
日では製造されている。最近まで通例であった、より高
いVCCにより電力供給されるバッファと、これらの新し
い回路を一体化可能であることが重要となる。５ボルト
の公称電圧でのVCCレベルを備えたMOSFET回路から、3.3
ボルトの公称電圧でのVCCレベルを備えたMOSFET回路へ
の大きな移行がなされた。（これらの回路は、時折、
「３ボルト回路」又は「３ボルトバッファ」と言われ
る。将来の展開には、より低いVCC値すらも利用する回
路が含まれるであろう。従って、それぞれ3.3及び５ボ
ルトの公称電圧の高電位の電力レール、及びGNDの低電
位の電力レールを取り入れる回路に関して、本明細書で
なす解説は、どちらかの電力レールの電圧が、共通バス
に結合されたバッファ間で変動する、如何なる状況にも
適用するものと理解すべきである。）公称3.3ボルトVCC
を使用する回路は、５ボルトのデジタル回路に対するJE
DEC規格18及び20と比較されるべき、新規のJEDEC規格８
−1Aに準じる。規格８−1Aの下で、論理低VOLは、0.36
−0.555ボルトの範囲にあり、理論高VOHは、2.0−2.4ボ
ルトの範囲にある。これを規格18及び20の下での論理レ
ベルと比較すると、それらは、VOL＝0.36−0.55ボル
ト、及びVOH＝3.65−4.4ボルトである。
異なる規格に関する１つの重要な注目点は、５ボルト
規格の下での論理高の範囲が、JEDEC規格８−1Aの下で
のVCCを越えるということである。このことは、異なる
規格に準じる副回路が、単一の拡張回路内に組合わせら
れた場合、3.3ボルト高電位の電力レールが、５ボルト
高電位レールにおいて生じる電流に対して、シンクとし
て確実に働かないようにするために、多数の微妙な問題
を解決する必要がある。本発明は、共通バスに結合され
るが、異なる電圧の高電位の電力レールにより電力供給
される、出力バッファのアレーに関連して、この問題に
言及する。明確にするために、異なるバッファをそれぞ
れ、3.3ボルトバッファ、及び５ボルトバッファと呼
ぶ。そうとは言っても、本発明の手法は、この組合せに
限定されない。実際、問題とするバッファは、高出力電
圧を有するMOSFETバッファに対してだけ、保護される必
要があるのでなく、問題とするバッファのVCCの僅かだ
け上にあるバイポーラ出力を有するバッファに対して
も、保護を必要とする。更に、同一の広範な手法は、バ
ッファの低電位の電力レールに関して、負で駆動可能で
ある共通バスに接続される出力バッファに対して、保護
を与えるように機能する。
未保護の3.3ボルトバッファの出力ノードが、５ボル
トバッファ用の論理高に対応する電圧に駆動される場
合、５ボルトバッファの高電位の電力レールと、3.3ボ
ルトバッファの高電位の電力レールとの間に、実際は、
５ボルトバッファと、共通バスに結合される未保護の3.
3ボルトバッファの全てとの間に、電流経路が準備され
ることになる。これは、結果として、良くて過剰な消費
電力となり、最悪で一時的又は永久的な回路故障とな
る、というのは、3.3ボルトバッファの高電位の電力レ
ールが、より高い電位により、「悪化」されるためであ
る。この理由は、回路レイアウト、及び含まれる素子の
物理性から明らかである。通常の出力バッファは、PMOS
出力プルアップトランジスタ、及びNMOS出力プルダウン
トランジスタを有する。同じ回路において、PMOSトラン
ジスタのドレインは、バッファの出力ノードに直接接続
され、そのソースは、バッファの高電位の電力レールV
CCに接続され、VCCは、このPMOSトランジスタのバルク
（「Ｎウェル」又は「バックゲート」と呼ばれることも
ある）そのものである。オーバー電圧の脅威は、不活性
で、高Ｚ状態にあるバッファに対する最大の懸念であ
り、というのは、通常、他のバッファが、共通バスに対
する電流源となるということがすぐ後にあるからであ
る。高Ｚバッファのプルアップ、及びプルダウン段の両
方が、そのバスに対して高インピーダンスを示すべきで
ある。プルアップ段に関して、不活性のバッファの出力
プルアップトランジスタのゲートは、論理高に保持され
て、プルアップトランジスタが「オフ」である、すなわ
ち、何のソース・ドレイン間導通チャンネルも有さない
ことが保証される。あいにく、未保護のプルアップトラ
ンジスタは、出力ノード、すなわち素子及び回路の性質
により示され得る、ドレイン・バルク間pn接合において
課せられるオーバー電圧に対して、交互の導通経路を与
える。このpn接合は、バッファの出力ノードにおいて、
オーバー電圧により順方向バイアスされることになる。
集積回路チップにおける通常の（エンハンスメントモー
ドの）PMOSトランジスタは、一方がドレイン用で、他方
がソース用であり、大きなｎドーピング領域、すなわち
「Ｎウェル」に埋め込まれた、２つのp+領域を有する。
従って、ドレイン（出力ノードに接続される）が、バル
ク（VCCに接続される）に対して、十分正になされた場
合、この接合は順方向バイアスとなり、その接合を介し
て、バッファの出力ノード（従って、バス）から、バッ
ファに電力供給する高電位の電力レールへと、電流が流
れる。
上記のPMOSプルアップトランジスタは、正孔が十分多
くＮウェルの表面に拡散して、ドレインとソースを連結
する、すなわち２つのp+領域を連結する、ｐ型チャンネ
ルが準備されるように、どちらかのp+領域に対して、ゲ
ート（バッファのどこかに接続される）を十分負にする
ことにより、オンにされることに留意されたい。最小の
チャンネルを確立するのに必要な最小のゲート・ソース
間電圧は、PMOSトランジスタの閾値電圧VTPである。こ
の閾値電圧は、使用される特定の製造技術により、広範
囲にわたって変化するよう製作可能である。（デプレッ
ションモードのPMOSトランジスタに関しては、ソース・
ゲート間電圧がゼロである場合でさえも、チャンネルが
存在し、エンハンスメントモードの素子に関しては、遷
移電圧を低減して、ゼロに近づけることができる。） 以前には、バッファの出力ノード上に課せられるオー
バー電圧により引き起こされる問題を避ける試み、すな
わちバッファを「オーバー電圧許容」に製作する試みが
あった。この最も単純な手法は、明白な箇所、すなわち
VCCと、プルアップトランジスタのドレイン・バルク間p
n接合における出力ノードとの間の結合に端を発した。
バルク・ソース間接続が切断され、バルクは、その回路
に導入された「疑似電力レール」PVCCに直接結合され
る。その回路に又導入されたスイッチング手段は、PVCC
が、実際の高電位の電力レールVCC、又は出力ノードの
どちらかに結合されるのをもたらす。基本的には、スイ
ッチング手段は、その２つの入力、すなわち出力ノード
からの入力、及び高電位の電力レールVCCからの入力の
うちで、より高い電圧にあるどちらでも、プルアップト
ランジスタのバルクに結合する電圧比較器である。この
手法を使用する特定の関連技術の回路は、「オーバー電
圧許容の出力バッファ回路（Overvoltage−Tolerant Ou
tput Buffer Circuit）」と称して、本発明の出願人に
より1993年３月２日に出願された、出願番号08/024,942
に記載されている。当該の基本的な出力バッファ回路を
図１に用意した。PMOSトランジスタQP4が、その回路の
出力プルアップトランジスタであり、出力ノードOUTに
おいて、バスに結合されるべきものである。ソースノー
ド、従って高電位の電力レールVCCに直接結合される代
わりに、QP4のバルクは、ラインPVCCに結合され、「疑
似高電位の電力レール」PVCCは、比較器COMPの出力に接
続され、その入力はそれぞれ、VCCと出力ノードOUTであ
る。
図１のバッファにおいて、NMOSトランジスタQN6は、
出力プルダウントランジスタであり、プルダウントラン
ジスタの駆動トランジスタQN4により駆動される。トラ
ンジスタQN5は、プルダウントランジスタの禁止トラン
ジスタである。NMOSトランジスタQN1は、プルアップト
ランジスタの駆動トランジスタである。イネーブル相補
入力EBに結合されたゲートを備える、QN2は、プルアッ
プトランジスタの禁止トランジスタである。最後に、低
VTHのトランジスタが、活性２値状態のバッファにおい
て、論理低信号が、データ入力INにおいて受信された時
はいつでも、出力プルアップトランジスタQN6のゲート
をプルアップするように機能する。図１の出力保護の態
様は、以下のように理解することができる。このバッフ
ァにより生成されたそれらに振幅において比例した、論
理高、及び論理低の信号だけが、バス上に出現する限
り、出力ノードOUTでの電圧は、VCCよりも常に低くな
り、比較器は、真の高電位の電力レールにPVCCを結合
し、従ってPVCCは電圧VCCとなる。これらの状況下で、
バッファはまさに、オーバー電圧保護なしに、ソースに
共通に接続されたプルアップトランジスタのバルクを有
する回路であるかのように機能する。他方で、VCCより
も大きい出力電圧に対して、比較器は、PVCCが出力ノー
ドに直接結合されるのを保証する。このことは、プルア
ップトランジスタのバルクが、そのドレインと同一電位
であり、従って何の電流も、ドレイン−バルク接合を通
って流れないことを意味する。それによって、バスとV
CC間の交互の電流経路は閉鎖される。あいにく、それ以
上はなく、この利点は、オンにされるプルアップトラン
ジスタQP4を介して、直流経路を与えることを犠牲にす
ることであり得る。未保護の回路において、バッファが
高Ｚ状態にある間、プルアップトランジスタのゲート
は、電圧VCCに保持され、そのトランジスタがオフのま
まであることが保証される。しかし、QP4のドレイン
（及びバルク）がPVCCの電圧にあると、そのゲートは、
VTPだけ高いドレイン／バルクに対して、負になる可能
性があり、これは、QP4をオンにして、OUTから高電位の
電力レールへの直流経路を与えることになる。これを回
路するために、イネーブル入力Ｅに接続されたゲートを
備える帰還トランジスタQP1が、PVCCとQP4のゲート間に
結合される。バッファが禁止にされると、QP1は、論理
低のＥ電圧によりオンに保持される。これは、結果とし
ての期間の間、PVCCが、QP4のゲートに印加されること
になり、ゆえに、QP4のゲート・バルク間電圧を排除し
て、QP4がオフに保持されることになる。出力ノードで
のオーバー電圧保護を完全に包含するために、１つの最
後の「取り決め」が図１に用いられ、これは、プルアッ
プトランジスタQP4用の（、及び適切な論理機能を保証
するために、インバータＩの挿入用の）ドライバとし
て、PMOSトランジスタではなく、NMOSトランジスタQN1
の使用、及びプルアップ禁止ドライバとして、第２のNM
OSトランジスタQN2の使用である。慣用的に、VCCとプル
アップトランジスタのゲート間に結合されるPMOSトラン
ジスタは、これら両方の機能のために使用される。この
回路において、そのようになされた場合、プルアップト
ランジスタのゲート上でのオーバー電圧は、これらの駆
動トランジスタを介して、高電位の電力レールへ強引に
押し分けて進むであろう。手短に言えば、オーバー電圧
が、それらPMOS駆動トランジスタのチャンネル、及び／
又はドレイン・絶縁間pn接合を介して、VCCへの戻り経
路を見出すであろう。図１において、プルアップトラン
ジスタのドライバとして使用されるNMOSトランジスタ
は、対照的に、オーバー電圧に対する阻止トランジスタ
を構成する。上記のように、図１に全て示すように、こ
の置き換えを適応させるためには、データ入力信号は、
正しい論理を維持するよう補われねばならない。NMOSト
ランジスタQN1、及びQN2が、QP4をオフに保持するのに
十分高く、QP4のゲートを充電可能なことを保証するた
めに、通常の0.85ボルトとは対照的に、0.4−0.5ボルト
と同程度に低い、低ターンオン閾値電圧VTN（、従ってN
MOSトランジスタがオンである場合、チャンネルに沿っ
て低い電圧降下）を備えたNMOSトランジスタが使用され
る。実際、幾つかの回路調整で、これらは、デプレッシ
ョンモードのトランジスタに対して選択可能であり、十
分制御された低い閾値が保証される。ソースとドレイン
を結ぶ二重線を有する記号は、特別な低VTPトランジス
タ、おそらくデプレッションモードのトランジスタが、
その位置に使用されるのを示すために使用される。
あいにく、図１の回路の説明の意味に含まれるよう
な、利用可能な理想的な比較器は存在しない。２つの入
力間の電圧差がどれだけ小さいかに関係なく、その２つ
の入力のうちのより高い入力を選択するような感度のあ
る比較器は存在しない。図２において、理想的な比較器
とは反対に、実際の比較器で関連技術が示されている。
図示のように、PMOS対QP5とQP6から構築される。この比
較器は、VTよりも低い電圧だけ異なる、入力電圧間を識
別することができない。
QP6の主要な電流経路は、OUTとPVCC間にあり、QP6の
ゲートは、固定電位VCCにある。（QP5のバルクと同じよ
うに、QP6のバルクが、PVCCに結合されることに留意さ
れたい。）図２の比較器回路の動作、及び制限は、バッ
ファが高Ｚ状態にある間（プルアップトランジスタQP
4、及びプルダウントランジスタQN6の両方がオフに保持
される）、バッファの出力ノードOUTに課せられ得る各
種の信号を考慮することにより、理解することができ
る。
最初に、共通バスが、そのバスに取り付けられる他の
回路の１つにより、論理低電圧VOL（＞GND）に保持され
ることを考えてみる。これにより、QP5がオン状態にさ
せられ、すなわち、そのソースがVCCにあり、そのゲー
トがVOLにあり、そのソース・ゲート間電圧は、QP5をオ
ンにするのに必要とされる閾値よりもかなり大きい。QP
5がオンであると、高電位の電力レールVCCは、疑似レー
ルPVCCに直接結合され、疑似レール上の電位は、高電位
の電力レールVCC上の電位と同一になる。その後に、QP6
のバルク／ソースとゲート間に電圧降下がないと、QP6
は遮断されることになる。規定により、OUTに課せられ
る電圧が、VCC、すなわちQP4のバルク電位よりも低いの
でQP4のドレインとバルクを結合するpn接合は、逆方向
にバイアスされ、OUTとVCC間の如何なる電流経路も阻止
される。
次に、図１に示すバッファが依然として不活性にあ
り、バスが、|VTP|以上の量だけ、VCCよりも低い論理高
に駆動されることを考えてみる。何も変わらず、すなわ
ち前と同じ理由で、QP5はオン状態を続け、QP6はオフ状
態を続け、従ってPVCCは、電位VCCのままである。
次に、バスに結合される５ボルトバッファの１つが、
論理高信号VOH＞（VCC＋VTP）を出力することを考えて
みる。QP5のゲートバイアスは、そのバルク／ソースに
対して正となり、このトランジスタは遮断されることに
なる。OUTノードをバルク（VCCにある）に結合する。QP
6のpn接合は、順方向にバイアスされることになり、QP6
のバルク電圧が、VTPだけ高いゲートに対して正となる
レベルに増大され、従って、QP6がオンとなり、出力ノ
ードOUTが、疑似レールPVCCに結合される。
上述したように疑似レールが制御され、ここで、バス
電圧が、VTPよりも大きい量だけVCCより低い電圧に、再
び降下して戻ると、すなわち、出力OUTでの電圧が、（V
CC−|VTP|）よりも低くなることを考えてみる。これ
は、QP5を直ちにオンにするように働き、高電位レールV
CCが、PVCCに直接、従ってQP4のバルク、及びQP6のソー
スに再接続される。QP6のゲートは、VCCに常に固定され
ているので、これにより、QP6が遮断される。
上記の比較器を利用する保護回路により与えられた保
護にもかかわらず、VCCと出力ノード電圧間の差が、比
較器が機能するのに不十分である「不感帯」が存在す
る。特に、バスが、論理低から、VCCよりも大きいが、P
MOSトランジスタQP5とQP6に対する閾値電圧VTPよりも少
ない量だけ大きい電圧に、遷移することを考えてみる。
図１を続けて参照すると、初期に遮断されるQP6は、オ
フのままであり、初期にオン状態にあるQP5は、遮断さ
れることが分かる。その結果は、比較器が関与する限
り、PVCCはフローティングのままとなる。すなわちPVCC
は、どちらの比較器入力にも接続されないということに
なる。これが発生した時、PVCCがVOH+に乗りかかってい
る場合に、何が起きるかを考えてみる。これは、回路の
任意の他の要素において存在するよりも、高い電圧であ
る。このことは、特に、この高い電圧が、プルアップト
ランジスタQP4のバルクとゲートに出現し、一方でQP4の
ドレインとソースは、ずっとより低くなることを意味す
る。これにより、充電された疑似電力線PVCCから、QP4
の高いゲート酸化膜を介して、QP4のソース又はドレイ
ン領域への漏洩が、欠陥状態をもたらす、すなわち、QP
4を介してバス上への過剰な漏洩が発生し、そのユニッ
トが、出力漏洩特性を欠乏することになる危険性が呈示
される。又考慮すべき別の現象が存在する、すなわち一
度オーバー電圧が、PVCCから漏洩してなくなると、QP4
のソース・バルク接合を横切る高電位の電力線への接続
に起因して、PVCCが、最後には電圧VCC−Vfにクランプ
されることになる。（ここで、Vfは。QP4の順方向バイ
アスのバルク・ソース間pn接合を横切る、電圧降下であ
る。）ここでの主要な問題は、PVCCが、VCCのかなり下
に降下した場合、ソース電位PVCCに追従する、QP1のド
レイン電位は、QP4のチャンネルが形成されないのを保
証するには、もはや十分に大きくないということであ
る。すなわち、バッファが、高Ｚ状態にあると想定され
るとしても、QP4はオン可能になる。QP4のゲートは、|V
TP|だけ大きいQP4のソースに対して、負になることを決
して許可されてはならない。Vfは|VTP|を越えることが
できるので、図２の回路は、この条件の侵害へと至る可
能性がある。
出力ノードが、VCCの上ではあるが、それほど高くな
く駆動される可能性は、単に理論的なものではないこと
に留意されたい。一般に、共通バスに結合される他のバ
ッファは、現在問題とする範囲内で、すなわち（VCC＋|
VTP|）＞VOH＞VCCで、直接論理高電圧を出力する。幾つ
かのバイポーラ出力段を含むことができる。出力ノード
が、バッファの低電圧の電力レールの電圧より下の電圧
に駆動される可能性がある、という状況も存在する。保
護がないと、プルダウントランジスタは、電流漏洩経路
をもたらすことになる。単純な出力バッファにおいて、
出力ノードは、プルダウントランジスタのドレインに直
接接続される。例えば、図１のQN6を参照されたい。そ
のドレインは、次いで低電位の電力レールに直接接続さ
れる、Ｐウェルにおけるｎ＋領域である。ドレインに接
続される制御ノードが、低電位の電力レール、通常はGN
Dに対して負である場合、出力プルダウントランジスタ
のバルクとドレイン間のpn接合は、順方向にバイアスさ
れ、低電位の電力レールからバスへと、電流が流れ出す
ことになる。この手段により、低電位の電力レールは、
オーバー電圧に関して上記したのと同様にして、バス電
圧により悪化される。類推により、これは、アンダー電
圧の問題として特徴づけることができる。従って、必要
とされるのは、出力ノード電圧がVCCを越える増分が、V
TPよりも少ない場合であっても、バッファの出力ノード
を介して、バスから不活性のバッファへと供給される電
流IOZ、又はバッファの２つの電力レール間に直接通過
する電流ICCの増大を許可することなく、出力バッファ
の出力ノードを、VCCより上に駆動可能とする回路であ
る。また必要とされるのは、出力ノード電圧が低電位の
電力レールより下になる増分が、VTPよりも少ない場合
であっても、IOZ、又はICCの増大を許可することなく、
出力バッファの出力ノードを、バッファの低電位の電力
レールより下の電圧に駆動可能とする回路である。最後
の制約は、これらの電力レール保護を、最小量の追加回
路の導入に合致させる必要があるということである。
発明の摘要 本発明は、一般に共通バスに結合される、バッファの
出力ノードでの電圧遊動に対して、出力バッファを保護
するための疑似レール手法を利用する。本発明は、この
保護を、バッファの高電位、又は低電位の電力レールの
どちらかに及ぶ。保護において「不感帯」が存在しな
い、すなわち疑似レールが保護を与えない、出力ノード
電圧の範囲は存在しない、ことを保証するために、本発
明は、疑似レールと、保護されるべき電力レールのどち
らともとの間の、補充接続を含む。このようにして、前
記の保護が被っていた「フロート」が回避される。
明確にするために、保護されるバッファの低電位の電
力レールは、GNDであると識別し、高電位の電力レール
は、VCCであると識別する。本発明の目的は、バスと不
活性バッファ間の各種型式の漏洩電流、すなわち（１）
バッファが高Ｚ状態にあり、且つバスが、GNDより下の
電圧にある場合の、バス・バッファ間漏洩電流IOZL-、
（２）バッファが高Ｚ状態にあり、且つバスが、GNDとV
CC−|VTP|間の電圧にある場合の、バス・バッファ間漏
洩電流IOZL、（３）バッファが高Ｚ状態にあり、且つバ
スが、（VCC−|VTP|）と（VCC＋|VTP|）間の電圧にある
場合の、バス・バッファ間漏洩電流IOZH、及び（４）バ
ッファが高Ｚ状態にあり、且つバスが、（VCC＋|VTP|）
を越えた電圧にある場合の、バス・バッファ間漏洩電流
IOZH+を最小化することである。この目的が、バッファ
の活性状態の動作を悪化させる変更を導入することな
く、特に、バッファが、バスに電流を供給し、又はバス
から電流を引き込みながら、電力レールVCCとGND間の静
的な電流漏洩を増大することにより、実現されることが
本発明に関する制約である。
オーバー電圧保護 本発明のオーバー電圧保護回路が、図３に概略的に示
されている。図１の回路のそれぞれの要素と同一機能を
果たす、それらの要素は、同一の符号で示されている。
それは、疑似レールPVCCに、OUT又はVCCのどちらかを接
続するのに使用される比較器が、完璧ではない、すなわ
ちVCCより大きいが、VCCに十分近い、比較器が機能しな
い、出力電圧の範囲が存在する、という事実を考慮して
いる。本発明において、この範囲、すなわちこの「不感
帯」は、VCCとPVCC間の補充の一方向リンクLINK＋によ
り補償される。LINK＋の機能は、電力レールの電圧が、
疑似レールPVCCの電圧よりも高い場合にのみ、高電位の
電力レールが、PVCCを付勢して、PVCCへの結合を可能に
することである。LINK＋は、比較器COMPが、どちらかの
比較器入力を比較器出力に接続しない結果として、PVCC
が別段でフローティングのままにされる場合に、PVCCを
付勢するが、PVCCから電力レールへ、如何なる電流も通
すのを阻止する（出力ノードが、VCCにある、すなわちV
CCよりもかなり上の電圧にある場合、PVCCが、出力ノー
ドに接続された状況に対して）。多数の回路要素、及び
要素の組合せが、LINK＋に対して使用可能である。原則
として、ダイオードがこの機能を果たすことができ、こ
の回路のトランジスタに見られる型式のpn接合で生じる
よりも、小さな順方向降下を示すダイオードが設けられ
る。本発明が救済しようと努める、初期の技術に伴う不
足分は、疑似レールが比較器によりフローティングのま
まにされる場合に、結果として疑似レールが、電圧VCC
−Vfに落ち着くことになる、ということである。ここ
で、Vfは、プルアップトランジスタQ40の順方向バイア
スのソース／バルクpn接合を横切る、電圧降下である。
補充の連結手段LINK＋に対して使用されるどんな回路
も、PVCCを（VCC−Vf）より高い電圧にクランプしなけ
ればならない。
続けて図３を参照して、バッファが高Ｚ状態にある時
はいつでも、プルアップトランジスタQP40のゲート電圧
は、帰還トランジスタQP30、及びイネーブル入力Ｅによ
り、QP30のゲートに印加される論理低電圧を介して、PV
CCに直接結合されることに留意されたい。バッファが活
性状態にある場合、ＥによりQP30のゲートに印加される
論理高電圧は、QP30がオフのままであることを保証す
る。
プルアップトランジスタQP40のゲートに印加されるV
OH+電圧により、プルアップトランジスタのドライバ分
岐が、高電位の電力レールに引き上げられるのが阻止さ
れる方法に留意されたい。初期の技術は、図１及び図２
に示すように、プルアップトランジスタのドライバを、
PMOSの代わりにNMOSとして、それに従って入力信号を補
足することにより、この阻止を達成した。これにより、
オーバー電圧が、駆動トランジスタのドレインに印加さ
れた場合に、ソース／バルクpn接合を逆方向バイアス
し、従って、オーバー電圧が阻止されるのが保証され
た。しかし、この手法は、追加の余分な回路要素が、入
力信号INを反転するのに必要とされる、という欠点を有
していた。本発明は、慣用的なPMOSプルアップトランジ
スタの駆動トランジスタQP10を利用して、この駆動トラ
ンジスタと直列の、VCCに固定されたゲートを備えた、N
MOSトランジスタを配置することにより、阻止を達成す
るものである。図３から分かるように、QN10は通常導通
しており（、ゆえに論理低信号がINにおいて入力される
場合、プルアップトランジスタQP40のゲートに、VCCを
結合するのに障害はなく、すなわち実際QN10は、二重チ
ャンネル線で暗に示されるように、非常に低いVTN、ゆ
えに導通チャンネルを横切る特別に低い電圧降下を有す
るように製造される。）しかし、QN10のゲートがVCCに
あり、且つQN10のソースがVOH+（＞VCC）にあると、QN1
0はオフである。更に、ソース／バルクpn接合は逆方向
バイアスされ、それにより結局は出力ノードOUTから、Q
P40のゲートに課せられる高電圧に対する如何なるシン
ク経路も阻止される。
アンダー電圧保護 図４は、本発明によるアンダー電圧保護を与える回路
を示す。図３のオーバー電圧保護回路に完全に類似して
いるのが分かる。図３の要素に等しい図４のそれらの要
素には、同一符号が与えられており、すなわち類似の機
能を実行する要素は、同じようにして符号が付されてい
る。ここで、疑似レールは、PGNDと表示されており、と
いうのは、それが疑似低電圧の電力レールであるためで
ある。図３のNMOSトランジスタQN10と同じ役割を果た
す。図４のPMOSトランジスタは、QP100と表示されてお
り、等々である。低電位の電力レールGNDに、類似レー
ルPGNDを結合する、補充リンクLINK−は、比較器COMPの
不感帯のために、PGNDがフローティングのままにされる
場合はいつでも、PGNDの電圧をクランプするよう機能す
る。NMOSトランジスタQN300は、帰還トランジスタであ
り、それにより、バッファが高Ｚ状態にある限り、相補
イネーブル入力EBにより、QN300のゲートが論理高に保
持されるために、出力プルダウントランジスタQN80のゲ
ートが、PGNDに追従するのが保証される。この回路にお
いて、PMOSトランジスタQP100、及びQP200は、プルダウ
ンドライバQN60、及びQN70を保護する、阻止トランジス
タの役割を果たす。
図面の簡単な説明 図１は、高電位の電力レールに対するオーバー電圧保
護を備えた、３値状態の出力バッファ回路（関連技術）
である。
図２は、明示した比較器回路を備えた、図１に示す回
路（関連技術）である。
図３は、オーバー電圧保護に適用される、本発明を示
す一般回路である。
図４は、アンダー電圧保護に適用される、本発明を示
す一般回路である。
図５は、オーバー電圧保護に対する、本発明の好適な
実施例を組み込む回路である。
図６は、アンダー電圧保護に対する、本発明の好適な
実施例を組み込む回路である。
本発明の好適な実施例 オーバー電圧保護 図５は、バッファが高Ｚ状態にある間、バッファ出力
ノードにおけるオーバー電圧を処理するために、本発明
の好適な実施例を取り込んだ、３値状態のバッファ回路
を示す。このバッファの出力ノードは、バッファが、活
用状態にある間、主として論理低、及び論理高信号の形
式で、データを交換可能な共通バスに直接結合されるべ
きものだと想定される。更に、このバッファは、公称レ
ール間3.3ボルトを出力する電源により付勢され、共通
バスは、５ボルトMOS出力段を備えたバッファ、及びバ
イポーラ出力段を備えたバッファを含む、共通バスに結
合される様々な他のバッファを有すると想定される。こ
の想定した多様性は、高Ｚ（不活性）状態のバッファ
が、単純にバスに対して高インピーダンスを呈示し、特
にバス電圧に関係なく、バスから電流を引き込まず、又
バスへ電流を供給しない必要条件を試験することであ
る。図５の回路は、この必要条件の第１の部分に言及し
ている。この回路は、負のバス電圧、すなわちバッファ
の低電位の電力レールGNDの電圧よりも低いバス電圧に
さらされないと想定する。トランジスタ対QP5とQP6が、
図３の比較器COMPを構築することが分かる。QP5とQP6
は、この比較器へのそれぞれの入力OUT、及びVCCに対し
て、「通過ゲート」として機能する。また図５から、共
通のドレインとゲートを備えた、NMOSトランジスタQN30
は、図３のより一般的な回路に示す、バルブLINK＋用に
選択されたものである。連結トランジスタQN30は、VTN
に対して、通常の0.85Vとは対照的に、0.0Vから0.4Vの
特別低い値を有するように設計される。これにより、V
CCからPVCCへの順方向降下が、シリコンpn接合を横切
る、順方向バイアス降下よりもかなり小さくなる。
第１の漏洩電流IOZLを考えてみると、これは、論理低
電圧（VOL＜VCC−|VTP|）がバスに出現する場合に、高
Ｚ状態のバッファが、バスから引き込む電流である。イ
ネーブルノードＥでの電圧は、論理低にあり、相補ノー
ドでの電圧は、論理高にある。出力プルアップトランジ
スタQP40はオフである。第１の通過ゲートトランジスタ
QP60は、そのVCCドレイン電圧のために、ゲートに印加
された論理低の外部信号によりオンにされる。QP60をオ
ンにすることにより、疑似レールPVCCが、電位VCCにあ
ることが保証される。更に、ソース／バルクと同一電圧
（VCC）であり、ドレインよりも高い電圧にあるゲート
を備えた、第２の通過ゲートトランジスタQP70が遮断さ
れる。従って、バスの出力ノードを介して、バスからバ
ッファへの、漏洩電流IOZLに対する通路は存在しない。
この区分の下で、QN30とQN40の振る舞いに着目してみ
る。PVCCが、高電位の電力レールと同一電圧にあると、
QN30は、そのソース上に有するのと同じ電位をドレイン
上に有し、従って、QN30を介する電流の流れは存在しな
いことになる。他方で、ゲートが論理低にあり、ソース
／バルクがVCCにある、QP30はオンとなり、それによりQ
P40のゲートが、QP40のバルク及びソースと同電位であ
る、VCCに維持される。（如何なる場合でも、プルアッ
プトランジスタQP40のゲートは、QP20とQN20を介する高
電位の電力レールへの連結、及びバッファが高Ｚ状態に
ある間、Ｅは論理低にあるという事実により、VCCに保
持される。）従って、QP40はオフのままであり、それに
より出力ノードOUTと、高電位の電力レールVCCとの間の
他の経路が阻止される。
次に、バスが、VCC−|VTP|より高いが、VCC＋|VTP|ほ
ど高くはない電圧に変化すると想定する。これにより、
QP60が遮断可能となるが、QP70をオンにするには十分で
はない。しかし、関連技術の場合と異なり、これによ
り、PVCCがフローティングのままとならず、すなわち、
QN30の補充のリンクを介して、PVCCのVCCへの接続によ
り、PVCCは、VCC−|VTN(QN30)|よりも低くない電圧に維
持されることになる。VTN(QN30)は、NMOSトランジスタQ
N30に対する閾値電圧であり、それは、通常0.0ボルトと
0.4ボルト間である、非常に低い閾値電圧を有するよう
に製造される。（このトランジスタ、及び図５の他のト
ランジスタのチャンネルに対する二重線は、非常に低い
閾値を示す。）QN50とQP50は、高Ｚ状態に必要なE/EB電
圧のために、遮断され、それにより出力プルアップトラ
ンジスタQP40、及び出力プルダウントランジスタQN80の
ゲートが絶縁される。出力プルアップトランジスタQP40
のゲートノードは、QN30とQP30だけでなく、QP20とQN20
によっても、VCCに充電される（上記のように）。QN70
が、EBからそのゲートへの論理高信号によりオンにされ
る。次いで、QN70は、プルダウントランジスタQN80のゲ
ートをGNDに放置し、従ってQN80をオフに保持する。
次に、バスが、VCC＋|VTP|よりも高い電圧に駆動され
ると想定する。これは結果として、第２の通過ゲートト
ランジスタQP70がオンとなり、電圧VOにある出力ノード
が、PVCCに結合されることになる。これにより、次い
で、QP30のソース電圧が、VOに上昇せしめられる。QP40
のドレインが、VOにより上昇するにつれて、QP40のゲー
トはVOに追従して、QP40が、オンとなりVCCを悪化させ
る経路を与えるのを阻止する。PVCCに接続されるので、
QP40のバルクも又VOに追従し、それによりドレインとバ
ルク間のpn接合が、順方向バイアスとなるのが阻止され
る。QN10、QN20、及びQN40は、阻止デバイスとして機能
して、QP40のゲートを含むノード上の電圧が、QP10、又
はQP20のチャンネル、又はドレイン／バルクpn接合、あ
るいはQP50（そのバルクは、VCCに結合される）のソー
ス・絶縁pn接合を介して、VCCに到達するのが阻止され
る。
アンダー電圧保護 アンダー電圧保護、すなわち低電位の電力レールの電
圧よりも低い出力ノード電圧による悪化に対抗する、バ
ッファの低電圧の電力レールの保護を与えるための本発
明の好適な実施例が、図６に示されている。図示のよう
に、この回路は、図５に示す、オーバー電圧に対する回
路と完全に類似している。すなわち、NMOSトランジスタ
QN600、及びQN700が、図４のより一般的な回路に示す、
特定の比較器を構築する。同様に、ゲート・クランプの
PMOSトランジスタQP300は、図４のより一般的な回路に
示す、補充のリンクLINK−の機能を果たすように、好適
な実施例において選択されたものである。バッファが高
Ｚ状態にある間の、出力ノード電圧の各種の値に対す
る、この回路の動作は、好適な実施例におけるオーバー
電圧保護に対する、すぐ上の説明から全く従って得られ
るものである。

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】出力バッファの出力ノードに印加される電
    圧に対抗して、出力バッファの出力トランジスタ、及び
    電圧レールを保護するための保護回路装置において、 （ａ）複数の比較器入力、及び１つの比較器出力を備え
    た比較器と、 （ｂ）疑似電力レールと、 （ｃ）正のノード、及び負のノードを有し、前記正のノ
    ードが、前記負のノードに対して、正電圧にある場合に
    のみ、前記正のノードから前記負のノードにのみ、電流
    が流れることができるような、１方向リンクと、 からなり、 前記１方向リンクが、（ｉ）前記比較器出力、（ii）前
    記出力トランジスタのバルクノード、及び（iii）前記
    １方向リンクの前記負のノードに接続されることと、 前記比較器入力のうちの第１の入力が、前記電力レール
    に接続され、前記比較記入力のうちの第２の入力が、前
    記出力ノードに接続され、前記比較器が、前記比較器出
    力に、前記比較記入力のうちで、より高電圧にあるどち
    らでも出力することと、 前記１方向リンクの前記正のノードが、前記電力レール
    に接続されることと、 を特徴とする保護回路装置。
  2. 【請求項２】前記疑似電力レールと、前記出力トランジ
    スタのゲートノードとの間に結合された、帰還トランジ
    スタから更になり、該帰還トランジスタのゲートノード
    が、前記バッファのイネーブル入力に接続される、請求
    項１に記載の保護回路装置。
  3. 【請求項３】第１の駆動トランジスタ、及び第１の阻止
    トランジスタから更になり、 前記第１の駆動トランジスタが、第１の駆動／阻止トラ
    ンジスタの組合せを形成するために、前記第１の阻止ト
    ランジスタと直列に接続されることと、 前記第１の駆動／阻止トランジスタの組合せが、前記電
    力レールと、前記出力トランジスタの前記ゲートとの間
    に接続されることと、 前記第１の駆動トランジスタのゲートノードが、前記バ
    ッファのデータ入力ノードに接続されることと、 前記第１の阻止トランジスタのゲートノードが、前記電
    力レールに接続されることと、 を特徴とする、請求項２に記載の保護回路装置。
  4. 【請求項４】第２の駆動／阻止トランジスタの組合せを
    形成するために、第２の阻止トランジスタと直列に接続
    される、第２の駆動トランジスタから更になり、 前記第２の駆動／阻止トランジスタの組合せが、前記電
    力レールと、前記出力トランジスタとの間に接続される
    ことと、 前記第２の駆動トランジスタのゲートノードが、前記イ
    ネーブル入力に接続されることと、 前記第２の阻止トランジスタのゲートノードが、前記電
    力レールに接続されることと、 を特徴とする、請求項３に記載の保護回路装置。
  5. 【請求項５】前記比較器が、第１の通過ゲートトランジ
    スタ、及び第２の通過ゲートトランジスタから構成さ
    れ、前記第１の通過ゲートトランジスタが、前記出力ト
    ランジスタの前記バルクノードと、前記第２の通過ゲー
    トトランジスタのゲートノードとの間に接続され、前記
    第１の通過ゲートトランジスタのゲートノードが、前記
    出力ノードに接続され、前記第２の通過ゲートトランジ
    スタが、前記出力ノードと、前記疑似レールとの間に結
    合される、請求項１に記載の保護回路装置。
  6. 【請求項６】前記１方向リンクが、前記電力レールと、
    前記疑似電力レールとの間に結合された、MOS連結トラ
    ンジスタから構成され、前記連結トランジスタのゲート
    ノードが、前記電力レールに結合される、請求項５に記
    載の保護回路装置。
  7. 【請求項７】前記出力トランジスタは、PMOS出力プルア
    ップトランジスタであり、前記電力レールは、高電位の
    電力レールであり、前記疑似電力レールは、疑似高電位
    の電力レールであり、前記第１の通過ゲートトランジス
    タは、PMOSトランジスタであり、前記第２の通過ゲート
    トランジスタは、PMOSトランジスタであり、前記MOS連
    結トランジスタは、低遷移電圧のNMOSトランジスタであ
    る、請求項６に記載の保護回路装置。
  8. 【請求項８】前記出力トランジスタは、NMOSプルダウン
    トランジスタであり、前記電力レールは、低電位の電力
    レールであり、前記疑似電力レールは、疑似低電位の電
    力レールであり、前記第１の通過ゲートトランジスタ
    は、NMOSトランジスタであり、前記第２の通過ゲートト
    ランジスタは、NMOSトランジスタであり、前記MOS連結
    トランジスタは、低遷移電圧のPMOSトランジスタであ
    る、請求項６に記載の保護回路装置。
  9. 【請求項９】出力ノード上のオーバー電圧に対抗して、
    保護された高電位の電力レールを取り込む出力バッファ
    において、 （ａ）１つが前記出力ノードに接続され、１つが前記高
    電位の電力レールに接続される複数の比較器入力、及び
    １つの比較器出力を備えた比較器と、 （ｂ）PMOS出力プルアップトランジスタのバルクノー
    ド、及び前記比較器出力に結合された、疑似高電位の電
    力レールと、 （ｃ）前記高電位の電力レールに、前記疑似高電位の電
    力レールを結合する１方向リンクと、 からなるバッファ。
  10. 【請求項１０】前記比較器が、第１のトランジスタ通過
    ゲート、及び第２のトランジスタ通過ゲートからなり、
    前記第１の通過ゲートが、前記プルアップトランジスタ
    の前記バルクと、前記第２の通過ゲートトランジスタの
    ゲートノードとの間に接続され、前記第１の通過ゲート
    トランジスタのゲートノードが、前記出力ノードに接続
    され、前記第２の通過ゲートトランジスタが、前記出力
    ノードと、前記疑似高電位の電力レールとの間に接続さ
    れる、請求項９に記載のバッファ。
  11. 【請求項１１】前記１方向リンクが、前記高電位の電力
    レールと、前記疑似高電位の電力レールとの間に結合さ
    れた、NMOS連結トランジスタであり、該連結トランジス
    タのゲートノードが、前記高電位の電力レールに接続さ
    れる、請求項10に記載のバッファ。
  12. 【請求項１２】前記連結トランジスタが、極端に低い遷
    移電圧を有するように製造される、請求項11に記載のバ
    ッファ。
  13. 【請求項１３】前記疑似高電位の電力レールと、前記プ
    ルアップトランジスタのゲートノードとの間に結合され
    た、PMOS帰還トランジスタを有し、該帰還トランジスタ
    のゲートノードが、前記バッファのイネーブル入力に接
    続される、請求項12に記載のバッファ。
  14. 【請求項１４】第１のPMOS駆動トランジスタ、及び第１
    のNMOS駆動トランジスタを有し、 前記第１のPMOS駆動トランジスタのソースノードが、前
    記高電位の電力レールに接続されることと、 前記第１のPMOS駆動トランジスタのドレインノードが、
    前記第１のNMOS阻止トランジスタのドレインノードに接
    続されることと、 前記第１のNMOS阻止トランジスタのソースノードが、前
    記プルアップトランジスタの前記ゲートノードに接続さ
    れることと、 前記第１のPMOS駆動トランジスタのゲートノードが、前
    記バッファのデータ入力に接続されることと、 前記第１のNMOS阻止トランジスタのゲートノードが、前
    記高電位の電力レールに接続されることと、 を特徴とする、請求項13に記載のバッファ。
  15. 【請求項１５】第２のPMOS駆動トランジスタ、及び第２
    のNMOS駆動トランジスタを有し、 前記第２のPMOS駆動トランジスタのソースノードが、前
    記高電位の電力レールに接続されることと、 前記第２のPMOS駆動トランジスタのドレインが、前記第
    ２のNMOS阻止トランジスタのドレインノードに接続され
    ることと、 前記第２のNMOS阻止トランジスタのソースノードが、前
    記プルアップトランジスタの前記ゲートノードに接続さ
    れることと、 前記第２のPMOS駆動トランジスタのゲートノードが、前
    イネーブル入力ノードに接続されることと、 前記第２のNMOS阻止トランジスタのゲートノードが、前
    記高電位の電力レールに接続されることと、 を特徴とする、請求項14に記載のバッファ。
  16. 【請求項１６】第３のNMOS阻止トランジスタ、第１のPM
    OS絶縁トランジスタ、及びNMOS禁止トランジスタを有
    し、 前記第２のNMOS阻止トランジスタの前記ソースノード
    が、前記第３のNMOS阻止トランジスタのドレインノード
    に接続されることと、 前記第３のNMOS阻止トランジスタの前記ソースノード
    が、前記第１のPMOS絶縁トランジスタのソースノードに
    接続されることと、 前記第１のPMOS絶縁トランジスタのドレインが、前記NM
    OS禁止トランジスタのドレインノードに接続されること
    と、 前記NMOS禁止トランジスタのソースノードが、低電位の
    電力レールに接続されることと、 前記第３のNMOS阻止トランジスタのゲートノードが、前
    記高電位の電力レールに結合され、前記第１のPMOS阻止
    トランジスタのゲートノードが、ディスエーブル入力ノ
    ードに結合され、前記NMOS禁止トランジスタのゲートノ
    ードが、前記ディスエーブル入力ノードに接続されるこ
    とと、 を特徴とする、請求項15に記載のバッファ。
  17. 【請求項１７】前記出力ノードと、前記低電位の電力レ
    ールとの間に接続された、出力プルダウントランジスタ
    から更になり、該出力プルダウントランジスタのゲート
    ノードが、前記NMOS禁止トランジスタのドレインノード
    に接続される、請求項16に記載のバッファ。
  18. 【請求項１８】出力ノード上のアンダー電圧に対抗し
    て、保護された低電位の電力レールを取り込む出力バッ
    ファにおいて、 （ａ）１つが前記出力ノードに接続され、１つが前記低
    電位の電力レールに接続される複数の比較器入力、及び
    １つの比較器出力を備えた比較器と、 （ｂ）NMOS出力プルダウントランジスタのバルクノー
    ド、及び前記比較器出力に結合された、疑似低電位の電
    力レールと、 （ｃ）前記低電位の電力レールに、前記疑似低電位の電
    力レールを結合する１方向リンクと、 からなるバッファ。
  19. 【請求項１９】前記比較器が、第１の通過ゲートトラン
    ジスタ、及び第２の通過ゲートトランジスタからなり、
    前記第１の通過ゲートトランジスタが、前記プルダウン
    トランジスタの前記バルクと、前記第２の通過ゲートト
    ランジスタのゲートノードとの間に接続され、前記第１
    の通過ゲートトランジスタのゲートノードが、前記出力
    ノードに接続され、前記第２の通過ゲートトランジスタ
    が、前記出力ノードと、前記疑似低電位の電力レールと
    の間に接続される、請求項18に記載のバッファ。
  20. 【請求項２０】出力バッファの出力ノード上のオーバー
    電圧に対抗して、不活性状態の出力バッファの高電位の
    電力レールを保護するための、出力バッファ電力レール
    保護方法において、 （ａ）疑似高電位の電力レールに、前記バッファの出力
    プルアップトランジスタのバルクノードを接続するステ
    ップと、 （ｂ）前記出力ノードと、前記疑似高電位の電力レール
    との間に、第１のPMOSトランジスタを接続するステップ
    と、 （ｃ）前記疑似高電位の電力レールと、前記第１のPMOS
    トランジスタのゲートノードとの間に、第２のPMOSトラ
    ンジスタを接続するステップと、 （ｄ）前記出力ノードに、前記第２のPMOSトランジスタ
    のゲートノードを接続するステップと、 （ｅ）前記高電位の電力レールと、前記疑似高電位の電
    力レールとの間に、NMOS連結トランジスタを結合して、
    前記高電位の電力レールに、前記連結トランジスタのゲ
    ートノードを結合するステップと、 （ｆ）前記疑似高電位の電力レールと、前記出力プルア
    ップトランジスタのゲートノードとの間に、PMOS帰還ト
    ランジスタを接続するステップと、 を含む方法。
  21. 【請求項２１】前記方法が、 （ａ）プルアップトランジスタの駆動トランジスタと、
    前記プルアップトランジスタの前記ゲートノードとの間
    に、NMOS阻止トランジスタを配置するステップと、 （ｂ）前記高電位の電力レールに、前記NMOS阻止トラン
    ジスタのゲートノードを接続するステップと、 を更に含む、請求項20に記載の方法。
  22. 【請求項２２】前記方法が、 （ａ）プルアップトランジスタの禁止トランジスタと、
    前記プルアップトランジスタの前記ゲートノードとの間
    に、第２のNMOS阻止トランジスタを配置するステップ
    と、 （ｂ）前記高電位の電力レールに、前記第２のNMOS阻止
    トランジスタのゲートノードを接続するステップと、 を更に含む、請求項21に記載の方法。
  23. 【請求項２３】出力バッファの出力ノード上のアンダー
    電圧に対抗して、不活性状態の出力バッファの低電圧の
    電力レールを保護するための、出力バッファ電力レール
    保護方法において、 （ａ）疑似低電位の電力レールに、前記バッファの出力
    プルダウントランジスタのバルクノードを接続するステ
    ップと、 （ｂ）前記出力ノードと、前記疑似低電圧の電力レール
    との間に、第１のNMOSトランジスタを接続するステップ
    と、 （ｃ）前記疑似低電位の電力レールと、前記第１のNMOS
    トランジスタのゲートノードとの間に、第２のNMOSトラ
    ンジスタを接続するステップと、 （ｄ）前記出力ノードに、前記第２のNMOSトランジスタ
    のゲートノードを接続するステップと、 （ｅ）前記低電位の電力レールと、前記疑似低電位の電
    力レールとの間に、PMOS連結トランジスタを結合して、
    前記低電位の電力レールに、前記連結トランジスタのゲ
    ートノードを結合するステップと、 （ｆ）前記疑似低電位の電力レールと、前記出力プルダ
    ウントランジスタのゲートノードとの間に、NMOS帰還ト
    ランジスタを接続するステップと、 を含む方法。
  24. 【請求項２４】前記方法が、 （ａ）プルダウントランジスタの駆動トランジスタと、
    前記プルダウントランジスタの前記ゲートノードとの間
    に、PMOS阻止トランジスタを配置するステップと、 （ｂ）前記低電位の電力レールに、前記PMOS阻止トラン
    ジスタのゲートノードを接続するステップと、 を更に含む、請求項23に記載の方法。
  25. 【請求項２５】前記方法が、 （ａ）プルダウントランジスタの禁止トランジスタと、
    前記プルダウントランジスタの前記ゲートノードとの間
    に、前２のPMOS阻止トランジスタを配置するステップ
    と、 （ｂ）前記低電位の電力レールに、前記第２のPMOS阻止
    トランジスタのゲートノードを接続するステップと、 を更に含む、請求項24に記載の方法。
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