JPH0435118A - ３ステート出力回路 - Google Patents
３ステート出力回路Info
- Publication number
- JPH0435118A JPH0435118A JP2135901A JP13590190A JPH0435118A JP H0435118 A JPH0435118 A JP H0435118A JP 2135901 A JP2135901 A JP 2135901A JP 13590190 A JP13590190 A JP 13590190A JP H0435118 A JPH0435118 A JP H0435118A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- gate
- logic
- whose
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002457 bidirectional effect Effects 0.000 claims description 19
- 230000007257 malfunction Effects 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 10
- 230000008054 signal transmission Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相補型ＭＯ３Ｉ”ＥＴを用いた３ス一ノート
出力回路に関する。
出力回路に関する。
従来の技術
第２図は、従来の３ステート出力回路の一例の回路図で
ある。この回路はＰチャネルトランジスタｐＨとＮチャ
ネルトランジスタＮＩＬとて構成された双方向ゲート１
１と、ＰチャネルトランジスタＰ１２とＮチャネルトラ
ンジスタＮ１２とて構成された双方向ゲート１２と、イ
ンバータ１３と、ＰチャネルトランジスタＰ１３と、Ｐ
チャネルトランジスタＰ１４と、Ｎチャネルトランジス
タＮ１３と、Ｎチャネルトランジスタ１４とて構成され
ている。Ａはコントロール入力端子、Ｂはデータ入力端
子、Ｏはデータ出力端子である。また、抵抗Ｒ１１，Ｒ
１２、容量Ｃ１１，Ｃ１２は、半導体基板に回路を集積
形成した時に現われる寄生のものであり、個別に抵抗と
容量を作って接続したものではない。
ある。この回路はＰチャネルトランジスタｐＨとＮチャ
ネルトランジスタＮＩＬとて構成された双方向ゲート１
１と、ＰチャネルトランジスタＰ１２とＮチャネルトラ
ンジスタＮ１２とて構成された双方向ゲート１２と、イ
ンバータ１３と、ＰチャネルトランジスタＰ１３と、Ｐ
チャネルトランジスタＰ１４と、Ｎチャネルトランジス
タＮ１３と、Ｎチャネルトランジスタ１４とて構成され
ている。Ａはコントロール入力端子、Ｂはデータ入力端
子、Ｏはデータ出力端子である。また、抵抗Ｒ１１，Ｒ
１２、容量Ｃ１１，Ｃ１２は、半導体基板に回路を集積
形成した時に現われる寄生のものであり、個別に抵抗と
容量を作って接続したものではない。
次に、この回路の動作を説明する。
コントロール入力端子Ａに論理「１」が与えられている
と、インバータ１３の出力は論理「０」になる。このと
き、ＰチャネルトランジスタＰ１３は、そのゲートに論
理「１」か与えられ非導通になり、Ｎチャネルトランジ
スタＮ１３は、そのゲートに論理「Ｏ」が与えられ、非
導通になる。また、ＰチャネルトランジスタｐＨおよび
ＰチャネルトラントシスタＰ ］、 ２は、それぞれの
ゲートに論理「Ｏ」が与えられ導通し、Ｎチャネルトラ
ンジスタＮｉｌおよびＮチャネルトランジスタＮ１２は
、それぞれのゲートに論理「１」が与えられ導通し双方
向ゲート１１および双方向ゲート１２は導通ずる。よっ
て、データ入力端子Ｂに論理「１」を与えれば、Ｐチャ
ネルトランジスタＰ１４は非導通となり、Ｎチャネルト
ランジスタＮ１４は導通し、データ出力端子Ｏには論理
「０」が出力されることになる。
と、インバータ１３の出力は論理「０」になる。このと
き、ＰチャネルトランジスタＰ１３は、そのゲートに論
理「１」か与えられ非導通になり、Ｎチャネルトランジ
スタＮ１３は、そのゲートに論理「Ｏ」が与えられ、非
導通になる。また、ＰチャネルトランジスタｐＨおよび
ＰチャネルトラントシスタＰ ］、 ２は、それぞれの
ゲートに論理「Ｏ」が与えられ導通し、Ｎチャネルトラ
ンジスタＮｉｌおよびＮチャネルトランジスタＮ１２は
、それぞれのゲートに論理「１」が与えられ導通し双方
向ゲート１１および双方向ゲート１２は導通ずる。よっ
て、データ入力端子Ｂに論理「１」を与えれば、Ｐチャ
ネルトランジスタＰ１４は非導通となり、Ｎチャネルト
ランジスタＮ１４は導通し、データ出力端子Ｏには論理
「０」が出力されることになる。
第３図は、抵抗Ｒ１１，Ｒ１２と寄生容量Ｃ１１゜Ｃ１
０古が信号伝達に影響を及ぼしたときの動作タイミング
図の一例である。
０古が信号伝達に影響を及ぼしたときの動作タイミング
図の一例である。
抵抗Ｒ１１と容量Ｃ１ｌとによる信号伝達の遅延が抵抗
Ｒ１２と容量Ｃ１２とによる信号伝達の遅延よりも大き
い場合を第３図を用いて考える。
Ｒ１２と容量Ｃ１２とによる信号伝達の遅延よりも大き
い場合を第３図を用いて考える。
第１の信号Ａが論理「１」であって時刻ｔｏに第２の信
号Ｂが論理「１」から論理「０」に変化したとき、Ｐチ
ャネルトランジスタＰ１４のゲート電圧ＧＰは、時刻ｔ
１においてＰチャネルトランジスタＰ１４のしきい値電
圧に達しＰチャネルトランジスタＰ１４は導通状態にな
る。また、ＮチャネルトランジスタＮ１４のゲート電圧
ＧＮは、時刻ｔ２においてＮチャネルトランジスタＮ１
４のしきい値電圧に達しＮチャネルトランジスタＮ１４
は非導通状態になる。そのため、時刻ｔ１から時刻ｔ２
まての期間は、ＰチャネルトランジスタＰ１４およびＮ
チャネルトランジスタＮ１４が共に導通状態となり、デ
ータ出力端子Ｏには中間レベルが発生し、貫通電流Ｉが
流れる。
号Ｂが論理「１」から論理「０」に変化したとき、Ｐチ
ャネルトランジスタＰ１４のゲート電圧ＧＰは、時刻ｔ
１においてＰチャネルトランジスタＰ１４のしきい値電
圧に達しＰチャネルトランジスタＰ１４は導通状態にな
る。また、ＮチャネルトランジスタＮ１４のゲート電圧
ＧＮは、時刻ｔ２においてＮチャネルトランジスタＮ１
４のしきい値電圧に達しＮチャネルトランジスタＮ１４
は非導通状態になる。そのため、時刻ｔ１から時刻ｔ２
まての期間は、ＰチャネルトランジスタＰ１４およびＮ
チャネルトランジスタＮ１４が共に導通状態となり、デ
ータ出力端子Ｏには中間レベルが発生し、貫通電流Ｉが
流れる。
そして、ｔ２以降データ出力端子Ｏには論理「１」が出
力される。さらに、時刻ｔ３に第２の信号Ｂが論理「０
」から論理「１」に変化したとき、Ｐチャネルトランジ
スタＰ１４のゲート電圧ＧＰは、時刻ｔ４においてＰチ
ャネルトランジスタＰ１４のしきい値電圧に達しＰチャ
ネルトランジスタＰ１４は非導通状態になる。また、Ｎ
チャネルトランジスタＮ１４のゲート電圧ＧＮは、時刻
ｔ５においてＮチャネルトランジスタＮ１４のしきい値
電圧に達しＮチャネルトランジスタＮ１４は導通状態に
なる。そのため、時刻ｔ４から時刻ｔ５までの期間は、
ＰチャネルトランジスタＰ１４およびＮチャネルトラン
ジスタＮ１４が共に非導通状態おなり、先のような問題
は生じない。
力される。さらに、時刻ｔ３に第２の信号Ｂが論理「０
」から論理「１」に変化したとき、Ｐチャネルトランジ
スタＰ１４のゲート電圧ＧＰは、時刻ｔ４においてＰチ
ャネルトランジスタＰ１４のしきい値電圧に達しＰチャ
ネルトランジスタＰ１４は非導通状態になる。また、Ｎ
チャネルトランジスタＮ１４のゲート電圧ＧＮは、時刻
ｔ５においてＮチャネルトランジスタＮ１４のしきい値
電圧に達しＮチャネルトランジスタＮ１４は導通状態に
なる。そのため、時刻ｔ４から時刻ｔ５までの期間は、
ＰチャネルトランジスタＰ１４およびＮチャネルトラン
ジスタＮ１４が共に非導通状態おなり、先のような問題
は生じない。
次に、抵抗Ｒ１２と容量Ｃ１２とによる信号伝達の遅延
が抵抗Ｒ１１と容１ｔｃ１１とによる信号伝達の遅延よ
りも大きい場合を第４図を用いて考える。
が抵抗Ｒ１１と容１ｔｃ１１とによる信号伝達の遅延よ
りも大きい場合を第４図を用いて考える。
第１の信号へが論理「１」であって時刻ｔｏに第２の信
号Ｂが論理「１」から論理「０」に変化したとき、Ｎチ
ャネルトランジスタＮ１４のゲート電圧は、時刻ｔ１
においてＮチャネルトランジスタＮ１４のしきい値電圧
に達しＮチャネルトランジスタＮ１４は非導通状態にな
る。ＰチャネルトランジスタＰ１４のゲート電圧は、時
刻ｔ２においてＰチャネルトランジスタＰ１４のしきい
値電圧に達しＰチャネルトランジスタＰ１４は導通状態
になる。そのため、時刻ｔ１から時刻ｔ２まての期間は
、ＰチャネルトランジスタＰ１４およびＮチャネルトラ
ンジスタＮ１４が共に非導通状態となり、データ出力端
子０には中間レベルが発生せず、貫通電流も流れない。
号Ｂが論理「１」から論理「０」に変化したとき、Ｎチ
ャネルトランジスタＮ１４のゲート電圧は、時刻ｔ１
においてＮチャネルトランジスタＮ１４のしきい値電圧
に達しＮチャネルトランジスタＮ１４は非導通状態にな
る。ＰチャネルトランジスタＰ１４のゲート電圧は、時
刻ｔ２においてＰチャネルトランジスタＰ１４のしきい
値電圧に達しＰチャネルトランジスタＰ１４は導通状態
になる。そのため、時刻ｔ１から時刻ｔ２まての期間は
、ＰチャネルトランジスタＰ１４およびＮチャネルトラ
ンジスタＮ１４が共に非導通状態となり、データ出力端
子０には中間レベルが発生せず、貫通電流も流れない。
さらに、時刻ｔ３に第２の信号Ｂが論理「０」から論理
「１」に変化したとき、ＮチャネルトランジスタＮ１４
のゲート電圧は、時刻ｔ４においてＮチャネルトランジ
スタＮ１４のしきい値電圧に達しＮチャネル１〜ランシ
スタＮ１４は導通状態になる。また、Ｐチャネルトラン
ジスタＰ１４のゲート電圧は、時刻ｔ５においてＰチャ
ネルトランジスタＰ１４のしきい値電圧に達しＰチャネ
ルＩ・ランシスタＰ １．４は非導通状態になる。その
ため、時刻ｔ４から時刻ｔ５まての期間は、Ｐチャネル
トランジスタＰ１４およびＮチャネルトランジスタＮ１
４が共に導通状態となり、データ出力端子○には中間レ
ベルが発生し、貫通電流Ｉが流れる。
「１」に変化したとき、ＮチャネルトランジスタＮ１４
のゲート電圧は、時刻ｔ４においてＮチャネルトランジ
スタＮ１４のしきい値電圧に達しＮチャネル１〜ランシ
スタＮ１４は導通状態になる。また、Ｐチャネルトラン
ジスタＰ１４のゲート電圧は、時刻ｔ５においてＰチャ
ネルトランジスタＰ１４のしきい値電圧に達しＰチャネ
ルＩ・ランシスタＰ １．４は非導通状態になる。その
ため、時刻ｔ４から時刻ｔ５まての期間は、Ｐチャネル
トランジスタＰ１４およびＮチャネルトランジスタＮ１
４が共に導通状態となり、データ出力端子○には中間レ
ベルが発生し、貫通電流Ｉが流れる。
発明が解決しようとする課題
データ出力端子Ｏに発生する中間レベルは、データ出力
端子Ｏを入力とする回路の誤動作の原因となり、また貫
通電流は集積回路の瞬間消費電力を増大させ、かつ集積
回路のＧＮＤ端子のレベルを持ち上げ動作マージンを減
少さぜるという欠点がある。
端子Ｏを入力とする回路の誤動作の原因となり、また貫
通電流は集積回路の瞬間消費電力を増大させ、かつ集積
回路のＧＮＤ端子のレベルを持ち上げ動作マージンを減
少さぜるという欠点がある。
課題を解決するだめの手段
上記課題を解決するために、本発明の３ステート出力回
路は、双方向ゲートの出力の反転信号により、出力端子
を構成するＰチャネルトランジスタとＮチャネルトラン
ジスタのそれぞれのゲートに接続されたＰチャネルトラ
ンジスタまたはＮチャネルトランジスタを導通さぜ信号
伝達の遅延を強制的になくす構成になっている。
路は、双方向ゲートの出力の反転信号により、出力端子
を構成するＰチャネルトランジスタとＮチャネルトラン
ジスタのそれぞれのゲートに接続されたＰチャネルトラ
ンジスタまたはＮチャネルトランジスタを導通さぜ信号
伝達の遅延を強制的になくす構成になっている。
作用
この構成によれば、中間レベルの発生と貫通電流の発生
を抑制し、誤動作を防止し、消費電力を削減できる。
を抑制し、誤動作を防止し、消費電力を削減できる。
実施例
以下、本発明の実施例について図面にもとづいて説明す
る。第１図は、本発明の一実施例である。
る。第１図は、本発明の一実施例である。
第１図において、第１のＰチャネルトランジスタＰ１と
第１のＮチャネルトランジスタＮ１とを並列に接続して
第１の双方向ゲート１とし、第２のＰチャネルトランジ
スタＰ２と第２のＮチャネルトランジスタＮ２とを並列
に接続して第２の双方向ゲート２とし、第１の信号Ａを
第１のＮチャネルトランジスタＮ１のゲートと、第２の
ＮチャネルトランジスタＮ２のゲートと第３のＰチャネ
ルトランジスタＰ３のゲートと第１のインバータ３の入
力に接続し、第１のインバータ３の出力を第１のＰチャ
ネルトランジスタＰ１のゲートと第２のＰチャネルトラ
ンジスタＰ２のゲートと第３のＮチャネルトランジスタ
Ｎ３のゲートに接続し、第２の信号Ｂを第１の双方向ゲ
ート１と第２の双方向ゲート２との入力に接続し、第１
の双方向ゲート１の出力を第４のＰチャネルトランジス
タＰ４のゲートに接続し、第２の双方向ゲート２の出力
を第４のＮチャネルトランジスタＮ４のゲートに接続し
、第１の双方向ゲート１の出力信号を反転させる第２の
インバータ４の出力をドレインか第４のＮチャネルトラ
ンジスタＮ４のゲートに接続された第５のＮチャネルト
ランジスタＮ５のゲートに接続し、第２の双方向ゲート
２の出力を反転させる第３のインバータ５の出力をドレ
インか第４のＰチャネルトランジスタＰ４のゲーｉ・に
接続された第５のＮチャネルトランジスタのゲートに接
続された回路で構成されている。また、抵抗Ｒ１，Ｒ２
、容量ＣＩ、Ｃ２は、半導体基板に回路を集積形成した
時に現われる寄生のものであり、抵抗と容量を作って接
続したものではない。
第１のＮチャネルトランジスタＮ１とを並列に接続して
第１の双方向ゲート１とし、第２のＰチャネルトランジ
スタＰ２と第２のＮチャネルトランジスタＮ２とを並列
に接続して第２の双方向ゲート２とし、第１の信号Ａを
第１のＮチャネルトランジスタＮ１のゲートと、第２の
ＮチャネルトランジスタＮ２のゲートと第３のＰチャネ
ルトランジスタＰ３のゲートと第１のインバータ３の入
力に接続し、第１のインバータ３の出力を第１のＰチャ
ネルトランジスタＰ１のゲートと第２のＰチャネルトラ
ンジスタＰ２のゲートと第３のＮチャネルトランジスタ
Ｎ３のゲートに接続し、第２の信号Ｂを第１の双方向ゲ
ート１と第２の双方向ゲート２との入力に接続し、第１
の双方向ゲート１の出力を第４のＰチャネルトランジス
タＰ４のゲートに接続し、第２の双方向ゲート２の出力
を第４のＮチャネルトランジスタＮ４のゲートに接続し
、第１の双方向ゲート１の出力信号を反転させる第２の
インバータ４の出力をドレインか第４のＮチャネルトラ
ンジスタＮ４のゲートに接続された第５のＮチャネルト
ランジスタＮ５のゲートに接続し、第２の双方向ゲート
２の出力を反転させる第３のインバータ５の出力をドレ
インか第４のＰチャネルトランジスタＰ４のゲーｉ・に
接続された第５のＮチャネルトランジスタのゲートに接
続された回路で構成されている。また、抵抗Ｒ１，Ｒ２
、容量ＣＩ、Ｃ２は、半導体基板に回路を集積形成した
時に現われる寄生のものであり、抵抗と容量を作って接
続したものではない。
次にこの実施例の動作について説明する。
第５図は、抵抗Ｒ１と容量Ｃ１とによる信号伝達の遅延
が抵抗Ｒ２と容量Ｃ２とによる信号伝達の遅延よりも大
きい場合の動作タイミング図である。
が抵抗Ｒ２と容量Ｃ２とによる信号伝達の遅延よりも大
きい場合の動作タイミング図である。
第１の信号Ａ、／Ｊ＜論理「１」であって時刻ｔ Ｏに
第２の信号Ｂが論理「１」から論理ｒ□」に変化したと
き、ＰチャネルトランジスタＰ４のゲート電圧は、時刻
１．においてＰチャネルトランジスタＰ４のしきい値電
圧に達しＰチャネルトランジスタＰ４は導通状態になる
。この時刻にインバータ４はｒ ＯＪから「１」に変化
するので第５のＮチャネルトランジスタＮ５は導通し、
ＰチャネルトランジスタＰ４のゲート電圧ＧＰは急速に
「０」となり、第４のＮチャネルトランジスタＮ４は、
非導通となる。このため、時刻１．において第４のＰチ
ャネルトランジスタは導通状態になるが、第４のＮチャ
ネルトランジスタＮ４は非導通であるため、データ出力
端子Ｏに中間レベルは発生ぜず、貫通電流も発生しない
。
第２の信号Ｂが論理「１」から論理ｒ□」に変化したと
き、ＰチャネルトランジスタＰ４のゲート電圧は、時刻
１．においてＰチャネルトランジスタＰ４のしきい値電
圧に達しＰチャネルトランジスタＰ４は導通状態になる
。この時刻にインバータ４はｒ ＯＪから「１」に変化
するので第５のＮチャネルトランジスタＮ５は導通し、
ＰチャネルトランジスタＰ４のゲート電圧ＧＰは急速に
「０」となり、第４のＮチャネルトランジスタＮ４は、
非導通となる。このため、時刻１．において第４のＰチ
ャネルトランジスタは導通状態になるが、第４のＮチャ
ネルトランジスタＮ４は非導通であるため、データ出力
端子Ｏに中間レベルは発生ぜず、貫通電流も発生しない
。
時刻ｔ３に第２の信号Ｂか論理「Ｏ」から論理「１」に
変化したときは、第４図において第２の信号が「Ｏ」か
ら１１」に変化した動作と同一であり、データ出力端子
Ｏに中間レベルは発生ぜず、貫通電流も発生しない。
変化したときは、第４図において第２の信号が「Ｏ」か
ら１１」に変化した動作と同一であり、データ出力端子
Ｏに中間レベルは発生ぜず、貫通電流も発生しない。
第６図は、抵抗Ｒ２と容量Ｃ２とによる信号伝達の遅延
か抵抗Ｒ１と容量Ｃ１とによる信号伝達の遅延よりも大
きい場合の動作タイミング図である。
か抵抗Ｒ１と容量Ｃ１とによる信号伝達の遅延よりも大
きい場合の動作タイミング図である。
第１の信号Ａか論理「１」であって時刻ｔｏに第２の信
号Ｂが論理「１」から論理「Ｏ」に変化したとき、Ｎチ
ャネルトランジスタＮ１．４のゲート電圧は、時刻１．
においてＮチャネルトランジスタＮ１４のしきい値電圧
に達しＮチャネルトランジスタＮ１４は非導通状態にな
る。ＰチャネルトランジスタＰ１４のゲート電圧は、時
刻ｔ２においてＰチャネルトランジスタＰ１４のしきい
値電圧に達しＰチャネルトランジスタＰ１４は導通状態
になる。そのため、時刻ｔ１ から時刻１２よての期間
は、ＰチャネルトランジスタＰ１４およびＮチャネルト
ランジスタＮ１４が共に非導通状態となり、データ出力
端子Ｏに中間レベルは発生ぜず、貫通電流も発生しない
。
号Ｂが論理「１」から論理「Ｏ」に変化したとき、Ｎチ
ャネルトランジスタＮ１．４のゲート電圧は、時刻１．
においてＮチャネルトランジスタＮ１４のしきい値電圧
に達しＮチャネルトランジスタＮ１４は非導通状態にな
る。ＰチャネルトランジスタＰ１４のゲート電圧は、時
刻ｔ２においてＰチャネルトランジスタＰ１４のしきい
値電圧に達しＰチャネルトランジスタＰ１４は導通状態
になる。そのため、時刻ｔ１ から時刻１２よての期間
は、ＰチャネルトランジスタＰ１４およびＮチャネルト
ランジスタＮ１４が共に非導通状態となり、データ出力
端子Ｏに中間レベルは発生ぜず、貫通電流も発生しない
。
また、時刻ｔ３に第２の信号Ｂが論理「Ｏ」から論理「
１」に変化したとき、ＮチャネルトランジスタＮ１４の
ゲート電圧ＧＮは、時刻ｔ４においてＮチャネルトラン
ジスタＮ１４のしきい値電圧に達しＮチャネルトランジ
スタＮ１４は導通状態になる。この時刻にインバータ５
は「ｏ」から「１」に変化するので第５のＮチャネルト
ランジスタＮ５は導通し、ＰチャネルトランジスタＰ４
のゲート電圧ＧＰは急速に「１」となり、第４のＰチャ
ネルトランジスタＰ４は、非導通となる。
１」に変化したとき、ＮチャネルトランジスタＮ１４の
ゲート電圧ＧＮは、時刻ｔ４においてＮチャネルトラン
ジスタＮ１４のしきい値電圧に達しＮチャネルトランジ
スタＮ１４は導通状態になる。この時刻にインバータ５
は「ｏ」から「１」に変化するので第５のＮチャネルト
ランジスタＮ５は導通し、ＰチャネルトランジスタＰ４
のゲート電圧ＧＰは急速に「１」となり、第４のＰチャ
ネルトランジスタＰ４は、非導通となる。
このため、時刻ｔ１ において第４のＰチャネルトラン
ジスタは導通状態になるが、第４のＮチャネルトランジ
スタＮ４は非導通であるため、データ出力端子Ｏに中間
レベルは発生ぜず、貫通電流も発生しない。
ジスタは導通状態になるが、第４のＮチャネルトランジ
スタＮ４は非導通であるため、データ出力端子Ｏに中間
レベルは発生ぜず、貫通電流も発生しない。
発明の効果
本発明によれば、中間レベルの発生と貫通電流の発生を
抑制し、誤動作を防止し、消費電力を節減できる３ステ
ート出力回路を得ることができるという効果が得られる
。
抑制し、誤動作を防止し、消費電力を節減できる３ステ
ート出力回路を得ることができるという効果が得られる
。
第１図は本発明の一実施例の３ステート出力回路の等価
回路図、第２図は従来例の等価回路図、第３図、第４図
は第２図に示す従来例の各動作タイミング図、第５図、
第６図は第１図に示す本発明の一実施例の各動作タイミ
ング図である。 １．２，１１．１２・・・・・・双方向ゲート、３゜４
．５．１３・・・・・・インバータ、Ａ・・・・・・第
１の信号、Ｂ・・・・・・第２の信号、Ｃ１，Ｃ２，Ｃ
１，１゜Ｃ１２・・・・・・容量、ＧＮ、ＧＰ・・・・
・・ゲート電圧、■・・・・・・貫通電流、Ｎｌ、Ｎ２
．Ｎ３．Ｎ４．Ｎ５゜Ｎｌ １．Ｎ１２．Ｎ１３．Ｎ１
４・・・・・・Ｎチャネルトランジスタ、Ｏ・・・・・
・出力端子、ＰＬ、Ｐ２゜Ｐ３．Ｐ４．Ｐ５．Ｐｌ、１
．Ｐａｌ、Ｐｌ３゜Ｐ １．４・・・・・・Ｐチャネル
トランジスタ、Ｒ１，Ｒ２・・・・・・抵抗、ＶＤＤ・
・・・・・電源。 代理人の氏名 弁理士 粟野重孝 はか１名■ 第 図 第 図 弔 図 弔 図
回路図、第２図は従来例の等価回路図、第３図、第４図
は第２図に示す従来例の各動作タイミング図、第５図、
第６図は第１図に示す本発明の一実施例の各動作タイミ
ング図である。 １．２，１１．１２・・・・・・双方向ゲート、３゜４
．５．１３・・・・・・インバータ、Ａ・・・・・・第
１の信号、Ｂ・・・・・・第２の信号、Ｃ１，Ｃ２，Ｃ
１，１゜Ｃ１２・・・・・・容量、ＧＮ、ＧＰ・・・・
・・ゲート電圧、■・・・・・・貫通電流、Ｎｌ、Ｎ２
．Ｎ３．Ｎ４．Ｎ５゜Ｎｌ １．Ｎ１２．Ｎ１３．Ｎ１
４・・・・・・Ｎチャネルトランジスタ、Ｏ・・・・・
・出力端子、ＰＬ、Ｐ２゜Ｐ３．Ｐ４．Ｐ５．Ｐｌ、１
．Ｐａｌ、Ｐｌ３゜Ｐ １．４・・・・・・Ｐチャネル
トランジスタ、Ｒ１，Ｒ２・・・・・・抵抗、ＶＤＤ・
・・・・・電源。 代理人の氏名 弁理士 粟野重孝 はか１名■ 第 図 第 図 弔 図 弔 図
Claims (1)
- 並列に接続された第１のＰチャネルトランジスタと第１
のＮチャネルトランジスタとからなり、その入力がデー
タ入力端子に接続された第１の双方向ゲートと、並列に
接続された第２のＰチャネルトランジスタと第２のＮチ
ャネルトランジスタとからなり、その入力が前記データ
入力端子に接続された第２の双方向ゲートと、ソースに
第１の電位が与えられる第３のＰチャネルトランジスタ
と、ソースに前記第１の電位が与えられるとともにゲー
トが前記第１の双方向ゲートの出力端子および前記第３
のＰチャネルトランジスタのドレインに接続された第４
のＰチャネルトランジスタと、ソースに第２の電位が与
えられる第３のＮチャネルトランジスタと、ソースに前
記第２の電位が与えられるとともにゲートが前記第２の
双方向ゲートの出力端子および前記第３のＮチャネルト
ランジスタのドレインに接続された第４のＮチャネルト
ランジスタと、前記第１の双方向ゲートの出力端子の論
理を反転させる第１のインバータと、前記第２の双方向
ゲートの出力端子の論理を反転させる第２のインバータ
と、ソースに前記第１の電位が与えられるとともにゲー
トが前記第１のインバータの出力端子に接続されドレイ
ンが前記第３のＰチャネルトランジスタのドレインに接
続された第４のＰチャネルトランジスタと、ソースに前
記第２の電位が与えられるとともにゲートが前記第２の
インバータの出力端子に接続されドレインが前記第３の
Ｎチャネルトランジスタのドレインに接続された第４の
Ｎチャネルトランジスタと、前記第３のＰチャネルトラ
ンジスタ、前記第１のＮチャネルトランジスタおよび前
記第２のＮチャネルトランジスタのゲートに接続され第
３出力を出力させるための制御信号入力のコントロール
入力端子と、前記コントロール入力端子の論理を反転さ
せた論理を前記第３のＮチャネルトランジスタ、前記第
１のＰチャネルトランジスタおよび前記第２のＰチャネ
ルトランジスタのゲートに加えるインバータと、前記第
４のＰチャネルトランジスタおよび前記第４のＮチャネ
ルトランジスタの共通接続されたドレインから出力を取
り出すためのデータ出力端子とを備えたことを特徴とす
る３ステート出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135901A JPH0435118A (ja) | 1990-05-25 | 1990-05-25 | ３ステート出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135901A JPH0435118A (ja) | 1990-05-25 | 1990-05-25 | ３ステート出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435118A true JPH0435118A (ja) | 1992-02-05 |
Family
ID=15162473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135901A Pending JPH0435118A (ja) | 1990-05-25 | 1990-05-25 | ３ステート出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514170A (ja) * | 1991-06-28 | 1993-01-22 | Kawasaki Steel Corp | 出力バツフア回路 |
| EP0980145A1 (en) * | 1997-05-01 | 2000-02-16 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
-
1990
- 1990-05-25 JP JP2135901A patent/JPH0435118A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514170A (ja) * | 1991-06-28 | 1993-01-22 | Kawasaki Steel Corp | 出力バツフア回路 |
| EP0980145A1 (en) * | 1997-05-01 | 2000-02-16 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
| EP0980145A4 (en) * | 1997-05-01 | 2000-09-20 | Mitsubishi Electric Corp | OUTPUT BUFFER CIRCUIT |
| US6278294B1 (en) | 1997-05-01 | 2001-08-21 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930000972B1 (ko) | Cmos인버터를 구비한 반도체 집적회로 | |
| JP3047869B2 (ja) | 出力振幅調整回路 | |
| JPH04120817A (ja) | Ｌｓｉ回路の出力バッファ回路 | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| KR960702698A (ko) | 전자 회로(CMOS input with Vcc compensated dynamic threshold) | |
| JPH0435118A (ja) | ３ステート出力回路 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JP2000196436A (ja) | 半導体集積回路装置の入出力回路 | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| JPH05259880A (ja) | 入出力バッファ回路 | |
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| JP3132091B2 (ja) | 出力バッファ | |
| JPH04301921A (ja) | インバータ回路 | |
| JP2982313B2 (ja) | 出力バッファ回路 | |
| JPS62222713A (ja) | 遅延用ｃｍｏｓインバ−タ回路 | |
| JPH04373310A (ja) | 出力バッファ回路 | |
| JP2663694B2 (ja) | 半導体メモリ装置の出力回路 | |
| JPS63275223A (ja) | 出力バツフア−回路 | |
| JPH04249917A (ja) | スリーステート出力バッファ | |
| JPH0581874A (ja) | 出力バツフア回路 | |
| JPS6334798A (ja) | ラツチ回路 | |
| JPH07154236A (ja) | 半導体集積回路装置 | |
| JPH05199099A (ja) | 出力バッファ回路 | |
| JPH03222515A (ja) | ２相クロック発生回路 |