JPH088718A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、高い電源電圧を用いる高耐圧系の
ドライバーＩＣ等に必要な出力バッファ回路に関し、出
力貫通電流の発生を確実に防止する低消費電力の回路を
提供することを目的としている。 【構成】 ＮＡＮＤ回路１、ＮＯＲ回路２及びＣ−ＭＯ
Ｓインバーター７を少なくとも有し、前記ＮＡＮＤ回路
１には、入力端子ＩＮからの入力信号Ｎ１と、前記ＮＯ
Ｒ回路２からインバーター４を介した信号Ｎ６が遅延素
子６によって所定時間遅延される信号Ｎ６Ａとが入力さ
れ、前記ＮＯＲ回路２には、入力端子ＩＮからの入力信
号Ｎ１と、前記ＮＡＮＤ回路１からインバーター３を介
した信号Ｎ５が遅延素子５によって所定時間遅延される
信号Ｎ５Ａとが入力されており、前記Ｃ−ＭＯＳインバ
ーター７には、該インバーター７を構成するＰＭＯＳト
ランジスタＴＰ１に前記ＮＡＮＤ回路１の出力信号Ｎ２
が、ＮＭＯＳトランジスタＴＮ１に前記ＮＯＲ回路２の
出力信号Ｎ４が入力され、該Ｃ−ＭＯＳインバーター７
の出力信号が出力端子ＯＵＴに接続されてなることを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高い電源電圧を用いる
高耐圧系のドライバーＩＣ等に必要な出力バッファ回路
に関する。このような出力バッファ回路においては、ド
ライバーＩＣ動作時の消費電力を抑えるために出力貫通
電流の発生防止することが要求される。

【０００２】

【従来の技術】図８は従来の出力バッファ回路を説明す
るための図である。従来の出力バッファ回路は、図８に
示すように入力端子ＩＮから直接及び遅延素子４５を介
した２つの信号が入力されるようにＮＡＮＤ回路４１と
ＮＯＲ回路４２を有している。これらＮＡＮＤ回路４１
及びＮＯＲ回路４２の出力ははＣ−ＭＯＳインバーター
４７を構成するＰＭＯＳトランジスタＴＰ１’とＮＭＯ
ＳトランジスタＴＮ１’のゲートに接続され、Ｃ−ＭＯ
Ｓインバーター４７が出力端子ＯＵＴに接続されてい
る。

【０００３】図８において各信号ラインに符号を付して
いるが、これらの信号の流れを図９のタイミングチャー
トを参照しながら説明する。まず、入力端子ＩＮが
“Ｌ”（ローレベル）の時、当然Ｎ１’、Ｎ２’とも
“Ｌ”であるため、ＮＡＮＤ回路４１の出力部Ｎ３’は
“Ｈ”（ハイレベル）に設定されており、ＰＭＯＳトラ
ンジスタＴＰ１’はオフ状態になっている。

【０００４】また、ＮＯＲ回路４２の出力部Ｎ４’も
“Ｈ”に設定されおり、ＮＭＯＳトランジスタＴＮ１’
はオン状態になっている。従って、Ｃ−ＭＯＳインバー
ター４７の出力端子ＯＵＴは、接地レベルの“Ｌ”にな
っている。次に、入力端子ＩＮを“Ｌ”から“Ｈ”に変
化させた場合、この変化に伴ってＮ１’は“Ｈ”、ＮＯ
Ｒ回路４２の出力部Ｎ４’は“Ｌ”となり、ＮＭＯＳト
ランジスタＴＮ１’はオフ状態に変化する。

【０００５】そして、遅延回路４５によって所定時間遅
れてＮ２’が“Ｈ”となり、これによってＮＡＮＤ回路
４１の出力部Ｎ３’が“Ｌ”になるため、ＰＭＯＳトラ
ンジスタＴＰ１’がオン状態に変化する。以上のよう
に、遅延素子４５の作用によって出力端子ＯＵＴに一時
的にハイインピーダンス状態（図９の斜線部分）をつく
ることができ、出力の同時変化による貫通電流を防ぐこ
とができる。

【０００６】尚、入力端子ＩＮを“Ｈ”から“Ｌ”に変
化させる場合の説明は省略するが、図９からわかるよう
にやはり出力端子ＯＵＴは一時的にハイインピーダンス
状態になる。

【０００７】

【発明が解決しようとする課題】上記従来の出力バッフ
ァ回路によれば、論理上は遅延素子４５によって出力の
ハイインピーダンス状態をつくり、同時変化を防ぐこと
ができるが、各信号は実際にはある時間を要して徐々に
変化しており、回路定数の違いによってこの変化時間に
差が生じるような場合には、ＮＡＮＤ回路４１の出力部
Ｎ３’とＮＯＲ回路４２の出力部Ｎ４’が同時に変化す
ることが起こり得る。

【０００８】図１０は従来の課題を説明するためのタイ
ミングチャートである。図１０（ａ）はＮＡＮＤ回路４
１とＮＯＲ回路４２の回路定数が同じである場合で、Ｎ
１’が“Ｈ”になった後、ＮＯＲ回路４２の出力部Ｎ
４’が変化し始め、完全に“Ｌ”になった時点でＮＭＯ
ＳトランジスタＴＮ１’が確実にオフ状態となる。

【０００９】遅延回路４５によってＮ２’はＮ１’の変
化開始時より所定時間経過後に変化を開始して、Ｎ２’
が完全に“Ｈ”になると、ＮＡＮＤ回路４１の出力部Ｎ
３’が変化を始める。このＮＡＮＤ回路４１の出力部Ｎ
３’の変化開始時より、ＰＭＯＳトランジスタＴＰ１’
がオン状態になる可能性があるが、その前時点即ちＮＯ
Ｒ回路４２の変化終了時にＮＭＯＳトランジスタＴＮ
１’は確実にオフ状態になっているため、両トランジス
タが同時にオン状態になることはない。

【００１０】しかしながら、図１０（ｂ）に示すように
ＮＡＮＤ回路４１とＮＯＲ回路４２の回路定数の違いに
よって、信号変化時間に差を生ずるような場合に、両ト
ランジスタが同時にオン状態になる可能性を有してい
る。即ち、Ｎ１’が“Ｈ”になった後、ＮＯＲ回路４２
の出力部Ｎ４’が完全に“Ｌ”に変化するまでの時間が
長い場合、遅延素子４５によってＮ１’の変化開始から
所定時間経過後にＮ２’は変化を始め、これが“Ｈ”に
なった時点でＮＡＮＤ回路４１の出力部Ｎ３’が変化を
始める。

【００１１】このＮＡＮＤ回路４１の出力部Ｎ３’の変
化開始時にはＰＭＯＳトランジスタＴＰ１’はオン状態
になる可能性を有しているにもかかわらず、ＮＯＲ回路
４２の回路定数によってＮ４’の変化時間が長いことか
ら、ＮＭＯＳトランジスタＴＮ１’がオフ状態にならな
いことが発生し、図１０（ｂ）に斜線で示す部分で両ト
ランジスタが同時にオン状態になることがある。

【００１２】この間、Ｃ−ＭＯＳインバータ４７には貫
通電流が流れることになり、消費電力の増大を招いてし
まう。本発明は、上記課題を解決して、貫通電流の発生
を確実に防止する低消費電力の出力バッファ回路を提供
することを目的としている。

【００１３】

【課題を解決するための手段】上記課題を解決するため
の本発明の出力バッファ回路は、ＮＡＮＤ回路１、ＮＯ
Ｒ回路２及びＣ−ＭＯＳトランジスタ７の主要構成部か
らなり、前記ＮＡＮＤ回路１には、入力端子ＩＮからの
入力信号Ｎ１と、前記ＮＯＲ回路２からインバーター４
を介した信号Ｎ６が遅延素子６によって所定時間遅延さ
れる信号Ｎ６Ａとが入力され、前記ＮＯＲ回路２には、
入力端子ＩＮからの入力信号Ｎ１と、前記ＮＡＮＤ回路
１からインバータ３を介した信号Ｎ５が遅延素子５によ
って所定時間遅延される信号Ｎ５Ａとが入力されてお
り、前記Ｃ−ＭＯＳインバータ７には、該インバータ７
を構成するＰＭＯＳトランジスタＴＰ１に前記ＮＡＮＤ
回路１の出力信号Ｎ２が、ＮＭＯＳトランジスタＴＮ１
に前記ＮＯＲ回路２の出力信号Ｎ４が入力され、該Ｃ−
ＭＯＳインバータ７の出力信号が出力端子ＯＵＴに接続
されてなることを特徴としている。

【００１４】

【作用】上記本発明の出力バッファ回路によれば、出力
Ｃ−ＭＯＳインバーター７を構成するトランジスタのど
ちらか一方をオフの状態にして、オフ状態にしたトラン
ジスタのゲートの論理を遅延素子を介してフィードバッ
クさせるため、必ず一方のトランジスタがオフ状態にな
ったことを確認して他方のトランジスタがオン状態にな
る。

【００１５】従って、ＮＡＮＤ回路１とＮＯＲ回路２の
回路定数に違いがある場合においてもＣ−ＭＯＳインバ
ーター７の両トランジスタ間の貫通電流は発生すること
はない。

【００１６】

【実施例】以下に、本発明の出力バッファ回路の実施例
を図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を説明するための出力バッファ回路、図２は
第１実施例回路におけるタイミングチャートである。

【００１７】本実施例の出力バッファ回路は、第１の信
号と第１の信号とはタイミングの異なる第２の信号とが
それぞれ入力されるＮＡＮＤ回路１とＮＯＲ回路２、及
び出力部分にＣ−ＭＯＳインバーター７とを有してい
る。ＮＡＮＤ回路１及びＮＯＲ回路２に入力される第１
の信号は、入力端子ＩＮからの入力信号Ｎ１である。ま
た、第２の信号は、ＮＡＮＤ回路１の場合、ＮＯＲ回路
２を介してインバーター４を出力された信号Ｎ４を遅延
素子６によって遅延させた信号ＮＡ６、ＮＯＲ回路２の
場合、ＮＡＮＤ回路１を介してインバーター３を出力さ
れた信号Ｎ５を遅延素子５によって遅延させた信号Ｎ５
Ａである。

【００１８】ＮＡＮＤ回路１の出力信号Ｎ２はＣ−ＭＯ
Ｓインバーター７を構成するＰＭＯＳトランジスタＴＰ
１のゲートに、ＮＯＲ回路２の出力信号Ｎ４はＮＭＯＳ
トランジスタＴＮ１のゲートに入力され、Ｃ−ＭＯＳイ
ンバーター７からの信号が本回路の出力信号（ＯＵＴ）
となる。尚、上記遅延素子５，６は複数のインバーター
を接続して構成している。

【００１９】本実施例の出力バッファ回路における各信
号の流れを図２により説明する。まず、入力端子ＩＮが
“Ｌ”（ローレベル）の時、入力信号Ｎ１の“Ｌ”によ
りＮＡＮＤ回路１の出力信号Ｎ２は“Ｈ”（ハイレベ
ル）となっているため、Ｃ−ＭＯＳインバーター７のＰ
ＭＯＳトランジスタＴＰ１はオフ状態となる。また、Ｎ
ＡＮＤ回路１の出力信号Ｎ２は、インバーター３により
反転されてその出力信号Ｎ５は“Ｌ”となり、遅延素子
５を介して信号Ｎ５ＡとなりＮＯＲ回路２に入力されて
いる。従って、ＮＯＲ回路２の出力信号Ｎ４は“Ｈ”で
あり、Ｃ−ＭＯＳインバーター７のＮＭＯＳトランジス
タＴＮ１はオン状態となっているため、出力端子ＯＵＴ
は“Ｌ”である。

【００２０】次に、入力端子ＩＮを“Ｌ”から“Ｈ”に
変化させた場合、この変化に伴ってＮ１は“Ｈ”、ＮＯ
Ｒ回路２の出力部Ｎ４は“Ｌ”となり、ＮＭＯＳトラン
ジスタＴＮ１はオフ状態に変化する。一方、ＮＯＲ回路
２の出力信号Ｎ４は、インバーター４により反転されて
その出力信号Ｎ６が“Ｈ”となる。インバーター４の後
段にある遅延素子６の出力信号Ｎ６Ａは、所定時間経過
後に“Ｈ”なり、ＮＡＮＤ回路１に入力される。

【００２１】“Ｈ”が入力されたＮＡＮＤ回路１の出力
信号Ｎ２は、この時点で“Ｌ”となり、この信号によっ
てＣ−ＭＯＳインバーター７のＰＭＯＳトランジスタＴ
Ｐ１がオフ状態となるため、出力端子ＯＵＴが“Ｈ”と
なる。以上、本実施例によれば、ＮＡＮＤ回路１及びＮ
ＯＲ回路２の出力信号Ｎ２，Ｎ４をインバータ３，４及
び遅延素子５，６を介して、ＮＯＲ回路２及びＮＡＮＤ
回路１の入力部へフィードバックさせている。合でも、
Ｃ−ＭＯＳインバーター７における一方のトランジスタ
がオフ状態になった後に、他方のトランジスタがオン状
態になるため、入力信号の変化時に出力端子ＯＵＴに確
実にハイインピーダンス状態（図２の斜線部分）をつく
ることができ、出力の同時変化による貫通電流を発生さ
せることがない。

【００２２】尚、本実施例に関して、図示していないが
ＮＡＮＤ回路１及びＮＯＲ回路２の出力信号をインバー
ター３，４を介した後にＣ−ＭＯＳインバーター７に入
力させるような場合には、ＮＡＮＤ回路１からの信号を
ＮＭＯＳトランジスタＴＮ１のゲートに、ＮＯＲ回路２
からの信号をＰＭＯＳトランジスタＴＰ１のゲートに入
力することにより、同様な回路とすることができる。

【００２３】次に本実施例の第２実施例を図３及び図４
を参照しながら説明する。図３は本発明の第２実施例を
説明するための出力バッファ回路、図４は第２実施例回
路におけるタイミングチャートである。本実施例の出力
バッファ回路は、第１の信号と第１の信号とはタイミン
グの異なる第２の信号とがそれぞれ入力されるＮＡＮＤ
回路１１とＮＯＲ回路１２、及び出力部分にＣ−ＭＯＳ
インバーター１７とを有している。

【００２４】ＮＡＮＤ回路１１及びＮＯＲ回路１２に入
力される第１の信号は、入力端子ＩＮからの入力信号Ｎ
１である。また、第２の信号は、ＮＡＮＤ回路１１或い
はＮＯＲ回路１２、インバーター１３，１４、ＰＭＯＳ
トランジスタＴＰ２或いはＮＭＯＳトランジスタＴＮ
２、遅延素子１５とを介してフィードバックされる信号
Ｎ３Ａである。

【００２５】インバーター１３，１４の後段に接続され
るＰＭＯＳトランジスタＴＰ２，ＮＭＯＳトランジスタ
ＴＮ２のゲートには入力信号Ｎ１が入力されて、これに
よってオンオフを制御されている。ＮＡＮＤ回路１１の
出力信号Ｎ２はＣ−ＭＯＳインバーター１７を構成する
ＰＭＯＳトランジスタＴＰ１のゲートに、ＮＯＲ回路２
の出力信号Ｎ４はＮＭＯＳトランジスタＴＮ１のゲート
に入力され、Ｃ−ＭＯＳインバーター１７からの信号が
本回路の出力信号（ＯＵＴ）となる。

【００２６】本実施例の出力バッファ回路における各信
号の流れを図４により説明する。まず、入力端子ＩＮが
“Ｌ”の時、入力信号Ｎ１の“Ｌ”によりＮＡＮＤ回路
１１の出力信号Ｎ２は“Ｈ”でＣ−ＭＯＳインバータ１
７を構成するＰＭＯＳトランジスタＴＰ１はオフ状態、
信号Ｎ１によって制御されるＰＭＯＳトランジスタＴＰ
２はオン状態、ＮＭＯＳトランジスタＴＮ２はオフ状態
となっている。

【００２７】ＰＭＯＳトランジスタＴＰ２がオン状態で
あれば、その出力部Ｎ３はＮＡＮＤ回路１１の出力部Ｎ
２の信号がインバーター１３によって反転された信号、
即ち“Ｌ”となり、これが遅延素子１５によって所定時
間遅延された信号Ｎ３ＡとなりＮＡＮＤ回路１１とＮＯ
Ｒ回路１２に入力されている。ＮＯＲ回路１２への入力
信号Ｎ１，Ｎ３Ａはいずれも“Ｌ”となるため、その出
力部Ｎ４は“Ｈ”で、Ｃ−ＭＯＳインバーター１７を構
成するＮＭＯＳトランジスタＴＮ１はオン状態になって
いる。

【００２８】ＰＭＯＳトランジスタＴＰ１は既にオフ状
態に設定されているため、出力端子ＯＵＴは接地部と同
レベルの“Ｌ”となっている。次に、入力端子ＩＮを
“Ｌ”から“Ｈ”に変化させた場合、Ｎ１が“Ｈ”にな
るため、ＮＯＲ回路１２の出力部Ｎ４は“Ｌ”となり、
Ｃ−ＭＯＳインバーター１７を構成するＮＭＯＳトラン
ジスタＴＮ１はオフ状態に変化する。

【００２９】一方、ＮＯＲ回路１２の出力信号Ｎ４は、
インバーター１４により反転されてその出力信号Ｎ６が
“Ｈ”となる。入力信号Ｎ１によって，ＰＭＯＳトラン
ジスタＴＰ２がオフ状態、ＮＭＯＳトランジスタＴＮ２
がオン状態になっていることから、その出力部Ｎ３には
ＮＯＲ回路１２の出力部Ｎ４の信号がインバーター１４
によって反転された信号、即ち“Ｌ”となり、これが遅
延素子１５によって所定時間遅延された信号Ｎ３Ａとな
ってＮＡＮＤ回路１１及びＮＯＲ回路１２に入力され
る。

【００３０】ＮＯＲ回路１２の出力部Ｎ４は既に“Ｌ”
に設定されているが、ＮＡＮＤ回路１１の出力部Ｎ２
は、この時点で“Ｌ”となり、Ｃ−ＭＯＳインバーター
１７を構成するＰＭＯＳトランジスタＴＰ１がオン状態
となる。従って、Ｃ−ＭＯＳインバーター１７の出力端
子ＯＵＴは、“Ｈ”となる。以上説明したとおり、本実
施例では入力端子ＩＮが“Ｌ”から“Ｈ”に変化する
時、Ｃ−ＭＯＳインバーター１７を構成するＮＭＯＳト
ランジスタＴＮ１をオフにした後、このＮＭＯＳトラン
ジスタＴＮ１をオフにした信号を反転及び遅延させてフ
ィードバックして、この信号によってＰＭＯＳトランジ
タＴＰ１をオン状態にしている。

【００３１】従って、出力端子ＯＵＴが“Ｌ”から
“Ｈ”になる間に確実にハイインピーダンス状態（斜線
部）がつくられるため、貫通電流が流れることはない。
また、本実施例によれば、ＮＡＮＤ回路１１及びＮＯＲ
回路１２の出力信号のうち一方の信号のみをフィードバ
ックさせる構成にしているため、遅延素子が１個で済
む。

【００３２】尚、本実施例においても、ＮＡＮＤ回路１
１及びＮＯＲ回路１２の出力信号をインバーター１３，
１４を介した後にＣ−ＭＯＳインバーター１７に入力さ
せるような場合には、ＮＡＮＤ回路１１からの信号をＮ
ＭＯＳトランジスタＴＮ１のゲートに、ＮＯＲ回路１２
からの信号をＰＭＯＳトランジスタＴＰ１のゲートに入
力することにより、同様な回路とすることができる。

【００３３】次に本実施例の第３実施例を図５及び図６
を参照しながら説明する。図５は本発明の第３実施例を
説明するための出力バッファ回路、図６は第３実施例回
路におけるタイミングチャートである。本実施例の出力
バッファ回路は、第１の信号と第１の信号とはタイミン
グの異なる第２の信号とがそれぞれ入力されるＮＡＮＤ
回路２１とＮＯＲ回路２２、及び出力部分にＣ−ＭＯＳ
インバーター２７とを有している。

【００３４】ＮＡＮＤ回路２１及びＮＯＲ回路２２に入
力される第１の信号は、入力端子ＩＮからの入力信号Ｎ
１である。また、第２の信号は、ＮＡＮＤ回路２１或い
はＮＯＲ回路２２、ＰＭＯＳトランジスタＴＰ２或いは
ＮＭＯＳトランジスタＴＮ２、インバーター２３及び遅
延素子２５とを介してフィードバックされる信号Ｎ５Ａ
である。

【００３５】ＮＡＮＤ回路２１、ＮＯＲ回路２２の後段
に接続されるＰＭＯＳトランジスタＴＰ２，ＮＭＯＳト
ランジスタＴＮ２のゲートには入力信号Ｎ１が入力され
て、これによってオンオフを制御されている。ＮＡＮＤ
回路２１の出力信号Ｎ２はＣ−ＭＯＳインバーター２７
を構成するＰＭＯＳトランジスタＴＰ１のゲートに、Ｎ
ＯＲ回路２２の出力信号Ｎ４はＮＭＯＳトランジスタＴ
Ｎ１のゲートに入力され、Ｃ−ＭＯＳインバーター２７
からの信号が本回路の出力信号（ＯＵＴ）となる。

【００３６】本実施例の出力バッファ回路における各信
号の流れを図６により説明する。まず、入力端子ＩＮが
“Ｌ”の時、入力信号Ｎ１の“Ｌ”によりＮＡＮＤ回路
２１の出力信号Ｎ２は“Ｈ”でＣ−ＭＯＳインバータ２
７を構成するＰＭＯＳトランジスタＴＰ１はオフ状態、
信号Ｎ１によって制御されるＰＭＯＳトランジスタＴＰ
２はオン状態、ＮＭＯＳトランジスタＴＮ２はオフ状態
となっている。

【００３７】ＰＭＯＳトランジスタＴＰ２がオン状態で
あれば、その出力部Ｎ３はＮＡＮＤ回路２１の出力部Ｎ
２の信号と同様な“Ｌ”となり、これがインバーター２
３で反転され“Ｌ”（Ｎ５）、更に遅延素子２５によっ
て所定時間遅延された信号Ｎ５ＡとなりＮＡＮＤ回路２
１とＮＯＲ回路２２に入力されている。ＮＯＲ回路２２
への入力信号Ｎ１，Ｎ５Ａはいずれも“Ｌ”となるた
め、その出力部Ｎ４は“Ｈ”で、Ｃ−ＭＯＳインバータ
ー２７を構成するＮＭＯＳトランジスタＴＮ１はオン状
態になっている。

【００３８】ＰＭＯＳトランジスタＴＰ１は既にオフ状
態に設定されているため、出力端子ＯＵＴは接地部と同
レベルの“Ｌ”となっている。次に、入力端子ＩＮを
“Ｌ”から“Ｈ”に変化させた場合、Ｎ１が“Ｈ”にな
るため、ＮＯＲ回路２２の出力部Ｎ４は“Ｌ”となり、
Ｃ−ＭＯＳインバーター２７を構成するＮＭＯＳトラン
ジスタＴＮ１はオフ状態に変化する。

【００３９】一方、入力信号Ｎ１によって，ＰＭＯＳト
ランジスタＴＰ２がオフ状態、ＮＭＯＳトランジスタＴ
Ｎ２がオン状態になっていることから、その出力部Ｎ３
にはＮＯＲ回路２２の出力部Ｎ４の信号がそのまま出力
され、インバーター２３によって反転され“Ｈ”（Ｎ
５）、更に遅延素子２５によって所定時間遅延された信
号Ｎ５ＡとなってＮＡＮＤ回路２１及びＮＯＲ回路２２
に入力される。

【００４０】ＮＯＲ回路２２の出力部Ｎ４は既に“Ｌ”
に設定されているが、ＮＡＮＤ回路２１の出力部Ｎ２
は、この時点で“Ｌ”となり、Ｃ−ＭＯＳインバーター
２７を構成するＰＭＯＳトランジスタＴＰ１がオン状態
となる。従って、Ｃ−ＭＯＳインバーター２７の出力端
子ＯＵＴは、“Ｈ”に変化する。以上説明したとおり、
本実施例では入力端子ＩＮが“Ｌ”から“Ｈ”に変化す
る時、Ｃ−ＭＯＳインバーター２７を構成するＮＭＯＳ
トランジスタＴＮ１をオフにした後、このＮＭＯＳトラ
ンジスタＴＮ１をオフにした信号を反転及び遅延させて
フィードバックして、この信号によってＰＭＯＳトラン
ジタＴＰ１をオン状態にしている。

【００４１】従って、出力端子ＯＵＴが“Ｌ”から
“Ｈ”になる間に確実にハイインピーダンス状態（斜線
部）がつくられるため、貫通電流が流れることはない。
また、本実施例によれば、ＮＡＮＤ回路１１及びＮＯＲ
回路１２の出力信号のうち一方の信号のみをフィードバ
ックさせ、インバーター２３も共通化しているため、遅
延素子及びインバーターがぞれぞれ１個で済む。

【００４２】次に本実施例の第４実施例を図７及び図８
を参照しながら説明する。図７は本発明の第４実施例を
説明するための出力バッファ回路である。本実施例は、
図３にて説明した第２実施例の変形例であり、使用する
トランジスタを全てＰＭＯＳトランジスタとして、イン
バーターを所定位置に介在させることで論理を合わせた
ものである。

【００４３】具体的には、第１の信号と第１の信号とは
タイミングの異なる第２の信号とがそれぞれ入力される
ＮＡＮＤ回路３１とＮＯＲ回路３２、及び出力部分にＰ
ＭＯＳトランジスタＴＰ１，ＴＰ２が直列接続され、そ
の中間部に出力端子ＯＵＴが接続されている。ＮＡＮＤ
回路３１及びＮＯＲ回路３２に入力される第１の信号
は、入力端子ＩＮからの入力信号Ｎ１である。また、第
２の信号は、ＮＡＮＤ回路３１或いはＮＯＲ回路３２、
インバーター３３，３４、ＰＭＯＳトランジスタＴＰ
２，ＴＰ４、遅延素子３５とを介してフィードバックさ
れる信号Ｎ３Ａである。

【００４４】インバーター３３の後段に接続されるＰＭ
ＯＳトランジスタＴＰ２のゲートには入力信号Ｎ１が入
力され、インバーター３４の後段に接続されるＰＭＯＳ
トランジスタＴＰ４のゲートには入力信号Ｎ１がインバ
ーター３８によって反転された信号Ｎ１Ａが入力される
ことによって、両トランジスタは制御されている。ＮＡ
ＮＤ回路３１の出力信号Ｎ２は出力部のＰＭＯＳトラン
ジスタＴＰ１のゲートに、ＮＯＲ回路３２の出力信号Ｎ
４はインバーター３９を介してＰＭＯＳトランジスタＴ
Ｐ３のゲートに入力されている。

【００４５】本実施例の出力バッファ回路は、第２実施
例におけるＮＭＯＳトランジスタＴＮ１及びＴＮ２をそ
れぞれＰＭＯＳトランジスタＴＰ３，ＴＰ４に代えて、
これらのトランジスタに入力される信号をインバーター
によって反転させており、その動作は、基本的に第２実
施例と同様であるため、その説明は省略する。本実施例
によれば、ＰＭＯＳトランジスタのみで回路を構成して
いるため、ラッチアップの防止が可能となる。即ち、ラ
ッチアップは異なるチャネルのトランジスタが近傍にあ
ることで寄生素子が発生して起こるため、本実施例のよ
うに同一チャネルのトランジスタで構成することによっ
て、ラッチアップを防止することができる。

【００４６】第４実施例の如く使用するトランジスタの
構造は、インバーター等を用いて論理を合わせることに
より、限定されることはなく、他の実施例においてもＰ
ＭＯＳトランジスタ、ＮＭＯＳトランジスタを適宜組み
合わせることで同様な効果を得ることができる。

【００４７】

【効果】以上説明した本発明の出力バッファ回路によれ
ば、入力信号が変化する際に、出力部に設けられる一対
のトランジスタの一方をオフ状態にした後、このオフさ
せるための信号を遅延させてフィードバックすることで
他方のトランジスタをオン状態にするため、これらのト
ランジスタが同時にオン状態になることはない。

【００４８】従って、出力部の一つのトンジスタ間に貫
通電流が発生することはなく、消費電力を抑えることが
可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す出力バッファ回路で
ある。

【図２】本発明の第１実施例の回路におけるタイミング
チャートである。

【図３】本発明の第２実施例を示す出力バッファ回路で
ある。

【図４】本発明の第２実施例の回路におけるタイミング
チャートである。

【図５】本発明の第３実施例を示す出力バッファ回路で
ある。

【図６】本発明の第３実施例の回路におけるタイミング
チャートである。

【図７】本説明の第４実施例を示す出力バッファ回路で
ある。

【図８】従来の出力バッファ回路である。

【図９】従来の出力バッファ回路におけるタイミングチ
ャートである。

【図１０】従来技術の課題を説明するためのタンミング
チャートである。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＮＡＮＤ回路（１）、ＮＯＲ回路（２）
   及びＣ−ＭＯＳインバーター（７）を少なくとも有し、 前記ＮＡＮＤ回路（１）には、入力端子（ＩＮ）からの
   入力信号（Ｎ１）と、前記ＮＯＲ回路（２）からインバ
   ーター（４）を介した信号（Ｎ６）が遅延素子（６）に
   よって所定時間遅延される信号（Ｎ６Ａ）とが入力さ
   れ、 前記ＮＯＲ回路（２）には、入力端子（ＩＮ）からの入
   力信号（Ｎ１）と、前記ＮＡＮＤ回路（１）からインバ
   ーター（３）を介した信号（Ｎ５）が遅延素子（５）に
   よって所定時間遅延される信号（Ｎ５Ａ）とが入力され
   ており、 前記Ｃ−ＭＯＳインバーター（７）には、該インバータ
   ー（７）を構成するＰＭＯＳトランジスタ（ＴＰ１）に
   前記ＮＡＮＤ回路（１）の出力信号（Ｎ２）がＮＭＯＳ
   トランジスタ（ＴＮ１）に前記ＮＯＲ回路（２）の出力
   信号（Ｎ４）が入力され、 該Ｃ−ＭＯＳインバーター（７）の出力信号が出力端子
   （ＯＵＴ）に接続されてなることを特徴とする出力バッ
   ファ回路。
2. 【請求項２】 前記ＮＡＮＤ回路（１１）の後段に接続
   されるインバーター（１３）及び前記ＮＯＲ回路（１
   ２）の後段に接続されるインバーター（１４）の出力部
   に前記入力端子（ＩＮ）からの入力信号（Ｎ１）がそれ
   ぞれゲートに入力されるＰＭＯＳトランジスタ（ＴＰ
   ２）、及びＮＭＯＳトランジスタ（ＴＮ２）が接続さ
   れ、該ＰＭＯＳトランジスタ（ＴＰ２）及びＮＭＯＳト
   ランジスタ（ＴＮ２）が共通の遅延素子（１５）を介し
   て、それぞれ前記ＮＡＮＤ回路（１１）及びＮＯＲ回路
   （１２）に入力されていることを特徴とする請求項１記
   載の出力バッファ回路。
3. 【請求項３】 前記ＮＡＮＤ回路（２１）及びＮＯＲ回
   路（２２）の出力部には、前記入力端子（ＩＮ）からの
   入力信号（Ｎ１）がそれぞれゲートに入力されるＰＭＯ
   Ｓトランジスタ（ＴＰ２）及びＮＭＯＳトランジスタ
   （ＴＮ２）が接続され、該ＰＭＯＳトランジスタ（ＴＰ
   ２）及びＮＭＯＳトランジスタ（ＴＮ２）からの信号が
   共通のインバーター（２３）と遅延素子（２５）を介し
   て、それぞれ前記ＮＡＮＤ回路（２１）及びＮＯＲ回路
   （２２）に入力されていることを特徴とする請求項１記
   載の出力バッファ回路。
4. 【請求項４】 後段にそれぞれインバーター（３３）
   （３４）を備えるＮＡＮＤ回路（３１）及びＮＯＲ回路
   （３２）を有し、 該インバーター（３３）の出力部には入力端子（ＩＮ）
   からの入力信号（Ｎ１）がゲートに入力するＰＭＯＳト
   ランジスタ（ＴＰ２）が、前記インバーター（３４）の
   出力部には入力端子（ＩＮ）からの入力信号（Ｎ１）が
   インバーター（３８）によって反転された信号がゲート
   に入力されるＰＭＯＳトランジスタ（ＴＰ４）が接続さ
   れ、該ＰＭＯＳトランジスタ（ＴＰ２）（ＴＰ４）から
   の信号が共通の遅延素子（３５）を介して、それぞれ前
   記ＮＡＮＤ回路（３１）及びＮＯＲ回路（３２）に入力
   され、 該ＮＡＮＤ回路（３１）の出力信号はＰＭＯＳトランジ
   スタ（ＴＰ１）に、ＮＯＲ回路（３２）の出力信号はイ
   ンバーター（３９）を介してＰＭＯＳトランジスタ（Ｔ
   Ｐ３）に入力され、ＰＭＯＳトランジスタ（ＴＰ１）
   （ＴＰ３）の中間点が出力端子（ＯＵＴ）に接続されて
   なることを特徴とする出力バッファ回路。