JPH0661762A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 駆動能力を向上させても、伝搬遅延を増加さ
せることなくノイズを抑制できる出力バッファ回路を実
現する。 【構成】 出力バッファ回路は、２組以上の出力トラン
ジスタ部１１、１２と、少なくともその一部の出力トラ
ンジスタ部に対して出力信号Ｖout のフィードバックを
用いてオンオフ制御する制御部１３、１４を有する。制
御部は、出力信号の変化時に出力トランジスタ部を選択
的に動作させて、電流変化を小さくさせる。制御部は、
出力信号の変化が終了したときに出力トランジスタ部の
動作を選択的に停止させて出力インピーダンスを高くす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出力バッファ回路に関
し、特に、半導体集積回路によって実現される場合に好
適なものである。

【０００２】

【従来の技術】従来、半導体集積回路上に実現されたＣ
ＭＯＳ構造の出力バッファ回路として図２に示すものが
ある。

【０００３】図２において、この出力バッファ回路は、
出力トランジスタ部１と２個のインバータ部２及び３と
で構成されている。出力トランジスタ部１は、Ｐチャネ
ル電界効果トランジスタＱ１及びＮチャネル電界効果ト
ランジスタＱ２でなるＣＭＯＳ構造を有する。ＣＭＯＳ
構造のインバータ部２は、入力信号Ｖinを反転してトラ
ンジスタＱ１を駆動するものであり、ＣＭＯＳ構造の他
方のインバータ部３は、入力信号Ｖinを反転してトラン
ジスタＱ２を駆動するものである。このようにインバー
タ部２及び３によって駆動された出力トランジスタ部１
も反転動作して出力信号Ｖout を送出する。

【０００４】

【発明が解決しようとする課題】ところで、出力バッフ
ァ回路の駆動能力を向上させるために、集積回路上の出
力トランジスタＱ１及びＱ２のチャネル幅を大きくして
いた。しかし、出力トランジスタＱ１及びＱ２のチャネ
ル幅を大きくすることによりスイッチング時の電流変化
Δｉが大きくなり、それに比例して同時スイッチング・
ノイズが増加してしまう。また、出力トランジスタＱ１
及びＱ２のチャネル幅を大きくすることにより、出力バ
ッファ回路の出力インピーダンスが低下するため、外部
システムとのインピーダンス不整合が生じやすくなり、
出力信号Ｖout にリンギングノイズが発生してしまう。
そのため、半導体集積回路内やシステムの誤動作を招き
やすくなるという欠点があった。

【０００５】このような不都合を解決するため、従来の
高駆動能力の出力バッファ回路は、同時にスイッチング
する出力バッファ回路の数を制限したり、出力バッファ
回路への入力信号Ｖinの波形をなまらせることで同時ス
イッチング・ノイズを低減し、また、出力にダンピング
抵抗を挿入することでインピーダンスの整合をはかり、
出力信号Ｖout のリンギングノイズを抑制していた。

【０００６】しかし、上述した同時スイッチング・ノイ
ズの低減方法や出力信号のリンギング抑制方法のいずれ
を適用しても、出力バッファ回路における伝搬遅延を増
加させてしまい、システムの高速化からみると好ましい
方法ではない。

【０００７】本発明は、以上の点を考慮してなされたも
のであり、駆動能力を向上させても、伝搬遅延を増加さ
せることなくノイズを抑制できる出力バッファ回路を提
供しようとしたものである。

【０００８】

【課題を解決するための手段】かかる課題を解決するた
め、請求項１の出力バッファ回路においては、２組以上
の出力トランジスタ部と、少なくともその一部の出力ト
ランジスタ部に対して出力信号のフィードバックを用い
てオンオフ制御する制御部を有し、この制御部により出
力信号の変化時に出力トランジスタ部を選択的に動作さ
せて、電流変化を小さくさせることとした。

【０００９】また、請求項２の出力バッファ回路におい
ては、２組以上の出力トランジスタ部と、少なくともそ
の一部の出力トランジスタ部に対して出力信号のフィー
ドバックを用いてオンオフ制御する制御部を有し、この
制御部により出力信号の変化が終了したときに出力トラ
ンジスタ部の動作を選択的に停止させて出力インピーダ
ンスを高くすることとした。

【００１０】さらに、請求項３の出力バッファ回路にお
いては、２組以上の出力トランジスタ部と、少なくとも
その一部の出力トランジスタ部に対して出力信号のフィ
ードバックを用いてオンオフ制御する制御部を有し、こ
の制御部により出力信号の変化時に出力トランジスタ部
を選択的に動作させて、電流変化を小さくさせると共
に、出力信号の変化が終了したときに出力トランジスタ
部の動作を選択的に停止させて出力インピーダンスを高
くすることとした。

【００１１】

【作用】請求項１の本発明は、出力信号を十分に駆動す
るための複数の出力トランジスタ部を備え、出力信号の
変化初期時に、制御部によって、出力信号のフィードバ
ックを利用して、出力トランジスタ部のいくつかを他の
出力トランジスタ部に先駆けて動作させることで出力ト
ランジスタ部全体に流れる電流を押さえて大きな電流変
化による同時スイッチング・ノイズを低減させようとし
たものである。なお、変化後半においては、例えば全て
の出力トランジスタ部を動作させることで十分な駆動能
力を確保する。

【００１２】請求項２の本発明は、出力信号を十分に駆
動するための複数の出力トランジスタ部を備え、出力信
号の変化が終わると、制御部によって、いくつかの出力
トランジスタ部の動作を出力信号のフィードバックを利
用して停止させ、出力変化後の出力バッファ回路のイン
ピーダンスを高くして外部システムとのインヒーダンス
不整合による信号の反射を避ける。

【００１３】請求項３の出力バッファ回路は、請求項１
及び請求項２の出力バッファ回路を組み合わせたもので
あり、これにより、それぞれの作用を得るようにしたも
のである。

【００１４】

【実施例】（Ａ）第１実施例 以下、本発明による出力バッファ回路を半導体集積回路
上に実現した第１実施例を図面を参照しながら詳述す
る。ここで、図１がこの第１実施例の構成を示す回路図
であり、図３がその各部タイミングチャートである。

【００１５】図１において、この第１実施例はＣＭＯＳ
構造によって実現されており、２個の出力トランジスタ
部１１及び１２と、第１の出力トランジスタ部１１を制
御する第１の制御部１３と、第２の出力トランジスタ部
１２を制御する第２の制御部１４とから構成されてい
る。

【００１６】第１の出力トランジスタ部１１は、電源電
圧及びアース間に直列に接続されたＰチャネル電界効果
トランジスタ（以下、Ｐ−ＦＥＴと呼ぶ）１１ａ及びＮ
チャネル電界効果トランジスタ（以下、Ｎ−ＦＥＴと呼
ぶ）１１ｂからなり、両トランジスタ１１ａ及び１１ｂ
の接続中点が出力ラインに接続されている。

【００１７】第２の出力トランジスタ部１２も、電源電
圧及びアース間に直列に接続されたＰ−ＦＥＴ１２ａ及
びＮ−ＦＥＴ１２ｂからなり、両トランジスタ１２ａ及
び１２ｂの接続中点が第１の出力トランジスタ部１１と
共通な出力ラインに接続されている。

【００１８】第１の制御部１３は、第１の出力トランジ
スタ部１１におけるＰ−ＦＥＴ１１ａの制御用部分１３
ａと、第１の出力トランジスタ部１１におけるＮ−ＦＥ
Ｔ１１ｂの制御用部分１３ｂとからなる。

【００１９】Ｐ−ＦＥＴ１１ａの制御用部分１３ａは、
電源電圧及びアース間に直列に接続されたＰ−ＦＥＴ１
３ａ１、Ｎ−ＦＥＴ１３ａ２及びＮ−ＦＥＴ１３ａ３か
らなる。Ｐ−ＦＥＴ１３ａ１及びＮ−ＦＥＴ１３ａ３の
ゲートには入力信号Ｖinが与えられ、Ｎ−ＦＥＴ１３ａ
２のゲートには出力信号Ｖout がフィードバックされ、
Ｐ−ＦＥＴ１３ａ１及びＮ−ＦＥＴ１３ａ２の接続中点
の電位が制御用ラインＰを介して第１の出力トランジス
タ部１１におけるＰ−ＦＥＴ１１ａのゲートに印加され
るようになされている。

【００２０】Ｎ−ＦＥＴ１１ｂの制御用部分１３ｂは、
電源電圧及びアース間に直列に接続されたＰ−ＦＥＴ１
３ｂ１、Ｐ−ＦＥＴ１３ｂ２及びＮ−ＦＥＴ１３ｂ３か
らなる。Ｐ−ＦＥＴ１３ｂ１及びＮ−ＦＥＴ１３ｂ３の
ゲートには入力信号Ｖinが与えられ、Ｐ−ＦＥＴ１３ｂ
２のゲートには出力信号Ｖout がフィードバックされ、
Ｐ−ＦＥＴ１３ｂ２及びＮ−ＦＥＴ１３ｂ３の接続中点
の電位が制御用ラインＱを介して第１の出力トランジス
タ部１１におけるＮ−ＦＥＴ１１ｂのゲートに印加され
るようになされている。

【００２１】第２の制御部１４は、第２の出力トランジ
スタ部１２におけるＰ−ＦＥＴ１２ａの制御用部分１４
ａと、第２の出力トランジスタ部１２におけるＮ−ＦＥ
Ｔ１２ｂの制御用部分１４ｂと、インバータ部１４ｃか
らなる。

【００２２】Ｐ−ＦＥＴ１２ａの制御用部分１４ａは、
電源電圧及びアース間に直列に接続されたＰ−ＦＥＴ１
４ａ１、Ｎ−ＦＥＴ１４ａ２及びＮ−ＦＥＴ１４ａ３
と、電源電圧及び制御用ラインＲ間に接続されたＰ−Ｆ
ＥＴ１４ａ４とからなる。Ｐ−ＦＥＴ１４ａ１及びＮ−
ＦＥＴ１４ａ３のゲートには入力信号Ｖinが与えられ、
Ｎ−ＦＥＴ１４ａ２及びＰ−ＦＥＴ１４ａ４のゲートに
は出力信号Ｖout がインバータ部１４ｃによって反転さ
れて与えられ、Ｐ−ＦＥＴ１４ａ１及びＮ−ＦＥＴ１４
ａ２の接続中点は制御用ラインＲに接続され、この制御
用ラインＲの電位が第２の出力トランジスタ部１２にお
けるＰ−ＦＥＴ１２ａのゲートに印加されるようになさ
れている。

【００２３】Ｎ−ＦＥＴ１２ｂの制御用部分１４ｂは、
電源電圧及びアース間に直列に接続されたＰ−ＦＥＴ１
４ｂ１、Ｐ−ＦＥＴ１４ｂ２及びＮ−ＦＥＴ１４ｂ３
と、制御用ラインＳ及びアース間に接続されたＮ−ＦＥ
Ｔ１４ｂ４とからなる。Ｐ−ＦＥＴ１４ｂ１及びＮ−Ｆ
ＥＴ１４ｂ３のゲートには入力信号Ｖinが与えられ、Ｐ
−ＦＥＴ１４ｂ２及びＮ−ＦＥＴ１４ｂ４のゲートには
出力信号Ｖout がインバータ部１４ｃによって反転され
て与えられ、Ｐ−ＦＥＴ１４ｂ２及びＮ−ＦＥＴ１４ｂ
３の接続中点は制御用ラインＳに接続され、この制御用
ラインＳの電位が第２の出力トランジスタ部１２におけ
るＮ−ＦＥＴ１２ｂのゲートに印加されるようになされ
ている。

【００２４】インバータ部１４ｃは、電源電圧及びアー
ス間に直列に接続された、ゲートに出力信号Ｖout が与
えられるＰ−ＦＥＴ１４ｃ１及びＮ−ＦＥＴ１４ｃ２か
らなり、これら両トランジスタ１４ｃ１及び１４ｃ２の
接続中点に出力信号Ｖout の反転信号を得て上述した各
トランジスタ１４ａ２、１４ａ４、１４ｂ２、１４ｂ４
のゲートに与えるようになされている。

【００２５】第１実施例を以上のように構成したのは以
下のような考え方によっている。出力トランジスタ部を
２分割し、一方の出力トランジスタ部１２だけを先に動
作させることにより出力トランジスタ部（１１及び１
２）に流れる電流を押さえて大きな電流変化によるノイ
ズを低減する。因に、従来構成（図２）の場合、駆動能
力を高めるべく出力トランジスタのチャネル幅を大きく
していたため、出力トランジスタ部に流れる電流も大き
く、出力信号が変化しはじめるときに大きな電流変化が
起きてノイズが発生していた。

【００２６】また、出力トランジスタ部１２の動作によ
り出力信号Ｖout の変化が始まると、このフィードバッ
クを用いて他方の出力トランジスタ部１１を続いて動作
させることで駆動能力の低下を防ぐ。

【００２７】さらに、出力信号Ｖout の変化が完全に終
わると、再度、出力信号Ｖout のフィードバックにより
出力トランジスタ部１２の動作を止め、これにより、出
力変化後の出力バッファ回路のインピーダンスを高くし
て外部システムとのインピーダンス不整合による信号の
反射を避ける。

【００２８】次に、上述した構成を有する第１実施例の
出力バッファ回路の動作が、このような意図通りの動作
をすることを、図１及び図３を参照しながら詳述する。
なお、図３は、出力信号Ｖout がローレベル（以下、
“Ｌ”と呼ぶ）からハイレベル（以下、“Ｈ”と呼ぶ）
へと変化する場合の各部タイミングチャートである。

【００２９】入力信号Ｖinが“Ｌ”のときには、出力信
号Ｖout も“Ｌ”であって第１の出力トランジスタ部１
１のＮ−ＦＥＴ１１ｂだけがオンしている。このとき、
出力トランジスタ部１１及び１２を構成する他のＦＥＴ
１１ａ、１２ａ及び１２ｂはオフ状態である。

【００３０】入力信号Ｖinが“Ｌ”から“Ｈ”へと変化
すると、第１の制御部１３のＮ−ＦＥＴ１３ｂ３がオン
することによって制御用ラインＱは“Ｌ”に変化し、今
までオンしていた第１の出力トランジスタ部１１のＮ−
ＦＥＴ１１ｂはオフする。

【００３１】この変化開始時点では出力信号Ｖout は
“Ｌ”であるので、出力信号Ｖout がインバータ部１４
ｃを介して反転されて与えられる第２の制御部１４のＰ
−ＦＥＴ１４ａ４はオフ、Ｎ−ＦＥＴ１４ａ２はオン状
態にあり、入力信号Ｖinが“Ｈ”になってＮ−ＦＥＴ１
４ａ３がオンすることにより制御用ラインＲが“Ｌ”と
なって第２の出力トランジスタ部１２のＰ−ＦＥＴ１２
ａはオンする。従って、図３の期間ａではＰ−ＦＥＴ１
２ａだけがオンしており、言い換えると、第２の出力ト
ランジスタ部１２が第１の出力トランジスタ部１１に先
駆けて動作する。

【００３２】このようにして第２の出力トランジスタ部
１２のＰ−ＦＥＴ１２ａがオンすることで出力信号Ｖou
t が“Ｈ”に変化しはじめると、第１の制御部１３のＮ
−ＦＥＴ１３ａ３がオンしている状態での出力信号Ｖou
t のフィードバックにより第１の制御部１３のＮ−ＦＥ
Ｔ１３ａ２がオンし、制御用ラインＰが“Ｌ”となって
第１の出力トランジスタ部１１のＰ−ＦＥＴ１１ａがオ
ンする。これにより、図３の期間ｂでは２つの出力トラ
ンジスタ、すなわち、Ｐ−ＦＥＴ１１ａ及び１２ａがオ
ン状態となり、その結果駆動能力を損なうことなくスイ
ッチング動作を行なうことができる。

【００３３】出力信号Ｖout が完全に“Ｈ”になると、
インバータ部１４ｃを介したこの信号のフィードバック
によって第２の制御部１４のＰ−ＦＥＴ１４ａ４はオ
ン、Ｎ−ＦＥＴ１４ａ２はオフして制御用ラインＲが
“Ｈ”となり、第２の出力トランジスタ部１２のＰ−Ｆ
ＥＴ１２ａがオフする。結局、出力信号Ｖout が変化し
終えた図３の期間ｃでは第１の出力トランジスタ部１１
のＰ−ＦＥＴ１１ａのみがオン状態となる。

【００３４】以上、入力信号Ｖinが“Ｌ”から“Ｈ”へ
変化するに伴い出力信号が“Ｌ”から“Ｈ”に変化する
ときの動作を説明したが、入力信号Ｖinが“Ｈ”から
“Ｌ”へ変化するに伴い出力信号が“Ｈ”から“Ｌ”に
変化するときの動作もほぼ同様であり（対称的な動作で
あり）、その説明は省略する。

【００３５】従って、上記第１実施例によれば、出力バ
ッファ回路のスイッチング時の出力トランジスタ部（１
１及び１２）に流れる電流変化を小さくすることがで
き、また、出力信号Ｖout の変化後の出力インピーダン
スを高くすることもできるため、スイッチング時のノイ
ズ及びインピーダンス不整合に起因する出力信号の反射
によるノイズを低減し、しかも高駆動能力の出力バッフ
ァ回路を実現できる。

【００３６】また、複数の出力トランジスタ部１１及び
１２によって駆動しているので、駆動能力を高めるため
の従来方法を適用することが不要であって、伝搬遅延が
問題となることがない。

【００３７】（Ｂ）第２実施例 次に、本発明による出力バッファ回路を半導体集積回路
上に実現した第２実施例を図面を参照しながら詳述す
る。ここで、図４がこの第２実施例の構成を示す回路図
であり、上記第１実施例に係る図１と同一、対応部分に
は同一符号を付して示している。また、図５が第２実施
例の各部タイミングチャートである。

【００３８】図４において、この第２実施例もＣＭＯＳ
構造によって実現されており、２個の出力トランジスタ
部１１及び１２と、第１の出力トランジスタ部１１を制
御する第１の制御部１３と、第２の出力トランジスタ部
１２を制御する第２の制御部１４とから構成されてい
る。

【００３９】第１及び第２の出力トランジスタ部１１及
び１２の詳細構成は、第１実施例と同様である。なお、
後述するように、この第２実施例の場合、出力信号Ｖou
t の変化開始直後では第１の出力トランジスタ部１１だ
けが動作し、この点は第１実施例と異なっている。

【００４０】第１の制御部１３は、第１の出力トランジ
スタ部１１におけるＰ−ＦＥＴ１１ａの制御用部分１３
ａと、第１の出力トランジスタ部１１におけるＮ−ＦＥ
Ｔ１１ｂの制御用部分１３ｂとからなる。この第２実施
例の場合、制御用部分１３ａ及び１３ｂは共にＣＭＯＳ
構造のインバータでなっており、第１実施例とは異なっ
て、出力信号Ｖout がフィードバックされない構造とな
っている。

【００４１】第２の制御部１４は、第２の出力トランジ
スタ部１２におけるＰ−ＦＥＴ１２ａの制御用部分１４
ａと、第２の出力トランジスタ部１２におけるＮ−ＦＥ
Ｔ１２ｂの制御用部分１４ｂとからなる。

【００４２】Ｐ−ＦＥＴ１２ａの制御用部分１４ａは、
電源電圧及びアース間に直列に接続されたＰ−ＦＥＴ１
４ａ１、Ｎ−ＦＥＴ１４ａ２及びＮ−ＦＥＴ１４ａ３と
からなる。Ｐ−ＦＥＴ１４ａ１及びＮ−ＦＥＴ１４ａ３
のゲートには入力信号Ｖinが与えられ、Ｎ−ＦＥＴ１４
ａ２のゲートには出力信号Ｖout が与えられ、Ｐ−ＦＥ
Ｔ１４ａ１及びＮ−ＦＥＴ１４ａ２の接続中点は制御用
ラインＲに接続され、この制御用ラインＲの電位が第２
の出力トランジスタ部１２におけるＰ−ＦＥＴ１２ａの
ゲートに印加されるようになされている。

【００４３】Ｎ−ＦＥＴ１２ｂの制御用部分１４ｂは、
電源電圧及びアース間に直列に接続されたＰ−ＦＥＴ１
４ｂ１、Ｐ−ＦＥＴ１４ｂ２及びＮ−ＦＥＴ１４ｂ３と
からなる。Ｐ−ＦＥＴ１４ｂ１及びＮ−ＦＥＴ１４ｂ３
のゲートには入力信号Ｖinが与えられ、Ｐ−ＦＥＴ１４
ｂ２のゲートには出力信号Ｖout が与えられ、Ｐ−ＦＥ
Ｔ１４ｂ２及びＮ−ＦＥＴ１４ｂ３の接続中点は制御用
ラインＳに接続され、この制御用ラインＳの電位が第２
の出力トランジスタ部１２におけるＮ−ＦＥＴ１２ｂの
ゲートに印加されるようになされている。

【００４４】以上の構成を有する第２実施例は、上述し
た同時スイッチング・ノイズを抑制すること、及び、十
分な駆動能力を得ることを意図したものである。第１実
施例は、出力変化後の出力バッファ回路のインピーダン
スを高くして外部システムとのインヒーダンス不整合に
よる信号の反射を避けることをも意図していたが、第２
実施例はこの点は意図していない。

【００４５】出力トランジスタ部１１、１２に対する制
御の方法の考え方は、出力信号の変化が始まるときに大
きな電流変化を起こさないように、第２の出力トランジ
スタ部１２を第１の出力トランジスタ部１１よりも遅ら
せて動作させることで、出力信号Ｖout の変化初期のト
ランジスタのチャネル幅を小さくして電流変化に比例す
る同時スイッチング・ノイズに対処しようとするもので
あり、かつ、変化後半においては両出力トランジスタ部
１１及び１２共に動作させて十分な駆動能力を得ようと
したものである。

【００４６】次に、上述した構成を有する第２実施例の
出力バッファ回路の動作が、このような意図通りの動作
をすることを、図４及び図５を参照しながら詳述する。
なお、図５は、出力信号Ｖout が“Ｌ”から“Ｈ”へと
変化する場合の各部タイミングチャートである。

【００４７】入力信号Ｖinが“Ｌ”の状態では出力信号
Ｖout も“Ｌ”であり、第１及び第２の出力トランジス
タ部１１及び１２のＮ−ＦＥＴ１１ｂ及び１２ｂが共に
オン状態にあり、他のＰ−ＦＥＴ１１ａ及び１２ａは共
にオフ状態である。

【００４８】このような状態から入力信号Ｖinが“Ｌ”
から“Ｈ”へと変化すると、制御用ラインＱはこの信号
Ｖinがインバータ１３ｂを介して与えられることで
“Ｌ”となり、制御用ラインＳは第２の制御部１４のＮ
−ＦＥＴ１４ｂ３がオンすることで“Ｌ”となり、第１
及び第２の出力トランジスタ部１１及び１２のＮ−ＦＥ
Ｔ１１ｂ及び１２ｂが共にオフする。同時に、制御用ラ
インＰも入力信号Ｖinがインバータ１３ａを介して与え
られることで“Ｌ”となり、第１の出力トランジスタ部
１１のＰ−ＦＥＴ１１ａがオンする。すなわち、第１の
出力トランジスタ部１１が図５の期間ａに示すように第
２の出力トランジスタ部１２に先駆けて動作する。

【００４９】これにより、出力信号Ｖout が“Ｈ”へと
変化しはじめると、第２の制御部１４のＮ−ＦＥＴ１４
ａ２がオンしはじめ、Ｎ−ＦＥＴ１４ａ３がこのとき入
力信号Ｖinに基づいてオンしているので制御用ラインＲ
が“Ｌ”となり、第２の出力トランジスタ部１２のＰ−
ＦＥＴ１２ａがオンする。これにより、図５の期間ｂに
示すように第１及び第２の出力トランジスタ部１１及び
１２が共に動作した状態となる。

【００５０】上記第２実施例によれば、出力バッファ回
路のスイッチング時の出力トランジスタ部に流れる電流
変化を小さくすることができるため、スイッチング時の
ノイズを低減し、しかも高駆動能力の出力バッファ回路
を実現できる。

【００５１】また、複数の出力トランジスタ部１１及び
１２によって駆動しているので、駆動能力を高めるため
の従来方法を適用することが不要であって、伝搬遅延が
問題となることがない。

【００５２】（Ｃ）第３実施例 次に、本発明による出力バッファ回路を半導体集積回路
上に実現した第３実施例を図面を参照しながら詳述す
る。ここで、図６がこの第３実施例の構成を示す回路図
であり、上記第１実施例に係る図１と同一、対応部分に
は同一符号を付して示している。また、図７が第３実施
例の各部タイミングチャートである。

【００５３】図６において、この第３実施例もＣＭＯＳ
構造によって実現されており、２個の出力トランジスタ
部１１及び１２と、第１の出力トランジスタ部１１を制
御する第１の制御部１３と、第２の出力トランジスタ部
１２を制御する第２の制御部１４とから構成されてい
る。

【００５４】第１及び第２の出力トランジスタ部１１及
び１２と、第２の制御部１４の詳細構成は、第１実施例
と同様である。なお、動作は、図７に示すように多少異
なっている。

【００５５】第１の制御部１３は、第１の出力トランジ
スタ部１１におけるＰ−ＦＥＴ１１ａの制御用部分１３
ａと、第１の出力トランジスタ部１１におけるＮ−ＦＥ
Ｔ１１ｂの制御用部分１３ｂとからなる。この第３実施
例の場合、制御用部分１３ａ及び１３ｂは共にＣＭＯＳ
構造のインバータでなっており、第１実施例とは異なっ
て、出力信号Ｖout がフィードバックされない構造とな
っている。

【００５６】以上の構成を有する第３実施例の出力バッ
ファ回路は、上述した外部システムとのインピーダンス
不整合に起因する反射によるノイズを低減すること、及
び、十分な駆動能力を得ることを意図したものである。
上記第１実施例は、同時スイッチング・ノイズを抑制す
ることをもを意図していたが、第３実施例はこの点は意
図していない。

【００５７】この第３実施例での出力トランジスタ部１
１及び１２の制御方法の考え方は、分割した２個の出力
トランジスタ部１１及び１２の動作を選択的に停止する
ことによって、出力の変化が終わってからの出力インピ
ーダンスを高くするようにし、これによってノイズを抑
えようとするものである。

【００５８】次に、上述した構成を有する第３実施例の
出力バッファ回路の動作が、このような意図通りの動作
をすることを、図６及び図７を参照しながら詳述する。
なお、図７は、出力信号Ｖout が“Ｌ”から“Ｈ”へと
変化する場合の各部タイミングチャートである。

【００５９】入力信号Ｖinが“Ｌ”の状態では出力信号
Ｖout も“Ｌ”であり、第１の出力トランジスタ部１１
のＮ−ＦＥＴ１１ｂがオン状態にあり、第１及び第２の
出力トランジスタ部１１及び１２の残りのＦＥＴ１１
ａ、１２ａ及び１２ｂはオフ状態にある。

【００６０】入力信号Ｖinが“Ｌ”から“Ｈ”へと変化
すると、この信号Ｖinがインバータ１３ａ又は１３ｂを
介して与えられる制御用ラインＱ及びＰは共に“Ｌ”と
なり、第１の出力トランジスタ部１１のＮ−ＦＥＴ１１
ｂはオフし、Ｐ−ＦＥＴ１１ａはオンする。また、この
変化前においては、“Ｌ”状態の出力信号Ｖout のイン
バータ部１４ｃを介した反転フィードバックによって、
第２の制御部１４のＮ−ＦＥＴ１４ａ２がオン、Ｐ−Ｆ
ＥＴ１４ａ４がオフ状態にあるため、入力信号Ｖinの
“Ｈ”への変化でＮ−ＦＥＴ１４ａ３がオンすると制御
用ラインＲは“Ｌ”となって、第２の出力トランジスタ
部１２のＰ−ＦＥＴ１２ａがオンする。このように変化
時には、図７の期間ａに示すように、第１及び第２の出
力トランジスタ部１１及び１２の両Ｐ−ＦＥＴ１１ａ及
び１２ａが共にオンして十分な駆動能力を得ている。

【００６１】Ｐ−ＦＥＴ１１ａ及び１２ａが共にオンす
ることで出力信号Ｖout が“Ｈ”となると、インバータ
部１４ｃを介した反転フィードバックによって、第２の
制御部１４のＰ−ＦＥＴ１４ａ４がオンし、Ｎ−ＦＥＴ
１４ａ２がオフする。そのため、制御用ラインＲが
“Ｈ”になり、第２の出力トランジスタ部のＰ−ＦＥＴ
１２ａはオフ状態となる。このように出力信号Ｖout が
完全に変化し終えたときには、図７の期間ｂに示すよう
に、第２の出力トランジスタ部１２の動作は停止し、第
１の出力トランジスタ部１１だけが動作している状態に
なる。

【００６２】上記第３実施例によれば、出力信号Ｖout
の変化後の出力インピーダンスを高くすることができる
ため、インヒーダンス不整合に起因する出力信号の反射
によるノイズを低減し、しかも高駆動能力の出力バッフ
ァ回路を実現できる。

【００６３】また、複数の出力トランジスタ部１１及び
１２によって駆動しているので、駆動能力を高めるため
の従来方法を適用することが不要であって、伝搬遅延が
問題となることがない。

【００６４】（Ｄ）他の実施例 なお、上記各実施例においては、半導体集積回路上に実
現した出力バッファ回路を示したが、ディスクリート素
子によって本発明の出力バッファ回路を実現しても良
い。

【００６５】また、上記各実施例においては、出力トラ
ンジスタ部が２個のものを示したが、３個以上あっても
良い。例えば、上記第１の出力トランジスタ部と同様に
動作する出力トランジスタ部を２以上設けても良く、ま
た、上記第２の出力トランジスタ部と同様に動作する出
力トランジスタ部を２以上設けても良い。

【００６６】さらに、上記各実施例においては、ＣＭＯ
Ｓ構造によって出力バッファ回路を実現したものを示し
たが、バイポーラトランジスタを相補的に配して本発明
の出力バッファ回路を実現しても良く、また、電界効果
トランジスタやバイポーラトランジスタを相補的に配す
ることなく設けて本発明の出力バッファ回路を実現して
も良い。要は、複数の出力トランジスタ部を備え、入力
信号が変化したときにそのいくつかを先に動作させるこ
とにより出力トランジスタ部に流れる電流を押さえて大
きな電流変化によるノイズを低減できるようにしたもの
であれば良い。また、複数の出力トランジスタ部を備
え、いくつかの出力トランジスタ部の動作により出力信
号の変化が始まると、このフィードバックを用いて残り
の出力トランジスタ部を続いて動作させることで駆動能
力の低下を防ぐと共に、出力信号の変化が完全に終わる
と、出力信号のフィードバックによりいくつかの出力ト
ランジスタ部の動作を止め、これにより、出力変化後の
出力バッファ回路のインピーダンスを高くして外部シス
テムとのインヒーダンス不整合による信号の反射を避け
るようにしたものであれば良い。

【００６７】

【発明の効果】以上のように、本発明によれば、出力ト
ランジスタ部として複数設け、これら複数の出力トラン
ジスタ部を制御部によって、出力信号のフィードバック
を利用して、出力信号の変化時に選択的にオンオフ制御
し、又は及び、出力信号の変化終了時に選択的に動作を
停止制御するようにしたので、駆動能力を向上させて
も、伝搬遅延を増加させることなくノイズを抑制できる
出力バッファ回路を実現することができる。

【図面の簡単な説明】

【図１】第１実施例の構成を示す回路図である。

【図２】従来構成を示す回路図である。

【図３】第１実施例の各部タイミングチャートである。

【図４】第２実施例の構成を示す回路図である。

【図５】第２実施例の各部タイミングチャートである。

【図６】第３実施例の構成を示す回路図である。

【図７】第３実施例の各部タイミングチャートである。

【符号の説明】

１１…第１の出力トランジスタ部、１２…第２の出力ト
ランジスタ部、１３…第１の制御部、１４…第２の制御
部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２組以上の出力トランジスタ部と、少な
   くともその一部の出力トランジスタ部に対して出力信号
   のフィードバックを用いてオンオフ制御する制御部を有
   し、 この制御部により出力信号の変化時に出力トランジスタ
   部を選択的に動作させて、電流変化を小さくさせること
   を特徴とした出力バッファ回路。
2. 【請求項２】 ２組以上の出力トランジスタ部と、少な
   くともその一部の出力トランジスタ部に対して出力信号
   のフィードバックを用いてオンオフ制御する制御部を有
   し、 この制御部により出力信号の変化が終了したときに出力
   トランジスタ部の動作を選択的に停止させて出力インピ
   ーダンスを高くすることを特徴とした出力バッファ回
   路。
3. 【請求項３】 ２組以上の出力トランジスタ部と、少な
   くともその一部の出力トランジスタ部に対して出力信号
   のフィードバックを用いてオンオフ制御する制御部を有
   し、 この制御部により出力信号の変化時に出力トランジスタ
   部を選択的に動作させて、電流変化を小さくさせると共
   に、出力信号の変化が終了したときに出力トランジスタ
   部の動作を選択的に停止させて出力インピーダンスを高
   くすることを特徴とした出力バッファ回路。